JP2002368142A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】ＭＯＮＯＳ型メモリトランジスタの電荷保持特
性を改善し、これにより低電圧化，高速動作および微細
化を実現する。 【解決手段】チャネルが形成される半導体１０上に形成
された第１の誘電体膜２１ａと、第１の誘電体膜上に形
成され、電荷捕獲準位がデータ記憶時に電荷蓄積手段と
して機能する第２の誘電体膜２２ａと、第２の誘電体膜
上に形成された第３の誘電体膜２３ａと、第３の誘電体
膜上に形成されチャネルを制御する電極３０ａとを有す
る。第２の誘電体膜２２ａは、そのバルクの電荷捕獲準
位の、伝導帯もしくは価電子帯からのエネルギー差が、
窒化珪素の当該エネルギー差より大きい誘電体材料（た
とえば、酸化アルミニウム）からなる。
性を改善し、これにより低電圧化，高速動作および微細
化を実現する。 【解決手段】チャネルが形成される半導体１０上に形成
された第１の誘電体膜２１ａと、第１の誘電体膜上に形
成され、電荷捕獲準位がデータ記憶時に電荷蓄積手段と
して機能する第２の誘電体膜２２ａと、第２の誘電体膜
上に形成された第３の誘電体膜２３ａと、第３の誘電体
膜上に形成されチャネルを制御する電極３０ａとを有す
る。第２の誘電体膜２２ａは、そのバルクの電荷捕獲準
位の、伝導帯もしくは価電子帯からのエネルギー差が、
窒化珪素の当該エネルギー差より大きい誘電体材料（た
とえば、酸化アルミニウム）からなる。
Description
【０００１】
【発明の属する技術分野】本発明は、積層された３層の
誘電体膜中の電荷捕獲準位を電荷蓄積手段として機能さ
せたデータ記憶時の電荷保持特性の改善とスケーリング
性等の向上を実現した不揮発性半導体記憶装置と、その
製造方法とに関する。
誘電体膜中の電荷捕獲準位を電荷蓄積手段として機能さ
せたデータ記憶時の電荷保持特性の改善とスケーリング
性等の向上を実現した不揮発性半導体記憶装置と、その
製造方法とに関する。
【０００２】
【従来の技術】不揮発性半導体メモリ装置は、誘電体膜
中に形成された電荷蓄積手段（導体または電荷捕獲準
位）に存在する電荷の有無により記憶素子のしきい値電
圧をシフトさせ、そのシフト後のしきい値電圧値を書き
込みおよび読み出し用信号に対応させている。
中に形成された電荷蓄積手段（導体または電荷捕獲準
位）に存在する電荷の有無により記憶素子のしきい値電
圧をシフトさせ、そのシフト後のしきい値電圧値を書き
込みおよび読み出し用信号に対応させている。
【０００３】たとえば、不揮発性半導体メモリ装置の電
荷蓄積手段に電子が蓄えられていて、記憶素子がＮＭＯ
Ｓである場合には、しきい値電圧は正の方向にシフトし
ている。読み出し時には、該当するメモリセルに電圧を
印加するが、この電荷蓄積手段に蓄えられている電子に
よって、しきい値電圧は、この印加電圧より大きくなっ
ているため、ビット線には電流は流れない又は流れ難
い。逆に、電荷蓄積手段に電子が蓄えられていないとき
又は正孔が蓄えられている場合には、しきい値電圧は負
の方向にシフトしているため、読み出し時のゲート電圧
でビット線には電流が流れるまたは流れ易くなる。この
電流が“流れる”または“流れ易い”、“流れない”ま
たは“流れ難い”を、言い換えれば電流の大、小（０も
含めた) を記憶データの論理“０”, “１”に対応させ
ているのが不揮発性半導体メモリ装置の基本動作原理で
ある。
荷蓄積手段に電子が蓄えられていて、記憶素子がＮＭＯ
Ｓである場合には、しきい値電圧は正の方向にシフトし
ている。読み出し時には、該当するメモリセルに電圧を
印加するが、この電荷蓄積手段に蓄えられている電子に
よって、しきい値電圧は、この印加電圧より大きくなっ
ているため、ビット線には電流は流れない又は流れ難
い。逆に、電荷蓄積手段に電子が蓄えられていないとき
又は正孔が蓄えられている場合には、しきい値電圧は負
の方向にシフトしているため、読み出し時のゲート電圧
でビット線には電流が流れるまたは流れ易くなる。この
電流が“流れる”または“流れ易い”、“流れない”ま
たは“流れ難い”を、言い換えれば電流の大、小（０も
含めた) を記憶データの論理“０”, “１”に対応させ
ているのが不揮発性半導体メモリ装置の基本動作原理で
ある。
【０００４】この記憶素子の１つに、その電荷蓄積膜が
酸化膜に上下から挟まれた窒化膜からなるＭＯＮＯＳ(M
etal-Oxide-Nitride-Oxide-Semiconductor) 型メモリト
ランジスタがある。ＭＯＮＯＳ型メモリトランジスタ
は、たとえば図１（ａ）と同じ構造を有している。図
中、左側の領域においてメモリトランジスタが形成され
ている。誘電体分離層２０により分離された半導体基板
１０のｐ型ウェル１１上に、たとえば酸化シリコンから
なる第１誘電体膜２１ａが形成されている。第１誘電体
膜２１ａ上に、たとえば窒化シリコンからなる第２誘電
体膜２２ａが形成され、さらに、その上に、たとえば酸
化シリコンからなる第３誘電体膜２３ａが形成されてい
る。これら第１〜第３誘電体膜から、電荷蓄積機能を有
する積層誘電体膜ＳＩが構成される。第３誘電体膜２３
ａの上層には、たとえばポリシリコンからなるゲート電
極３０ａが形成されている。また、ゲート電極３０ａの
両側部の半導体基板１０中には、ｎ型不純物を低濃度に
含有するＬＤＤ（Lightly Doped Drain ）拡散層１４
と、高濃度に含有するソース・ドレイン拡散層１５が形
成されている。このメモリトランジスタは、ゲート電極
３０ａと半導体基板１０中のチャネル形成領域の間に、
積層誘電体膜ＳＩを有するｎチャネル型の電界効果トラ
ンジスタである。ゲート電極３０ａを被覆して例えば酸
化シリコンからなる層間絶縁膜２５が形成されており、
ソース・ドレイン拡散層１５に達するコンタクトホール
が開口されて、ソース・ドレイン電極３１が形成されて
いる。
酸化膜に上下から挟まれた窒化膜からなるＭＯＮＯＳ(M
etal-Oxide-Nitride-Oxide-Semiconductor) 型メモリト
ランジスタがある。ＭＯＮＯＳ型メモリトランジスタ
は、たとえば図１（ａ）と同じ構造を有している。図
中、左側の領域においてメモリトランジスタが形成され
ている。誘電体分離層２０により分離された半導体基板
１０のｐ型ウェル１１上に、たとえば酸化シリコンから
なる第１誘電体膜２１ａが形成されている。第１誘電体
膜２１ａ上に、たとえば窒化シリコンからなる第２誘電
体膜２２ａが形成され、さらに、その上に、たとえば酸
化シリコンからなる第３誘電体膜２３ａが形成されてい
る。これら第１〜第３誘電体膜から、電荷蓄積機能を有
する積層誘電体膜ＳＩが構成される。第３誘電体膜２３
ａの上層には、たとえばポリシリコンからなるゲート電
極３０ａが形成されている。また、ゲート電極３０ａの
両側部の半導体基板１０中には、ｎ型不純物を低濃度に
含有するＬＤＤ（Lightly Doped Drain ）拡散層１４
と、高濃度に含有するソース・ドレイン拡散層１５が形
成されている。このメモリトランジスタは、ゲート電極
３０ａと半導体基板１０中のチャネル形成領域の間に、
積層誘電体膜ＳＩを有するｎチャネル型の電界効果トラ
ンジスタである。ゲート電極３０ａを被覆して例えば酸
化シリコンからなる層間絶縁膜２５が形成されており、
ソース・ドレイン拡散層１５に達するコンタクトホール
が開口されて、ソース・ドレイン電極３１が形成されて
いる。
【０００５】一方、図１（ａ）の右側の領域においては
周辺回路トランジスタが形成されている。誘電体分離層
２０により分離された半導体基板１０のｐ型ウェル１
１’上に、たとえば酸化シリコンからなるゲート絶縁膜
２１ａ’が形成され、その上に、たとえばポリシリコン
からなるゲート電極３０ａ’が形成されている。また、
ゲート電極３０ａ’の両側部の半導体基板１０中には、
ｎ型不純物を低濃度に含有するＬＤＤ拡散層１４’と、
高濃度に含有するソース・ドレイン拡散層１５’が形成
されている。さらに、ゲート電極３０ａ’を被覆して例
えば酸化シリコンからなる層間絶縁膜２５が形成されて
おり、ソース・ドレイン拡散層１５’に達するコンタク
トホールが開口されて、ソース・ドレイン電極３１’が
形成されている。
周辺回路トランジスタが形成されている。誘電体分離層
２０により分離された半導体基板１０のｐ型ウェル１
１’上に、たとえば酸化シリコンからなるゲート絶縁膜
２１ａ’が形成され、その上に、たとえばポリシリコン
からなるゲート電極３０ａ’が形成されている。また、
ゲート電極３０ａ’の両側部の半導体基板１０中には、
ｎ型不純物を低濃度に含有するＬＤＤ拡散層１４’と、
高濃度に含有するソース・ドレイン拡散層１５’が形成
されている。さらに、ゲート電極３０ａ’を被覆して例
えば酸化シリコンからなる層間絶縁膜２５が形成されて
おり、ソース・ドレイン拡散層１５’に達するコンタク
トホールが開口されて、ソース・ドレイン電極３１’が
形成されている。
【０００６】上記構造のＭＯＮＯＳ型メモリトランジス
タにおいては、積層誘電体膜ＳＩは、第２誘電体膜２２
ａのバルク中の電荷トラップ（バルクトラップ）や、第
２誘電体膜２２ａと第３誘電体膜２３ａの界面に形成さ
れた電荷トラップ（界面トラップ）などに電荷を保持す
る機能を持つ。ゲート電極３０ａ、半導体基板１０中の
ソース・ドレイン拡散層１５、および半導体基板１０に
適当な電圧を印加することにより、ファウラー・ノルド
ハイム（ＦＮ）トンネリング電流が生じ、第１誘電体膜
２１ａを通して半導体基板１０から積層誘電体膜ＳＩ中
に電子が注入され、上記電圧によって形成される電界に
より伝導し、トラップに捕獲される。あるいは逆に、第
１誘電体膜２１ａを通して積層誘電体膜ＳＩ中から半導
体基板１０へ電子が放出される。
タにおいては、積層誘電体膜ＳＩは、第２誘電体膜２２
ａのバルク中の電荷トラップ（バルクトラップ）や、第
２誘電体膜２２ａと第３誘電体膜２３ａの界面に形成さ
れた電荷トラップ（界面トラップ）などに電荷を保持す
る機能を持つ。ゲート電極３０ａ、半導体基板１０中の
ソース・ドレイン拡散層１５、および半導体基板１０に
適当な電圧を印加することにより、ファウラー・ノルド
ハイム（ＦＮ）トンネリング電流が生じ、第１誘電体膜
２１ａを通して半導体基板１０から積層誘電体膜ＳＩ中
に電子が注入され、上記電圧によって形成される電界に
より伝導し、トラップに捕獲される。あるいは逆に、第
１誘電体膜２１ａを通して積層誘電体膜ＳＩ中から半導
体基板１０へ電子が放出される。
【０００７】上記メモリトランジスタを行列状に並べＮ
ＯＲ型動作可能に接続したメモリセルアレイの等価回路
図を図１（ｂ）に示す。たとえば、セル１のメモリトラ
ンジスタのゲート電極はワード線ＷＬ１に接続され、ソ
ース・ドレイン拡散層はビット線ＢＬ１ａ、ＢＬ１ｂに
それぞれ接続されている。また、セル２のメモリトラン
ジスタのゲート電極はワード線ＷＬ１に接続され、ソー
ス・ドレイン拡散層はビット線ＢＬ２ａ、ＢＬ２ｂにそ
れぞれ接続されている。このように各線に接続されたメ
モリトランジスタがＮＯＲ型にマトリクス状に接続さ
れ、メモリアレイを構成する。
ＯＲ型動作可能に接続したメモリセルアレイの等価回路
図を図１（ｂ）に示す。たとえば、セル１のメモリトラ
ンジスタのゲート電極はワード線ＷＬ１に接続され、ソ
ース・ドレイン拡散層はビット線ＢＬ１ａ、ＢＬ１ｂに
それぞれ接続されている。また、セル２のメモリトラン
ジスタのゲート電極はワード線ＷＬ１に接続され、ソー
ス・ドレイン拡散層はビット線ＢＬ２ａ、ＢＬ２ｂにそ
れぞれ接続されている。このように各線に接続されたメ
モリトランジスタがＮＯＲ型にマトリクス状に接続さ
れ、メモリアレイを構成する。
【０００８】上記ＭＯＮＯＳ型メモリトランジスタを有
した不揮発性半導体記憶装置の製造方法について、図面
を参照して説明する。図２（ａ）に示すように、シリコ
ン半導体基板１０に対して、たとえばＬＯＣＯＳ法によ
り酸化シリコンからなる誘電体分離層２０を形成する。
ここで、誘電体分離層２０により分離された図面上左側
の活性領域がメモリトランジスタ形成領域であり、図面
上右側の活性領域が周辺回路トランジスタ形成領域であ
る。
した不揮発性半導体記憶装置の製造方法について、図面
を参照して説明する。図２（ａ）に示すように、シリコ
ン半導体基板１０に対して、たとえばＬＯＣＯＳ法によ
り酸化シリコンからなる誘電体分離層２０を形成する。
ここで、誘電体分離層２０により分離された図面上左側
の活性領域がメモリトランジスタ形成領域であり、図面
上右側の活性領域が周辺回路トランジスタ形成領域であ
る。
【０００９】周辺回路トランジスタ形成領域をレジスト
膜などで保護し、メモリトランジスタ形成領域にしきい
値電圧調整のための不純物のイオン注入、あるいはウェ
ルなどを形成するためのイオン注入などを行う。これに
より、図２（ｂ）に示すように、たとえばｐウェル１１
がメモリトランジスタ形成領域にのみ形成される。
膜などで保護し、メモリトランジスタ形成領域にしきい
値電圧調整のための不純物のイオン注入、あるいはウェ
ルなどを形成するためのイオン注入などを行う。これに
より、図２（ｂ）に示すように、たとえばｐウェル１１
がメモリトランジスタ形成領域にのみ形成される。
【００１０】図２（ｃ）に示すように、たとえば熱酸化
法により全面に酸化シリコン膜を形成し、第１誘電体膜
２１を形成する。
法により全面に酸化シリコン膜を形成し、第１誘電体膜
２１を形成する。
【００１１】図３（ｄ）に示すように、たとえばＣＶＤ
(Chemical Vapor Deposition) 法により、活性領域上の
第１誘電体膜２１を被覆して全面に窒化シリコンを堆積
させ、第２誘電体膜２２を形成する。
(Chemical Vapor Deposition) 法により、活性領域上の
第１誘電体膜２１を被覆して全面に窒化シリコンを堆積
させ、第２誘電体膜２２を形成する。
【００１２】図３（ｅ）に示すように、たとえば熱酸化
法により第２誘電体膜２２表面全域を熱酸化して酸化シ
リコン膜を形成し、第３誘電体膜２３を形成する。
法により第２誘電体膜２２表面全域を熱酸化して酸化シ
リコン膜を形成し、第３誘電体膜２３を形成する。
【００１３】図３（ｆ）に示すように、たとえばＣＶＤ
法により第３誘電体膜２３の上にポリシリコンを堆積さ
せ、フォトリソグラフィー工程によりレジスト膜をパタ
ーンニングしてＲＩＥ（反応性イオンエッチング）など
のエッチングを施し、ゲート電極３０ａを形成する。こ
のとき、第１誘電体膜２１ａ、第２誘電体膜２２ａ、第
３誘電体膜２３ａからなり、電荷蓄積機能を有する積層
誘電体膜ＳＩを同時にゲート電極と同じパターンにて加
工する。
法により第３誘電体膜２３の上にポリシリコンを堆積さ
せ、フォトリソグラフィー工程によりレジスト膜をパタ
ーンニングしてＲＩＥ（反応性イオンエッチング）など
のエッチングを施し、ゲート電極３０ａを形成する。こ
のとき、第１誘電体膜２１ａ、第２誘電体膜２２ａ、第
３誘電体膜２３ａからなり、電荷蓄積機能を有する積層
誘電体膜ＳＩを同時にゲート電極と同じパターンにて加
工する。
【００１４】図４（ｇ）に示すように、メモリトランジ
スタ形成領域をレジスト膜で保護してＲＩＥなどのエッ
チングを施し、周辺回路トランジスタ形成領域の第１誘
電体膜２１、第２誘電体膜２２、および第３誘電体膜２
３を除去し、周辺回路トランジスタ形成領域において半
導体基板１０を露出させる。
スタ形成領域をレジスト膜で保護してＲＩＥなどのエッ
チングを施し、周辺回路トランジスタ形成領域の第１誘
電体膜２１、第２誘電体膜２２、および第３誘電体膜２
３を除去し、周辺回路トランジスタ形成領域において半
導体基板１０を露出させる。
【００１５】メモリトランジスタ形成領域をレジスト膜
などで保護し、周辺回路トランジスタ形成領域にしきい
値電圧調整のための不純物のイオン注入、あるいはウェ
ルなどを形成するためのイオン注入などを行う。これに
より、図４（ｈ）に示すように、たとえばｐウェル１
１’が形成される。たとえば熱酸化法により全面に酸化
シリコン膜を形成し、周辺回路トランジスタ用のゲート
絶縁膜２１’を形成する。このとき、メモリトランジス
タ形成領域においても、ゲート電極３０ａの両側部のｐ
ウェル１１表面や、ゲート電極３０ａ表面にも酸化シリ
コン膜が形成される。たとえばＣＶＤ法によりポリシリ
コンを堆積させ、フォトリソグラフィー工程によりパタ
ーニングして、周辺回路トランジスタ用のゲート電極３
０ａ’を形成する。次に、ゲート電極３０ａ、ゲート電
極３０ａ’をマスクとしてイオン注入し、ｎ型不純物を
低濃度に含有するＬＤＤ拡散層１４、１４’を形成す
る。
などで保護し、周辺回路トランジスタ形成領域にしきい
値電圧調整のための不純物のイオン注入、あるいはウェ
ルなどを形成するためのイオン注入などを行う。これに
より、図４（ｈ）に示すように、たとえばｐウェル１
１’が形成される。たとえば熱酸化法により全面に酸化
シリコン膜を形成し、周辺回路トランジスタ用のゲート
絶縁膜２１’を形成する。このとき、メモリトランジス
タ形成領域においても、ゲート電極３０ａの両側部のｐ
ウェル１１表面や、ゲート電極３０ａ表面にも酸化シリ
コン膜が形成される。たとえばＣＶＤ法によりポリシリ
コンを堆積させ、フォトリソグラフィー工程によりパタ
ーニングして、周辺回路トランジスタ用のゲート電極３
０ａ’を形成する。次に、ゲート電極３０ａ、ゲート電
極３０ａ’をマスクとしてイオン注入し、ｎ型不純物を
低濃度に含有するＬＤＤ拡散層１４、１４’を形成す
る。
【００１６】以降の工程としては、たとえば、ＣＶＤ法
により酸化シリコンを堆積し、エッチバックしてゲート
電極３０ａ、ゲート電極３０ａ’の側部にサイドウォー
ル誘電体膜（不図示）を形成し、これをマスクとしてイ
オン注入し、ｎ型の導電性不純物を高濃度に含有するソ
ース・ドレイン拡散層１５、１５’を形成する。これに
より、メモリトランジスタと周辺回路トランジスタが形
成される。その後、たとえばＣＶＤ法により、これらの
トランジスタを被覆して全面に酸化シリコンを堆積させ
て層間絶縁膜２５を形成し、層間絶縁膜２５にソース・
ドレイン拡散層１５、１５’に達するコンタクトホール
を開口する。たとえばスパッタリング法によりアルミニ
ウム合金などの導電膜を堆積させ、パターニングしてソ
ース・ドレイン電極３１を形成し、図１（ａ）に示す不
揮発性半導体記憶装置の基本構造が完成する。
により酸化シリコンを堆積し、エッチバックしてゲート
電極３０ａ、ゲート電極３０ａ’の側部にサイドウォー
ル誘電体膜（不図示）を形成し、これをマスクとしてイ
オン注入し、ｎ型の導電性不純物を高濃度に含有するソ
ース・ドレイン拡散層１５、１５’を形成する。これに
より、メモリトランジスタと周辺回路トランジスタが形
成される。その後、たとえばＣＶＤ法により、これらの
トランジスタを被覆して全面に酸化シリコンを堆積させ
て層間絶縁膜２５を形成し、層間絶縁膜２５にソース・
ドレイン拡散層１５、１５’に達するコンタクトホール
を開口する。たとえばスパッタリング法によりアルミニ
ウム合金などの導電膜を堆積させ、パターニングしてソ
ース・ドレイン電極３１を形成し、図１（ａ）に示す不
揮発性半導体記憶装置の基本構造が完成する。
【００１７】ところで、電荷蓄積膜をポリシリコンの導
電膜から構成したＦＧ(Floating Gate) 型メモリトラン
ジスタが知られている。このメモリトランジスタの形成
では、図３（ｄ）の工程で、第２誘電体膜２２に代えて
ポリシリコンをＣＶＤにより堆積する。このポリシリコ
ンは、図３（ｆ）のゲート加工時に同時にパターンニン
グされる。
電膜から構成したＦＧ(Floating Gate) 型メモリトラン
ジスタが知られている。このメモリトランジスタの形成
では、図３（ｄ）の工程で、第２誘電体膜２２に代えて
ポリシリコンをＣＶＤにより堆積する。このポリシリコ
ンは、図３（ｆ）のゲート加工時に同時にパターンニン
グされる。
【００１８】
【発明が解決しようとする課題】現在、実用化されてい
る不揮発性半導体記憶装置は、ＦＧ型メモリトランジス
タを用いたものが一般的である。また、大容量用途の不
揮発性半導体記憶装置では、その書き込み方式としてＦ
Ｎ注入を用いたものが多い。ところが、これらの従来の
不揮発性半導体記憶装置は、電荷保持特性、ディスター
ブ特性、繰り返し書き込み消去特性などに優れる反面、
データの書き込み時および消去時に、ＦＮ注入のために
２０Ｖ前後の高電圧が必要となる。従来のＦＧ型不揮発
性メモリ装置では、この高電圧を必要とすることが、信
頼性を保障しながら素子を微細化する上での阻害要因と
なっている。
る不揮発性半導体記憶装置は、ＦＧ型メモリトランジス
タを用いたものが一般的である。また、大容量用途の不
揮発性半導体記憶装置では、その書き込み方式としてＦ
Ｎ注入を用いたものが多い。ところが、これらの従来の
不揮発性半導体記憶装置は、電荷保持特性、ディスター
ブ特性、繰り返し書き込み消去特性などに優れる反面、
データの書き込み時および消去時に、ＦＮ注入のために
２０Ｖ前後の高電圧が必要となる。従来のＦＧ型不揮発
性メモリ装置では、この高電圧を必要とすることが、信
頼性を保障しながら素子を微細化する上での阻害要因と
なっている。
【００１９】ＭＯＮＯＳ型など、積層誘電体膜中に離散
化された電荷蓄積手段を含むメモリトランジスタを有し
た不揮発性半導体記憶装置においては、書き込み時およ
び消去時のＦＮ注入に必要な電圧は、現在のところ１１
〜１３Ｖ程度と、ＦＧ型に比べ低くてすむ。また、たと
えば第１誘電体膜２１ａにリークパスがあった場合で
も、離散化された電荷蓄積手段（電荷捕獲準位）に保持
された電荷は局所的にしかリークしない。この点、電荷
蓄積手段が導電層からなるＦＧ型と大きく異なる。以上
より、ＭＯＮＯＳ型は、ＦＧ型より積層誘電体膜ＳＩの
スケーリング性に優れるという利点がある。
化された電荷蓄積手段を含むメモリトランジスタを有し
た不揮発性半導体記憶装置においては、書き込み時およ
び消去時のＦＮ注入に必要な電圧は、現在のところ１１
〜１３Ｖ程度と、ＦＧ型に比べ低くてすむ。また、たと
えば第１誘電体膜２１ａにリークパスがあった場合で
も、離散化された電荷蓄積手段（電荷捕獲準位）に保持
された電荷は局所的にしかリークしない。この点、電荷
蓄積手段が導電層からなるＦＧ型と大きく異なる。以上
より、ＭＯＮＯＳ型は、ＦＧ型より積層誘電体膜ＳＩの
スケーリング性に優れるという利点がある。
【００２０】ところが、さらに素子のスケーリングをし
ようとした場合、電荷保持特性の向上が必須となる。Ｍ
ＯＮＯＳ型メモリトランジスタにおける電荷保持特性
は、電荷の基板側またはゲート電極側への散逸を防ぐ第
１および第３誘電体膜２１ａ，２３ａの各膜厚と、第２
誘電体膜２２ａ内における電荷捕獲準位の深さとにより
変化する。ここで、電荷捕獲準位が深いとは、電子の場
合は電荷捕獲準位と伝導帯とのエネルギー差、ホールの
場合は電荷捕獲準位と価電子帯とのエネルギー差が大き
いことを言い、これらのエネルギー差が大きいほど電荷
保持特性が良くなることが知られている。
ようとした場合、電荷保持特性の向上が必須となる。Ｍ
ＯＮＯＳ型メモリトランジスタにおける電荷保持特性
は、電荷の基板側またはゲート電極側への散逸を防ぐ第
１および第３誘電体膜２１ａ，２３ａの各膜厚と、第２
誘電体膜２２ａ内における電荷捕獲準位の深さとにより
変化する。ここで、電荷捕獲準位が深いとは、電子の場
合は電荷捕獲準位と伝導帯とのエネルギー差、ホールの
場合は電荷捕獲準位と価電子帯とのエネルギー差が大き
いことを言い、これらのエネルギー差が大きいほど電荷
保持特性が良くなることが知られている。
【００２１】前述したように、従来の不揮発性メモリ装
置で電荷蓄積に主に用いられる第２誘電体膜２２ａの材
質が窒化シリコンである。この場合、電子の電荷捕獲準
位と伝導帯とのエネルギー差、ホールの電荷捕獲準位と
価電子帯とのエネルギー差は、ともに０．７ｅＶ〜０．
８ｅＶ程度である。また、この第２誘電体膜に窒化シリ
コンを用いたＭＯＮＯＳ型不揮発性メモリ装置では、電
荷保持特性が良好な状態を１０年間保証するには、たと
えば、第１誘電体膜２１ａの膜厚が３ｎｍ程度、第３誘
電体膜２３ａの膜厚が４ｎｍ前後必要となり、このこと
が更なる低電圧化を阻んでいる。
置で電荷蓄積に主に用いられる第２誘電体膜２２ａの材
質が窒化シリコンである。この場合、電子の電荷捕獲準
位と伝導帯とのエネルギー差、ホールの電荷捕獲準位と
価電子帯とのエネルギー差は、ともに０．７ｅＶ〜０．
８ｅＶ程度である。また、この第２誘電体膜に窒化シリ
コンを用いたＭＯＮＯＳ型不揮発性メモリ装置では、電
荷保持特性が良好な状態を１０年間保証するには、たと
えば、第１誘電体膜２１ａの膜厚が３ｎｍ程度、第３誘
電体膜２３ａの膜厚が４ｎｍ前後必要となり、このこと
が更なる低電圧化を阻んでいる。
【００２２】本発明の目的は、電荷保持特性を改善し、
これにより第１，第３誘電体膜の膜厚を薄くでき、その
結果、低電圧化および高速動作が可能で、微細化が容易
な不揮発性半導体記憶装置と、その製造方法とを提供す
ることにある。
これにより第１，第３誘電体膜の膜厚を薄くでき、その
結果、低電圧化および高速動作が可能で、微細化が容易
な不揮発性半導体記憶装置と、その製造方法とを提供す
ることにある。
【００２３】
【課題を解決するための手段】本発明の第１の観点に係
る不揮発性半導体記憶装置は、チャネルが形成される半
導体上に形成された第１の誘電体膜と、第１の誘電体膜
上に形成され、電荷捕獲準位がデータ記憶時に電荷蓄積
手段として機能する第２の誘電体膜と、第２の誘電体膜
上に形成された第３の誘電体膜と、第３の誘電体膜上に
形成されチャネルを制御する電極とを有し、上記第２の
誘電体膜は、そのバルクの電荷捕獲準位の、伝導帯もし
くは価電子帯からのエネルギー差が、窒化珪素の当該エ
ネルギー差より大きい誘電体材料からなる。
る不揮発性半導体記憶装置は、チャネルが形成される半
導体上に形成された第１の誘電体膜と、第１の誘電体膜
上に形成され、電荷捕獲準位がデータ記憶時に電荷蓄積
手段として機能する第２の誘電体膜と、第２の誘電体膜
上に形成された第３の誘電体膜と、第３の誘電体膜上に
形成されチャネルを制御する電極とを有し、上記第２の
誘電体膜は、そのバルクの電荷捕獲準位の、伝導帯もし
くは価電子帯からのエネルギー差が、窒化珪素の当該エ
ネルギー差より大きい誘電体材料からなる。
【００２４】この第１の観点に係る不揮発性半導体記憶
装置において、好適に、上記第２の誘電体膜が酸化アル
ミニウムからなる。
装置において、好適に、上記第２の誘電体膜が酸化アル
ミニウムからなる。
【００２５】この不揮発性半導体記憶装置では、たとえ
ば第２の誘電体膜が酸化アルミニウムからなる場合、そ
のバルクの電荷捕獲準位の、伝導帯または価電子帯から
のエネルギー差が２．１ｅＶ程度と、窒化珪素，酸化窒
化珪素の０．７ｅＶ〜０．８ｅＶより大きい。このた
め、本発明の不揮発性半導体記憶装置では、窒化珪素を
電荷蓄積に主に用いる従来の不揮発性半導体記憶装置よ
り、一旦捕獲された電荷が捕獲準位から抜け難くなる。
ば第２の誘電体膜が酸化アルミニウムからなる場合、そ
のバルクの電荷捕獲準位の、伝導帯または価電子帯から
のエネルギー差が２．１ｅＶ程度と、窒化珪素，酸化窒
化珪素の０．７ｅＶ〜０．８ｅＶより大きい。このた
め、本発明の不揮発性半導体記憶装置では、窒化珪素を
電荷蓄積に主に用いる従来の不揮発性半導体記憶装置よ
り、一旦捕獲された電荷が捕獲準位から抜け難くなる。
【００２６】本発明の第２の観点に係る不揮発性半導体
記憶装置の製造方法は、チャネルが形成される半導体上
に形成された第１の誘電体膜と、第１の誘電体膜上に形
成され、電荷捕獲準位がデータ記憶時に電荷蓄積手段と
して機能する第２の誘電体膜と、第２の誘電体膜上に形
成された第３の誘電体膜と、第３の誘電体膜上に形成さ
れチャネルを制御する電極とを有した不揮発性半導体記
憶装置の製造方法であって、上記第２の誘電体膜の形成
時に、バルクの電荷捕獲準位の、伝導帯もしくは価電子
帯からのエネルギー差が窒化珪素の当該エネルギー差よ
り大きい誘電体材料を、原子層堆積により上記第１の誘
電体膜上に形成する。
記憶装置の製造方法は、チャネルが形成される半導体上
に形成された第１の誘電体膜と、第１の誘電体膜上に形
成され、電荷捕獲準位がデータ記憶時に電荷蓄積手段と
して機能する第２の誘電体膜と、第２の誘電体膜上に形
成された第３の誘電体膜と、第３の誘電体膜上に形成さ
れチャネルを制御する電極とを有した不揮発性半導体記
憶装置の製造方法であって、上記第２の誘電体膜の形成
時に、バルクの電荷捕獲準位の、伝導帯もしくは価電子
帯からのエネルギー差が窒化珪素の当該エネルギー差よ
り大きい誘電体材料を、原子層堆積により上記第１の誘
電体膜上に形成する。
【００２７】この第２の観点に係る不揮発性半導体記憶
装置の製造方法では、原子層堆積工程において、上記第
２の誘電体膜を組成する複数の元素の何れかを含む複数
のガスそれぞれに、順次上記第１の誘電体膜表面を暴露
し、当該一連の暴露を所定のサイクル数繰り返して数原
子層単位の成長を行う。この方法では、電荷捕獲準位が
従来より深い酸化アルミニウム等の膜が容易に形成され
る。
装置の製造方法では、原子層堆積工程において、上記第
２の誘電体膜を組成する複数の元素の何れかを含む複数
のガスそれぞれに、順次上記第１の誘電体膜表面を暴露
し、当該一連の暴露を所定のサイクル数繰り返して数原
子層単位の成長を行う。この方法では、電荷捕獲準位が
従来より深い酸化アルミニウム等の膜が容易に形成され
る。
【００２８】
【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置およびその製造方法の実施の形態について、図面
を参照して説明する。図１（ａ）は、本実施形態に係る
不揮発性メモリ装置の断面図であり、従来例と同様な構
造を有している。
憶装置およびその製造方法の実施の形態について、図面
を参照して説明する。図１（ａ）は、本実施形態に係る
不揮発性メモリ装置の断面図であり、従来例と同様な構
造を有している。
【００２９】図中、左側の領域においてメモリトランジ
スタが形成されている。誘電体分離層２０により分離さ
れた半導体基板１０のｐ型ウェル１１上に、たとえば酸
化シリコンからなる第１誘電体膜２１ａが形成されてい
る。第１誘電体膜２１ａ上に、たとえば酸化アルミニウ
ムからなる第２誘電体膜２２ａが形成され、さらに、そ
の上に、たとえば酸化シリコンからなる第３誘電体膜２
３ａが形成されている。これら第１〜第３誘電体膜か
ら、電荷蓄積機能を有する積層誘電体膜ＳＩが構成され
る。
スタが形成されている。誘電体分離層２０により分離さ
れた半導体基板１０のｐ型ウェル１１上に、たとえば酸
化シリコンからなる第１誘電体膜２１ａが形成されてい
る。第１誘電体膜２１ａ上に、たとえば酸化アルミニウ
ムからなる第２誘電体膜２２ａが形成され、さらに、そ
の上に、たとえば酸化シリコンからなる第３誘電体膜２
３ａが形成されている。これら第１〜第３誘電体膜か
ら、電荷蓄積機能を有する積層誘電体膜ＳＩが構成され
る。
【００３０】第３誘電体膜２３ａの上層には、たとえば
ポリシリコンからなるゲート電極３０ａが形成されてい
る。また、ゲート電極３０ａの両側部の半導体基板１０
中には、ｎ型不純物を低濃度に含有するＬＤＤ（Lightl
y Doped Drain ）拡散層１４と、高濃度に含有するソー
ス・ドレイン拡散層１５が形成されている。このメモリ
トランジスタが、ゲート電極３０ａと半導体基板１０中
のチャネル形成領域の間に、積層誘電体膜ＳＩを有する
ｎチャネル型の電界効果トランジスタである。ゲート電
極３０ａを被覆して例えば酸化シリコンからなる層間絶
縁膜２５が形成されており、ソース・ドレイン拡散層１
５に達するコンタクトホールが開口されて、ソース・ド
レイン電極３１が形成されている。
ポリシリコンからなるゲート電極３０ａが形成されてい
る。また、ゲート電極３０ａの両側部の半導体基板１０
中には、ｎ型不純物を低濃度に含有するＬＤＤ（Lightl
y Doped Drain ）拡散層１４と、高濃度に含有するソー
ス・ドレイン拡散層１５が形成されている。このメモリ
トランジスタが、ゲート電極３０ａと半導体基板１０中
のチャネル形成領域の間に、積層誘電体膜ＳＩを有する
ｎチャネル型の電界効果トランジスタである。ゲート電
極３０ａを被覆して例えば酸化シリコンからなる層間絶
縁膜２５が形成されており、ソース・ドレイン拡散層１
５に達するコンタクトホールが開口されて、ソース・ド
レイン電極３１が形成されている。
【００３１】一方、図１（ａ）の右側の領域においては
周辺回路トランジスタが形成されている。誘電体分離層
２０により分離された半導体基板１０のｐ型ウェル１
１’上に、たとえば酸化シリコンからなるゲート絶縁膜
２１ａ’が形成され、その上に、たとえばポリシリコン
からなるゲート電極３０ａ’が形成されている。また、
ゲート電極３０ａ’の両側部の半導体基板１０中には、
ｎ型不純物を低濃度に含有するＬＤＤ拡散層１４’と、
高濃度に含有するソース・ドレイン拡散層１５’が形成
されている。さらに、ゲート電極３１ａ’を被覆して例
えば酸化シリコンからなる層間絶縁膜２５が形成されて
おり、ソース・ドレイン拡散層１５’に達するコンタク
トホールが開口されて、ソース・ドレイン電極３１’が
形成されている。
周辺回路トランジスタが形成されている。誘電体分離層
２０により分離された半導体基板１０のｐ型ウェル１
１’上に、たとえば酸化シリコンからなるゲート絶縁膜
２１ａ’が形成され、その上に、たとえばポリシリコン
からなるゲート電極３０ａ’が形成されている。また、
ゲート電極３０ａ’の両側部の半導体基板１０中には、
ｎ型不純物を低濃度に含有するＬＤＤ拡散層１４’と、
高濃度に含有するソース・ドレイン拡散層１５’が形成
されている。さらに、ゲート電極３１ａ’を被覆して例
えば酸化シリコンからなる層間絶縁膜２５が形成されて
おり、ソース・ドレイン拡散層１５’に達するコンタク
トホールが開口されて、ソース・ドレイン電極３１’が
形成されている。
【００３２】上記構造のメモリトランジスタにおいて
は、積層誘電体膜ＳＩは、第２誘電体膜２２ａのバルク
中の電荷トラップ（バルクトラップ）や、第２誘電体膜
２２ａと第３誘電体膜２３ａの界面に形成された電荷ト
ラップ（界面トラップ）などに電荷を保持する機能を持
つ。ゲート電極３０ａ、半導体基板１０中のソース・ド
レイン拡散層１５、および半導体基板１０に適当な電圧
を印加することにより、ファウラー・ノルドハイム（Ｆ
Ｎ）トンネリング電流が生じ、第１誘電体膜２１ａを通
して半導体基板１０から積層誘電体膜ＳＩ中に電子が注
入され、上記電圧によって形成される電界により伝導
し、トラップに捕獲される。あるいは逆に、第１誘電体
膜２１ａを通して積層誘電体膜ＳＩ中から半導体基板１
０へ電子が放出される。
は、積層誘電体膜ＳＩは、第２誘電体膜２２ａのバルク
中の電荷トラップ（バルクトラップ）や、第２誘電体膜
２２ａと第３誘電体膜２３ａの界面に形成された電荷ト
ラップ（界面トラップ）などに電荷を保持する機能を持
つ。ゲート電極３０ａ、半導体基板１０中のソース・ド
レイン拡散層１５、および半導体基板１０に適当な電圧
を印加することにより、ファウラー・ノルドハイム（Ｆ
Ｎ）トンネリング電流が生じ、第１誘電体膜２１ａを通
して半導体基板１０から積層誘電体膜ＳＩ中に電子が注
入され、上記電圧によって形成される電界により伝導
し、トラップに捕獲される。あるいは逆に、第１誘電体
膜２１ａを通して積層誘電体膜ＳＩ中から半導体基板１
０へ電子が放出される。
【００３３】上記メモリトランジスタを行列状に並べＮ
ＯＲ型動作可能に接続したメモリセルアレイの等価回路
図を図１（ｂ）に示す。たとえば、セル１のメモリトラ
ンジスタのゲート電極はワード線ＷＬ１に接続され、ソ
ース・ドレイン拡散層はビット線ＢＬ１ａ、ＢＬ１ｂに
それぞれ接続されている。また、セル２のメモリトラン
ジスタのゲート電極はワード線ＷＬ１に接続され、ソー
ス・ドレイン拡散層はビット線ＢＬ２ａ、ＢＬ２ｂにそ
れぞれ接続されている。このように各線に接続したメモ
リトランジスタがＮＯＲ型にマトリクス状に接続され、
メモリアレイを構成する。
ＯＲ型動作可能に接続したメモリセルアレイの等価回路
図を図１（ｂ）に示す。たとえば、セル１のメモリトラ
ンジスタのゲート電極はワード線ＷＬ１に接続され、ソ
ース・ドレイン拡散層はビット線ＢＬ１ａ、ＢＬ１ｂに
それぞれ接続されている。また、セル２のメモリトラン
ジスタのゲート電極はワード線ＷＬ１に接続され、ソー
ス・ドレイン拡散層はビット線ＢＬ２ａ、ＢＬ２ｂにそ
れぞれ接続されている。このように各線に接続したメモ
リトランジスタがＮＯＲ型にマトリクス状に接続され、
メモリアレイを構成する。
【００３４】上記の積層誘電体膜ＳＩ中に電荷が蓄積さ
れると、この蓄積電荷による電界が発生するため、メモ
リトランジスタのしきい値電圧が変化する。この変化に
よりデータの記憶が可能となる。たとえば、セル１の積
層誘電体膜ＳＩ中に電子を蓄積した場合に、メモリトラ
ンジスタがｎチャネル型であるとすると、そのしきい値
電圧が正の方向にシフトしている。読み出し時には、該
当するメモリセルのゲート電極（ワード線ＷＬ１）に電
圧を印加するが、この積層誘電体膜ＳＩに蓄積された電
荷によってメモリトランジスタのしきい値電圧が印加電
圧よりも高くなっているため、両ビット線ＢＬ１ａ、Ｂ
Ｌ１ｂ間には電流は流れない。逆に、積層誘電体膜ＳＩ
にホールを蓄積した場合に、メモリトランジスタのしき
い値電圧が負の方向にシフトしているため、読み出し時
のゲート電圧で両ビット線ＢＬ１ａ、ＢＬ１ｂ間に電流
が流れる。この電流が“流れる”、“流れない”を論理
“０”、“１”に対応させて、１ビットのバイナリデー
タを記憶することができる。あるいは、しきい値分布幅
を複数に分割すると多値化が可能となる。以上のことか
ら、積層誘電体膜ＳＩを有する電界効果型トランジスタ
に対しデータを書き込み、読み出すことが可能となる。
れると、この蓄積電荷による電界が発生するため、メモ
リトランジスタのしきい値電圧が変化する。この変化に
よりデータの記憶が可能となる。たとえば、セル１の積
層誘電体膜ＳＩ中に電子を蓄積した場合に、メモリトラ
ンジスタがｎチャネル型であるとすると、そのしきい値
電圧が正の方向にシフトしている。読み出し時には、該
当するメモリセルのゲート電極（ワード線ＷＬ１）に電
圧を印加するが、この積層誘電体膜ＳＩに蓄積された電
荷によってメモリトランジスタのしきい値電圧が印加電
圧よりも高くなっているため、両ビット線ＢＬ１ａ、Ｂ
Ｌ１ｂ間には電流は流れない。逆に、積層誘電体膜ＳＩ
にホールを蓄積した場合に、メモリトランジスタのしき
い値電圧が負の方向にシフトしているため、読み出し時
のゲート電圧で両ビット線ＢＬ１ａ、ＢＬ１ｂ間に電流
が流れる。この電流が“流れる”、“流れない”を論理
“０”、“１”に対応させて、１ビットのバイナリデー
タを記憶することができる。あるいは、しきい値分布幅
を複数に分割すると多値化が可能となる。以上のことか
ら、積層誘電体膜ＳＩを有する電界効果型トランジスタ
に対しデータを書き込み、読み出すことが可能となる。
【００３５】消去では、蓄積電荷をＦＮトンネリング，
ダイレクトトンネリング，その他の方法で基板側に引き
抜くか、逆極性の電荷を注入する。これにより、メモリ
トランジスタのしきい値電圧が、消去状態の低いレベル
に推移する。この消去は、通常、メモリセルアレイ一括
か、メモリセルアレイの所定のサブアレイ単位を一括で
行うが、ビットごとの消去も可能である。
ダイレクトトンネリング，その他の方法で基板側に引き
抜くか、逆極性の電荷を注入する。これにより、メモリ
トランジスタのしきい値電圧が、消去状態の低いレベル
に推移する。この消去は、通常、メモリセルアレイ一括
か、メモリセルアレイの所定のサブアレイ単位を一括で
行うが、ビットごとの消去も可能である。
【００３６】上記メモリトランジスタを有した不揮発性
半導体記憶装置の製造方法について、図面を参照して説
明する。図２（ａ）に示すように、シリコン半導体基板
１０に対して、たとえばＬＯＣＯＳ法により酸化シリコ
ンからなる誘電体分離層２０を形成する。ここで、誘電
体分離層２０により分離された図面上左側の活性領域が
メモリトランジスタ形成領域であり、図面上右側の活性
領域が周辺回路トランジスタ形成領域である。
半導体記憶装置の製造方法について、図面を参照して説
明する。図２（ａ）に示すように、シリコン半導体基板
１０に対して、たとえばＬＯＣＯＳ法により酸化シリコ
ンからなる誘電体分離層２０を形成する。ここで、誘電
体分離層２０により分離された図面上左側の活性領域が
メモリトランジスタ形成領域であり、図面上右側の活性
領域が周辺回路トランジスタ形成領域である。
【００３７】周辺回路トランジスタ形成領域をレジスト
膜などで保護し、メモリトランジスタ形成領域にしきい
値電圧調整のための不純物のイオン注入、あるいはウェ
ルなどを形成するためのイオン注入などを行う。これに
より、図２（ｂ）に示すように、たとえばｐウェル１１
がメモリトランジスタ形成領域にのみ形成される。
膜などで保護し、メモリトランジスタ形成領域にしきい
値電圧調整のための不純物のイオン注入、あるいはウェ
ルなどを形成するためのイオン注入などを行う。これに
より、図２（ｂ）に示すように、たとえばｐウェル１１
がメモリトランジスタ形成領域にのみ形成される。
【００３８】図２（ｃ）に示すように、たとえば熱酸化
法により全面に酸化シリコンを０．５〜３．５ｎｍの膜
厚で形成し、第１誘電体膜２１を形成する。
法により全面に酸化シリコンを０．５〜３．５ｎｍの膜
厚で形成し、第１誘電体膜２１を形成する。
【００３９】図３（ｄ）に示すように、たとえば酸化ア
ルミニウムからなる第２誘電体膜２２を、活性領域上の
第１誘電体膜２１上を被覆するように全面に、たとえば
２〜１０ｎｍの膜厚で形成する。この第２誘電体膜２２
の形成は、通常のＣＶＤ，スパッタリングによっても可
能であるが、好ましくは、原子層堆積（ＡＬＤ:Atomic
Layer Deposition) 法により形成される。より詳しく
は、シリコンウェハを、例えばＡＬＤ対応のＣＶＤ装置
に移送し、酸素Ｏ2 を含むガスを反応炉内に流し、所定
の圧力と温度で維持する。炉内の温度と圧力が安定した
ら、シリコンウェハを所定時間以上、酸素を含むガスに
暴露する。このときシリコンＳｉの未結合手を終端して
いた水素Ｈに代って酸素Ｏ2がシリコンと結合し、シリ
コン未結合手が全てなくなると反応が自動的に停止す
る。不活性ガスによるパージ工程を行った後に、所定の
圧力と温度でアルミニウムＡｌを含むガス、例えばＡｌ
（ＣＨ3 ）3 にシリコンウェハを所定時間以上暴露す
る。このとき表面の酸素原子ＯとＣＨ3 が反応して、Ａ
ｌを含むガス分子がウェハ表面に吸着し、そのガスの未
結合手を作る。このＡｌの未結合手と、パージ工程で酸
素がとれて出来たシリコンＳｉの未結合手とが結合す
る。基板側の未結合手が全てなくなると、この反応が自
動的に停止する。その後、パージ工程を間に入れなが
ら、酸素を含むガスによる反応と、Ａｌを含むガスによ
る反応とを、酸化アルミニウムの膜厚が所望の膜厚とな
るまで繰り返す。
ルミニウムからなる第２誘電体膜２２を、活性領域上の
第１誘電体膜２１上を被覆するように全面に、たとえば
２〜１０ｎｍの膜厚で形成する。この第２誘電体膜２２
の形成は、通常のＣＶＤ，スパッタリングによっても可
能であるが、好ましくは、原子層堆積（ＡＬＤ:Atomic
Layer Deposition) 法により形成される。より詳しく
は、シリコンウェハを、例えばＡＬＤ対応のＣＶＤ装置
に移送し、酸素Ｏ2 を含むガスを反応炉内に流し、所定
の圧力と温度で維持する。炉内の温度と圧力が安定した
ら、シリコンウェハを所定時間以上、酸素を含むガスに
暴露する。このときシリコンＳｉの未結合手を終端して
いた水素Ｈに代って酸素Ｏ2がシリコンと結合し、シリ
コン未結合手が全てなくなると反応が自動的に停止す
る。不活性ガスによるパージ工程を行った後に、所定の
圧力と温度でアルミニウムＡｌを含むガス、例えばＡｌ
（ＣＨ3 ）3 にシリコンウェハを所定時間以上暴露す
る。このとき表面の酸素原子ＯとＣＨ3 が反応して、Ａ
ｌを含むガス分子がウェハ表面に吸着し、そのガスの未
結合手を作る。このＡｌの未結合手と、パージ工程で酸
素がとれて出来たシリコンＳｉの未結合手とが結合す
る。基板側の未結合手が全てなくなると、この反応が自
動的に停止する。その後、パージ工程を間に入れなが
ら、酸素を含むガスによる反応と、Ａｌを含むガスによ
る反応とを、酸化アルミニウムの膜厚が所望の膜厚とな
るまで繰り返す。
【００４０】図３（ｅ）に示すように、たとえば熱酸化
法により第２誘電体膜２２表面全域を熱酸化して酸化シ
リコン膜を、たとえば３ｎｍ〜５ｎｍ程度形成し、第３
誘電体膜２３を形成する。
法により第２誘電体膜２２表面全域を熱酸化して酸化シ
リコン膜を、たとえば３ｎｍ〜５ｎｍ程度形成し、第３
誘電体膜２３を形成する。
【００４１】図３（ｆ）に示すように、たとえばＣＶＤ
法により第３誘電体膜２３の上にポリシリコンを堆積さ
せ、フォトリソグラフィー工程によりレジスト膜をパタ
ーンニングしてＲＩＥ（反応性イオンエッチング）など
のエッチングを施し、ゲート電極３０ａを形成する。こ
のとき、第１誘電体膜２１ａ、第２誘電体膜２２ａ、第
３誘電体膜２３ａからなり、電荷蓄積機能を有する積層
誘電体膜ＳＩを同時にゲート電極と同じパターンにて加
工する。
法により第３誘電体膜２３の上にポリシリコンを堆積さ
せ、フォトリソグラフィー工程によりレジスト膜をパタ
ーンニングしてＲＩＥ（反応性イオンエッチング）など
のエッチングを施し、ゲート電極３０ａを形成する。こ
のとき、第１誘電体膜２１ａ、第２誘電体膜２２ａ、第
３誘電体膜２３ａからなり、電荷蓄積機能を有する積層
誘電体膜ＳＩを同時にゲート電極と同じパターンにて加
工する。
【００４２】図４（ｇ）に示すように、メモリトランジ
スタ形成領域をレジスト膜で保護してＲＩＥなどのエッ
チングを施し、周辺回路トランジスタ形成領域の第１誘
電体膜２１、第２誘電体膜２２、および第３誘電体膜２
３を除去し、周辺回路トランジスタ形成領域において半
導体基板１０を露出させる。
スタ形成領域をレジスト膜で保護してＲＩＥなどのエッ
チングを施し、周辺回路トランジスタ形成領域の第１誘
電体膜２１、第２誘電体膜２２、および第３誘電体膜２
３を除去し、周辺回路トランジスタ形成領域において半
導体基板１０を露出させる。
【００４３】メモリトランジスタ形成領域をレジスト膜
などで保護し、周辺回路トランジスタ形成領域にしきい
値電圧調整のための不純物のイオン注入、あるいはウェ
ルなどを形成するためのイオン注入などを行う。これに
より、図４（ｈ）に示すように、たとえばｐウェル１
１’が形成される。たとえば熱酸化法により全面に酸化
シリコン膜を形成し、周辺回路トランジスタ用のゲート
絶縁膜２１’を形成する。このとき、メモリトランジス
タ形成領域においても、ゲート電極３０ａの両側部のｐ
ウェル１１表面や、ゲート電極３０ａ表面にも酸化シリ
コン膜が形成される。たとえばＣＶＤ法によりポリシリ
コンを堆積させ、フォトリソグラフィー工程によりパタ
ーニングして、周辺回路トランジスタ用のゲート電極３
０ａ’を形成する。次に、ゲート電極３０ａ、ゲート電
極３０ａ’をマスクとしてイオン注入し、ｎ型不純物を
低濃度に含有するＬＤＤ拡散層１４、１４’を形成す
る。
などで保護し、周辺回路トランジスタ形成領域にしきい
値電圧調整のための不純物のイオン注入、あるいはウェ
ルなどを形成するためのイオン注入などを行う。これに
より、図４（ｈ）に示すように、たとえばｐウェル１
１’が形成される。たとえば熱酸化法により全面に酸化
シリコン膜を形成し、周辺回路トランジスタ用のゲート
絶縁膜２１’を形成する。このとき、メモリトランジス
タ形成領域においても、ゲート電極３０ａの両側部のｐ
ウェル１１表面や、ゲート電極３０ａ表面にも酸化シリ
コン膜が形成される。たとえばＣＶＤ法によりポリシリ
コンを堆積させ、フォトリソグラフィー工程によりパタ
ーニングして、周辺回路トランジスタ用のゲート電極３
０ａ’を形成する。次に、ゲート電極３０ａ、ゲート電
極３０ａ’をマスクとしてイオン注入し、ｎ型不純物を
低濃度に含有するＬＤＤ拡散層１４、１４’を形成す
る。
【００４４】以降の工程としては、たとえば、ＣＶＤ法
により酸化シリコンを堆積し、エッチバックしてゲート
電極３０ａ、ゲート電極３０ａ’の側部にサイドウォー
ル誘電体膜（不図示）を形成し、これをマスクとしてイ
オン注入し、ｎ型の導電性不純物を高濃度に含有するソ
ース・ドレイン拡散層１５、１５’を形成する。これに
より、メモリトランジスタと周辺回路トランジスタが形
成される。その後、たとえばＣＶＤ法により、これらの
トランジスタを被覆して全面に酸化シリコンを堆積させ
て層間絶縁膜２５を形成し、層間絶縁膜２５にソース・
ドレイン拡散層１５、１５’に達するコンタクトホール
を開口する。たとえばスパッタリング法によりアルミニ
ウム合金などの導電膜を堆積させ、パターニングしてソ
ース・ドレイン電極３１、３１’を形成し、図１（ａ）
に示す不揮発性半導体記憶装置の基本構造が完成する。
により酸化シリコンを堆積し、エッチバックしてゲート
電極３０ａ、ゲート電極３０ａ’の側部にサイドウォー
ル誘電体膜（不図示）を形成し、これをマスクとしてイ
オン注入し、ｎ型の導電性不純物を高濃度に含有するソ
ース・ドレイン拡散層１５、１５’を形成する。これに
より、メモリトランジスタと周辺回路トランジスタが形
成される。その後、たとえばＣＶＤ法により、これらの
トランジスタを被覆して全面に酸化シリコンを堆積させ
て層間絶縁膜２５を形成し、層間絶縁膜２５にソース・
ドレイン拡散層１５、１５’に達するコンタクトホール
を開口する。たとえばスパッタリング法によりアルミニ
ウム合金などの導電膜を堆積させ、パターニングしてソ
ース・ドレイン電極３１、３１’を形成し、図１（ａ）
に示す不揮発性半導体記憶装置の基本構造が完成する。
【００４５】この不揮発性メモリ装置の製造方法では、
工程数を増やすことなく、第２誘電体膜２２ａの電荷捕
獲準位を従来より深くすることができる。その結果、本
実施形態に係る不揮発性メモリ装置は、一旦捕獲された
電荷が基板側またはゲート電極側に抜けにくくなり、電
荷保持特性が向上した。また、電荷保持特性が向上した
分、第１誘電体膜２１および／または第３誘電体膜２３
の膜厚を薄くでき、低電圧化が進展する。その場合、さ
らに高速動作も可能となる。しかも、第１誘電体膜２１
および／または第３誘電体膜２３の膜厚を薄くできるこ
とによって素子スケーリングが進展する。
工程数を増やすことなく、第２誘電体膜２２ａの電荷捕
獲準位を従来より深くすることができる。その結果、本
実施形態に係る不揮発性メモリ装置は、一旦捕獲された
電荷が基板側またはゲート電極側に抜けにくくなり、電
荷保持特性が向上した。また、電荷保持特性が向上した
分、第１誘電体膜２１および／または第３誘電体膜２３
の膜厚を薄くでき、低電圧化が進展する。その場合、さ
らに高速動作も可能となる。しかも、第１誘電体膜２１
および／または第３誘電体膜２３の膜厚を薄くできるこ
とによって素子スケーリングが進展する。
【００４６】本発明の不揮発性半導体記憶装置の構造お
よび製造方法は、上記の実施の形態に限定されない。た
とえば、第２誘電体膜２２ａは、酸化アルミニウムに限
らず、従来から用いていた窒化シリコンと比較してバル
クの電荷捕獲準位が深い誘電体材料により形成してもよ
い。ゲート電極３０ａ、３０ａ’は１層としているが、
ポリサイドなどの多層構成としてよい。ソース・ドレイ
ン拡散層は、ＬＤＤ構造以外の構造としてもよい。半導
体記憶装置のセルアレイ方式としては、ＮＯＲ型のほ
か、ＡＮＤ型、ＤＩＮＯＲ型、ＮＡＮＤ型など何れでも
よい。その他、本発明の要旨を逸脱しない範囲で種々の
変更が可能である。
よび製造方法は、上記の実施の形態に限定されない。た
とえば、第２誘電体膜２２ａは、酸化アルミニウムに限
らず、従来から用いていた窒化シリコンと比較してバル
クの電荷捕獲準位が深い誘電体材料により形成してもよ
い。ゲート電極３０ａ、３０ａ’は１層としているが、
ポリサイドなどの多層構成としてよい。ソース・ドレイ
ン拡散層は、ＬＤＤ構造以外の構造としてもよい。半導
体記憶装置のセルアレイ方式としては、ＮＯＲ型のほ
か、ＡＮＤ型、ＤＩＮＯＲ型、ＮＡＮＤ型など何れでも
よい。その他、本発明の要旨を逸脱しない範囲で種々の
変更が可能である。
【００４７】
【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、電荷保持特性が改善され、これにより第１，第３誘
電体膜の膜厚を薄くでき、その結果、低電圧化および高
速動作が可能で、微細化が容易となる。また、本発明の
不揮発性半導体記憶装置の製造方法によれば、上記利点
を有した不揮発性半導体記憶装置を工程数を増加するこ
となく容易に形成できる。
ば、電荷保持特性が改善され、これにより第１，第３誘
電体膜の膜厚を薄くでき、その結果、低電圧化および高
速動作が可能で、微細化が容易となる。また、本発明の
不揮発性半導体記憶装置の製造方法によれば、上記利点
を有した不揮発性半導体記憶装置を工程数を増加するこ
となく容易に形成できる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の実施形態および従来例の不
揮発性半導体記憶装置の断面図でありる。（ｂ）は、そ
の不揮発性半導体記憶装置の４メモリセル分の等価回路
図である。
揮発性半導体記憶装置の断面図でありる。（ｂ）は、そ
の不揮発性半導体記憶装置の４メモリセル分の等価回路
図である。
【図２】本発明の実施形態および従来例の不揮発性半導
体記憶装置の製造における断面図であり、（ａ）は誘電
体分離層の形成工程まで、（ｂ）はウェルの形成工程ま
で、（ｃ）は第１誘電体膜の形成工程までを示す。
体記憶装置の製造における断面図であり、（ａ）は誘電
体分離層の形成工程まで、（ｂ）はウェルの形成工程ま
で、（ｃ）は第１誘電体膜の形成工程までを示す。
【図３】図２に続く工程での断面図であり、（ｄ）は第
２誘電体膜の形成工程まで、（ｅ）は第３誘電体膜の形
成工程まで、（ｆ）はゲート電極パターンの形成工程ま
でを示す。
２誘電体膜の形成工程まで、（ｅ）は第３誘電体膜の形
成工程まで、（ｆ）はゲート電極パターンの形成工程ま
でを示す。
【図４】図３に続く工程での断面図であり、（ｇ）は周
辺回路トランジスタ形成領域の積層誘電体膜の除去工程
まで、（ｈ）はＬＤＤ拡散層の形成工程までを示す。
辺回路トランジスタ形成領域の積層誘電体膜の除去工程
まで、（ｈ）はＬＤＤ拡散層の形成工程までを示す。
１０…半導体基板、１１，１１’…ｐウェル、１４…Ｌ
ＤＤ拡散層、１５…ソース・ドレイン拡散層、２０…誘
電体分離層、２１、２１ａ…第１誘電体膜、２２、２２
ａ…第２誘電体膜、２３、２３ａ…第３誘電体膜、２５
…層間絶縁膜、３０…ゲート電極となる導電膜、３０ａ
…ゲート電極、３１，３１’…ソース・ドレイン電極、
ＳＩ…積層誘電体膜、ＢＬ１ａ等…ビット線、ＷＬ１等
…ワード線。
ＤＤ拡散層、１５…ソース・ドレイン拡散層、２０…誘
電体分離層、２１、２１ａ…第１誘電体膜、２２、２２
ａ…第２誘電体膜、２３、２３ａ…第３誘電体膜、２５
…層間絶縁膜、３０…ゲート電極となる導電膜、３０ａ
…ゲート電極、３１，３１’…ソース・ドレイン電極、
ＳＩ…積層誘電体膜、ＢＬ１ａ等…ビット線、ＷＬ１等
…ワード線。
Claims (5)
- 【請求項１】チャネルが形成される半導体上に形成され
た第１の誘電体膜と、 第１の誘電体膜上に形成され、電荷捕獲準位がデータ記
憶時に電荷蓄積手段として機能する第２の誘電体膜と、 第２の誘電体膜上に形成された第３の誘電体膜と、 第３の誘電体膜上に形成されチャネルを制御する電極と
を有し、 上記第２の誘電体膜は、そのバルクの電荷捕獲準位の、
伝導帯もしくは価電子帯からのエネルギー差が、窒化珪
素の当該エネルギー差より大きい誘電体材料からなる不
揮発性半導体記憶装置。 - 【請求項２】上記第２の誘電体膜が酸化アルミニウムか
らなる請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】上記第１の誘電体膜および上記第３の誘電
体膜が酸化珪素からなる請求項１記載の不揮発性半導体
記憶装置。 - 【請求項４】チャネルが形成される半導体上に形成され
た第１の誘電体膜と、 第１の誘電体膜上に形成され、電荷捕獲準位がデータ記
憶時に電荷蓄積手段として機能する第２の誘電体膜と、 第２の誘電体膜上に形成された第３の誘電体膜と、 第３の誘電体膜上に形成されチャネルを制御する電極と
を有した不揮発性半導体記憶装置の製造方法であって、 上記第２の誘電体膜の形成時に、バルクの電荷捕獲準位
の、伝導帯もしくは価電子帯からのエネルギー差が窒化
珪素の当該エネルギー差より大きい誘電体材料を、原子
層堆積により上記第１の誘電体膜上に形成する不揮発性
半導体記憶装置の製造方法。 - 【請求項５】上記原子層堆積では、上記第２の誘電体膜
を組成する複数の元素の何れかを含む複数のガスそれぞ
れに、順次上記第１の誘電体膜表面を暴露し、当該一連
の暴露を所定のサイクル数繰り返して数原子層単位の成
長を行う請求項４記載の不揮発性半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001173819A JP4608815B2 (ja) | 2001-06-08 | 2001-06-08 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001173819A JP4608815B2 (ja) | 2001-06-08 | 2001-06-08 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002368142A true JP2002368142A (ja) | 2002-12-20 |
| JP4608815B2 JP4608815B2 (ja) | 2011-01-12 |
Family
ID=19015212
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001173819A Expired - Fee Related JP4608815B2 (ja) | 2001-06-08 | 2001-06-08 | 不揮発性半導体記憶装置の製造方法 |
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|---|---|
| JP (1) | JP4608815B2 (ja) |
Cited By (5)
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|---|---|---|---|---|
| WO2006085367A1 (ja) * | 2005-02-09 | 2006-08-17 | Fujitsu Limited | 半導体装置の製造方法 |
| WO2007043491A1 (ja) * | 2005-10-03 | 2007-04-19 | Nec Corporation | 半導体記憶装置およびその製造方法 |
| JP2007534157A (ja) * | 2003-11-04 | 2007-11-22 | マイクロン テクノロジー、インコーポレイテッド | 自己整合型電荷分離構造ｎｒｏｍフラッシュメモリ |
| US7598559B2 (en) | 2005-03-04 | 2009-10-06 | Sharp Kabushiki Kaisha | Semiconductor storage device, manufacturing method therefor, and portable electronic equipment |
| JP2011211223A (ja) * | 2004-03-22 | 2011-10-20 | Hynix Semiconductor Inc | 電荷トラップを有するゲート誘電体を含む揮発性メモリ及びその製造方法 |
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| WO2001017031A1 (en) * | 1999-08-27 | 2001-03-08 | Macronix America, Inc. | Easy shrinkable novel non-volatile semiconductor memory cell utilizing split dielectric floating gate and method for making same |
| JP2001111007A (ja) * | 1999-09-10 | 2001-04-20 | Samsung Electronics Co Ltd | キャパシタ保護膜を含む半導体メモリ素子及びその製造方法 |
| JP2002313967A (ja) * | 2001-02-06 | 2002-10-25 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2001
- 2001-06-08 JP JP2001173819A patent/JP4608815B2/ja not_active Expired - Fee Related
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|---|---|
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