JP2002368142A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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Abstract
性を改善し、これにより低電圧化,高速動作および微細
化を実現する。 【解決手段】チャネルが形成される半導体10上に形成
された第1の誘電体膜21aと、第1の誘電体膜上に形
成され、電荷捕獲準位がデータ記憶時に電荷蓄積手段と
して機能する第2の誘電体膜22aと、第2の誘電体膜
上に形成された第3の誘電体膜23aと、第3の誘電体
膜上に形成されチャネルを制御する電極30aとを有す
る。第2の誘電体膜22aは、そのバルクの電荷捕獲準
位の、伝導帯もしくは価電子帯からのエネルギー差が、
窒化珪素の当該エネルギー差より大きい誘電体材料(た
とえば、酸化アルミニウム)からなる。
Description
誘電体膜中の電荷捕獲準位を電荷蓄積手段として機能さ
せたデータ記憶時の電荷保持特性の改善とスケーリング
性等の向上を実現した不揮発性半導体記憶装置と、その
製造方法とに関する。
中に形成された電荷蓄積手段(導体または電荷捕獲準
位)に存在する電荷の有無により記憶素子のしきい値電
圧をシフトさせ、そのシフト後のしきい値電圧値を書き
込みおよび読み出し用信号に対応させている。
荷蓄積手段に電子が蓄えられていて、記憶素子がNMO
Sである場合には、しきい値電圧は正の方向にシフトし
ている。読み出し時には、該当するメモリセルに電圧を
印加するが、この電荷蓄積手段に蓄えられている電子に
よって、しきい値電圧は、この印加電圧より大きくなっ
ているため、ビット線には電流は流れない又は流れ難
い。逆に、電荷蓄積手段に電子が蓄えられていないとき
又は正孔が蓄えられている場合には、しきい値電圧は負
の方向にシフトしているため、読み出し時のゲート電圧
でビット線には電流が流れるまたは流れ易くなる。この
電流が“流れる”または“流れ易い”、“流れない”ま
たは“流れ難い”を、言い換えれば電流の大、小(0も
含めた) を記憶データの論理“0”, “1”に対応させ
ているのが不揮発性半導体メモリ装置の基本動作原理で
ある。
酸化膜に上下から挟まれた窒化膜からなるMONOS(M
etal-Oxide-Nitride-Oxide-Semiconductor) 型メモリト
ランジスタがある。MONOS型メモリトランジスタ
は、たとえば図1(a)と同じ構造を有している。図
中、左側の領域においてメモリトランジスタが形成され
ている。誘電体分離層20により分離された半導体基板
10のp型ウェル11上に、たとえば酸化シリコンから
なる第1誘電体膜21aが形成されている。第1誘電体
膜21a上に、たとえば窒化シリコンからなる第2誘電
体膜22aが形成され、さらに、その上に、たとえば酸
化シリコンからなる第3誘電体膜23aが形成されてい
る。これら第1〜第3誘電体膜から、電荷蓄積機能を有
する積層誘電体膜SIが構成される。第3誘電体膜23
aの上層には、たとえばポリシリコンからなるゲート電
極30aが形成されている。また、ゲート電極30aの
両側部の半導体基板10中には、n型不純物を低濃度に
含有するLDD(Lightly Doped Drain )拡散層14
と、高濃度に含有するソース・ドレイン拡散層15が形
成されている。このメモリトランジスタは、ゲート電極
30aと半導体基板10中のチャネル形成領域の間に、
積層誘電体膜SIを有するnチャネル型の電界効果トラ
ンジスタである。ゲート電極30aを被覆して例えば酸
化シリコンからなる層間絶縁膜25が形成されており、
ソース・ドレイン拡散層15に達するコンタクトホール
が開口されて、ソース・ドレイン電極31が形成されて
いる。
周辺回路トランジスタが形成されている。誘電体分離層
20により分離された半導体基板10のp型ウェル1
1’上に、たとえば酸化シリコンからなるゲート絶縁膜
21a’が形成され、その上に、たとえばポリシリコン
からなるゲート電極30a’が形成されている。また、
ゲート電極30a’の両側部の半導体基板10中には、
n型不純物を低濃度に含有するLDD拡散層14’と、
高濃度に含有するソース・ドレイン拡散層15’が形成
されている。さらに、ゲート電極30a’を被覆して例
えば酸化シリコンからなる層間絶縁膜25が形成されて
おり、ソース・ドレイン拡散層15’に達するコンタク
トホールが開口されて、ソース・ドレイン電極31’が
形成されている。
タにおいては、積層誘電体膜SIは、第2誘電体膜22
aのバルク中の電荷トラップ(バルクトラップ)や、第
2誘電体膜22aと第3誘電体膜23aの界面に形成さ
れた電荷トラップ(界面トラップ)などに電荷を保持す
る機能を持つ。ゲート電極30a、半導体基板10中の
ソース・ドレイン拡散層15、および半導体基板10に
適当な電圧を印加することにより、ファウラー・ノルド
ハイム(FN)トンネリング電流が生じ、第1誘電体膜
21aを通して半導体基板10から積層誘電体膜SI中
に電子が注入され、上記電圧によって形成される電界に
より伝導し、トラップに捕獲される。あるいは逆に、第
1誘電体膜21aを通して積層誘電体膜SI中から半導
体基板10へ電子が放出される。
OR型動作可能に接続したメモリセルアレイの等価回路
図を図1(b)に示す。たとえば、セル1のメモリトラ
ンジスタのゲート電極はワード線WL1に接続され、ソ
ース・ドレイン拡散層はビット線BL1a、BL1bに
それぞれ接続されている。また、セル2のメモリトラン
ジスタのゲート電極はワード線WL1に接続され、ソー
ス・ドレイン拡散層はビット線BL2a、BL2bにそ
れぞれ接続されている。このように各線に接続されたメ
モリトランジスタがNOR型にマトリクス状に接続さ
れ、メモリアレイを構成する。
した不揮発性半導体記憶装置の製造方法について、図面
を参照して説明する。図2(a)に示すように、シリコ
ン半導体基板10に対して、たとえばLOCOS法によ
り酸化シリコンからなる誘電体分離層20を形成する。
ここで、誘電体分離層20により分離された図面上左側
の活性領域がメモリトランジスタ形成領域であり、図面
上右側の活性領域が周辺回路トランジスタ形成領域であ
る。
膜などで保護し、メモリトランジスタ形成領域にしきい
値電圧調整のための不純物のイオン注入、あるいはウェ
ルなどを形成するためのイオン注入などを行う。これに
より、図2(b)に示すように、たとえばpウェル11
がメモリトランジスタ形成領域にのみ形成される。
法により全面に酸化シリコン膜を形成し、第1誘電体膜
21を形成する。
(Chemical Vapor Deposition) 法により、活性領域上の
第1誘電体膜21を被覆して全面に窒化シリコンを堆積
させ、第2誘電体膜22を形成する。
法により第2誘電体膜22表面全域を熱酸化して酸化シ
リコン膜を形成し、第3誘電体膜23を形成する。
法により第3誘電体膜23の上にポリシリコンを堆積さ
せ、フォトリソグラフィー工程によりレジスト膜をパタ
ーンニングしてRIE(反応性イオンエッチング)など
のエッチングを施し、ゲート電極30aを形成する。こ
のとき、第1誘電体膜21a、第2誘電体膜22a、第
3誘電体膜23aからなり、電荷蓄積機能を有する積層
誘電体膜SIを同時にゲート電極と同じパターンにて加
工する。
スタ形成領域をレジスト膜で保護してRIEなどのエッ
チングを施し、周辺回路トランジスタ形成領域の第1誘
電体膜21、第2誘電体膜22、および第3誘電体膜2
3を除去し、周辺回路トランジスタ形成領域において半
導体基板10を露出させる。
などで保護し、周辺回路トランジスタ形成領域にしきい
値電圧調整のための不純物のイオン注入、あるいはウェ
ルなどを形成するためのイオン注入などを行う。これに
より、図4(h)に示すように、たとえばpウェル1
1’が形成される。たとえば熱酸化法により全面に酸化
シリコン膜を形成し、周辺回路トランジスタ用のゲート
絶縁膜21’を形成する。このとき、メモリトランジス
タ形成領域においても、ゲート電極30aの両側部のp
ウェル11表面や、ゲート電極30a表面にも酸化シリ
コン膜が形成される。たとえばCVD法によりポリシリ
コンを堆積させ、フォトリソグラフィー工程によりパタ
ーニングして、周辺回路トランジスタ用のゲート電極3
0a’を形成する。次に、ゲート電極30a、ゲート電
極30a’をマスクとしてイオン注入し、n型不純物を
低濃度に含有するLDD拡散層14、14’を形成す
る。
により酸化シリコンを堆積し、エッチバックしてゲート
電極30a、ゲート電極30a’の側部にサイドウォー
ル誘電体膜(不図示)を形成し、これをマスクとしてイ
オン注入し、n型の導電性不純物を高濃度に含有するソ
ース・ドレイン拡散層15、15’を形成する。これに
より、メモリトランジスタと周辺回路トランジスタが形
成される。その後、たとえばCVD法により、これらの
トランジスタを被覆して全面に酸化シリコンを堆積させ
て層間絶縁膜25を形成し、層間絶縁膜25にソース・
ドレイン拡散層15、15’に達するコンタクトホール
を開口する。たとえばスパッタリング法によりアルミニ
ウム合金などの導電膜を堆積させ、パターニングしてソ
ース・ドレイン電極31を形成し、図1(a)に示す不
揮発性半導体記憶装置の基本構造が完成する。
電膜から構成したFG(Floating Gate) 型メモリトラン
ジスタが知られている。このメモリトランジスタの形成
では、図3(d)の工程で、第2誘電体膜22に代えて
ポリシリコンをCVDにより堆積する。このポリシリコ
ンは、図3(f)のゲート加工時に同時にパターンニン
グされる。
る不揮発性半導体記憶装置は、FG型メモリトランジス
タを用いたものが一般的である。また、大容量用途の不
揮発性半導体記憶装置では、その書き込み方式としてF
N注入を用いたものが多い。ところが、これらの従来の
不揮発性半導体記憶装置は、電荷保持特性、ディスター
ブ特性、繰り返し書き込み消去特性などに優れる反面、
データの書き込み時および消去時に、FN注入のために
20V前後の高電圧が必要となる。従来のFG型不揮発
性メモリ装置では、この高電圧を必要とすることが、信
頼性を保障しながら素子を微細化する上での阻害要因と
なっている。
化された電荷蓄積手段を含むメモリトランジスタを有し
た不揮発性半導体記憶装置においては、書き込み時およ
び消去時のFN注入に必要な電圧は、現在のところ11
〜13V程度と、FG型に比べ低くてすむ。また、たと
えば第1誘電体膜21aにリークパスがあった場合で
も、離散化された電荷蓄積手段(電荷捕獲準位)に保持
された電荷は局所的にしかリークしない。この点、電荷
蓄積手段が導電層からなるFG型と大きく異なる。以上
より、MONOS型は、FG型より積層誘電体膜SIの
スケーリング性に優れるという利点がある。
ようとした場合、電荷保持特性の向上が必須となる。M
ONOS型メモリトランジスタにおける電荷保持特性
は、電荷の基板側またはゲート電極側への散逸を防ぐ第
1および第3誘電体膜21a,23aの各膜厚と、第2
誘電体膜22a内における電荷捕獲準位の深さとにより
変化する。ここで、電荷捕獲準位が深いとは、電子の場
合は電荷捕獲準位と伝導帯とのエネルギー差、ホールの
場合は電荷捕獲準位と価電子帯とのエネルギー差が大き
いことを言い、これらのエネルギー差が大きいほど電荷
保持特性が良くなることが知られている。
置で電荷蓄積に主に用いられる第2誘電体膜22aの材
質が窒化シリコンである。この場合、電子の電荷捕獲準
位と伝導帯とのエネルギー差、ホールの電荷捕獲準位と
価電子帯とのエネルギー差は、ともに0.7eV〜0.
8eV程度である。また、この第2誘電体膜に窒化シリ
コンを用いたMONOS型不揮発性メモリ装置では、電
荷保持特性が良好な状態を10年間保証するには、たと
えば、第1誘電体膜21aの膜厚が3nm程度、第3誘
電体膜23aの膜厚が4nm前後必要となり、このこと
が更なる低電圧化を阻んでいる。
これにより第1,第3誘電体膜の膜厚を薄くでき、その
結果、低電圧化および高速動作が可能で、微細化が容易
な不揮発性半導体記憶装置と、その製造方法とを提供す
ることにある。
る不揮発性半導体記憶装置は、チャネルが形成される半
導体上に形成された第1の誘電体膜と、第1の誘電体膜
上に形成され、電荷捕獲準位がデータ記憶時に電荷蓄積
手段として機能する第2の誘電体膜と、第2の誘電体膜
上に形成された第3の誘電体膜と、第3の誘電体膜上に
形成されチャネルを制御する電極とを有し、上記第2の
誘電体膜は、そのバルクの電荷捕獲準位の、伝導帯もし
くは価電子帯からのエネルギー差が、窒化珪素の当該エ
ネルギー差より大きい誘電体材料からなる。
装置において、好適に、上記第2の誘電体膜が酸化アル
ミニウムからなる。
ば第2の誘電体膜が酸化アルミニウムからなる場合、そ
のバルクの電荷捕獲準位の、伝導帯または価電子帯から
のエネルギー差が2.1eV程度と、窒化珪素,酸化窒
化珪素の0.7eV〜0.8eVより大きい。このた
め、本発明の不揮発性半導体記憶装置では、窒化珪素を
電荷蓄積に主に用いる従来の不揮発性半導体記憶装置よ
り、一旦捕獲された電荷が捕獲準位から抜け難くなる。
記憶装置の製造方法は、チャネルが形成される半導体上
に形成された第1の誘電体膜と、第1の誘電体膜上に形
成され、電荷捕獲準位がデータ記憶時に電荷蓄積手段と
して機能する第2の誘電体膜と、第2の誘電体膜上に形
成された第3の誘電体膜と、第3の誘電体膜上に形成さ
れチャネルを制御する電極とを有した不揮発性半導体記
憶装置の製造方法であって、上記第2の誘電体膜の形成
時に、バルクの電荷捕獲準位の、伝導帯もしくは価電子
帯からのエネルギー差が窒化珪素の当該エネルギー差よ
り大きい誘電体材料を、原子層堆積により上記第1の誘
電体膜上に形成する。
装置の製造方法では、原子層堆積工程において、上記第
2の誘電体膜を組成する複数の元素の何れかを含む複数
のガスそれぞれに、順次上記第1の誘電体膜表面を暴露
し、当該一連の暴露を所定のサイクル数繰り返して数原
子層単位の成長を行う。この方法では、電荷捕獲準位が
従来より深い酸化アルミニウム等の膜が容易に形成され
る。
憶装置およびその製造方法の実施の形態について、図面
を参照して説明する。図1(a)は、本実施形態に係る
不揮発性メモリ装置の断面図であり、従来例と同様な構
造を有している。
スタが形成されている。誘電体分離層20により分離さ
れた半導体基板10のp型ウェル11上に、たとえば酸
化シリコンからなる第1誘電体膜21aが形成されてい
る。第1誘電体膜21a上に、たとえば酸化アルミニウ
ムからなる第2誘電体膜22aが形成され、さらに、そ
の上に、たとえば酸化シリコンからなる第3誘電体膜2
3aが形成されている。これら第1〜第3誘電体膜か
ら、電荷蓄積機能を有する積層誘電体膜SIが構成され
る。
ポリシリコンからなるゲート電極30aが形成されてい
る。また、ゲート電極30aの両側部の半導体基板10
中には、n型不純物を低濃度に含有するLDD(Lightl
y Doped Drain )拡散層14と、高濃度に含有するソー
ス・ドレイン拡散層15が形成されている。このメモリ
トランジスタが、ゲート電極30aと半導体基板10中
のチャネル形成領域の間に、積層誘電体膜SIを有する
nチャネル型の電界効果トランジスタである。ゲート電
極30aを被覆して例えば酸化シリコンからなる層間絶
縁膜25が形成されており、ソース・ドレイン拡散層1
5に達するコンタクトホールが開口されて、ソース・ド
レイン電極31が形成されている。
周辺回路トランジスタが形成されている。誘電体分離層
20により分離された半導体基板10のp型ウェル1
1’上に、たとえば酸化シリコンからなるゲート絶縁膜
21a’が形成され、その上に、たとえばポリシリコン
からなるゲート電極30a’が形成されている。また、
ゲート電極30a’の両側部の半導体基板10中には、
n型不純物を低濃度に含有するLDD拡散層14’と、
高濃度に含有するソース・ドレイン拡散層15’が形成
されている。さらに、ゲート電極31a’を被覆して例
えば酸化シリコンからなる層間絶縁膜25が形成されて
おり、ソース・ドレイン拡散層15’に達するコンタク
トホールが開口されて、ソース・ドレイン電極31’が
形成されている。
は、積層誘電体膜SIは、第2誘電体膜22aのバルク
中の電荷トラップ(バルクトラップ)や、第2誘電体膜
22aと第3誘電体膜23aの界面に形成された電荷ト
ラップ(界面トラップ)などに電荷を保持する機能を持
つ。ゲート電極30a、半導体基板10中のソース・ド
レイン拡散層15、および半導体基板10に適当な電圧
を印加することにより、ファウラー・ノルドハイム(F
N)トンネリング電流が生じ、第1誘電体膜21aを通
して半導体基板10から積層誘電体膜SI中に電子が注
入され、上記電圧によって形成される電界により伝導
し、トラップに捕獲される。あるいは逆に、第1誘電体
膜21aを通して積層誘電体膜SI中から半導体基板1
0へ電子が放出される。
OR型動作可能に接続したメモリセルアレイの等価回路
図を図1(b)に示す。たとえば、セル1のメモリトラ
ンジスタのゲート電極はワード線WL1に接続され、ソ
ース・ドレイン拡散層はビット線BL1a、BL1bに
それぞれ接続されている。また、セル2のメモリトラン
ジスタのゲート電極はワード線WL1に接続され、ソー
ス・ドレイン拡散層はビット線BL2a、BL2bにそ
れぞれ接続されている。このように各線に接続したメモ
リトランジスタがNOR型にマトリクス状に接続され、
メモリアレイを構成する。
れると、この蓄積電荷による電界が発生するため、メモ
リトランジスタのしきい値電圧が変化する。この変化に
よりデータの記憶が可能となる。たとえば、セル1の積
層誘電体膜SI中に電子を蓄積した場合に、メモリトラ
ンジスタがnチャネル型であるとすると、そのしきい値
電圧が正の方向にシフトしている。読み出し時には、該
当するメモリセルのゲート電極(ワード線WL1)に電
圧を印加するが、この積層誘電体膜SIに蓄積された電
荷によってメモリトランジスタのしきい値電圧が印加電
圧よりも高くなっているため、両ビット線BL1a、B
L1b間には電流は流れない。逆に、積層誘電体膜SI
にホールを蓄積した場合に、メモリトランジスタのしき
い値電圧が負の方向にシフトしているため、読み出し時
のゲート電圧で両ビット線BL1a、BL1b間に電流
が流れる。この電流が“流れる”、“流れない”を論理
“0”、“1”に対応させて、1ビットのバイナリデー
タを記憶することができる。あるいは、しきい値分布幅
を複数に分割すると多値化が可能となる。以上のことか
ら、積層誘電体膜SIを有する電界効果型トランジスタ
に対しデータを書き込み、読み出すことが可能となる。
ダイレクトトンネリング,その他の方法で基板側に引き
抜くか、逆極性の電荷を注入する。これにより、メモリ
トランジスタのしきい値電圧が、消去状態の低いレベル
に推移する。この消去は、通常、メモリセルアレイ一括
か、メモリセルアレイの所定のサブアレイ単位を一括で
行うが、ビットごとの消去も可能である。
半導体記憶装置の製造方法について、図面を参照して説
明する。図2(a)に示すように、シリコン半導体基板
10に対して、たとえばLOCOS法により酸化シリコ
ンからなる誘電体分離層20を形成する。ここで、誘電
体分離層20により分離された図面上左側の活性領域が
メモリトランジスタ形成領域であり、図面上右側の活性
領域が周辺回路トランジスタ形成領域である。
膜などで保護し、メモリトランジスタ形成領域にしきい
値電圧調整のための不純物のイオン注入、あるいはウェ
ルなどを形成するためのイオン注入などを行う。これに
より、図2(b)に示すように、たとえばpウェル11
がメモリトランジスタ形成領域にのみ形成される。
法により全面に酸化シリコンを0.5〜3.5nmの膜
厚で形成し、第1誘電体膜21を形成する。
ルミニウムからなる第2誘電体膜22を、活性領域上の
第1誘電体膜21上を被覆するように全面に、たとえば
2〜10nmの膜厚で形成する。この第2誘電体膜22
の形成は、通常のCVD,スパッタリングによっても可
能であるが、好ましくは、原子層堆積(ALD:Atomic
Layer Deposition) 法により形成される。より詳しく
は、シリコンウェハを、例えばALD対応のCVD装置
に移送し、酸素O2 を含むガスを反応炉内に流し、所定
の圧力と温度で維持する。炉内の温度と圧力が安定した
ら、シリコンウェハを所定時間以上、酸素を含むガスに
暴露する。このときシリコンSiの未結合手を終端して
いた水素Hに代って酸素O2がシリコンと結合し、シリ
コン未結合手が全てなくなると反応が自動的に停止す
る。不活性ガスによるパージ工程を行った後に、所定の
圧力と温度でアルミニウムAlを含むガス、例えばAl
(CH3 )3 にシリコンウェハを所定時間以上暴露す
る。このとき表面の酸素原子OとCH3 が反応して、A
lを含むガス分子がウェハ表面に吸着し、そのガスの未
結合手を作る。このAlの未結合手と、パージ工程で酸
素がとれて出来たシリコンSiの未結合手とが結合す
る。基板側の未結合手が全てなくなると、この反応が自
動的に停止する。その後、パージ工程を間に入れなが
ら、酸素を含むガスによる反応と、Alを含むガスによ
る反応とを、酸化アルミニウムの膜厚が所望の膜厚とな
るまで繰り返す。
法により第2誘電体膜22表面全域を熱酸化して酸化シ
リコン膜を、たとえば3nm〜5nm程度形成し、第3
誘電体膜23を形成する。
法により第3誘電体膜23の上にポリシリコンを堆積さ
せ、フォトリソグラフィー工程によりレジスト膜をパタ
ーンニングしてRIE(反応性イオンエッチング)など
のエッチングを施し、ゲート電極30aを形成する。こ
のとき、第1誘電体膜21a、第2誘電体膜22a、第
3誘電体膜23aからなり、電荷蓄積機能を有する積層
誘電体膜SIを同時にゲート電極と同じパターンにて加
工する。
スタ形成領域をレジスト膜で保護してRIEなどのエッ
チングを施し、周辺回路トランジスタ形成領域の第1誘
電体膜21、第2誘電体膜22、および第3誘電体膜2
3を除去し、周辺回路トランジスタ形成領域において半
導体基板10を露出させる。
などで保護し、周辺回路トランジスタ形成領域にしきい
値電圧調整のための不純物のイオン注入、あるいはウェ
ルなどを形成するためのイオン注入などを行う。これに
より、図4(h)に示すように、たとえばpウェル1
1’が形成される。たとえば熱酸化法により全面に酸化
シリコン膜を形成し、周辺回路トランジスタ用のゲート
絶縁膜21’を形成する。このとき、メモリトランジス
タ形成領域においても、ゲート電極30aの両側部のp
ウェル11表面や、ゲート電極30a表面にも酸化シリ
コン膜が形成される。たとえばCVD法によりポリシリ
コンを堆積させ、フォトリソグラフィー工程によりパタ
ーニングして、周辺回路トランジスタ用のゲート電極3
0a’を形成する。次に、ゲート電極30a、ゲート電
極30a’をマスクとしてイオン注入し、n型不純物を
低濃度に含有するLDD拡散層14、14’を形成す
る。
により酸化シリコンを堆積し、エッチバックしてゲート
電極30a、ゲート電極30a’の側部にサイドウォー
ル誘電体膜(不図示)を形成し、これをマスクとしてイ
オン注入し、n型の導電性不純物を高濃度に含有するソ
ース・ドレイン拡散層15、15’を形成する。これに
より、メモリトランジスタと周辺回路トランジスタが形
成される。その後、たとえばCVD法により、これらの
トランジスタを被覆して全面に酸化シリコンを堆積させ
て層間絶縁膜25を形成し、層間絶縁膜25にソース・
ドレイン拡散層15、15’に達するコンタクトホール
を開口する。たとえばスパッタリング法によりアルミニ
ウム合金などの導電膜を堆積させ、パターニングしてソ
ース・ドレイン電極31、31’を形成し、図1(a)
に示す不揮発性半導体記憶装置の基本構造が完成する。
工程数を増やすことなく、第2誘電体膜22aの電荷捕
獲準位を従来より深くすることができる。その結果、本
実施形態に係る不揮発性メモリ装置は、一旦捕獲された
電荷が基板側またはゲート電極側に抜けにくくなり、電
荷保持特性が向上した。また、電荷保持特性が向上した
分、第1誘電体膜21および/または第3誘電体膜23
の膜厚を薄くでき、低電圧化が進展する。その場合、さ
らに高速動作も可能となる。しかも、第1誘電体膜21
および/または第3誘電体膜23の膜厚を薄くできるこ
とによって素子スケーリングが進展する。
よび製造方法は、上記の実施の形態に限定されない。た
とえば、第2誘電体膜22aは、酸化アルミニウムに限
らず、従来から用いていた窒化シリコンと比較してバル
クの電荷捕獲準位が深い誘電体材料により形成してもよ
い。ゲート電極30a、30a’は1層としているが、
ポリサイドなどの多層構成としてよい。ソース・ドレイ
ン拡散層は、LDD構造以外の構造としてもよい。半導
体記憶装置のセルアレイ方式としては、NOR型のほ
か、AND型、DINOR型、NAND型など何れでも
よい。その他、本発明の要旨を逸脱しない範囲で種々の
変更が可能である。
ば、電荷保持特性が改善され、これにより第1,第3誘
電体膜の膜厚を薄くでき、その結果、低電圧化および高
速動作が可能で、微細化が容易となる。また、本発明の
不揮発性半導体記憶装置の製造方法によれば、上記利点
を有した不揮発性半導体記憶装置を工程数を増加するこ
となく容易に形成できる。
揮発性半導体記憶装置の断面図でありる。(b)は、そ
の不揮発性半導体記憶装置の4メモリセル分の等価回路
図である。
体記憶装置の製造における断面図であり、(a)は誘電
体分離層の形成工程まで、(b)はウェルの形成工程ま
で、(c)は第1誘電体膜の形成工程までを示す。
2誘電体膜の形成工程まで、(e)は第3誘電体膜の形
成工程まで、(f)はゲート電極パターンの形成工程ま
でを示す。
辺回路トランジスタ形成領域の積層誘電体膜の除去工程
まで、(h)はLDD拡散層の形成工程までを示す。
DD拡散層、15…ソース・ドレイン拡散層、20…誘
電体分離層、21、21a…第1誘電体膜、22、22
a…第2誘電体膜、23、23a…第3誘電体膜、25
…層間絶縁膜、30…ゲート電極となる導電膜、30a
…ゲート電極、31,31’…ソース・ドレイン電極、
SI…積層誘電体膜、BL1a等…ビット線、WL1等
…ワード線。
Claims (5)
- 【請求項1】チャネルが形成される半導体上に形成され
た第1の誘電体膜と、 第1の誘電体膜上に形成され、電荷捕獲準位がデータ記
憶時に電荷蓄積手段として機能する第2の誘電体膜と、 第2の誘電体膜上に形成された第3の誘電体膜と、 第3の誘電体膜上に形成されチャネルを制御する電極と
を有し、 上記第2の誘電体膜は、そのバルクの電荷捕獲準位の、
伝導帯もしくは価電子帯からのエネルギー差が、窒化珪
素の当該エネルギー差より大きい誘電体材料からなる不
揮発性半導体記憶装置。 - 【請求項2】上記第2の誘電体膜が酸化アルミニウムか
らなる請求項1記載の不揮発性半導体記憶装置。 - 【請求項3】上記第1の誘電体膜および上記第3の誘電
体膜が酸化珪素からなる請求項1記載の不揮発性半導体
記憶装置。 - 【請求項4】チャネルが形成される半導体上に形成され
た第1の誘電体膜と、 第1の誘電体膜上に形成され、電荷捕獲準位がデータ記
憶時に電荷蓄積手段として機能する第2の誘電体膜と、 第2の誘電体膜上に形成された第3の誘電体膜と、 第3の誘電体膜上に形成されチャネルを制御する電極と
を有した不揮発性半導体記憶装置の製造方法であって、 上記第2の誘電体膜の形成時に、バルクの電荷捕獲準位
の、伝導帯もしくは価電子帯からのエネルギー差が窒化
珪素の当該エネルギー差より大きい誘電体材料を、原子
層堆積により上記第1の誘電体膜上に形成する不揮発性
半導体記憶装置の製造方法。 - 【請求項5】上記原子層堆積では、上記第2の誘電体膜
を組成する複数の元素の何れかを含む複数のガスそれぞ
れに、順次上記第1の誘電体膜表面を暴露し、当該一連
の暴露を所定のサイクル数繰り返して数原子層単位の成
長を行う請求項4記載の不揮発性半導体記憶装置の製造
方法。
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- 2001-06-08 JP JP2001173819A patent/JP4608815B2/ja not_active Expired - Fee Related
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