JP2000058777A - 原子層蒸着方法で形成したアルミナ／アルミニウムナイトライド複合誘電体膜を持つキャパシタとその製造方法 - Google Patents
原子層蒸着方法で形成したアルミナ／アルミニウムナイトライド複合誘電体膜を持つキャパシタとその製造方法Info
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Abstract
(57)【要約】
【課題】 半導体装置及びその製造方法に関し、特にＳ
ＩＳ構造の電極形態を持つ、固有全体薄膜を具備したＤ
ＲＡＭキャパシタ及びその製造方法を提供する。 【解決手段】 本発明の半導体装置は、原子層蒸着（Ａ
ＬＤ）方式を利用し、アルミナ／アルミニウムナイトラ
イド（Ａｌ2Ｏ3／ＡｌＮ）又は、アルミニウムナイトラ
イド／アルミニウムオキシ（oxy）ナイトライド（Ａｌ
Ｎ／ＡｌＯＮ）の複合誘電体薄膜を電極間誘電体物質で
形成することにより、導電性ポリシリコンをキャパシタ
電極に使用しても、電極との置換等、化学的反応を起こ
すことがなく、良好なステップカバーリッジを持ち、薄
膜内の残留問題を最小化した高誘電体薄膜を具備するＤ
ＲＡＭキャパシタを具現する。また、これと同様に、本
発明のＤＲＡＭ電荷蓄積用キャパシタは、良好な酸化力
と優秀な絶縁特性を持つ。
ＩＳ構造の電極形態を持つ、固有全体薄膜を具備したＤ
ＲＡＭキャパシタ及びその製造方法を提供する。 【解決手段】 本発明の半導体装置は、原子層蒸着（Ａ
ＬＤ）方式を利用し、アルミナ／アルミニウムナイトラ
イド（Ａｌ2Ｏ3／ＡｌＮ）又は、アルミニウムナイトラ
イド／アルミニウムオキシ（oxy）ナイトライド（Ａｌ
Ｎ／ＡｌＯＮ）の複合誘電体薄膜を電極間誘電体物質で
形成することにより、導電性ポリシリコンをキャパシタ
電極に使用しても、電極との置換等、化学的反応を起こ
すことがなく、良好なステップカバーリッジを持ち、薄
膜内の残留問題を最小化した高誘電体薄膜を具備するＤ
ＲＡＭキャパシタを具現する。また、これと同様に、本
発明のＤＲＡＭ電荷蓄積用キャパシタは、良好な酸化力
と優秀な絶縁特性を持つ。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に高集積半導体ＤＲＡＭの電荷蓄
積用キャパシタ及びその製造方法に関する。
の製造方法に関し、特に高集積半導体ＤＲＡＭの電荷蓄
積用キャパシタ及びその製造方法に関する。
【０００２】
【従来の技術】半導体基板上の単位面積当たり製造され
る半導体素子の集積度が増加するに伴い、データ蓄積用
電荷キャパシタ（storage capacitor)が占有する空間も
縮少している。したがって、与えられたデザインルール
（design rule）の元で、許容された空間内に大容量の
キャパシタンスを持つ電荷蓄積用キャパシタを製作する
ことが必要になる。
る半導体素子の集積度が増加するに伴い、データ蓄積用
電荷キャパシタ（storage capacitor)が占有する空間も
縮少している。したがって、与えられたデザインルール
（design rule）の元で、許容された空間内に大容量の
キャパシタンスを持つ電荷蓄積用キャパシタを製作する
ことが必要になる。
【０００３】このように、許容された空間内で、高いキ
ャパシタンス値を持つ電荷蓄積用キャパシタを製作する
ために、半導体業界では、電荷蓄積用キャパシタの有効
面積を極大化させる方法、又は、誘電率が大きい物質を
電極間の絶縁物質に使用する方法などを基本とし、新し
い電荷蓄積用キャパシタが開発されている。
ャパシタンス値を持つ電荷蓄積用キャパシタを製作する
ために、半導体業界では、電荷蓄積用キャパシタの有効
面積を極大化させる方法、又は、誘電率が大きい物質を
電極間の絶縁物質に使用する方法などを基本とし、新し
い電荷蓄積用キャパシタが開発されている。
【０００４】電荷蓄積用キャパシタの有効面積を極大化
させるための一技術として、ファザン（Fazan）等は、
アメリカ合衆国特許第５，２７８，０９１号において、
スタック構造の下部電極上にＨＳＧ（hemispherical gr
ain）シリコン薄膜を形成することにより、電荷蓄積用
キャパシタのキャパシタンスを増大させる技術を開示し
ている。
させるための一技術として、ファザン（Fazan）等は、
アメリカ合衆国特許第５，２７８，０９１号において、
スタック構造の下部電極上にＨＳＧ（hemispherical gr
ain）シリコン薄膜を形成することにより、電荷蓄積用
キャパシタのキャパシタンスを増大させる技術を開示し
ている。
【０００５】また、キタワ（T.Kittawa）などは、１９
９２年度 International Conferenceon Solid State De
vices and Materials学会論文要約集第９０頁、９２頁
に、タンタル（ｔａｎｔａｌｕｍ）酸化膜（Ｔａ2Ｏ3）
のような高誘電体膜を使用した２５６ＭビットＤＲＡＭ
の製造方法に関する技術を開示している。タンタル酸化
膜またはＢＳＴ（ＢａxＳｒ1-xＴｉＯ3）物質等は、誘
電定数が大きいため、大容量のキャパシタを製造できる
ことが期待されているが、上記高誘電体膜を利用し、Ｄ
ＲＡＭキャパシタを製作するためには多くの克服しなけ
ればならない工程上の問題点がある。すなわち、良好な
ステップカバーリッジ（step coverage）を持つタンタ
ル酸化膜を製造する為に、表面運動領域（surface kine
tic regime）の範囲である低温（low temperature）で
化学気相蒸着方式（ＣＶＤ；chemical vapor depositio
n）で薄膜を形成することにより、酸素欠乏問題及びハ
イドロカーボン（hydrocarbon）の薄膜内の残留問題、
結晶性低下等による誘電率劣化現象、絶縁特性不良など
の問題点を引き起こす可能性がある。
９２年度 International Conferenceon Solid State De
vices and Materials学会論文要約集第９０頁、９２頁
に、タンタル（ｔａｎｔａｌｕｍ）酸化膜（Ｔａ2Ｏ3）
のような高誘電体膜を使用した２５６ＭビットＤＲＡＭ
の製造方法に関する技術を開示している。タンタル酸化
膜またはＢＳＴ（ＢａxＳｒ1-xＴｉＯ3）物質等は、誘
電定数が大きいため、大容量のキャパシタを製造できる
ことが期待されているが、上記高誘電体膜を利用し、Ｄ
ＲＡＭキャパシタを製作するためには多くの克服しなけ
ればならない工程上の問題点がある。すなわち、良好な
ステップカバーリッジ（step coverage）を持つタンタ
ル酸化膜を製造する為に、表面運動領域（surface kine
tic regime）の範囲である低温（low temperature）で
化学気相蒸着方式（ＣＶＤ；chemical vapor depositio
n）で薄膜を形成することにより、酸素欠乏問題及びハ
イドロカーボン（hydrocarbon）の薄膜内の残留問題、
結晶性低下等による誘電率劣化現象、絶縁特性不良など
の問題点を引き起こす可能性がある。
【０００６】これと同様に、タンタル酸化膜の漏洩電流
及び誘電率劣化などの問題点を解決するための手段とし
て、紫外線オゾン（ＵＶ Ｏ3）及び高温乾式酸素アニ
リング（dry Ｏ2 anneal）などの工程が使用されてい
る。すなわち、乾式酸素アニリングを通してタンタル酸
化膜下部に生成される酸化膜は、タンタル酸化膜の絶縁
特性を向上させ、グレーン境界面（grain boundary)の
絶縁性がおもわしくない所では、相対的に酸素の拡散が
促進され、酸化膜が一層厚く形成されるので、漏洩電流
問題を改善できるようになる。
及び誘電率劣化などの問題点を解決するための手段とし
て、紫外線オゾン（ＵＶ Ｏ3）及び高温乾式酸素アニ
リング（dry Ｏ2 anneal）などの工程が使用されてい
る。すなわち、乾式酸素アニリングを通してタンタル酸
化膜下部に生成される酸化膜は、タンタル酸化膜の絶縁
特性を向上させ、グレーン境界面（grain boundary)の
絶縁性がおもわしくない所では、相対的に酸素の拡散が
促進され、酸化膜が一層厚く形成されるので、漏洩電流
問題を改善できるようになる。
【０００７】一方、ＢＳＴ誘電体は、優秀な絶縁特性を
確保するために、スコットキー障壁（Schottky barrier
height）の大きい金属電極の採用が必要である。ま
た、金属電極とポリシリコンの間にオーミック接触（oh
mic contact）のための層、及び電極とポリシリコン間
の化学的反応を防止するためのバリアメタル（barrierm
etal）の採用が必須である。
確保するために、スコットキー障壁（Schottky barrier
height）の大きい金属電極の採用が必要である。ま
た、金属電極とポリシリコンの間にオーミック接触（oh
mic contact）のための層、及び電極とポリシリコン間
の化学的反応を防止するためのバリアメタル（barrierm
etal）の採用が必須である。
【０００８】上記のＢＳＴ誘電物質は、キャパシタの上
下部電極形成のため、ＭＩＭ（metal insulator meta
l）構造を基本としており、前述したタンタル酸化膜
は、ＭＩＳ（metal insulator semiconductor）又はＭ
ＩＭ構造を採択しているので、上記高誘電物質を高集積
ＤＲＡＭ工程に適用する為には、既存のシリコン酸化膜
（ＳｉＯ2）及びＯＮＯ（oxidenitrideoxide）絶縁膜に
適用された、ポリシリコンを利用したＳＩＳ（semicond
uctor insulator semiconductor）構造が適用出来なく
なる工程上の負担が発生するようになる。
下部電極形成のため、ＭＩＭ（metal insulator meta
l）構造を基本としており、前述したタンタル酸化膜
は、ＭＩＳ（metal insulator semiconductor）又はＭ
ＩＭ構造を採択しているので、上記高誘電物質を高集積
ＤＲＡＭ工程に適用する為には、既存のシリコン酸化膜
（ＳｉＯ2）及びＯＮＯ（oxidenitrideoxide）絶縁膜に
適用された、ポリシリコンを利用したＳＩＳ（semicond
uctor insulator semiconductor）構造が適用出来なく
なる工程上の負担が発生するようになる。
【０００９】
【発明が解決しようとする課題】キャパシタの面積を増
加させるための一手段として、当業界では、キャパシタ
の高さを増大させる方法が使われているが、図１を参照
すればキャパシタの半径を減少させるほど、キャパシタ
の高さの増加による面積増加比率が増し、同じ容量のキ
ャパシタを製作するために、等価酸化膜の厚さ（equiva
lent Tox)を薄くしなければならないことが分かる。し
たがって、従来のＯＮＯ誘電体膜より薄い等価酸化膜の
厚さ（equivalent Tox)を持つ構造に対しても、良好な
絶縁特性を持つ電荷蓄積用キャパシタの開発が必要とな
る。
加させるための一手段として、当業界では、キャパシタ
の高さを増大させる方法が使われているが、図１を参照
すればキャパシタの半径を減少させるほど、キャパシタ
の高さの増加による面積増加比率が増し、同じ容量のキ
ャパシタを製作するために、等価酸化膜の厚さ（equiva
lent Tox)を薄くしなければならないことが分かる。し
たがって、従来のＯＮＯ誘電体膜より薄い等価酸化膜の
厚さ（equivalent Tox)を持つ構造に対しても、良好な
絶縁特性を持つ電荷蓄積用キャパシタの開発が必要とな
る。
【００１０】また、従来の半導体ＤＲＡＭ工程に採用さ
れている導電性ポリシリコンを下部電極に継続して使用
しても、電極間誘電体物質との置換などの化学的反応を
起こさず、良好なステップカバーリッジ特性を見せる高
誘電率薄膜を具備したキャパシタの開発が高集積ＤＲＡ
Ｍ製造のために要求される。
れている導電性ポリシリコンを下部電極に継続して使用
しても、電極間誘電体物質との置換などの化学的反応を
起こさず、良好なステップカバーリッジ特性を見せる高
誘電率薄膜を具備したキャパシタの開発が高集積ＤＲＡ
Ｍ製造のために要求される。
【００１１】したがって、本発明の第１の目的は、高集
積半導体ＤＲＡＭ工程に適用することができる電荷蓄積
用キャパシタ及びその製造方法を提供することにある。
積半導体ＤＲＡＭ工程に適用することができる電荷蓄積
用キャパシタ及びその製造方法を提供することにある。
【００１２】本発明の第２の目的は、上記第１の目的に
加えて、大容量のキャパシタンスを持ちながらも、下部
電極で導電性シリコンを使用することができ、良好な特
性を持つ高集積ＤＲＡＭ電荷蓄積用キャパシタ及びその
製造方法を提供することにある。
加えて、大容量のキャパシタンスを持ちながらも、下部
電極で導電性シリコンを使用することができ、良好な特
性を持つ高集積ＤＲＡＭ電荷蓄積用キャパシタ及びその
製造方法を提供することにある。
【００１３】本発明の第３の目的は、上記第１の目的に
加えて、良好な酸化力と優秀な絶縁特性を持ち、ハイド
ロカーボンの薄膜内の残留問題を最小化した、高誘電率
の誘電体薄膜を具備した高集積ＤＲＡＭ電荷蓄積用キャ
パシタ及びその製造方法を提供することにある。
加えて、良好な酸化力と優秀な絶縁特性を持ち、ハイド
ロカーボンの薄膜内の残留問題を最小化した、高誘電率
の誘電体薄膜を具備した高集積ＤＲＡＭ電荷蓄積用キャ
パシタ及びその製造方法を提供することにある。
【００１４】本発明の第４の目的は、上記第１の目的に
加えて、従来のスタック（stacked）型電荷蓄積用キャ
パシタの構造を変更することなく、後続の熱処理工程に
おいても、下部電極物質のポリシリコンと反応すること
なく、安定した高誘電率誘電体膜を具備した高集積ＤＲ
ＡＭ電荷蓄積用キャパシタ及びその製造方法を提供する
ことにある。
加えて、従来のスタック（stacked）型電荷蓄積用キャ
パシタの構造を変更することなく、後続の熱処理工程に
おいても、下部電極物質のポリシリコンと反応すること
なく、安定した高誘電率誘電体膜を具備した高集積ＤＲ
ＡＭ電荷蓄積用キャパシタ及びその製造方法を提供する
ことにある。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体基板上に導電層を形成する段
階；上記の導電層を各セル単位で限定されるようにパタ
ーンニングして導電層パターンを形成する段階；上記パ
ターン形成された導電層上部に原子層蒸着（atomic lay
er deposition;ＡＬＤ）方式でアルミナ（Ａｌ2Ｏ3）層
とアルミニウムナイトライド（ＡｌＮ）層の複合誘電体
膜を形成する段階；および上記の複合誘電体膜上部に導
電層を形成する段階を具備することを特徴とするＤＲＡ
Ｍキャパシタ製造方法を提供する。
めに、本発明は、半導体基板上に導電層を形成する段
階；上記の導電層を各セル単位で限定されるようにパタ
ーンニングして導電層パターンを形成する段階；上記パ
ターン形成された導電層上部に原子層蒸着（atomic lay
er deposition;ＡＬＤ）方式でアルミナ（Ａｌ2Ｏ3）層
とアルミニウムナイトライド（ＡｌＮ）層の複合誘電体
膜を形成する段階；および上記の複合誘電体膜上部に導
電層を形成する段階を具備することを特徴とするＤＲＡ
Ｍキャパシタ製造方法を提供する。
【００１６】本発明の別の目的を達成するために、本発
明は、半導体基板上に導電層を形成する段階；上記の導
電層を各セル単位に限定するようにパターニングし、導
電層パターンを形成する段階；上記のパターン形成され
た導電層上部に原子層蒸着（ＡＬＤ）方式でアルミニウ
ムナイトライド（ＡｌＮ）層を形成する段階；上記のア
ルミニウムナイトライド層上部にアルミニウムオキシナ
イトライド（ＡｌＯＮ）層を形成する段階；および上記
のアルミニウムオキシナイトライド層上部に導電層を形
成する段階を具備することを特徴とするＤＲＡＭキャパ
シタ製造方法を提供する。
明は、半導体基板上に導電層を形成する段階；上記の導
電層を各セル単位に限定するようにパターニングし、導
電層パターンを形成する段階；上記のパターン形成され
た導電層上部に原子層蒸着（ＡＬＤ）方式でアルミニウ
ムナイトライド（ＡｌＮ）層を形成する段階；上記のア
ルミニウムナイトライド層上部にアルミニウムオキシナ
イトライド（ＡｌＯＮ）層を形成する段階；および上記
のアルミニウムオキシナイトライド層上部に導電層を形
成する段階を具備することを特徴とするＤＲＡＭキャパ
シタ製造方法を提供する。
【００１７】本発明のその他の目的を達成するために、
本発明は、電荷蓄積用キャパシタを持つＤＲＡＭ装置に
おいて、半導体基板上に形成されたスタックポリシリコ
ン電極と；上記スタックポリシリコン電極上部に形成さ
れた酸化アルミニウム層とアルミニウムナイトライド層
の複合誘電体膜と；上記複合誘電体膜上部に形成された
プレートポリシリコン電極で構成されることを特徴とす
るＤＲＡＭキャパシタを提供する。
本発明は、電荷蓄積用キャパシタを持つＤＲＡＭ装置に
おいて、半導体基板上に形成されたスタックポリシリコ
ン電極と；上記スタックポリシリコン電極上部に形成さ
れた酸化アルミニウム層とアルミニウムナイトライド層
の複合誘電体膜と；上記複合誘電体膜上部に形成された
プレートポリシリコン電極で構成されることを特徴とす
るＤＲＡＭキャパシタを提供する。
【００１８】本発明のその他の目的を達成する為に、本
発明は、電荷蓄積用キャパシタを持つＤＲＡＭ装置にお
いて、半導体基板上に形成されたスタックポリシリコン
電極と；上記のスタックポリシリコン電極上部に形成さ
れたアルミニウムナイトライド層と；上記のアルミニウ
ムナイトライド層上部に形成されたアルミニウムオキシ
ナイトライド（ＡｌＯＮ）層と；上記のアルミニウムオ
キシナイトライド層上部に形成されたプレート（plat
e）ポリシリコン電極で構成されることを特徴とするＤ
ＲＡＭキャパシタを提供する。
発明は、電荷蓄積用キャパシタを持つＤＲＡＭ装置にお
いて、半導体基板上に形成されたスタックポリシリコン
電極と；上記のスタックポリシリコン電極上部に形成さ
れたアルミニウムナイトライド層と；上記のアルミニウ
ムナイトライド層上部に形成されたアルミニウムオキシ
ナイトライド（ＡｌＯＮ）層と；上記のアルミニウムオ
キシナイトライド層上部に形成されたプレート（plat
e）ポリシリコン電極で構成されることを特徴とするＤ
ＲＡＭキャパシタを提供する。
【００１９】
【発明の実施の形態】以下、本発明の電荷蓄積用ＤＲＡ
Ｍキャパシタ及びその製造方法の好適な実施例を、添付
図面を参照して詳細に説明する。
Ｍキャパシタ及びその製造方法の好適な実施例を、添付
図面を参照して詳細に説明する。
【００２０】図２〜４は、本発明の第１実施例に従い、
ＤＲＡＭキャパシタの製造方法を表す工程順序図であ
る。図２を参照すると、まず半導体基板１００上にシリ
コン酸化膜（ＳｉＯ2）１０１が形成されており、電荷
蓄積用キャパシタを構成する下部電極として蓄積用ポリ
シリコン（storage polysilicon）１０２が形成されて
いる。そして、上記の蓄積用ポリシリコン１０２及び絶
縁膜１０１の上部に、アルミナ（Ａｌ2Ｏ3）１０３膜が
形成されている。
ＤＲＡＭキャパシタの製造方法を表す工程順序図であ
る。図２を参照すると、まず半導体基板１００上にシリ
コン酸化膜（ＳｉＯ2）１０１が形成されており、電荷
蓄積用キャパシタを構成する下部電極として蓄積用ポリ
シリコン（storage polysilicon）１０２が形成されて
いる。そして、上記の蓄積用ポリシリコン１０２及び絶
縁膜１０１の上部に、アルミナ（Ａｌ2Ｏ3）１０３膜が
形成されている。
【００２１】実施例として、上記のアルミナ層１０３
は、原子層蒸着（atomic layer deposition；ＡＬＤ）
方式で形成することができる。アルミナ１０３をＤＲＡ
Ｍキャパシタの誘電膜に使用するためには、ステップカ
バーリッジが良好で誘電体薄膜内に残存する不純物が少
なくなければならない。ところが、一般的に半導体業界
で通用しているスパッターリング（sputtering）方式
で、上記のアルミナ膜１０３を形成する場合、誘電体薄
膜内に残存する不純物は減少させることができるが、ス
テップカバーリッジが不良で、３次元構造の誘電体薄膜
に使用するには不適合である。また、上記アルミナ薄膜
１０３を形成するための実施例として、化学気相蒸着
（chemical vapor deposition；ＣＶＤ）方式を適用で
きるが、前述のスパッターリング方式とは反対に、ステ
ップカバーリッジは優秀であるが、薄膜内の不純物の除
去が難しい問題点がある。したがって、本発明の実施例
のアルミナ薄膜１０３は、原子層蒸着（ＡＬＤ）方式で
形成することができる。このように、原子層蒸着方式で
形成されたアルミナ膜は、非結晶質（amorphous）状態
で、ステップカバーリッジは１００％に近づく程度に非
常に良好である。
は、原子層蒸着（atomic layer deposition；ＡＬＤ）
方式で形成することができる。アルミナ１０３をＤＲＡ
Ｍキャパシタの誘電膜に使用するためには、ステップカ
バーリッジが良好で誘電体薄膜内に残存する不純物が少
なくなければならない。ところが、一般的に半導体業界
で通用しているスパッターリング（sputtering）方式
で、上記のアルミナ膜１０３を形成する場合、誘電体薄
膜内に残存する不純物は減少させることができるが、ス
テップカバーリッジが不良で、３次元構造の誘電体薄膜
に使用するには不適合である。また、上記アルミナ薄膜
１０３を形成するための実施例として、化学気相蒸着
（chemical vapor deposition；ＣＶＤ）方式を適用で
きるが、前述のスパッターリング方式とは反対に、ステ
ップカバーリッジは優秀であるが、薄膜内の不純物の除
去が難しい問題点がある。したがって、本発明の実施例
のアルミナ薄膜１０３は、原子層蒸着（ＡＬＤ）方式で
形成することができる。このように、原子層蒸着方式で
形成されたアルミナ膜は、非結晶質（amorphous）状態
で、ステップカバーリッジは１００％に近づく程度に非
常に良好である。
【００２２】図３は、原子層蒸着方式で形成されたアル
ミナ膜上部にアルミニウムナイトライド層１０４を形成
する工程段階を表わす断面図であって、アルミナ層１０
３とアルミニウムナイトライド層１０４を原子層蒸着方
式でイン・シチュー（in-situ）するように反復的に形
成することによって、Ａｌ2Ｏ3／ＡｌＮ複合誘電体薄膜
を形成する。
ミナ膜上部にアルミニウムナイトライド層１０４を形成
する工程段階を表わす断面図であって、アルミナ層１０
３とアルミニウムナイトライド層１０４を原子層蒸着方
式でイン・シチュー（in-situ）するように反復的に形
成することによって、Ａｌ2Ｏ3／ＡｌＮ複合誘電体薄膜
を形成する。
【００２３】図４は、プレートポリシリコン層１０５の
形成工程を図示するもので、原子層蒸着方式で形成され
たＡｌ2Ｏ3／ＡｌＮ複合誘電体薄膜１１５上部に、ドー
ピングされたポリシリコンを蒸着することで、ＤＲＡＭ
キャパシタの上部電極１０５を形成する。
形成工程を図示するもので、原子層蒸着方式で形成され
たＡｌ2Ｏ3／ＡｌＮ複合誘電体薄膜１１５上部に、ドー
ピングされたポリシリコンを蒸着することで、ＤＲＡＭ
キャパシタの上部電極１０５を形成する。
【００２４】図５は、図４の点線円１８０部位の拡大図
で、アルミナ膜（Ａｌ2Ｏ3）１０３とアルミニウムナイ
トライド膜（ＡｌＮ）１０４を原子層蒸着（ＡＬＤ）方
式により、一原子層（one atomic layer）の大きさに交
代で蒸着させることで、形成されたＡｌ2Ｏ3／ＡｌＮ複
合誘電体薄膜の断面を表わす拡大図である。
で、アルミナ膜（Ａｌ2Ｏ3）１０３とアルミニウムナイ
トライド膜（ＡｌＮ）１０４を原子層蒸着（ＡＬＤ）方
式により、一原子層（one atomic layer）の大きさに交
代で蒸着させることで、形成されたＡｌ2Ｏ3／ＡｌＮ複
合誘電体薄膜の断面を表わす拡大図である。
【００２５】本発明の実施例として、アルミナ膜１０３
とアルミニウムナイトライド膜１０４を各々１．１Åず
つ、原子層蒸着（ＡＬＤ）方式で数回反復して形成する
ことにより、数十Åの厚さのＡｌ2Ｏ3／ＡｌＮ複合誘電
体薄膜を形成することができる。
とアルミニウムナイトライド膜１０４を各々１．１Åず
つ、原子層蒸着（ＡＬＤ）方式で数回反復して形成する
ことにより、数十Åの厚さのＡｌ2Ｏ3／ＡｌＮ複合誘電
体薄膜を形成することができる。
【００２６】図６は、本発明の実施例として、原子層蒸
着（atomic layer deposition；ＡＬＤ）方式におい
て、Ａｌ2Ｏ3／ＡｌＮ複合誘電体薄膜を形成するための
ソースガス流入順序を表わす図面である。図６を参照
し、Ａｌ2Ｏ3／ＡｌＮ複合誘電体薄膜を原子層蒸着方式
で形成するためのガスパルシング（gas pulsing）蒸着
順序を説明すると、下記の通りである。
着（atomic layer deposition；ＡＬＤ）方式におい
て、Ａｌ2Ｏ3／ＡｌＮ複合誘電体薄膜を形成するための
ソースガス流入順序を表わす図面である。図６を参照
し、Ａｌ2Ｏ3／ＡｌＮ複合誘電体薄膜を原子層蒸着方式
で形成するためのガスパルシング（gas pulsing）蒸着
順序を説明すると、下記の通りである。
【００２７】すなわち、チャンバーの圧力を一定に維持
するために、常に、流入される雰囲気ガス５０３以外
に、選定された（pre-determined）ソースガス流入順序
により、トリメチルアルミニウム（ＴＭＡ、trimethyl
aluminum)ソース５００とＨ2Ｏソース５０１、ＮＨ3ソ
ース５０２は、一定時間の間ガスパルス形態で流入さ
れ、それぞれのソースガス流入の中間にパージ（purge
or purging）用不活性ガス５０４が流入される。
するために、常に、流入される雰囲気ガス５０３以外
に、選定された（pre-determined）ソースガス流入順序
により、トリメチルアルミニウム（ＴＭＡ、trimethyl
aluminum)ソース５００とＨ2Ｏソース５０１、ＮＨ3ソ
ース５０２は、一定時間の間ガスパルス形態で流入さ
れ、それぞれのソースガス流入の中間にパージ（purge
or purging）用不活性ガス５０４が流入される。
【００２８】本発明の実施例として、雰囲気ガス及び、
パージガスでアルゴン（argon）（Ａｒ）、窒素（Ｎ2）
またはヘリウム（Ｈｅ）中のどれか一つを使用すること
ができる。
パージガスでアルゴン（argon）（Ａｒ）、窒素（Ｎ2）
またはヘリウム（Ｈｅ）中のどれか一つを使用すること
ができる。
【００２９】図６を参照すると、ＴＭＡソース→パージ
→Ｈ2Ｏソース→パージ→ＴＭＡソース→パージ→ＮＨ3
ソース→パージの８段階が、順次パルス形態でガスが流
入する過程が、単位サイクルとして定義され、蒸着する
Ａｌ2Ｏ3／ＡｌＮ複合誘電体薄膜の厚さは、ガスパルシ
ングする単位サイクル５０５の反復回数によって、正確
に調節することがでる。
→Ｈ2Ｏソース→パージ→ＴＭＡソース→パージ→ＮＨ3
ソース→パージの８段階が、順次パルス形態でガスが流
入する過程が、単位サイクルとして定義され、蒸着する
Ａｌ2Ｏ3／ＡｌＮ複合誘電体薄膜の厚さは、ガスパルシ
ングする単位サイクル５０５の反復回数によって、正確
に調節することがでる。
【００３０】すなわち、一度のガスパルシングサイクル
を終了する度ごとに、Ａｌ2Ｏ3／ＡｌＮの複合誘電体膜
は２．２Å（１．１Å厚のＡｌ2Ｏ3と１．１Å厚のＡｌ
Ｎ）の厚さに蒸着される。ガスパルシングサイクルを反
復すれば、その反復回数により、複合誘電体薄膜の厚さ
が比例的に増加するようになるので、望みの厚さの薄膜
蒸着が可能となる。
を終了する度ごとに、Ａｌ2Ｏ3／ＡｌＮの複合誘電体膜
は２．２Å（１．１Å厚のＡｌ2Ｏ3と１．１Å厚のＡｌ
Ｎ）の厚さに蒸着される。ガスパルシングサイクルを反
復すれば、その反復回数により、複合誘電体薄膜の厚さ
が比例的に増加するようになるので、望みの厚さの薄膜
蒸着が可能となる。
【００３１】本発明に従う実施例として、原子層蒸着方
式でＡｌ2Ｏ3／ＡｌＮ複合誘電体薄膜を形成するための
ソースガスであってＴＭＡ（trimethyl aluminum）ソー
スの代りにアルミニウムクロライド（aluminum chlorid
e、ＡｌＣｌ3）ソースを使用することができる。この
時、原子層蒸着のためのガス流入段階は、アルミニウム
クロライドソース→パージ→Ｈ2Ｏソース→パージ→ア
ルミニウムクロライドソース→パージ→ＮＨ3ソース→
パージの８段階を基本単位とし、複合誘電体薄膜を形成
する。
式でＡｌ2Ｏ3／ＡｌＮ複合誘電体薄膜を形成するための
ソースガスであってＴＭＡ（trimethyl aluminum）ソー
スの代りにアルミニウムクロライド（aluminum chlorid
e、ＡｌＣｌ3）ソースを使用することができる。この
時、原子層蒸着のためのガス流入段階は、アルミニウム
クロライドソース→パージ→Ｈ2Ｏソース→パージ→ア
ルミニウムクロライドソース→パージ→ＮＨ3ソース→
パージの８段階を基本単位とし、複合誘電体薄膜を形成
する。
【００３２】また、ＴＭＡソースを利用して上記の複合
誘電体薄膜を形成する場合、３００〜４５０℃の蒸着温
度で最適の特性を持つ薄膜を得ることができ、ＴＭＡソ
ースの代りにアルミニウムクロライドソースを使用する
場合には、４５０〜６００℃の蒸着温度を維持すること
により、良質の複合誘電体薄膜を得ることができる。
誘電体薄膜を形成する場合、３００〜４５０℃の蒸着温
度で最適の特性を持つ薄膜を得ることができ、ＴＭＡソ
ースの代りにアルミニウムクロライドソースを使用する
場合には、４５０〜６００℃の蒸着温度を維持すること
により、良質の複合誘電体薄膜を得ることができる。
【００３３】一方、本発明の第１実施例によって形成さ
れたアルミナ薄膜は、非結晶質（amorphous）状態で、
ステップカバーリッジは１００％に近い値を持つ。実施
例として、前述した方法で形成されたアルミナを酸素雰
囲気ガスでアニリング（annealing）工程を進行するこ
とで、薄膜の密度を増加させることができる。その一実
施例として、本発明の第１実施例によって形成されたア
ルミナ薄膜を８００℃で酸素アニリングを３０分間実施
した場合、薄膜の屈折率を波長６３３．０ｎｍの光に対
し１．６４０から１．６９２に増加させることができ
る。したがって、原子層蒸着方式で形成したアルミナ薄
膜は、後続のアニリング工程の最適化を通じ、誘電膜の
厚さの減少、誘電率増加及び、等価シリコン酸化膜の厚
さ（Tox）を最小化することが期待できる。
れたアルミナ薄膜は、非結晶質（amorphous）状態で、
ステップカバーリッジは１００％に近い値を持つ。実施
例として、前述した方法で形成されたアルミナを酸素雰
囲気ガスでアニリング（annealing）工程を進行するこ
とで、薄膜の密度を増加させることができる。その一実
施例として、本発明の第１実施例によって形成されたア
ルミナ薄膜を８００℃で酸素アニリングを３０分間実施
した場合、薄膜の屈折率を波長６３３．０ｎｍの光に対
し１．６４０から１．６９２に増加させることができ
る。したがって、原子層蒸着方式で形成したアルミナ薄
膜は、後続のアニリング工程の最適化を通じ、誘電膜の
厚さの減少、誘電率増加及び、等価シリコン酸化膜の厚
さ（Tox）を最小化することが期待できる。
【００３４】アルミナ薄膜は、シリコン酸化膜（ＳｉＯ
2）とシリコン窒化膜（ＳｉＮ）の複合誘電体膜に比
べ、誘電率が大きい反面、シリコン酸化膜と同じファウ
ラー・ノードハイム（Fowler-Nordheim）タイプのトン
ネル（漏洩）電流メカニズムに起因する絶縁膜破壊（di
electric breakdown）特性が脆弱になりやすい。したが
って、本発明の第１実施例に従いＡｌ2Ｏ3／ＡｌＮ複合
誘電体薄膜を採用したＤＲＡＭキャパシタ装置は、原子
層蒸着方式で蒸着しやすく、プール・フレンケル（Pool
-Frenkel）トンネル漏洩電流メカニズムが見られるアル
ミニウムナイトライド（ＡｌＮ）物質をアルミナ（Ａｌ
2Ｏ3）と交代で形成させることによって、高電界での絶
縁膜破壊特性を改善させることができる。
2）とシリコン窒化膜（ＳｉＮ）の複合誘電体膜に比
べ、誘電率が大きい反面、シリコン酸化膜と同じファウ
ラー・ノードハイム（Fowler-Nordheim）タイプのトン
ネル（漏洩）電流メカニズムに起因する絶縁膜破壊（di
electric breakdown）特性が脆弱になりやすい。したが
って、本発明の第１実施例に従いＡｌ2Ｏ3／ＡｌＮ複合
誘電体薄膜を採用したＤＲＡＭキャパシタ装置は、原子
層蒸着方式で蒸着しやすく、プール・フレンケル（Pool
-Frenkel）トンネル漏洩電流メカニズムが見られるアル
ミニウムナイトライド（ＡｌＮ）物質をアルミナ（Ａｌ
2Ｏ3）と交代で形成させることによって、高電界での絶
縁膜破壊特性を改善させることができる。
【００３５】図７は、本発明の第２実施例に伴うＤＲＡ
Ｍキャパシタの断面図である。図７を参照すると、半導
体基板１００上に形成されたシリコン酸化膜１０１及
び、半導体基板１００上部に半球模様のグレーン（hemi
spherical grain；以下”ＨＳＧ”という）を持つ下部
電極用スタック（stacked）蓄積用ポリシリコン電極１
０２が形成されている。
Ｍキャパシタの断面図である。図７を参照すると、半導
体基板１００上に形成されたシリコン酸化膜１０１及
び、半導体基板１００上部に半球模様のグレーン（hemi
spherical grain；以下”ＨＳＧ”という）を持つ下部
電極用スタック（stacked）蓄積用ポリシリコン電極１
０２が形成されている。
【００３６】続いて、上記のスタック蓄積用ポリシリコ
ン電極１０２上部に、アルミナ薄膜とアルミニウムナイ
トライド薄膜を、図６に表わすガスパルシング方式で、
原子層蒸着をコントロールすることにより、半球模様の
Ａｌ2Ｏ3／ＡｌＮ複合誘電体薄膜が形成される。
ン電極１０２上部に、アルミナ薄膜とアルミニウムナイ
トライド薄膜を、図６に表わすガスパルシング方式で、
原子層蒸着をコントロールすることにより、半球模様の
Ａｌ2Ｏ3／ＡｌＮ複合誘電体薄膜が形成される。
【００３７】図８は、本発明の第３実施例に従うＤＲＡ
Ｍキャパシタの断面図である。図８を参照すると、半導
体基板１００上に形成されたスタックポリシリコン下部
電極１０２は、表面積を増大させる為に、円筒形（cyli
ndrical）模様をしており、上記の円筒形スタックポリ
シリコン下部電極１０２上部に、前述の原子層蒸着方式
でＡｌ2Ｏ3／ＡｌＮの複合誘電体薄膜を形成させること
ができる。図７及び図８の点線円１８０部位に対する拡
大図は、図５を参照のこと。
Ｍキャパシタの断面図である。図８を参照すると、半導
体基板１００上に形成されたスタックポリシリコン下部
電極１０２は、表面積を増大させる為に、円筒形（cyli
ndrical）模様をしており、上記の円筒形スタックポリ
シリコン下部電極１０２上部に、前述の原子層蒸着方式
でＡｌ2Ｏ3／ＡｌＮの複合誘電体薄膜を形成させること
ができる。図７及び図８の点線円１８０部位に対する拡
大図は、図５を参照のこと。
【００３８】図９〜１１は、本発明の第４実施例に従う
ＤＲＡＭキャパシタの形成方法を表わす工程順序図であ
る。図９を参照すると、半導体基板１００上にシリコン
酸化膜１０１が形成されており、電荷蓄積用キャパシタ
を構成する下部電極として蓄積用ポリシリコン１０２が
形成されている。そして、上記の蓄積用ポリシリコン１
０２及び絶縁膜１０１上部に、アルミニウムナイトライ
ド２００が形成されている。実施例として、上記のアル
ミニウムナイトライド層２００は、原子層蒸着方式で形
成することができる。
ＤＲＡＭキャパシタの形成方法を表わす工程順序図であ
る。図９を参照すると、半導体基板１００上にシリコン
酸化膜１０１が形成されており、電荷蓄積用キャパシタ
を構成する下部電極として蓄積用ポリシリコン１０２が
形成されている。そして、上記の蓄積用ポリシリコン１
０２及び絶縁膜１０１上部に、アルミニウムナイトライ
ド２００が形成されている。実施例として、上記のアル
ミニウムナイトライド層２００は、原子層蒸着方式で形
成することができる。
【００３９】図１０を参照すると、原子層蒸着方式で蒸
着されたアルミニウムナイトライド層２００を酸素（Ｏ
2）雰囲気ガス下で酸化させることにより、上記のアル
ミニウムナイトライド薄膜２００上部に、アルミニウム
オキシナイトライド（ＡｌＯＮ）２０１を形成する。
着されたアルミニウムナイトライド層２００を酸素（Ｏ
2）雰囲気ガス下で酸化させることにより、上記のアル
ミニウムナイトライド薄膜２００上部に、アルミニウム
オキシナイトライド（ＡｌＯＮ）２０１を形成する。
【００４０】これと同様に、原子層蒸着方式で形成され
たアルミニウムナイトライド２００上部にアルミニウム
オキシナイトライド２０１を形成し、ＡｌＮ／ＡｌＯＮ
複合誘電体薄膜を形成し、ＤＲＡＭキャパシタの電極間
誘電物質として使用すれば、プール−フレンケルタイプ
の絶縁膜破壊メカニズムを通じ、破壊電圧特性を改善で
きるだけではなく、アルミニウムナイトライド層２００
の酸化工程段階でキャパシタ電極１０２とアルミニウム
ナイトライド２００間に存在する界面欠陥（interface
defect）を改善できる長所がある。
たアルミニウムナイトライド２００上部にアルミニウム
オキシナイトライド２０１を形成し、ＡｌＮ／ＡｌＯＮ
複合誘電体薄膜を形成し、ＤＲＡＭキャパシタの電極間
誘電物質として使用すれば、プール−フレンケルタイプ
の絶縁膜破壊メカニズムを通じ、破壊電圧特性を改善で
きるだけではなく、アルミニウムナイトライド層２００
の酸化工程段階でキャパシタ電極１０２とアルミニウム
ナイトライド２００間に存在する界面欠陥（interface
defect）を改善できる長所がある。
【００４１】図１１を参照すると、酸化工程段階を経て
形成されたアルミニウムオキシナイトライド２０１上部
に、キャパシタ上部電極としてプレートポリシリコン１
０５が形成されている。
形成されたアルミニウムオキシナイトライド２０１上部
に、キャパシタ上部電極としてプレートポリシリコン１
０５が形成されている。
【００４２】図１２は本発明の第５実施例に従うＤＲＡ
Ｍキャパシタの断面図である。図１２を参照すると、半
導体基板１００上に形成されたシリコン酸化膜１０１及
び半導体基板上に、ＨＳＧ蓄積用ポリシリコン下部電極
１０２が形成されている。続いて、上記のＨＳＧ蓄積用
ポリシリコン電極１０２上部に原子層蒸着方式でアルミ
ニウムナイトライド層２００が形成され、上記のアルミ
ニウムナイトライド薄膜２００を酸素雰囲気ガス下で酸
化させることにより、半球形態を持つアルミニウムオキ
シナイトライド２０１を形成する。したがって、本発明
の第５実施例に従うＤＲＡＭキャパシタは、ＨＳＧ形態
のＡｌＮ／ＡｌＯＮ複合誘電体薄膜を具備する電極間誘
電体物質を含むことを特徴とする。
Ｍキャパシタの断面図である。図１２を参照すると、半
導体基板１００上に形成されたシリコン酸化膜１０１及
び半導体基板上に、ＨＳＧ蓄積用ポリシリコン下部電極
１０２が形成されている。続いて、上記のＨＳＧ蓄積用
ポリシリコン電極１０２上部に原子層蒸着方式でアルミ
ニウムナイトライド層２００が形成され、上記のアルミ
ニウムナイトライド薄膜２００を酸素雰囲気ガス下で酸
化させることにより、半球形態を持つアルミニウムオキ
シナイトライド２０１を形成する。したがって、本発明
の第５実施例に従うＤＲＡＭキャパシタは、ＨＳＧ形態
のＡｌＮ／ＡｌＯＮ複合誘電体薄膜を具備する電極間誘
電体物質を含むことを特徴とする。
【００４３】図１３は、本発明の第６実施例に従うＤＲ
ＡＭキャパシタの断面図である。図１３を参照すると、
半導体基板１００上にシリコン絶縁膜１０１が形成され
ており、円筒形スタック蓄積用ポリシリコン下部電極１
０２が形成されている。続いて、電荷蓄積用キャパシタ
の誘電物質断面積を増大させるために考案された円筒形
スタック蓄積用ポリシリコン電極１０２の上部に、本発
明の第３実施例で詳述した方式によりＡｌＮ／ＡｌＯＮ
複合誘電体膜を形成する。
ＡＭキャパシタの断面図である。図１３を参照すると、
半導体基板１００上にシリコン絶縁膜１０１が形成され
ており、円筒形スタック蓄積用ポリシリコン下部電極１
０２が形成されている。続いて、電荷蓄積用キャパシタ
の誘電物質断面積を増大させるために考案された円筒形
スタック蓄積用ポリシリコン電極１０２の上部に、本発
明の第３実施例で詳述した方式によりＡｌＮ／ＡｌＯＮ
複合誘電体膜を形成する。
【００４４】本発明の特許請求範囲を構成する付加的な
特徴と長所は、以下に詳述する通りである。
特徴と長所は、以下に詳述する通りである。
【００４５】開示された本発明の概念と特定実施例は、
本発明と類似する目的を遂行するための他の構造の設計
や修正の基本として、即時、使用することを該当技術分
野の熟練した者により、認識されなければならない。
本発明と類似する目的を遂行するための他の構造の設計
や修正の基本として、即時、使用することを該当技術分
野の熟練した者により、認識されなければならない。
【００４６】また、本発明で開示された発明概念と実施
例が本発明の同一目的を遂行するために他の構造で修正
したり、設計するための基礎として該当技術分野の熟練
した者により、使用させることができるであろう。
例が本発明の同一目的を遂行するために他の構造で修正
したり、設計するための基礎として該当技術分野の熟練
した者により、使用させることができるであろう。
【００４７】さらに、該当技術分野の熟練した者による
そのような修正又は、変更された等価構造は、特許請求
範囲で記述した発明の思想や範囲を抜け出さない限度内
において多様な変化、置換及び、変更を可能とする。
そのような修正又は、変更された等価構造は、特許請求
範囲で記述した発明の思想や範囲を抜け出さない限度内
において多様な変化、置換及び、変更を可能とする。
【００４８】
【発明の効果】以上のように、本発明の半導体装置及び
その製造方法は、従来の高誘電体薄膜を使用したＤＲＡ
Ｍキャパシタが持つ、工程上の問題点を解決する発明で
あって、本発明は、原子層蒸着方式を利用し、アルミナ
とアルミニウムナイトライド（Ａｌ2Ｏ3／ＡｌＮ）複合
誘電体薄膜又は、アルミニウムナイトライドとアルミニ
ウムオキシナイトライド（ＡｌＮ／ＡｌＯＮ）複合誘電
体薄膜を電極間誘電体薄膜で形成することにより、従来
の半導体ＤＲＡＭ工程に採用されている導電性ポリシリ
コンを下部電極として継続して使用しても、電極間誘電
体物質との置換等、化学的反応を起こさず、良好なステ
ップカバーリッジを持つ高誘電体薄膜を具備するＤＲＡ
Ｍキャパシタを具現した。
その製造方法は、従来の高誘電体薄膜を使用したＤＲＡ
Ｍキャパシタが持つ、工程上の問題点を解決する発明で
あって、本発明は、原子層蒸着方式を利用し、アルミナ
とアルミニウムナイトライド（Ａｌ2Ｏ3／ＡｌＮ）複合
誘電体薄膜又は、アルミニウムナイトライドとアルミニ
ウムオキシナイトライド（ＡｌＮ／ＡｌＯＮ）複合誘電
体薄膜を電極間誘電体薄膜で形成することにより、従来
の半導体ＤＲＡＭ工程に採用されている導電性ポリシリ
コンを下部電極として継続して使用しても、電極間誘電
体物質との置換等、化学的反応を起こさず、良好なステ
ップカバーリッジを持つ高誘電体薄膜を具備するＤＲＡ
Ｍキャパシタを具現した。
【００４９】また、良好な酸化力と優秀な絶縁特性を持
ち、ハイドロカーボンの薄膜内の残留問題を最小化した
高誘電率の誘電体薄膜を具備する高集積ＤＲＡＭ電荷蓄
積用キャパシタ及びその製造方法を提供する。
ち、ハイドロカーボンの薄膜内の残留問題を最小化した
高誘電率の誘電体薄膜を具備する高集積ＤＲＡＭ電荷蓄
積用キャパシタ及びその製造方法を提供する。
【図１】半導体工程の高集積化に伴いＤＲＡＭキャパシ
タの構造的影響の一例を表わすグラフである。
タの構造的影響の一例を表わすグラフである。
【図２】本発明の第１実施例に従いＤＲＡＭキャパシタ
の形成方法を表わす工程順序図である。
の形成方法を表わす工程順序図である。
【図３】本発明の第１実施例に従いＤＲＡＭキャパシタ
の形成方法を表わす工程順序図である。
の形成方法を表わす工程順序図である。
【図４】本発明の第１実施例に従いＤＲＡＭキャパシタ
の形成方法を表わす工程順序図である。
の形成方法を表わす工程順序図である。
【図５】図４、図７及び図８の点線円１８０の部位の一
例を表す拡大図である。
例を表す拡大図である。
【図６】本発明の第１実施例に従う原子層蒸着（ＡＬ
Ｄ）ソースガス流入順序の一例を表わす図面である。
Ｄ）ソースガス流入順序の一例を表わす図面である。
【図７】本発明の第２実施例に従うＤＲＡＭキャパシタ
の一例を示す断面図である。
の一例を示す断面図である。
【図８】本発明の第３実施例に従うＤＲＡＭキャパシタ
の一例を示す断面図である。
の一例を示す断面図である。
【図９】本発明の第４実施例に従うＤＲＡＭキャパシタ
の形成方法を表わす工程順序図である。
の形成方法を表わす工程順序図である。
【図１０】本発明の第４実施例に従うＤＲＡＭキャパシ
タの形成方法を表わす工程順序図である。
タの形成方法を表わす工程順序図である。
【図１１】本発明の第４実施例に従うＤＲＡＭキャパシ
タの形成方法を表わす工程順序図である。
タの形成方法を表わす工程順序図である。
【図１２】本発明の第５実施例に従うＤＲＡＭキャパシ
タの一例を示す断面図である。
タの一例を示す断面図である。
【図１３】本発明の第６実施例に従うＤＲＡＭキャパシ
タの一例を示す断面図である。
タの一例を示す断面図である。
１００：半導体基板 １０１：シリコン酸化膜 １０２：蓄積ポリシリコン下部電極 １０３：アルミナ（Ａｌ2Ｏ3）薄膜 １０４，２００：アルミニウムナイトライド（ＡｌＮ）
薄膜 １０５，２０２：プレート（plate）ポリシリコン上部
電極 １１５，１２５，１３５：Ａｌ2Ｏ3／ＡｌＮ複合誘電体
膜 ２０１：アルミニウムオキシナイトライド（ＡｌＯＮ）
薄膜 １０５，２０２：プレート（plate）ポリシリコン上部
電極 １１５，１２５，１３５：Ａｌ2Ｏ3／ＡｌＮ複合誘電体
膜 ２０１：アルミニウムオキシナイトライド（ＡｌＯＮ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李相▲みん▼ 大韓民国ソウル特別市江南区新沙洞524− 28番地 (72)発明者 崔城済 大韓民国ソウル特別市江南区対峙２洞ミド アパート108棟202号 Ｆターム(参考） 5F083 AD24 AD42 AD62 HA10 JA01
Claims (19)
- 【請求項１】 半導体基板上に導電層を形成する段階；
上記の導電層を各セル単位で限定にされるようにパター
ンニングし、導電層パターンを形成する段階；上記のパ
ターン形成された導電層上部に原子層蒸着（ＡＬＤ）方
式でアルミナ（Ａｌ2Ｏ3）層とアルミニウムナイトライ
ド（ＡｌＮ）層の複合誘電体膜を形成する段階；および
上記複合誘電体膜上部に導電層を形成する段階を具備す
ること特徴とするＤＲＡＭキャパシタ製造方法。 - 【請求項２】 上記の複合誘電体膜を形成する段階は、
トリメチルアルミニウム（ＴＭＡ）をソースガスとして
基板温度を３００〜４５０℃に維持し、原子層蒸着（Ａ
ＬＤ）方式でアルミナ層とアルミニウムナイトライド層
を交代で反復し、複合誘電体膜を形成する段階を含む請
求項１に記載のＤＲＡＭキャパシタ製造方法。 - 【請求項３】 上記の複合誘電体膜を形成する段階は、
アルミニウムクロライドをソースガスとし、基板温度を
４５０〜６００℃に維持し、原子層蒸着（ＡＬＤ）方式
でアルミナ層とアルミニウムナイトライド層を交代で反
復して複合誘電体膜を形成する段階を含む請求項１に記
載のＤＲＡＭキャパシタ製造方法。 - 【請求項４】 上記の複合誘電体膜を形成する段階は、
選定されたソースガス流入順序により、原子層蒸着（Ａ
ＬＤ）方式でアルミナ層とアルミニウムナイトライド層
を交代で反復し、所定の厚さの複合誘電体膜を形成する
段階を含む請求項１に記載のＤＲＡＭキャパシタ製造方
法。 - 【請求項５】 上記の選定されたソースガス流入順序
は、トリメチルアルミニウム（ＴＭＡ）ソースとＨ2Ｏ
ソース及び、ＮＨ3ソースを所定の時間の間、ガスパル
ス形態で流入させ、上記のＴＭＡソース流入、Ｈ2Ｏソ
ース流入及び、ＮＨ3ガスソース流入の中間にパージの
ための不活性気体を流入させる請求項４に記載のＤＲＡ
Ｍキャパシタ製造方法。 - 【請求項６】 上記のアルミニウムナイトライド層と上
記のアルミナ膜の複合誘電膜を交代で形成する段階は、
ＴＭＡソース、パージ、Ｈ2Ｏソース、パージ、ＴＭＡ
ソース、パージ、ＮＨ3ソース及び、パージの８段階を
単位サイクルとし、上記の単位サイクルを反復する回数
によって上記の所定の厚さを調節する請求項４に記載の
ＤＲＡＭキャパシタ製造方法。 - 【請求項７】 上記の選定されたソースガス流入順序
は、アルミニウムクロライド（ＡｌＣｌ3）ソースとＨ2
Ｏソース及び、ＮＨ3ソースを所定の時間の間ガスパル
ス形態で流入させ、上記アルミニウムクロライド（Ａｌ
Ｃｌ3）ソース流入、Ｈ2Ｏソース流入及び、ＮＨ3ガス
ソース流入の中間にパージのための不活性気体を流入さ
せる請求項４に記載のＤＲＡＭキャパシタ製造方法。 - 【請求項８】 上記のアルミニウムナイトライド層と上
記アルミナ膜の複合誘電膜を交代で形成する段階は、ア
ルミニウムクロライド（ＡｌＣｌ3）ソース、パージ、
Ｈ2Ｏソース、パージ、アルミニウムクロライド（Ａｌ
Ｃｌ3）ソース、パージ、ＮＨ3ソース及び、パージの８
段階を単位サイクルとして、上記の単位サイクルを反復
する回数により、上記の所定の厚さを調節する請求項４
に記載のＤＲＡＭキャパシタ製造方法。 - 【請求項９】 上記の不活性気体は、窒素（Ｎ2）、ア
ルゴン（argon）（Ar）、又は、ヘリウム（He）のう
ち、いずれか一つである請求項４または請求項７に記載
のＤＲＡＭキャパシタ製造方法。 - 【請求項１０】 半導体基板上に導電層を形成する段
階；上記の導電層を各セル単位に限定するようにパター
ンニングし、導電層パターンを形成する段階；上記のパ
ターン形成された導電層上部に原子層蒸着（ＡＬＤ）方
式でアルミニウムナイトライド（ＡｌＮ）層を形成する
段階；上記のアルミニウムナイトライド層上部にアルミ
ニウムオキシナイトライド（ＡｌＯＮ）層を形成する段
階；および上記のアルミニウムオキシナイトライド層上
部に導電層を形成する段階を具備することを特徴とする
ＤＲＡＭキャパシタ製造方法。 - 【請求項１１】 上記のアルミニウムオキシナイトライ
ド（ＡｌＯＮ）層を形成する段階は、上記のアルミニウ
ムナイトライド（ＡｌＮ）を酸素雰囲気で熱処理する段
階を含む請求項１０に記載のＤＲＡＭキャパシタ製造方
法。 - 【請求項１２】 上記の半導体基板上に形成された上記
導電層はドーピングされたポリシリコンを含む請求項１
または請求項１０に記載のＤＲＡＭキャパシタ製造方
法。 - 【請求項１３】 上記の導電層にパターンを形成する段
階は、 ＨＳＧスタックポリシリコン電極を形成する段階を含む
請求項１または請求項１０に記載のＤＲＡＭキャパシタ
製造方法。 - 【請求項１４】 上記の導電層にパターンを形成する段
階は、円筒タイプスタックポリシリコン電極を形成する
段階を含む請求項１または請求項１０に記載のＤＲＡＭ
キャパシタ製造方法。 - 【請求項１５】 電荷蓄積用キャパシタを持つＤＲＡＭ
装置において、半導体基板上に形成されたスタックポリ
シリコン電極と；上記のスタックポリシリコン電極上部
に形成されたアルミナ層とアルミニウムナイトライド層
の複合誘電体膜と；上記の複合誘電体膜上部に形成され
たプレートポリシリコン電極で構成されたことを特徴と
するＤＲＡＭキャパシタ。 - 【請求項１６】 上記の複合誘電体膜は、アルミナ一原
子層アルミニウムナイトライド一原子層の積層を基本単
位として、選定された回数だけ反復的に積層された構造
を具備する請求項１５に記載のＤＲＡＭキャパシタ。 - 【請求項１７】 電荷蓄積用キャパシタを持つＤＲＡＭ
装置において、半導体基板上に形成されたスタックポリ
シリコン電極と；上記スタックポリシリコン電極上部に
形成されたアルミニウムナイトライド層と；上記アルミ
ニウムナイトライド層上部に形成されたアルミニウムオ
キシナイトライド（ＡｌＯＮ）層と；上記アルミニウム
オキシナイトライド層上部に形成されたプレートポリシ
リコン電極で構成されたことを特徴とするＤＲＡＭキャ
パシタ。 - 【請求項１８】 上記のスタックポリシリコン電極は、
ＨＳＧポリシリコン電極を含む請求項１５または請求項
１７に記載のＤＲＡＭキャパシタ。 - 【請求項１９】 上記のスタックポリシリコン電極は、
円筒タイプスタックポリシリコン電極を含む請求項１５
または請求項１７に記載のＤＲＡＭキャパシタ。
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