KR101075527B1 - 반도체장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 캡핑막 형성시 가해지는 써멀버짓에 의한 플레이트전극 및 유전막의 열화를 방지할 수 있고, 후속 M1C 공정시 플레이트전극 위에서 식각을 정지시킬 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치는 캐패시터의 플레이트전극이 티타늄질화막(TiN)과 텅스텐막(W)의 순서로 적층되고, 텅스텐막이 저온에서 증착 가능하므로 플레이트전극의 써멀버짓을 감소시킬 수 있고, 텅스텐막이 식각정지막으로도 사용되므로 플레이트전극이 후속 식각공정으로부터 보호되며, 텅스텐막이 낮은 시트저항을 갖기 때문에 플레이트전극의 총 시트저항을 낮출 수 있다.
플레이트전극, 캡핑막, 텅스텐막, 티타늄질화막, MOALD
Description
본 발명은 반도체장치 및 제조 방법에 관한 것으로, 특히 플레이트전극을 갖는 반도체장치 및 그 제조 방법에 관한 것이다.
DRAM의 경우 전기적 신호를 입력 또는 출력하기 위해 금속배선을 구성한다.금속배선은 제1금속배선(M1) 또는 많게는 제3금속배선(M3)까지 다층으로 적층하여 전기적 신호를 소자에 입력 또는 출력을 한다.
이와 같은 다층 금속배선 중 최하층의 금속배선, 통상적으로 '제1금속배선(M1)'이라 부르며, 제1금속배선(M1)은 콘택(Metal 1 Contact, 'M1C'라 일컬음)을 통해 하부의 소자, 특히 캐패시터 및 비트라인과 연결된다.
콘택(M1C)을 형성하기 위해 진행하는 식각공정, 이를 'M1C 식각'이라고 부르며, M1C 식각공정은 깊은 콘택홀을 형성하는 공정이다. 일반적으로, M1C 식각 공정은 캐패시터의 플레이트전극(Plate node)과 비트라인(Bitline)의 상부에 형성되어 있는 층간절연막을 식각하여 콘택홀을 형성한다.
이와 같은 M1C 식각 공정시에 플레이트전극의 펀치를 방지하기 위해서 플레이트전극 형성시 최상부층에 폴리실리콘막(Polysilicon)으로 형성된 캡핑막(Capping layer)을 구비한다.
도 1은 종래기술에 따른 캐패시터를 도시한 도면이다.
도 1을 참조하면, 종래기술의 캐패시터는 전하저장전극(101), 유전막(102) 및 플레이트전극(PL)의 순서로 적층되며, 플레이트전극(PL) 상에는 캡핑막(104)이 형성되어 있다. 캡핑막(104)은 플레이트마스크 및 식각 과정에서 플레이트전극(103)이 크랙(Crack)되는 것을 방지하는 목적으로 사용된다.
도 1의 종래기술은 플레이트전극(PL)으로서 티타늄질화막(TiN)을 사용하는데, CVD-TiN(103A)과 PVD-TiN(103B)이 적층된다. 캡핑막(104)으로는 폴리실리콘막(Polysilicon; Poly-Si)을 사용한다.
그러나, 플레이트전극(PL) 상에 캡핑막(104)이 적층되는 공정은 다음과 같은 문제점이 있다.
셀캐패시턴스(Cell capacitance, Cs) 증대목적으로 유전막(102)의 물리적 두께 또는 등가산화막두께(Tox)를 감소시킬수록 캡핑막(104) 증착시 가해지는 써멀버짓(thermal budget)에 의해 유전막(102)의 전기적 특성이 급격히 열화되는 문제점이 있다. 특히, 캡핑막(104)이 폴리실리콘막인 경우, 폴리실리콘막은 적어도 500±10℃ 이상의 높은 온도에서 증착하게 되므로, 과도한 써멀버짓이 초래될 수 밖에 없다.
이에 따라 최근 50nm 급 이하에서 요구되는 유전막(102)의 등가산화막두께(Tox)가 9Å 이하부터는 누설전류 수준이 급격히 증가하는 문제점을 보이고 있다.
또한, 고온 공정의 캡핑막(104)에 의해서 플레이트전극이 열화되어 후속 플레이트전극 식각 과정에서 크랙이 발생하는 문제가 있다.
도 2는 플레이트전극 식각 공정단계에서 응력 경감(stress release)이 일어나면서 크랙이 발생한 불량을 관찰한 SEM(Scanning Electron Microscope) 사진이다.
한편, 50nm 급 이하 메모리장치에서는 셀매트릭스(Cell Matrix) 지역의 플레이트 전극(PL) 위로 'M1C'을 다수 형성함으로써 플레이트 전압을 안정화시키려는 방향으로 집적 공정이 발전하고 있다.
그러나, 캐패시터 높이, 특히 전하저장전극(101)의 높이가 15kÅ 이상이 될 경우, 상기와 같은 플레이트전극(PL) 위에 캡핑막(104)이 적층된 구조로는 주변영역의 비트라인 상에 형성될 'M1C'을 형성하는 과정에서 식각타겟량이 상대적으로 적게 요구되는 플레이트전극 상의 M1C 식각을 플레이트전극(PL)에서 식각정지(etch stop) 시키기가 용이하지 않다. 결과적으로, 선택비 문제로 플레이트전극(PL) 위에서 M1C 식각을 정지(M1C stop on Plate)시키기가 어려워 플레이트전극(PL)이 관통(Punch)되는 문제가 발생한다.
따라서, 상기와 같은 티타늄질화막 재질의 플레이트전극(PL) 위에 폴리실리콘막 재질의 캡핑막(104)이 적층된 구조로는 플레이트 전극(PL) 위로 떨어지는 M1C 을 다수 형성함에 따른 플레이트 전압 안정화를 얻을 수 없다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 캡핑막 형성시 가해지는 써멀버짓에 의한 플레이트전극 및 유전막의 열화를 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 후속 M1C 공정시 플레이트전극 위에서 식각을 정지시킬 수 있는 반도체장치 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 전하저장전극; 상기 전하저장전극 상의 유전막; 및 상기 유전막 상에 형성되며 금속유기원자층증착법(Metal Organic Atomic Layer Deposition; MOALD)에 의한 티타늄질화막과 텅스텐막(W)의 순서로 적층된 플레이트전극; 및 상기 플레이트전극 상의 캡핑막을 포함하는 것을 특징으로 한다. 상기 텅스텐막은 압축응력을 갖는 제1텅스텐막과 인장응력을 갖는 제2텅스텐막이 적층된 구조이며, 상기 제1텅스텐막은 PVD-W을 포함하고, 상기 제2텅스텐막은 CVD-W을 포함하고, 상기 캡핑막은 적어도 450℃ 이하의 온도에서 증착된 물질을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 캐패시터 제조 방법은 전하저장전극과 유전막을 형성하는 단계; 상기 유전막 상에 티타늄질화막을 형성하는 단계; 상기 티타늄질화막 상에 텅스텐막을 형성하는 단계; 상기 텅스텐막 상에 캡핑막을 형성하는 단계; 및 플레 이트마스크 및 식각을 통해 상기 캡핑막, 텅스텐막 및 티타늄질화막을 식각하여 플레이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 텅스텐막은 압축응력을 갖는 제1텅스텐막과 인장응력을 갖는 제2텅스텐막을 적층하여 형성하는 것을 특징으로 하며, 상기 텅스텐막을 형성하는 단계는 물리기상증착법(PVD)을 이용하여 제1텅스텐막을 증착하는 단계; 및 상기 제1텅스텐막 상에 화학기상증착법(CVD)을 이용하여 제2텅스텐막을 증착하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치 제조 방법은 전하저장전극과 유전막을 형성하는 단계; 상기 유전막 상에 티타늄질화막을 형성하는 단계; 상기 티타늄질화막 상에 텅스텐막을 형성하는 단계; 상기 텅스텐막 상에 캡핑막을 형성하는 단계; 플레이트마스크 및 식각을 통해 상기 캡핑막, 텅스텐막 및 티타늄질화막을 식각하여 플레이트전극을 형성하는 단계; 상기 플레이트전극을 포함한 전면에 층간절연막을 형성하는 단계; 및 상기 층간절연막을 식각하여 상기 플레이트전극을 노출시키는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 430℃ 이하의 낮은 열공정(low thermal process)에 의해 플레이트전극이 형성되기 때문에 고온의 써멀버짓에 의한 유전막의 전기적 특성 열화가 없다. 즉, 셀캐패시턴스(Cs) 감소 및 누설전류 증가 현상이 없다. 특히 누설전류 수준이 대폭 감소되어 누설전류에 의한 비트페일(bit fail)이 감소하여 수율(yield)이 향상되고, tREF 특성이 좋아진다.
또한, 종래의 CVD-TiN/PVD-TiN/Poly-Si의 순서로 적층된 적층구조는 플레이트전극의 시트저항(Rs)은 25Ω∼50Ω/□ 내외이다. 이에 반해, 본 발명과 같은 플레이트전극 구조를 채용하면 2Ω/□ 내외의 낮은 시트저항값을 얻을 수 있다. 결과적으로 센싱마진(Sensing Margin) 측면에서 플레이트전극에 노이즈(Noise) 전압이 들어와도 RC 지연시간(Delay Time) 감소로 회복(Recovery)되는 시간이 짧아지게 되고, 노이즈의 회복시간이 감소하면 타이밍마진(Timing Margin)을 확보할 수 있다.
또한, 상기와 같은 텅스텐막을 포함하는 플레이트전극을 채용하면서 MOALD-TiN을 동시에 채용하면, 누설전류(leakage current density) 및 항복전계(Breakdown Voltage), 그리고 셀캐패시턴스 특성까지 추가적으로 더 개선시킬 수 있는 시너지(synergy) 효과까지 얻을 수 있다.
결과적으로, 본 발명은 누설전류 감소, 셀캐패시턴스 증가, 항복전계 증가, 플레이트전극의 시트저항(Rs) 감소에 의한 비트페일 감소, tREF 개선, 센싱마진 페일 감소, 플레이트 전압 안정화 등으로 인해 제품의 생산수율(yield)과 신뢰성이 향상된다.
이하, 실시예는 플레이트 전극 형성시 티타늄질화막(TiN)과 저온의 텅스텐막(W)을 적층하므로써 하부 유전막의 물리화학적손상과 써멀버짓을 방지하고 동시에 후속 M1C 식각공정시 플레이트전극의 식각손실을 방지할 수 있는 방법이다. 즉, M1C 식각공정시 텅스텐막에서 식각이 정지되도록 하여 티타늄질화막의 식각손실을 방지한다.
이와 같이 후속 M1C 식각 공정시 플레이트 전극 상에서 식각을 정지시킬 수 있기 때문에 셀매트릭스 지역의 플레이트 전극 위로 떨어지는 M1C을 다수 형성함에 따른 플레이트 전압 안정화를 얻을 수 있다.
이하, 본 발명의 실시예는 플레이트전극으로서 티타늄질화막 위에 텅스텐막을 형성하거나 또는 플레이트전극(티타늄질화막 위에 텅스텐막 형성) 상에 캡핑막을 형성하는 구조이다.
첫째, 플레이트전극 위에 캡핑막으로서 폴리실리콘막(500±30℃)을 사용했을때, 써멀버짓에 의해 누설전류가 증가하는 문제점을 방지하기 위해 적어도 450℃ 이하의 온도에서 저온 캡핑막 공정을 진행한다.
저온 캡핑막은 산화막, 질화막, 실리콘막 또는 이들의 성분을 적어도 한가지 이상 포함하는 물질이 바람직하다. 예컨대, Al2O3. ZrO2, HfO2 등과 같은 금속 산화막, 실리콘질화막 및 폴리실리콘저마늄막(Poly Si-Ge)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다. 실리콘질화막은 Si3N4를 포함할 수 있다. 캡핑막은 플레이트전극이 후속 플레이트마스크 및 식각(Plate Mask & Etch) 과정에서 건식식각할 때, 크랙(Crack)이 발생하는 것을 방지해 주는 보조 역할을 한다.
둘째, 플레이트 전압 안정화를 위해 후속 M1C 형성시 플레이트전극에서 M1C 식각공정을 정지시킬 수 있어야 하는데, M1C 식각공정 진행시 고선택비를 얻을 수 있으면서 전도성 물질이고, 시트저항(Rs)이 낮은 저온 텅스텐막을 적용한다. 즉, 저온 텅스텐막은 플레이트전극 및 식각정지막을 겸하는 물질이다.
셋째, 플레이트전극으로서 사용되는 티타늄질화막(TiN) 증착시 하부 유전막의 물리화학적손상을 방지하기 위해 TiCl4을 이용한 화학기상증착법(이를 'CVD-TiN'이라 약칭함)을 사용하는 것이 아니라, 플레이트리모트플라즈마(Plate Remote Plasma)를 이용한 금속유기원자층증착법(Metal Organic Atomic Layer Deposition; MOALD)을 이용하여 티타늄질화막을 증착한다. 이를 'MOALD-TiN'이라고 약칭한다. MOALD-TiN을 적용하면 TiCl4과 NH3의 반응과정에서 NH3에 의해 하부 유전막이 환원함에 따른 유전율 저하 및 누설전류 증가 등의 전기적 특성 열화현상를 방지한다.
결과적으로, 본 발명은 티타늄질화막 위에 텅스텐막과 캡핑막을 차례로 적층하는 구조가 된다.
텅스텐막은 물리기상증착법에 의한 텅스텐막(PVD-W)과 화학기상증착법에 의한 텅스텐막(CVD-W)을 적층한다. PVD-W은 -2E10 dyne/cm2 수준의 압축응력(Compressive stress)을 갖고, CVD-W은 1E10 dyne/cm2 수준의 인장응력(Tensile stress)을 갖는다. PVD-W 및 CVD-W은 400±30℃ 범위에서 증착가능하다.
이와 같이, 서로 반대 응력을 갖는 텅스텐막을 번갈아 증착해줌으로써 적층된 박막으로 초래되는 응력을 상호 상쇄시켜 플레이트전극의 크랙을 방지할 수 있다.
플레이트전극의 크랙 방지를 위해 1차적으로는 위와 같은 텅스텐막 적층방식 을 적용하고, 또한 추가로 후속 캡핑막을 적층해 준다.
도 3은 본 발명의 제1실시예에 따른 반도체장치의 구조를 도시한 도면이다.
도 3을 참조하면, 전하저장전극(201) 상에 유전막(202)이 형성되고, 유전막(202) 상에 플레이트전극(PL)이 형성된다.
먼저, 전하저장전극(201)은 TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 전하저장전극(201)은 필라(Pillar), 콘케이브(Concave) 또는 실린더(Cylinder) 형태를 가질 수 있다.
유전막(202)은 Al2O3, HfO2, Ta2O5 또는 ZrO2 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
플레이트전극(PL)은 제1플레이트전극(203)과 제2플레이트전극(204)을 포함할 수 있는데, 바람직하게는 제1플레이트전극(203) 상에 제2플레이트전극(204)이 적층된다.
제1플레이트전극(203)은 티타늄질화막(TiN)을 포함한다. 제1플레이트전극(203)은 화학기상증착법(CVD) 또는 금속유기원자층증착법(MOALD)에 의한 티타늄질화막(TiN)을 포함할 수 있다. 화학기상증착법에 의한 티타늄질화막은 'CVD-TiN'이라 약칭하고, 금속유기원자층증착법에 의한 티타늄질화막은 'MOALD-TiN'이라 약칭한다. 바람직하게, 제1플레이트전극(203)은 MOALD-TiN으로 형성되는데, 이는 CVD-TiN 보다 MOALD-TiN이 유전막(202)을 열화시키지 않기 때문이다.
제2플레이트전극(204)은 M1C 식각 공정시 높은 선택비를 갖고, 낮은 시트저 항을 갖는 도전막을 포함한다. 예컨대, 제2플레이트전극(204)은 텅스텐막(W)을 포함할 수 있다. 텅스텐막은 M1C 등의 콘택홀(206) 형성을 위한 층간절연막(205) 식각시 선택비가 높아서 식각을 정지시킬 수 있다.
상술한 제1실시예에 따르면, 플레이트전극(PL)이 티타늄질화막 재질의 제1플레이트전극(203)과 텅스텐막 재질의 제2플레이트전극(204)의 적층구조를 갖고, 특히 제2플레이트전극(204)으로 사용된 텅스텐막이 저온에서 증착 가능하므로 제1플레이트전극(203)의 써멀버짓을 감소시킬 수 있다. 텅스텐막은 화학기상증착법(CVD)을 이용하거나 또는 물리기상증착법(PVD)을 이용하여 증착하더라도 400±30℃의 저온에서 증착이 가능하므로 폴리실리콘막보다 써멀버짓이 적다.
아울러, 텅스텐막은 식각정지막으로도 사용되므로 제1플레이트전극(203)이 후속 식각공정으로부터 보호된다. 그리고, 텅스텐막이 낮은 시트저항을 갖기 때문에 플레이트전극의 총 시트저항을 낮출 수 있다.
도 4는 본 발명의 제2실시예에 따른 반도체장치의 구조를 도시한 도면으로서, 제2플레이트전극의 구조외에 나머지 구조는 도 3과 동일하다.
도 4를 참조하면, 제1플레이트전극(203) 상에 구비된 제2플레이트전극은 M1C 식각 공정시 높은 선택비를 갖고, 낮은 시트저항을 갖는 도전막을 포함한다.
바람직하게, 제2플레이트전극은 응력이 서로 반대되는 도전막의 적층구조를 포함하는데, 압축응력(Compressive stress)을 갖는 압축응력막(204A)과 인장응력(Tensile stress)을 갖는 인장응력막(204B)의 적층구조이다.
이와 같이, 제2플레이트전극이 압축응력막(204A)과 인장응력막(204B)의 적층 구조가 되면, 응력이 상호 상쇄되어 제1플레이트전극(203)의 크랙을 방지하는 캡핑막 역할도 수행하게 된다. 결과적으로, 압축응력막(204A)과 인장응력막(204B)의 적층구조를 이용하여 제2플레이트전극을 형성하면 별도의 캡핑막을 형성하지 않아도 된다.
제2플레이트전극은 텅스텐막을 포함하며, 바람직하게는 압축응력과 인장응력을 갖는 적층구조를 형성하기 위해 텅스텐막 증착시 증착방법을 달리한다. 예를 들어, 화학기상증착법(CVD)으로 증착하여 인장응력을 갖도록 하고, 물리기상증착법으로 증착하여 압축응력을 갖도록 한다. 따라서, 제2플레이트전극이 텅스텐막인 경우, 압축응력막(204A)은 PVD-W이고, 인장응력막(204B)은 CVD-W이다.
화학기상증착법에 의해 증착된 텅스텐막(CVD-W)은 1×1010 dyne/cm2의 인장응력을 갖고, 물리기상증착법에 의해 증착된 텅스텐막(PVD-W)은 -2×1010 dyne/cm2의 압축응력을 갖는다. 텅스텐막을 증착하는 화학기상증착법 및 물리기상증착법은 400±30℃의 저온에서 진행이 가능하다. 따라서, 제2플레이트전극으로 사용되는 텅스텐막 증착시 제1플레이트전극(203)에 가해지는 써멀버짓을 최소화할 수 있다. 종래기술에서 캡핑막으로 사용된 폴리실리콘막은 500℃ 이상의 고온에서 형성함에 따라 써멀버짓을 초래하였으나, 텅스텐막은 400±30℃의 저온에서 증착이 가능하므로 폴리실리콘막보다 써멀버짓이 적다.
제2플레이트전극으로 사용된 압축응력막(204A)과 인장응력막(204B)은 제1플레이트전극(203)이 갖는 응력의 종류에 따라 적층순서가 바뀔 수 있다.
도 4는 제1플레이트전극(203)이 인장응력을 갖는 경우로서 제2플레이트전극은 압축응력막(204A)과 인장응력막(204B)의 순서로 적층된다. 반대로, 제1플레이트전극(203)이 압축응력을 갖는 경우에는 제2플레이트전극은 압축응력막과 인장응력막의 순서로 적층될 수 있다.
예를 들어, 제1플레이트전극(203)이 티타늄질화막(TiN)인 경우, 티타늄질화막은 인장응력을 갖는다. 따라서, 제2플레이트전극은 압축응력막(204A)과 인장응력막(204B)의 순서로 적층된 구조를 갖는다. 제2플레이트전극이 텅스텐막인 경우, 압축응력막(204A)은 PVD-W이고, 인장응력막(204B)은 CVD-W이다. 이와 같이, 인장응력을 갖는 제1플레이트전극(203) 상에 순차적으로 압축응력막(204A)과 인장응력막(204B)을 적층하면, 응력이 상호 상쇄되어 제1플레이트전극(203)의 크랙을 방지할 수 있다.
상술한 바에 따르면, 제2플레이트전극으로서 텅스텐막을 사용하므로써 콘택홀(206) 형성을 위한 층간절연막(205) 식각시 선택비가 높아서 식각을 정지시킬 수 있다.
상술한 제2실시예에 따르면, 플레이트전극(PL)이 티타늄질화막 재질의 제1플레이트전극(203) 상에 제2플레이트전극으로서 사용되는 텅스텐막이 저온에서 증착 가능하므로 제1플레이트전극(203)의 써멀버짓을 감소시킬 수 있다. 텅스텐막은 화학기상증착법(CVD)을 이용하거나 또는 물리기상증착법(PVD)을 이용하여 증착하더라도 400±30℃의 저온에서 증착이 가능하므로 폴리실리콘막보다 써멀버짓이 적다. 또한, 제2플레이트전극이 서로 반대되는 응력막의 적층구조로 형성됨에 따라 제1플 레이트전극(203)의 크랙을 방지할 수도 있다.
아울러, 텅스텐막은 식각정지막으로도 사용되므로 제1플레이트전극(203)이 후속 식각공정으로부터 보호된다. 그리고, 텅스텐막이 낮은 시트저항을 갖기 때문에 플레이트전극의 총 시트저항을 낮출 수 있다.
도 5는 본 발명의 제3실시예에 따른 반도체장치의 구조를 도시한 도면이다.
도 5를 참조하면, 전하저장전극(301) 상에 유전막(302)이 형성되고, 유전막(302) 상에 플레이트전극(PL)이 형성되며, 플레이트전극(PL) 상에 캡핑막(305)이 형성되어 있다.
먼저, 전하저장전극(301)은 TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 전하저장전극(301)은 필라, 콘케이브(Concave) 또는 실린더(Cylinder) 형태를 가질 수 있다.
유전막(302)은 Al2O3, HfO2, Ta2O5 또는 ZrO2 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
플레이트전극(PL)은 제1플레이트전극(303)과 제2플레이트전극(304)을 포함하며, 바람직하게는 제1플레이트전극(303) 상에 제2플레이트전극(304)이 적층된다. 제1플레이트전극(303)은 티타늄질화막(TiN)을 포함한다. 바람직하게, 제1플레이트전극(303)은 금속유기원자층증착법(MOALD)에 의한 티타늄질화막(TiN)을 포함한다. 제2플레이트전극(304)은 M1C 식각 공정시 높은 선택비를 갖고, 낮은 시트저항을 갖는 도전막을 포함한다. 예컨대, 제2플레이트전극(304)은 텅스텐막(W)을 포함할 수 있다. 텅스텐막은 콘택홀(307) 형성을 위한 층간절연막(306) 식각시 선택비가 높아서 식각을 정지시킬 수 있다. 식각정지막을 겸하는 제2플레이트전극(304)은 화학기상증착법 또는 물리기상증착법에 의해 증착된다. 텅스텐막을 증착하는 화학기상증착법 및 물리기상증착법은 400±30℃의 저온에서 진행이 가능하다. 따라서, 제2플레이트전극(304)으로 사용되는 텅스텐막 증착시 제1플레이트전극(303)에 가해지는 써멀버짓을 최소화할 수 있다.
캡핑막(305)은 플레이트마스크 및 식각 과정에서 플레이트전극이 크랙(Crack)되는 것을 방지하는 목적으로 사용되는 물질로서, 낮은 써멀버짓을 위해 적어도 450℃ 이하의 저온에서 형성된 저온막(Low Temperature Layer; LTL)이다. 바람직하게, 캡핑막(305)은 450℃ 이하의 저온에서 증착되며, 산화막, 질화막, 실리콘막 또는 이들의 성분을 적어도 한가지 이상 포함하는 물질이 바람직하다. 예컨대, Al2O3. ZrO2, HfO2 등과 같은 금속 산화막, 실리콘질화막 및 폴리실리콘저마늄막(Poly Si-Ge)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다. 실리콘질화막은 Si3N4를 포함할 수 있다.
위와 같이, 제3실시예는 콘택홀(307)을 형성하기 위한 M1C 식각 공정시 제2플레이트전극(304)을 통해 식각을 정지시킬 수 있으며, 아울러 저온에서 증착가능한 제2플레이트전극(304) 및 캡핑막(305)을 통해 플레이트전극(PL)의 크랙을 더욱 방지할 수 있다.
도 6은 본 발명의 제4실시예에 따른 반도체장치의 구조를 도시한 도면으로 서, 제2플레이트전극의 구조 외에 나머지 구조는 도 5와 동일하다.
도 6을 참조하면, 제1플레이트전극(303) 상에 구비된 제2플레이트전극은 M1C 식각 공정시 높은 선택비를 갖고, 낮은 시트저항을 갖는 도전막을 포함한다.
바람직하게, 제2플레이트전극은 응력이 서로 반대되는 도전막의 적층구조를 포함하는데, 압축응력(Compressive stress)을 갖는 압축응력막(304A)과 인장응력(Tensile stress)을 갖는 인장응력막(304B)의 적층구조이다.
이와 같이, 제2플레이트전극이 압축응력막(304A)과 인장응력막(304B)의 적층구조가 되면, 응력이 상호 상쇄되어 제1플레이트전극(303)의 크랙을 방지하는 캡핑막 역할도 수행하게 된다.
제2플레이트전극은 텅스텐막을 포함하며, 바람직하게는 압축응력과 인장응력을 갖는 적층구조를 형성하기 위해 텅스텐막 증착시 증착방법을 달리한다. 예를 들어, 화학기상증착법(CVD)으로 증착하여 인장응력을 갖도록 하고, 물리기상증착법으로 증착하여 압축응력을 갖도록 한다. 따라서, 제2플레이트전극이 텅스텐막인 경우, 압축응력막(304A)은 PVD-W이고, 인장응력막(304B)은 CVD-W이다.
화학기상증착법에 의해 증착된 텅스텐막(CVD-W)은 1×1010 dyne/cm2의 인장응력을 갖고, 물리기상증착법에 의해 증착된 텅스텐막(PVD-W)은 -2×1010 dyne/cm2의 압축응력을 갖는다. 텅스텐막을 증착하는 화학기상증착법 및 물리기상증착법은 400±30℃의 저온에서 진행이 가능하다. 따라서, 제2플레이트전극으로 사용되는 텅스텐막 증착시 제1플레이트전극(303)에 가해지는 써멀버짓을 최소화할 수 있다. 종래 기술에서 캡핑막으로 사용된 폴리실리콘막은 500℃ 이상의 고온에서 형성함에 따라 써멀버짓을 초래하였으나, 텅스텐막은 400±30℃의 저온에서 증착이 가능하므로 폴리실리콘막보다 써멀버짓이 적다.
제2플레이트전극으로 사용된 압축응력막(304A)과 인장응력막(304B)은 제1플레이트전극(303)이 갖는 응력의 종류에 따라 적층순서가 바뀔 수 있다.
도 6은 제1플레이트전극(303)이 인장응력을 갖는 경우로서 제2플레이트전극은 압축응력막(304A)과 인장응력막(304B)의 순서로 적층된다. 반대로, 제1플레이트전극(303)이 압축응력을 갖는 경우에는 제2플레이트전극은 압축응력막과 인장응력막의 순서로 적층될 수 있다.
예를 들어, 제1플레이트전극(303)이 티타늄질화막(TiN)인 경우, 티타늄질화막은 인장응력을 갖는다. 따라서, 제2플레이트전극은 압축응력막(304A)과 인장응력막(304B)의 순서로 적층된 구조를 갖는다. 제2플레이트전극이 텅스텐막인 경우, 압축응력막(304A)은 PVD-W이고, 인장응력막(304B)은 CVD-W이다. 이와 같이, 인장응력을 갖는 제1플레이트전극(303) 상에 순차적으로 압축응력막(304A)과 인장응력막(304B)을 적층하면, 응력이 상호 상쇄되어 제1플레이트전극(303)의 크랙을 방지할 수 있다.
상술한 바에 따르면, 식각정지막으로서 텅스텐막을 사용하므로써 콘택홀(307) 형성을 위한 층간절연막(306) 식각시 선택비가 높아서 식각을 정지시킬 수 있다. 아울러, 제2플레이트전극이 서로 반대되는 응력막의 적층구조로 형성됨에 따라 플레이트전극의 크랙을 방지할 수 있다.
또한, 저온에서 증착가능한 제2플레이트전극 및 캡핑막(305)을 통해 제1플레이트전극(303)의 크랙을 더욱더 방지할 수 있다.
도 3 내지 도 6에서 적용된 제1플레이트전극으로 사용된 티타늄질화막은 금속유기원자층증착법을 이용하여 증착한다.
금속유기소스(metal-organics)를 사용하는 금속유기원자층증착법(MOALD)을 이용하여 티타늄질화막(이하, 'MOALD-TiN'이라 약칭함)을 증착한다. 아울러, 막내 불순물 제거와 박막의 치밀도 개선을 위해 플라즈마를 사용한다. 바람직하게, 플라즈마에 의한 박막의 손상을 방지하기 위해 외부에서 플라즈마를 형성하고 챔버내로 유도하는 리모트 플라즈마(remote plasma)를 이용한다.
티타늄질화막의 금속유기원자층증착은 티타늄유기소스(Ti organic source) 주입단계(이하, 'Ti 소스'), 퍼지단계(이하, '퍼지'), 질소플라즈마 처리 단계(이하, '질소플라즈마') 및 퍼지단계(이하, '퍼지')의 순서로 이루어진 단위사이클, 즉 (Ti소스/퍼지/질소플라즈마/퍼지)로 이루어진 단위사이클을 수회 반복한다.
먼저, 티타늄유기소스 주입 단계는 티타늄질화막이 증착될 기판이 장착된 챔버 내에 티타늄유기소스를 공급하는 단계로서, 티타늄유기소스의 공급에 의해 티타늄유기소스가 유전막 표면에서 흡착된다. 티타늄유기소스는 TDMAT[Tetrakis(dimethylamino) titanium], TEMAT[Tetrakis (ethylmethylamino) titanium] 또는 TDETAT(Tetrakis (diethylamino) titanium) 중에서 선택된 어느 하나를 포함한다. 티타늄유기소스는 1∼15초동안 주입한다. 증착온도는 비교적 낮은 온도인 100℃∼400℃를 유지한다. 증착온도가 100℃보다 낮으면 티타늄유기소스가 유전막 표면에 흡착되지 않고, 400℃보다 높으면 고온에 의해 유전막이 손상을 받는다.
다음으로, 퍼지단계는 흡착 반응후 남은 잉여의 티타늄유기소스를 제거하는 퍼지 단계로서, 이 때 퍼지 가스로는 티타늄유기소스와 반응하지 않는 비활성 가스인 아르곤(Ar)을 사용한다. 또한, 퍼지단계는 펌핑(pumping)에 의해 잉여의 티타늄유기 소스를 제거할 수도 있다. 퍼지단계는 1∼100초동안 진행하며, 퍼지시간이 길수록 유리하다.
다음으로, 질소플라즈마 처리단계는 반응물질을 공급하여 흡착된 티타늄유기소스와의 반응을 통해 티타늄질화막을 증착하는 단계이다. 반응물질인 질소플라즈마는 플라즈마에 의해 활성화된 질소(N2) 가스이고, 바람직하게 리모트플라즈마(Remote plasma)에 의해 활성화될 수 있다. 리모트플라즈마를 이용하면 유전막이 플라즈마에 의해 물리적으로 손상받는 것을 방지할 수 있다. 리모트플라즈마는 10000W 이하, 바람직하게는 50∼3600W의 고주파(RF) 파워를 이용하여 생성한다. 위와 같은 질소플라즈마 처리 시간은 20초 이하로 한다.
다음으로, 퍼지단계는 반응부산물 및 반응하고 남은 반응물질을 퍼지하는 단계이다. 퍼지단계는 비활성 기체인 아르곤(Ar)를 사용한다. 또한, 퍼지단계는 펌핑(pumping)을 이용할 수도 있다.
위와 같이 티타늄유기소스 주입단계→퍼지단계→질소플라즈마 처리 단계→퍼지단계의 순서로 이루어진 (Ti/퍼지/질소플라즈마/퍼지) 단위사이클을 수회 반복하 므로써 단차피복성이 우수한 원자층 단위로 티타늄질화막을 증착한다. 바람직하게 단위사이클의 반복횟수를 조절하여 50∼300Å 두께로 증착한다.
상술한 MOALD-TiN 증착시 반응물질로서 질소 플라즈마를 사용하는데, 질소 플라즈마는 NH3, H2와 다르게 수소를 포함하지 않기 때문에 티타늄질화막 아래의 유전막과의 환원반응을 억제할 수 있다. 또한, 질소플라즈마를 생성하기 위해 리모트플라즈마를 사용하므로써 플라즈마손상으로부터 티타늄질화막 아래의 물질이 손상되지 않는다. 또한, 질소플라즈마를 사용하므로써 티타늄질화막의 막내 탄소 등의 불순물을 제거할 수 있다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 반도체장치의 제조 방법의 일예를 도시한 도면이다.
도 7a에 도시된 바와 같이, 셀영역과 주변영역이 구분된 기판(21) 상부에 비트라인(22)을 형성한다. 여기서, 비트라인(22)은 셀영역과 주변영역에서 모두 형성되며, 후속 M1C의 설명을 위해 주변영역에만 도시하기로 한다.
이어서, 층간절연막(23)을 전면에 형성한 후, 셀영역에 캐패시터를 형성한다. 즉, 전하저장전극(24), 유전막(25) 및 플레이트전극(26)으로 이루어진 캐패시터를 셀영역에만 형성한다. 여기서, 플레이트전극(26) 상에 캡핑막(27)이 형성되어 있다고 가정한다.
한편, 전하저장전극은 실린더 형태를 갖는데, 실린더 형태의 전하저장전극을 형성하기 위해 몰드막(도시 생략) 증착, 실린더 모양을 위한 식각 및 전하저장전 극(24) 형성, 몰드막 제거의 순서로 진행될 수 있다. 즉, 몰드막이 제거됨에 따라 캐패시터가 형성된 셀영역과 주변영역간에 단차가 발생한다.
플레이트전극(26)과 유전막(25)을 셀영역에만 잔류시키도록 플레이트마스크(28) 및 식각을 진행할 수 있다. 이와 같은 플레이트마스크(28) 및 식각 공정시에 플레이트전극(26)에서 식각이 정지하는데, 이는 플레이트전극(26)이 텅스텐막 재질의 제2플레이트전극을 포함하므로써 가능하다.
도 7b에 도시된 바와 같이, 플레이트마스크를 스트립한 후에, 캐패시터를 포함한 전면에 금속간절연막(IMD, 29)을 형성한 후, 콘택홀(30A, 30B)을 형성하는 M1C 공정을 진행한다. 이때, 콘택홀은 플레이트전극(26)을 노출시키는 콘택홀(30A)과 비트라인(22)을 노출시키는 콘택홀(30B)이 동시에 형성될 수 있다. 따라서, 셀영역에서는 금속간절연막(29)과 캡핑막(27)을 식각하여 플레이트전극(26)을 노출시키는 콘택홀(30A)을 형성하고, 주변영역에서는 금속간절연막(29)과 층간절연막(23)을 식각하여 비트라인(22)을 노출시키는 콘택홀(30B)을 형성한다.
도 7a 및 도 7b에서 캐패시터는 도 3 내지 도 6에 도시된 캐패시터 중 어느 하나를 포함할 수 있다. 바람직하게는, 몰드막 제거후에 발생하는 셀영역과 주변영역간 단차를 고려하여 도 6에 도시된 캐패시터를 적용할 수 있다. 또한, 캡핑막을 적용하지 않는 경우에는 도 4에 도시된 캐패시터를 적용할 수도 있다.
위와 같이, 인장응력막인 CVD W이 포함된 제2플레이트전극을 갖는 캐패시터를 적용한다. 이처럼 CVD W을 이용하므로써, 셀영역과 주변영역간 단차가 발생하더라도 전하저장전극의 측벽부에서 플레이트전극의 두께를 균일하게 유지할 수 있다. 예컨대, 압축응력막인 PVD-W만을 적용하면 단차에 의해 두께가 불균일해지나, CVD-W을 추가로 적용하면 균일한 두께의 플레이트전극을 얻을 수 있다. 즉, PVD-W만을 적용하는 경우보다 CVD-W을 추가로 적용하면 등각성(Coformality)이 양호하다.
도 7c 및 도 7d는 플레이트전극의 등각성을 비교한 사진으로서, 도 7c는 PVD-W 상에 CVD-W을 증착한 경우이고, 도 7d는 PVD-W만을 증착한 경우이다.
도 7c를 참조하면, PVD-W 상에 CVD-W을 증착하므로써 플레이트전극의 등각성이 양호하다. 하지만, 도 7d에서는 PVD-W만을 증착하기 때문에 도 7c에 비해 등각성이 불량해진다.
위와 같은 플레이트전극의 등각성은 몰드막 제거후에 발생하는 셀영역과 주변영역간 단차를 고려한 경우이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 반도체장치의 다른 제조 방법을 도시한 도면이다.
도 8a에 도시된 바와 같이, 셀영역과 주변영역이 구분된 기판(31) 상부에 비트라인(32)을 형성한다. 여기서, 비트라인(32)은 셀영역과 주변영역에서 모두 형성되는 후속 M1C의 설명을 위해 주변영역에만 도시하기로 한다.
이어서, 층간절연막(33)을 전면에 형성한 후, 셀영역에 캐패시터를 형성한다. 즉, 전하저장전극(35), 유전막(36) 및 플레이트전극(37)으로 이루어진 캐패시터를 셀영역에만 형성한다. 여기서, 플레이트전극(37) 상에는 캡핑막(38)이 형성되어 있다고 가정한다.
한편, 전하저장전극(35)은 콘케이브 형태를 갖는데, 콘케이브 형태의 전하저 장전극을 형성하기 위해 몰드막(34) 증착, 실린더 모양을 위한 식각 및 전하저장전극(35)의 순서로 진행될 수 있다. 즉, 몰드막이 제거되지 않음에 따라 캐패시터가 형성된 셀영역과 주변영역간에 단차가 발생하지 않는다.
플레이트전극(37)과 유전막(36)은 셀영역에만 잔류시키도록 플레이트마스크(39) 및 식각을 진행할 수 있다. 이와 같은 플레이트마스크 및 식각 공정시에 플레이트전극에서 식각이 정지하는데, 이는 플레이트전극(37)이 텅스텐막 재질의 제2플레이트전극을 포함하므로써 가능하다.
도 8b에 도시된 바와 같이, 플레이트마스크를 스트립한 후에, 캐패시터를 포함한 전면에 금속간절연막(IMD, 40)을 형성한 후, 콘택홀(41A, 41B)을 형성하는 M1C 공정을 진행한다. 이때, 콘택홀은 플레이트전극(37)을 노출시키는 콘택홀(41A)과 비트라인(32)을 노출시키는 콘택홀(41B)이 동시에 형성될 수 있다. 따라서, 셀영역에서는 금속간절연막(40)과 캡핑막(38)을 식각하여 플레이트전극(37)을 노출시키는 콘택홀(41A)을 형성하고, 주변영역에서는 금속간절연막(40), 몰드막(34) 및 층간절연막(33)을 식각하여 비트라인(32)을 노출시키는 콘택홀(41B)을 형성한다.
도 8a 및 도 8b에서 캐패시터는 도 3 내지 도 6에 도시된 캐패시터 중 어느 하나를 포함할 수 있다. 바람직하게는, 몰드막을 제거하지 않으므로 셀영역과 주변영역간 단차를 고려하지 않아도 되는 도 3 또는 도 5에 도시된 캐패시터를 적용할 수 있다. 즉, CVD W이 없어도 되는 제2플레이트전극을 갖는 캐패시터를 적용한다.
상술한 바에 따르면, 주변영역의 비트라인 상에 M1C이 형성되는 과정에서도 M1C 이 플레이트전극 상에서 식각정지되도록 제1플레이트전극인 TiN 박막위에 제2 플레이트전극인 W 박막을 적층하는 하는 방법을 채용하였다.
이때, 캐패시터 형성과정중 플레이트전극 증착전 상태가 셀영역과 주변영역간에 전하저장전극의 높이 만큼의 단차가 발생하는 공정(Process scheme)을 따르는 상황에서는 전하저장전극의 구조가 실린더형태이든, 콘케이브 형태이든, 필라 형태이든지에 관계없이 단순히 TiN 박막위에 W 박막을 적층하는 하는 방법만으로는 후속 플레이트마스크 및 식각 공정진행후, 셀영역에서 플레이트전극의 크랙이 발생하게 되는 불량이 발생하게 된다.
본 발명에서는 1차 전극인 TiN(tensile stress; 2E10 dyne/cm2) 박막층 위에 400±30℃ 범위에서 증착가능한 PVD-W(compressive stress; -2E10 dyne/cm2) 박막을 증착하고, 그 위에 역시 400±30℃ 범위에서 증착가능한 CVD-W(tensile stress; 1E10 dyne/cm2) 박막을 다시 증착한다. 그 다음 플레이트마스크 및 식각 공정을 바로 진행하기 전에 일종의 캡핑막으로 450℃의 온도 제한을 넘지 않는 산화막, 질화막, 실리콘막 또는 이들 성분을 적어도 한 가지 이상 포함한 저온에서 증착가능한 금속산화막(예; Al2O3, ZrO2, HfO2 등), 실리콘질화막(Si3N4) 또는 폴리실리콘저마늄막(Poly Si-Ge) 등을 증착해준다.
이럴경우, TiN 증착후에 진행되는 PVD-W, CVD-W 공정, 캡핑막 증착 공정 모두가 하부 유전막을 열화시키는 430℃ 이하에서 진행되기 때문에 유전막의 써멀열화(Thermal degradation)에 의한 누설전류가 발생하지 않는다. 그리고, 상기에서 기술한 캡핑막 중에서 적어도 하나를 선택적으로 사용할 경우에는 캐패시터 형성과정중 플레이트전극 증착전 상태가 셀영역과 주변영역 간에 캐패시터 높이 만큼의 단차가 발생하는 공정(Process scheme)을 따르는 상황에서도 플레이트전극의 크랙 불량을 방지할 수 있다.
게다가 본 발명에서는 추가적으로 1차 전극인 TiN 박막을 종래의 TiCl4을 전구체로 사용한 CVD-TiN(또는 Pulsed CVD-TiN, 또는 SFD-TiN 등) 대신에 금속유기화합물(Metal Organic) 형태의 전구체를 사용한 MOALD-TiN 방식에 리모트플라즈마 처리를 병행한 방식의 증착법을 채용하므로써 추가적으로 누설전류(leakage current density; LKG) 및 항복전계(Breakdown Voltage; BV), 그리고 셀캐패시턴스(cell capacitance; Cs) 특성을 개선할 수 있다.
도 9 및 도 10은 종래기술과 본 발명의 실시예에 따른 셀캐패시턴스와 누설전류밀도를 비교한 도면이다. 도 9는 유전막이 ZAZ(ZrO2/Al2O3/ZrO2)인 경우이고, 도 10은 유전막이 AZ(Al2O3/ZrO2)인 경우이다.
도 9 및 도 10을 참조하면, 본 발명의 실시예(B)는 종래기술(A)보다 셀캐패시턴스를 더 높게 얻을 수 있을뿐만 아니라, 누설전류밀도가 더 낮음을 알 수 있다.
아래 표 1은 셀캐패시턴스, 누설전류 및 항복전압의 개선효과를 나타내고 있다.
| MOALD-TiN 효과 | 텅스텐 적층 효과 | 시너지 효과 | |
| Cs | 9.7% 증가 | 변화없음 | ~8% 증가(Tox~△0.6Å 감소) |
| LKG(+) | 35% 감소 | 20% 감소 | ~53% 감소(0.108fA →0.050fA/cell) |
| LKG(-) | 51% 감소 | 32% 감소 | ~66% 감소(0.132fA→ 0.045fA/cell) |
| BV | 18% 증가 | 2.2% 감소 | ~14% 증가(2.73V→ 3.13V) |
표1에서 MOALD-TiN 효과는 TiCl4-TiN 대비 개선 효과이고, 텅스텐 적층효과는 TiCl4-TiN+PVD-W+CVD-W+캡핑막(산화막) 대비 개선 효과이며, 시너지효과는 MOALD-TiN+PVD-W+CVD-W+캡핑막(산화막)을 모두 채용한 효과이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
삭제
도 1은 종래기술에 따른 캐패시터를 도시한 도면.
도 2는 종래 플레이트전극 식각 공정단계에서 응력경감(stress release)이 일어나면서 크랙이 발생한 불량을 관찰한 SEM 사진.
도 3은 본 발명의 제1실시예에 따른 반도체장치의 구조를 도시한 도면.
도 4는 본 발명의 제2실시예에 따른 반도체장치의 구조를 도시한 도면.
도 5는 본 발명의 제3실시예에 따른 반도체장치의 구조를 도시한 도면.
도 6은 본 발명의 제4실시예에 따른 반도체장치의 구조를 도시한 도면.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 반도체장치의 제조방법의 일예를 도시한 도면.
도 7c 및 도 7d는 플레이트전극의 등각성을 비교한 사진.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 반도체장치의 다른 제조방법을 도시한 도면.
도 9 및 도 10은 종래기술과 본 발명의 실시예에 따른 셀캐패시턴스와 누설전류밀도를 비교한 도면.
*도면의 주요 부분에 대한 부호의 설명
301 : 전하저장전극 302 : 유전막
303 : 제1플레이트전극 304A : 압축응력막
304B : 인장응력막 305 : 캡핑막
Claims (23)
- 전하저장전극;상기 전하저장전극 상의 유전막;상기 유전막 상에 형성되며 금속유기원자층증착법(Metal Organic Atomic Layer Deposition; MOALD)에 의한 티타늄질화막과 텅스텐막(W)의 순서로 적층된 플레이트전극; 및상기 플레이트전극 상의 캡핑막을 포함하고,상기 텅스텐막은 압축응력을 갖는 제1텅스텐막과 인장응력을 갖는 제2텅스텐막이 적층된 구조인반도체장치.
- 삭제
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제1텅스텐막은 물리기상증착법(PVD)에 의한 텅스텐막이고, 상기 제2텅스텐막은 화학기상증착법(CVD)에 의한 텅스텐막인 반도체장치.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 티타늄질화막은 인장응력을 갖는 반도체장치.
- 삭제
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 캡핑막은 적어도 450℃ 이하의 온도에서 증착된 물질을 포함하는 반도체장치.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제1항, 제3항, 제4항 또는 제6항 중 어느 한 항에 있어서,상기 캡핑막은,금속산화막, 실리콘질화막 또는 폴리실리콘저마늄막 중에서 선택된 어느 하나를 포함하는 반도체장치.
- 전하저장전극과 유전막을 형성하는 단계;상기 유전막 상에 티타늄질화막을 형성하는 단계;상기 티타늄질화막 상에 압축응력을 갖는 제1텅스텐막과 인장응력을 갖는 제2텅스텐막을 적층하는 단계;상기 제2텅스텐막 상에 캡핑막을 형성하는 단계; 및플레이트마스크 및 식각을 통해 상기 캡핑막, 제1,2텅스텐막 및 티타늄질화막을 식각하여 플레이트전극을 형성하는 단계를 포함하는 캐패시터 제조 방법.
- 삭제
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,상기 압축응력을 갖는 제1텅스텐막과 인장응력을 갖는 제2텅스텐막을 적층하는 단계에서,상기 제1텅스텐막은 물리기상증착법(PVD)을 이용하여 증착하고, 상기 제2텅스텐막은 화학기상증착법(CVD)을 이용하여 증착하는캐패시터 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,상기 티타늄질화막은 인장응력(Tensile stress)을 갖는 캐패시터 제조 방법.
- 삭제
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제8항, 제10항 또는 제11항 중 어느 한 항에 있어서,상기 티타늄질화막은 금속유기원자층증착법(MOALD)을 이용하여 증착하는 캐패시터 제조 방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,상기 금속유기원자층증착법(MOALD)은,티타늄유기소스 주입, 퍼지, 질소플라즈마처리 및 퍼지의 순서로 이루어지는 단위사이클을 반복진행하는 캐패시터 제조 방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제14항에 있어서,상기 질소플라즈마처리는 N2를 이용한 리모트플라즈마(Remote plasma) 처리를 포함하는 캐패시터 제조 방법.
- 전하저장전극과 유전막을 형성하는 단계;상기 유전막 상에 티타늄질화막을 형성하는 단계;상기 티타늄질화막 상에 압축응력을 갖는 제1텅스텐막과 인장응력을 갖는 제2텅스텐막을 적층하는 단계;상기 텅스텐막 상에 캡핑막을 형성하는 단계;플레이트마스크 및 식각을 통해 상기 캡핑막, 제1,2텅스텐막 및 티타늄질화막을 식각하여 플레이트전극을 형성하는 단계;상기 플레이트전극을 포함한 전면에 층간절연막을 형성하는 단계; 및상기 층간절연막을 식각하여 상기 플레이트전극을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 삭제
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제16항에 있어서,상기 압축응력을 갖는 제1텅스텐막과 인장응력을 갖는 제2텅스텐막을 적층하는 단계에서,상기 제1텅스텐막은 물리기상증착법(PVD)을 이용하여 증착하고, 상기 제2텅스텐막은 화학기상증착법(CVD)을 이용하여 증착하는반도체장치 제조 방법.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제16항에 있어서,상기 티타늄질화막은 인장응력을 갖는 반도체장치 제조 방법.
- 삭제
- 청구항 21은(는) 설정등록료 납부시 포기되었습니다.제16항, 제18항 또는 제19항 중 어느 한 항에 있어서,상기 티타늄질화막은 금속유기원자층증착법(MOALD)을 이용하여 증착하는 반도체장치 제조 방법.
- 청구항 22은(는) 설정등록료 납부시 포기되었습니다.제21항에 있어서,상기 금속유기원자층증착법(MOALD)은,티타늄유기소스 주입, 퍼지, 질소플라즈마처리 및 퍼지의 순서로 이루어지는 단위사이클을 반복진행하는 반도체장치 제조 방법.
- 청구항 23은(는) 설정등록료 납부시 포기되었습니다.제22항에 있어서,상기 질소플라즈마처리는 N2를 이용한 리모트플라즈마(Remote plasma) 처리를 포함하는 반도체장치 제조 방법.
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| US20050070063A1 (en) * | 2003-09-30 | 2005-03-31 | Ki-Vin Im | High performance MIS capacitor with HfO2 dielectric |
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