TWI415269B - 高介電常數上蓋阻障介電層之能隙工程矽－氧化矽－氮化矽－氧化矽－矽與金屬－氧化矽－氮化矽－氧化矽－矽裝置 - Google Patents

高介電常數上蓋阻障介電層之能隙工程矽－氧化矽－氮化矽－氧化矽－矽與金屬－氧化矽－氮化矽－氧化矽－矽裝置 Download PDF

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Description

高介電常數上蓋阻障介電層之能隙工程矽－氧化矽－氮化矽－氧化矽－矽與金屬－氧化矽－氮化矽－氧化矽－矽裝置
本發明主張2007年8月27日申請之美國臨時專利申請案第60/968,076號及2008年1月4日申請之美國臨時專利申請案第61/019,178號之優先權，且兩者均納入本文作為參考。
本發明係關於快閃記憶體技術，特別係關於適用高速抹除與程式化操作的可微縮電荷捕捉記憶體技術。
快閃記憶體是非揮發積體電路記憶體技術中的一種，傳統快閃記憶體利用浮動閘極記憶胞。當記憶裝置的密度提高，浮動閘極記憶胞會更加接近，相鄰浮動閘極中所儲存電荷之相互影響就會造成問題。就浮動閘極記憶胞技術而言，上述問題限制了增加快閃記憶體密度之空間。另一種型態的快閃記憶體所採用的記憶胞結構，稱為電荷捕捉記憶胞，其係利用介電電荷捕捉層來取代浮動閘極。電荷捕捉記憶胞使用介電電荷捕捉材料，不會像浮動閘極技術一樣產生記憶胞間相互影響之問題，因此被認為可應用於高密度快閃記憶體中。
典型電荷捕捉記憶胞包含FET結構之場效電晶體，其具有源極與汲極，二者由通道所分隔，同時通道中分離出閘極，其係利用包括穿隧介電層、電荷儲存層、與阻障介電層在內的介電材料堆疊而成。參照早先稱做SONOS裝置的傳統設計，其源極、汲極、與通道係形成於矽基材(S)中，穿隧介電層由氧化矽(O)所形成，電荷儲存層由氮化矽(N)所形成，而阻障介電層由氧化矽(O)形成、閘極則採用多晶矽(S)。SONOS 裝置係利用習知的特定偏壓技術，以電子穿隧之方式進行程式化，同時利用電洞穿隧或者電子脫離捕捉之方式進行抹除。為使抹除操作的速度可供實際應用，穿隧介電層必須相當薄(小於30埃)。然而，若採用此種厚度，記憶胞的耐久度與電荷維持特性均遠低於傳統浮動閘極技術。同時，若採用相對較厚的穿隧介電層，抹除所需的(大)電場則會使電子從閘極經由阻障介電層注入電荷儲存層中。由於電子注入會造成抹除飽和，此時電荷捕捉裝置中的電荷階層會收斂至一平衡階層上。參見美國專利第7,075,828號，名稱為”Operation Scheme with Charge Balancing Erase for Charge Trapping Non－Volatile Memory”，發明人為Lue等人。然而，若抹除飽和程度過高，則完全無法抹除記憶胞，或者會使得程式化狀態和抹除狀態間的邊界門檻過低而無法應用於許多領域。
從一方面來看，技術研發亦朝著增進阻障介電層強度的方向邁進，以在抹除所需的高電場狀態下，減少電子由閘極穿隧。參見美國專利第6,912,163號“Memory Device Having High Work Function Gate and Method of Erasing Same”，發明人為Zheng等人，2005年6月28日公告；美國專利第7,164,603號“Operation Scheme with High Work Function Gate and Charge Balancing for Charge Trapping Non－Volatile Memory”，發明人為Shih等人；同時參見Shin等人發表於IEDM 2003(MANOS)的論文“A Highly Reliable SONOS－type NAND Flash Memory Cell with Al2 O3 or Top Oxide”；以及Shin等人在IEEE 2005所發表的論文“A Novel NAND－type MONOS Memory using 63nm Process Technology for a Multi－Gigabit Flash EEPROMs”.上述參考文件中，Shin等人所發表的第二篇論文揭露一種SONOS型記憶胞，其閘極係以氮化鉭製作，而 阻障介電層則是以氧化鋁製作(稱為TANOS裝置)；此種結構可將穿隧介電層維持在相對較厚的約4nm。氮化鉭具有相對較高的功函數，其可阻止電子穿隧通過閘極，同時，相對於穿隧介電層的電場而言，氧化鋁的高介電常數可將阻障介電層的電場降至相對較低的強度。Shin等人在記憶胞的崩潰電壓、氧化鋁層的厚度、以及穿隧介電層的厚度之間，提供了一種互易調整的方法。TANOS裝置中4nm厚的二氧化矽穿隧介電層，需要較高的抹除電壓來提升抹除速率。欲增加抹除速率，則必須提高電壓、或者減低穿隧介電層的厚度。為了抹除所提高之電壓，會受到崩潰電壓之侷限；降低穿隧介電層的厚度，則如上述，會面臨電荷維持能力的問題。
另一方面，亦有人研究如何在較低電場的抹除操作中，增進穿隧介電層的效能。美國專利申請案公開號第US 2006/0198189A1號“Non－Volatile Memory Cells,Memory Arrays Including the Same and Method of Operation Cells and Arrays”，2006年9月7日公開(稱為”BE－SONOS裝置”)，發明人為Lue等人；Lue等人發表於IEEE 2005年12月的“BE－SONOS：A Band gap Engineered SONOS with Excellent Performance and Reliability”；Wang等人發表於IEEE 2007年5月的論文“Reliability and Processing Effects of the Bandgap Engineered SONOS(BE－SONOS)Flash Memory”；以及美國專利申請案公開號第US 2006/0261401 A1號“Novel Low Power Non－Volatile Memory and Gate Stack”，2006年11月23號公開，發明人為Bhattacharyya。
BE－SONOS技術已被證實可提供絕佳效能，並克服先前技術中SONOS型記憶體在抹除速率、耐久度、電荷維持能力等 遭遇到的問題。然而，抹除飽和問題仍然限制裝置的操作參數。此外，當裝置尺寸縮小，抹除飽和的問題會更加嚴重。
先前技術著重於像氧化鋁等介電常數大於7的高介電常數介電層的優點。較高之介電常數可增進程式化及抹除速度、增進記憶胞之臨界電壓的操作區間、藉由降低等效氧化物厚度EOT來降低程式化和抹除的操作電壓，因而增進記憶胞之效能。然而，製作像氧化鋁等高介電常數材料時，難以維持高品質。此外，阻障介電層中材料的改變，也會影響電荷捕捉層的電荷捕捉效率。舉例來說，一般認為氮化矽/氧化矽介面可提供「深度」電荷捕捉態，並使電荷不易流失。可參考1999年2月12日公開之日本專利申請案公開號第11－040682號，發明人為Fujiwara等人。因此，若於阻障介電層中使用高介電常數材料，代表電子脫離捕捉電流將比使用低介電常數且高品質之二氧化矽時來的大。換句話說，於阻障介電層中使用高介電常數材料將使得電荷維持能力比於阻障介電層中使用低介電常數且高品質之二氧化矽時來的差。然而，無庸置疑地，由於低介電常數材料具有較高的電場大小，在阻障中使用二氧化矽會導致高臨界抹除飽和的問題。
Noguchi等人在2005年1月13日公開的美國專利申請案公開號第US 2005/0006696號中曾針對高臨界電壓抹除飽和的問題有所研究，其提出了一種包括第二電荷捕捉層的多層阻障介電結構。根據Noguchi等人之說法，若將部份電子捕捉於第二電荷捕捉層中，穿越阻障介電結構的電場大小將得以變小，進而在抹除操作時減少第一電荷捕捉層的電子注入現象。藉此，Noguchi等人認為可達成較低之抹除飽和。
發明人另一件申請中的相關美國專利申請案為”CHARGE TRAPPING MEMORY CELL WITH HIGH SPEED ERASE”，申請號為11/845,276，申請日為2007年8月27日。其中記載著一種記憶胞，其阻障層包括與BE－SONOS穿隧層結合之高介電常數材料，如氧化鋁。高介電常數之阻障介電層可減少電場之大小，並因此在電洞由通道注入的抹除操作過程中減少電子注入。然而，由於高介電常數材料常具有缺陷，使其通常需要較大的厚度來防止電荷流失或其他可靠性的問題。發明人另一件申請中的相關美國專利申請案，其名稱為”BLOCKING DIELECTRIC ENGINEERED CHARGE TRAPPING MEMORY CELL WITH HIGH SPEED ERASE”，申請號為11/845,321，申請日為2007年8月27日，其中描述了金屬摻雜之二氧化矽的應用，其利用了經摻雜之高品質二氧化矽薄膜來增加該層的介電常數。
一般來說，在施加抹除偏壓時，由閘極注入的電子會中和由通道穿隧進入的電洞，進而造成抹除飽和，而此問題係起因於穿隧層內的相對高電場。而穿隧層內的相對高電場需要阻障層內也同樣具有高電場，因此，增加阻障層的介電常數常會藉由降低阻障層內的電場大小來改善操作過程。然而，由於高介電常數之阻障層的厚度需要比標準二氧化矽層的厚度來的大，因此穿隧層的電場大小會變的較小。據此，先前技藝的技術所產生的優點會因為阻障介電層需要較大的厚度而受限。
在Lee等人提出的美國專利申請案公開號第US 2003/0047755號中，其第5~7圖中描述了在使用多層阻障介電層的同時減少阻障層的等效氧化物厚度。其中也提到高介電常數之阻障氧化物的目的在於在給定的厚度之前提下，減少介於通道與閘極間的堆疊之等效氧化物厚度，並減少閘極注入的現 象(參見第0034~0042欄之説明)。根據該件美國專利申請案，為了減少等效氧化物厚度，多層阻障介電層需使用厚度大於緩衝層之高介電常數層。然而，較薄的緩衝氧化物層卻無法在不增加阻障介電層整體厚度的前提下提供電荷維持特性與可靠性實質上的增益。此外，近來的研究也發現使用高介電常數介電層的記憶胞通常具有較差的資料維持能力，此可參見Chang等人發表於2008年5月18~22日所舉辦之Non－Volatile Semiconductor Memory Workshop,2008及2008 International Conference on Memory Technology and Design(NVSMW/ICMTD)之論文”Reliability Characteristics of TANOS(TaN/AlO/SiN/Oxide/Si)NAND Flash Memory with Rounded Comer(RC)Structure”，頁117~118，第7圖。
因此，有必要提出一種新穎之記憶體技術，其可製造高品質記憶體，並克服先前技術中存在的資料維持特性不佳與低可靠性問題，同時也可應用於極小的記憶裝置中。
本發明之一實施例係關於一種具有經處理之阻障介電層的電荷捕捉記憶胞，其具有介於閘極與通道間之介電堆疊，該介電堆疊包括一電荷捕捉元件，電荷捕捉元件與閘極係經由阻障介電層隔開，該阻障介電層包括與電荷捕捉元件接觸之第一層以及與閘極及通道之一者接觸之第二層，第一層可以是高品質之二氧化矽，第二層之介電常數係大於第一層之介電常數，且第二層較佳係包括高介電常數之材料，更佳係包括介電常數大於7之材料。於本發明之一實施例中，第二層具有一大於第一層之介電常數1之介電常數，且第二層之厚度係小於該 第一層之厚度乘以/1。此種厚度關係可應用一相對較厚的第一層作為緩衝層，進而增進整體的可靠性，包括裝置的電荷維持特性、耐久度及干擾特性，同時抑制閘極注入以降低抹除飽和程度。
如後所述，在閘極介面處之電子阻障高度與介電常數均較高，故可抑制電子由閘極注入。同時，與電荷捕捉元件接觸之層可作為緩衝，以遮蔽另一層中的缺陷並進而增進電荷維持之特性。
於本發明之一實施例中，能隙工程之穿隧層係介於通道與電荷捕捉元件之間，其可配合多層阻障電質以提供電洞穿隧之高速抹除操作。
據此，本發明一實施例揭露了一種記憶胞，其具有多層阻障介電結構與能隙工程之穿隧層，該記憶胞可提供快速程式化與快速抹除操作，其沒有抹除飽和之問題，並具有絕佳之可靠性與資料維持特性。此外，本發明一實施例亦提供一種記憶胞之製造方法，其包括形成與能隙工程之穿隧層結合之多層阻障介電層。
儘管前述實施例中，阻障介電層係位於電荷捕捉元件與閘極之間，而穿隧層係介於通道與電荷捕捉元件之間，記憶胞之結構亦可以是上述結構的反轉，以使阻障介電層與通道接觸，而穿隧層與閘極接觸。
本發明一實施例所採用之技術乃與能隙工程之穿隧介電層於記憶體中結合，其包括具有可忽略之電荷捕捉效能與能帶補償特性之多種材料的組合。能帶補償特性包括位於半導體本體介面處之薄區域內相對較大之電洞穿隧阻障高度以及價帶 能階之增加，藉此，第一位置的電洞穿隧阻障高度係相對低，舉例來說，若由通道表面算起，係低於2奈米。能帶補償特性也包括價帶能量之減少，其係藉由在第二位置提供具有相對較大(由通道表面算起大於2奈米)之電洞穿隧阻障高度之薄層而達成，以將電洞穿隧阻障高度較低之材料與電荷捕捉層分隔開來。
介於高介電常數之上介電層(如三氧化二鋁)與氮化物捕捉層之間的氧化物緩衝層可提供可靠性效能較佳之記憶胞。另一方面，高介電常數之上介電層可在抹除操作中降低電場並抑制閘極注入。由於閘極注入係取決於閘極之介面與三氧化二鋁，插入氧化物緩衝層並不會改變抹除機制。事實上，氧化物緩衝層可大大增進資料維持特性與讀取干擾之可靠性。同時，氧化物緩衝層也可大大增加MA BE－SONOS裝置的可靠性效能。
一般多認為高介電常數之上介電層對於電荷捕捉裝置而言是不可或缺的，此觀點(參考C.H.Lee等人2003年發表於IEDM Tech. Dig .第26.5.1~26.5.4頁之論文)本來是參考浮動閘極裝置，其閘極耦合率(GCR)可藉由使用高介電常數之多晶矽間介電層來增加。然而，電荷捕捉裝置乃設計成平面結構，且其不像浮動閘極記憶胞一樣仰賴於同一種閘極耦合率之工程處理。實際上，對於具有平面結構之電荷捕捉裝置來說，下穿隧氧化物之電場係僅由|VG －VT |/EOT而得(其中EOT為等效氧化物厚度)，且其不受上介電層之影響。另一方面，近來的MANOS結構係使用相對厚的三氧化二鋁來作為阻障層(以避免電子流失)，且具有較大(約15奈米)的EOT(可參考Y.Shin等人2005年發表於IEDM Tech.Dig. 第327~330頁之論文)。根據該理論，較大的EOT對於程式化/抹除速度並無幫助。
一般認為，高介電常數之上介電層的作用在於抹除時抑制閘極注入(參見S.C.Lai等人2007年發表於VLSI－TSA 之論文，第14~15頁；S.C.Lai等人2007年發表於IEEE NVSMW 之論文，第88~89頁)。在抹除操作中，具有高介電常數之上介電層具有較低的電場。若金屬閘極與上介電層(阻障高度)間的傳導帶補償夠高的話，抹除過程中的閘極注入將可被有效地抑制。一般認為MANOS真正的抹除機制是來自電子脫離捕捉(正如具有厚穿隧氧化物的MONOS)(參見S.C.Lai等人2007年發表於VLSI－TSA 之論文，第14~15頁)。利用三氧化二鋁來抑制閘極注入可使相對大的電場(大於16百萬伏特/公分)增加電子脫離捕捉。然而，如此大的電場會對裝置產生不良影響，且引發介電層崩潰(可參考Y.Shin等人2005年發表於IEDM Tech.Dig 第327~330頁之論文)。
發明人於另一件申請中的美國專利申請案(11/845,276)中，提出了一種記憶胞，其包括金屬閘極、氧化鋁阻障層以及能隙工程穿隧層MA BE－SONOS(參見S.C.Lai等人2007年發表於IEEE NVSMW 之論文，第88~89頁)。此種記憶胞可提供高速抹除，且沒有抹除飽和的問題。能隙工程之ONO阻障係用來提供有效率之電洞穿隧抹除。然而，我們發現使用三氧化二鋁之上介電層會嚴重影響資料的維持。一般相信三氧化二鋁可能是電子流失的主因。為了解決此問題，我們在三氧化二鋁與氮化物之間插入了一層氧化物緩衝層。因此，此結構實質上係為具有三氧化二鋁上蓋層之BE－SONOS(參見H.T.Lue等人於2005年發表在IEDM Tech.Dig.之論文，第22.3.1~22.3.4頁)。由於閘極注入主要係取決於閘極與三氧化二鋁之介面，氧化物緩衝層的插入並不會改變抹除機制。另一方面，可靠性效能也會大大增加。此外，相對薄的氧化鋁層之厚度便足以抑 制閘極注入，故氧化物緩衝層之厚度可大於氧化鋁層厚度的一半以上。對於其他高介電常數材料，緩衝層之厚度係如前述，且第二層之介電常數為，其高於第一層之介電常數為1，且第二層之厚度係小於第一層之厚度乘以/1。
本發明一實施例乃結合了以下三種技術：降低多層阻障介電層之電場、維持閘極或通道介面之高傳導帶補償、維持電荷捕捉元件與多層阻障介電層間之介面的高品質(相對不具瑕疵)。藉此，不僅可運用高介電常數材料之優點，還可維持較薄的阻障介電堆疊。用以降低高速抹除操作所需電場同時又不造成飽和的技術乃與多層阻障介電層結合，以提供較先前技術更大的記憶體操作區間。同時，記憶胞的電荷維持與耐久特性也都相當良好。較薄的阻障介電堆疊於一定電壓下可在穿隧層產生較大的電場，且在不損及記憶胞的電荷維持與耐久特性的情形下提供更快速的抹除。
電路乃耦接至記憶胞陣列，以施加偏壓至選定之記憶胞以進行讀取、程式化及抹除操作，包括可於20伏特以下穿越閘極與半導體本體(包括通道與源極/汲極接面)之操作電壓下，在10毫秒內降低2伏特之記憶胞臨界值之高速抹除操作。
本發明一實施例所描述的記憶胞結構具有良好之可靠性，包括良好的資料維持性及抗讀取干擾特性。由於閘極注入可被高介電常數之上蓋層抑制，故此記憶胞結構具有較低之抹除飽和階層及較大之記憶體操作區間。
據此，此裝置係適於45奈米節點以下之反及閘快閃記憶體應用。
本發明各實施例之詳細說明請一併參考第1至34圖。
第1圖為具有多層阻障介電層與能隙工程之介電穿隧層之電荷捕捉記憶胞的簡化示意圖。記憶胞包括通道10以及鄰近半導體本體內之通道10之源極11與汲極12，閘極18係位於一多層堆疊上，該多層堆疊包括多層介電材料的阻障介電層、電荷捕捉介電層與穿隧層，其係作為電荷儲存結構。
於本實施例中，閘極18包括p＋多晶矽，但也可以使用N＋多晶矽。其它實施例中，閘極18可使用金屬、金屬化合物或前二者之組合，像是鉑、氮化鉭、金屬矽化物、鋁或其他金屬或金屬化合物閘極材料(如鈦、氮化鈦、鉭、釕、銥、二氧化釕、二氧化銥、鎢、氮化鎢及其他物材料)。於某些實施例中，較佳係使用功函數大於4電子伏特之材料，更佳係使用功函數大於4.5電子伏特之材料。各種可應用在閘極端之高功函數材料可參見美國專利第6,912,163號，該些材料通常係使用濺鍍或物理氣相沉積技術來沉積，且可利用活性離子蝕刻來進行圖案化。
在第1圖所示之實施例中，介電穿隧層包括多種材料之組合，包括第一二氧化矽層13(稱為電洞穿隧層)，其位於通道10之表面10a上，且其可利用如現場蒸汽產生(in－situ steam generation，ISSG)之方法形成，並選擇性地利用沉積後一氧化氮退火或於沉積過程中加入一氧化氮之方式來進行氮化。第一二氧化矽層13的厚度係小於20埃，較佳係為15埃或更小。於代表性實施例中，第一二氧化矽層13的厚度為10埃或12埃。
氮化矽層14(稱為能帶補償層)係位於第一二氧化矽層13之上，且其係利用像是低壓化學氣相沉積LPCVD之技術，於680℃下使用二氯矽烷(dichlorosilane，DCS)與氨之前驅物來形成。於其他製程中，能帶補償層包括氮氧化矽，其係利用類似之製程及一氧化二氮前驅物來形成。氮化矽層14之厚度係小於30埃，且較佳為25埃或更小。
第二二氧化矽層15(稱為隔離層)係位於氮化矽層14上，且其係利用像是LPCVD高溫氧化物HTO沉積之方式形成。第二二氧化矽層15係小於30埃，且較佳為25埃或更小。第一處之價帶能階係可使電場足以誘發電洞穿隧通過該第一處與半導體本體介面間的薄區域，且其亦足以提升第一處後之價帶能階，以有效消除第一處後的經處理之穿隧介電層內的電洞穿隧現象。此種結構除了可達成電場輔助之高速電洞穿隧外，其亦可在電場不存在或為了其他操作目的(像是從記憶胞讀取資料或程式化鄰近之記憶胞)而僅誘發小電場之情形下，有效的預防電荷流失通過經處理之穿隧介電層。
於一代表性之裝置中，經處理之穿隧介電層係由超薄氧化矽層O1(例如小於等於18埃)、超薄氮化矽層N1(例如小於等於30埃)以及超薄氧化矽層O2(例如小於等於35埃)所組成，且其可在和半導體本體之介面起算的一個15埃或更小之補償下，增加約2.6電子伏特的價帶能階。藉由一低價帶能階區域(高電洞穿隧阻障)與高傳導帶能階，O2層可將N1層與電荷捕捉層分開一第二補償(例如從介面起算約30埃至45埃)。由於第二處距離介面較遠，足以誘發電洞穿隧之電場可提高第二處後的價帶能階，以使其有效地消除電洞穿隧阻障。因此，O2層並不會嚴重干擾電場輔助之電洞穿隧，同時又可增進經處理 之穿隧介電層在低電場時阻絕電荷流失的能力。
本發明一實施例之記憶胞包括有閘極，且閘極包括多晶矽(如n＋多晶矽)或金屬(如鋁)。於其他實施例中，閘極包括功函數大於n＋多晶矽之功函數的高功函數材料，舉例來說，其可包括p＋多晶矽、鉑、氮化鉭及其他按照功函數、導電性與製造容易性選擇之材料。
關於介電穿隧層結構的詳細說明請同時配合參考第2、3圖。
於本實施例中，電荷捕捉層16包括厚度大於50埃的氮化矽，舉例來說，厚度約70埃的氮化矽，且其係利用如LPCVD方式形成。本發明也可使用其他電荷捕捉材料與結構，包括像是氮氧化矽(Six Oy Nz )、高含矽量之氮化物、高含矽量之氧化物，包括內嵌奈米粒子的捕捉層等等。2006年11月23號公開，名稱為“Novel Low Power Non－Volatile Memory and Gate Stack”，發明人為Bhattacharyya的前述美國專利申請案公開號第US 2006/0261401 A1號揭露了多種可使用的電荷捕捉材料。
本實施例之阻障介電層包括一堆疊，其包括緩衝層17A與高介電常數之上蓋層17B。此處的高介電常數是指高介電常數大於7，像是以下這些材料均具有此特性：三氧化二鋁、二氧化鉿、二氧化鋯、三氧化二鑭、氧矽化鋁、氧矽化鉿、氧矽化鋯等等。
二氧化矽之緩衝層可藉由濕式氧化爐氧化步驟來將氮化物進行濕式轉換而形成，其他實施例則可使用高溫氧化物(HTO)或LPCVD二氧化矽來形成。欲形成氧化鋁上蓋介電層，可先進行原子氣相沉積，之後並配合在約900℃下進行60 秒快速熱退火以強化形成之薄膜。
藉由採用前述製程，得以形成缺陷極少的氧化矽層以及由高介電常數和高傳導帶補償材料(如氧化鋁)之上蓋層，二者一同提供具有良好電荷維持特性與低抹除飽和電壓的阻障介電層。因此，不但可降低EOT，還可降低操作電壓。
於代表性實施例中，第一層13可以是13埃的二氧化矽；能帶補償層14可以是20埃的氮化矽；隔離層15可以是25埃的二氧化矽；電荷捕捉層16可以是70埃的氮化矽；阻障介電層可以是介於5埃與90埃之間的氧化矽，包括介於5與90埃氧化鋁之上蓋層。閘極材料可以是p＋多晶矽(功函數約5.1電子伏特)。欲提升電荷維持特性，氧化矽層的厚度可以大於30埃。
此外，對於氧化矽(介電常數為3.9)與氧化鋁(介電常數約為8)之結合，阻障介電層中上層17B的厚度與下層17A的厚度比值可以小於2。一般來說，上層17B與下層17A的厚度比值可以小於兩者之間介電常數的比值。因此，本實施例之阻障介電層包括一與電荷捕捉介電層接觸之第一層17A以及一和通道表面及閘極之另一者接觸之第二層17B，其中第一層17A具有一介電常數1，第二層具有一大於1之介電常數，且第二層之厚度係小於該第一層之厚度乘以/1。若氧化鋁作為上蓋層，欲達成抹除飽和VFB 小於－2伏特，介電常數約為8，而阻障高度或傳導帶補償係大於3電子伏特。由於三氧化二鋁之阻障高度通常與二氧化矽約略相等，具有N＋多晶矽閘極之氧化鋁的電子阻障高度或傳導帶補償為約3.1電子伏特。
於本發明記憶胞之實施例中，為能在電壓小於20伏特下達成合理的操作速度(程式化與抹除)，介於閘極與通道間之多 層介電堆疊(舉例來說，高介電常數－O－N－O－N－O 以及高介電常數－O－N－O)的總等效氧化物厚度EOT應小於160埃。能隙工程(BE)ONO穿隧阻障或單層二氧化矽穿隧氧化物之EOT通常介於約40至55埃之間，且較佳係介於45至50埃之間，而氮化物電荷捕捉層的EOT通常介於約25至40埃之間，且較佳係介於30至35埃之間。因此，就本發明一實施例來說，多層阻障介電層(如二氧化矽緩衝層及三氧化二鋁)的EOT係小於95埃，且較佳介於約75到85埃之間。
第2圖為低電場下介電穿隧結構之傳導帶與價帶之能階示意圖，其中該介電穿隧結構包括第1圖所示之層13~15的堆疊。圖中可看出一「U形」傳導帶與一「反U形」價帶。由圖右側開始，半導體本體之能隙乃於區域30，電洞穿隧層之價帶與傳導帶乃於區域31，補償層之能隙乃於區域32，隔離層之價帶與傳導帶乃於區域33，而電荷捕捉層之價帶與傳導帶乃於區域34。由於區域31、32、33內穿隧介電層的傳導帶相較於能陷之能階而言較高，故捕捉於電荷捕捉區34之電子(以一個圓圈內包著負號來表示)並無法穿隧至通道內的傳導帶。電子穿隧的機率與穿隧介電層內「U形」傳導帶下的區域相關聯，也與具有能陷之能階之一條至通道的水平線上的區域相關聯。因此，在低電場的條件下，電子穿隧現象不太可能發生。相同地，區域30內通道的價帶中的電洞則受到區域31、32、33全部厚度以及通道介面處高電洞穿隧阻障高度的阻擋，以致其無法穿隧至電荷捕捉層(區域34)。電洞穿隧的機率與穿隧介電層內「反U形」價帶上的區域相關聯，也與具有通道之能階的一條至電荷捕捉層之水平線下的區域相關聯。因此，在低電場的條件下，電洞穿隧現象不太可能發生。於電洞穿隧層包括二氧化矽之代表性實施例中，約4.5電子伏特之電洞穿 隧阻障高度可防止電洞穿隧。氮化矽內的價帶(1.9電子伏特)仍低於通道內的價帶，因此，穿隧介電結構之區域31、32、33內的價帶仍遠低於通道區域30內的價帶。據此，本發明一實施例所描述之穿隧層具有能帶補償特徵，包括位於半導體本體介面處之薄區域(區域31)內相對較大之電洞穿隧阻障高度，以及距通道表面不到2奈米處的第一位置的價帶能階之增加37。此外，藉由提供具有相對高穿隧阻障高度材料之薄層(區域33)，能帶補償特徵也包括與通道分開的第二位置的價帶能階之減少38，形成反U形的價帶形狀。相類似地，藉由選擇相同的材料，傳導帶係具有一U形的形狀。
第3圖顯示為了誘發電洞穿隧(於第3圖中，O1層的厚度約為15埃)，於穿隧區域31中施加約－12百萬伏特/公分之電場下介電穿隧結構之能帶圖。於電場中，價帶由通道表面處向上傾斜。因此，在離通道表面一補償距離處，穿隧介電結構內之價帶於價帶能階中明顯的增加，同時在圖中可見其增加到高過通道區域之價帶內的能帶能量。因此，當介於通道區域內之價帶能階與穿隧堆疊內傾斜之反U形價帶上的價帶能階之間的面積減少時，電洞穿隧的機率將大幅增加。於高電場下，能帶補償可有效地由穿隧介電層處消除區域32內之補償層與區域33內之隔離層的阻障效應。因此，在相對小電場(例如E小於14百萬伏特/公分)下，能隙工程之穿隧介電層可以產生較大的電洞穿隧電流。
隔離層(區域33)將補償層32與電荷捕捉層(區域34)隔離開，對於電子與電洞在低電場下，此可增加有效阻障能力，並增進電荷維持。
於本實施例中，補償層32的厚度必須夠薄，以致其具有 可忽略之電荷捕捉效能。此外，補償層為介電層而不具導電性。因此，對於使用氮化矽的實施例，補償層的厚度較佳係小於30埃，而更佳係為25埃或更小。
對於採用二氧化矽的實施例來說，電洞穿隧區域31之厚度應小於20埃，且較佳係小於15埃。舉例來說，於一較佳實施例中，電洞穿隧區域31為13埃或10埃的二氧化矽，且其係經過如前所述之氮化處理，以得到超薄氮氧化矽。
與本發明之一實施例中，穿隧介電層可使用氧化矽、氮氧化矽及氮化矽之組合材料，且其中各層之間並無明顯的過渡狀態，只要該種組合材料可提供前述的反U形價帶。而在離有效電洞穿隧所需之通道表面該補償距離處，穿隧介電層之價帶能階具有變化。此外，其他材料的組合也可應用於能帶補償技術中。
對於SONOS型記憶體的介電穿隧層來說，其重點在於提高「電洞穿隧」的效能而非電子穿隧，且目前此問題也已有了解決方案。舉例來說，對於利用厚度夠薄之二氧化矽來提供較大的電洞穿隧的穿隧介電層而言，其厚度將會因為太薄而無法有效阻障電子穿隧引起的電荷流失。而藉由適當的處理則可增進電子穿隧的效能。據此，利用能隙工程將可提升利用電子穿隧而進行的程式化以及利用電洞穿隧而進行的抹除操作。
於其他實施例中，多層穿隧堆疊可以傳統MONOS裝置中使用的單層穿隧氧化物來替換，也可利用其他穿隧層結構替換。目前已知儘管傳統之MONOS(穿隧氧化物大於3奈米)具有良好的資料維持特性，由於其二氧化矽阻障介電層並無法有效抑制閘極注入，故傳統MONOS裝置的抹除飽和程度對於反及閘應用來說太高。
如前述之MANOS/TANOS，其結構採用三氧化二鋁(介電常數約為8)來替換上氧化物(介電常數為3.9)。由於抹除飽和可被有效抑制，MANOS之抹除飽和程度比MONOS來的低，且其記憶體操作區間比MONOS來的大。然而，使用單一高介電常數的阻障介電層會造成其他的可靠性問題，此乃由於高介電常數的介電層通常比傳統的二氧化矽阻障介電層更容易流失電荷。據此，使用單一高介電常數的阻障介電層並無法提供足夠的電荷維持可靠性。
如本文所述，額外的高介電常數上蓋層乃覆蓋在MONOS的上氧化物上。由於緩衝層具有低流失電流且可於捕捉層(氮化矽)與緩衝層(二氧化矽)間的介面處形成深層能陷，故此種新穎之結構具有良好的電荷維持與讀取干擾特性。此外，由於其具有高介電常數，高介電常數上蓋層也可抑制閘極注入。據此，此種新穎之結構可提供低抹除程度與大記憶體操作區間，而這對反及閘快閃記憶體相當有利。
第4圖為類似第1圖之電荷捕捉記憶胞之閘極堆疊示意圖，其顯示抹除過程中的電場狀態。閘極堆疊包括電洞穿隧層43、能帶補償層44與隔離層45，三者共同作為裝置的穿隧介電層。電荷捕捉層46位於穿隧介電層上，由多層結構所組成的阻障介電層則將電荷捕捉層46與閘極48分開，且該多層結構包括緩衝層47A與上蓋層47B。於抹除過程中，藉著施加在記憶胞之閘極與通道處的偏壓VG 與VW 以誘發電場，形成穿越穿隧介電層43、44、45之電場ETUN 50與穿越阻障層內上蓋層47B之電場EB 51。電場ETUN 50之大小係足以誘發電洞穿隧電流52進入捕捉層46。由於高介電常數，穿越阻障介電層內上蓋層47B之電場EB 51的大小乃相對於穿越穿隧介電層內二 氧化矽之電場減少約3.9/，其中3.9為二氧化矽之介電常數，而為上蓋層47B之介電常數。因此，由於閘極48足夠的電子親和性、相對低的電場EB 51與阻障介電層47A/47B的厚度，電子穿隧電流53將可被有效阻絕，以提供不具有抹除飽和效應之大記憶體操作區間。本發明一實施例揭露之記憶裝置於穿越閘極與半導體本體的偏壓夠小之情形下即可操作，如抹除過程中穿隧介電層內一最大電場為14百萬伏特/公分或更小，且配合阻障介電層的相對小電場。
第5A至5D圖為阻障介電層之傳導帶圖，其中第5A圖所示者為單一的二氧化矽層；第5B圖所示者為單一的氧化鋁層；第5C圖所示者為堆疊之二氧化矽/氧化鋁層之第一實施例；第5D圖所示者為堆疊之二氧化矽/氧化鋁層之第二實施例，其中該氧化鋁層之厚度大於第一實施例，技術領域中具有通常知識者可由此些圖式中了解由閘極之電子注入的穿隧機率。材料內電場之大小乃反映在傳導帶的斜率上，因此，對應至第5C與5D圖標示O3之二氧化矽緩衝層之區域的斜率大於對應至氧化鋁上蓋層之區域的斜率。閘極介面處的傳導帶補償係反映在傳導帶內梯級的高度上。就第5A圖中的能隙工程SONOS裝置而言，儘管二氧化矽阻障介電層的傳導帶補償相對稍大，但二氧化矽阻障介電層中的電場強度也較大，而使其穿隧機率仍相對高。如第5B圖中具有氧化鋁阻障介電層之實施例，由於相對高介電常數(如大於7)造成的傳導帶斜率較小，以及維持相對高(如大於3電子伏特)的傳導帶補償，其穿隧機率相對低。由第5C與第5D圖可知，具有二氧化矽緩衝層與氧化鋁上層之多層堆疊其閘極注入之穿隧機率大致相同，只要氧化鋁上層的厚度大於一最小值。據此，第5C圖中厚度較小之氧化鋁層的實施例與第5D圖中厚度較大之氧化鋁 層的實施例具有大致相同的穿隧機率。
前述的記憶胞可應用於反及閘型陣列中，如第6圖所示。其中陣列包括複數條位元線BL－1、BL－2、BL－3、BL－4...與複數條字元線WL－1、WL－2...WL－N－1、WL－N。在耦接對應之位元線的區塊選擇電晶體與耦接源極線的源極選擇電晶體之間，一群N個記憶胞乃彼此串聯。區塊選擇字元線BST乃耦接至一列區塊選擇電晶體，源極選擇字元線SST乃耦接至一列源極線連接電晶體。因此，舉例來說，對於圖中一代表性之位元線BL－2，區塊選擇電晶體60係將一組記憶胞61－1至61－N連接至位元線BL－2，以回應區塊選擇字元線BST之訊號。記憶胞群中的最後一個記憶胞61－N乃連接至源極選擇電晶體62，而該源極選擇電晶體62乃將該記憶胞群耦接至源極線SL，以回應源極選擇字元線SST之訊號。
於其他實施例中，記憶胞可應用於快閃記憶體裝置－中常見的及閘型、反或閘型與虛擬接地型陣列中。
於反及閘型陣列中，程式化可利用增量步進脈衝程式化ISPP或如富勒－諾丁漢FN穿隧之其他方法來達成。ISPP係涉及步進程式化電壓的使用，其係始於如約＋17伏特之閘極偏壓，且於每個程式化階段均增加電壓約0.2伏特。每一脈衝可具有固定脈衝寬如約10微秒。應注意的是，每一接續脈衝之脈衝寬與電壓增量可以視需要而改變。此種類型之記憶胞具有相對線性的程式化特性，此外，與先前技術相比較，其記憶體操作區間相對較大，故其特別適合於利用多階程式化技術來在每個記憶胞中儲存多個位元。於其他實施例中，乃使用所謂的電壓脈衝自我升壓技術來進行程式化。此外，本發明一實施例也可依照各種陣列特性之相容性來使用其他偏壓配置。
本發明之實施例也可使用其他的程式化偏壓技術，對於反或閘陣列來說，除了其他已知的方法外，也可使用不同的偏壓配置來誘發熱電子穿隧或FN穿隧。
第7、8圖為本發明一實施例之記憶胞應於反及閘陣列之簡化剖面圖，其分別以穿越字元線與沿著字元線之方式進行剖面。於第7圖中，半導體本體70包括通道區域74、75與接觸通道區域之源極/汲極端71、72、73。源極與汲極端間的通道長度較佳係小於50奈米，且在較佳實施例中為30奈米或更小。組合材料之介電穿隧層76、電荷捕捉層77、多層阻障介電層78A/78B與字元線層79乃排列於分別位在通道區域74、75上的堆疊80、81中。
第8圖為第7圖之記憶胞應於反及閘陣列之簡化剖面圖，且其係以沿著字元線之方式進行剖面，其包括與第7圖相同的堆疊，且以相同的標號來代表。串聯記憶胞之行乃以淺溝渠隔離STI結構82、83、84隔開。於圖中，通道74與相鄰之通道74A的表面為平面，而本發明實施例也可使用凹陷(凹面)之通道表面或延伸(凸面)之通道表面，端視產品之類型與使用的製造技術而定。穿隧介電層76與堆疊之其他部分，包括層77、78A/78B、79乃以共形之型式覆蓋於通道表面上，不論表面是平面、凹面或凸面。而介於STI結構(如82、83)間的通道寬度較佳係小於50奈米，且更佳係小到STI技術可容忍之尺寸。
第9圖係可應用本發明具有金屬或多晶矽閘極、多層高介電常數上蓋阻障介電層與能隙工程穿隧介電層之阻障介電層經處理之BE－SONOS記憶胞之積體電路之簡化方塊圖。積體電路810包括一在半導體基材上採用阻障介電層經處理之 BE－SONOS記憶胞之記憶體陣列812。字元線(或列)與區塊選擇解碼器814係耦接至複數條字元線與區塊選擇線816，其間並形成電性連接，且字元線(或列)與區塊選擇解碼器814係沿著記憶體陣列812之列排列。位元線(行)解碼器與驅動器818係耦接並電性連接至複數條沿著記憶體陣列812之行排列之位元線820，以由記憶體陣列812中之記憶胞讀取資料，或將資料寫入其中。位址係透過匯流排822提供至字元線解碼器與驅動器814及位元線解碼器818。方塊824中的感應放大器與資料輸入結構，包括讀取、程式化與抹除模式之電流源，係透過匯流排826耦接至位元線解碼器818。資料係由積體電路810上的輸入/輸出埠或其他積體電路810內或外之資料來源，透過資料輸入線828傳送至方塊824之資料輸入結構。如本實施例所示，積體電路810亦可包括其他電路830，如一般用途之處理器、特定用途的應用電路或是可提供此記憶胞陣列所支持之系統單晶片功能之複數模組的組合。資料係由方塊824中的感應放大器，透過資料輸出線832，傳送至積體電路810上的輸入/輸出埠或其他積體電路810內或外之資料目的地。
陣列812可以是反及閘陣列、及閘陣列或是反或閘陣列，端視應用目的而定。由於大記憶體操作區間可支持各記憶胞儲存多位元，因此裝置中還可包括多位元感應放大器。
於本實施例中，控制器係以偏壓調整狀態機構834為例，其係控制偏壓調整供應電壓與電流源836，如讀取、程式化、抹除、抹除驗證、供字元線與位元線之程式化驗證電壓或電流，此外，控制器亦控制使用存取控制過程之字元線/源極線操作，而控制器834可利用技術領域中已知的特殊目的邏輯電路來實作。於其他實施方式中，控制器834可包括一般用途之 處理器以執行電腦程式來控制元件的操作，而該處理器可以實作於相同的積體電路上。於另外的實施方式中，控制器834可利用特殊目的邏輯電路與一般用途之處理器的組合來實作。
第10圖為模擬平帶電壓(其與記憶胞之臨界電壓相關聯)對抹除偏壓時間之關係圖，由圖中可看出對本發明一實施例之記憶胞使用－18伏特之抹除偏壓之模擬抹除曲線，且該記憶胞具有一穿隧介電層，其包括一通道表面上13埃二氧化矽之穿隧層(O1)、一20埃氮化矽之補償層(N1)與一25埃二氧化矽之隔離層(O2)、一包括70埃氮化矽之電荷捕捉層(N2)、一90埃二氧化矽之阻障介電層(O3)。此外，另一相類似的記憶胞中，阻障介電層包括約50埃二氧化矽之緩衝層(O3)，且其上具有一約80埃之氧化鋁，使兩實施例之等效氧化物厚度約為178埃。於實施例中，通道乃接地，且閘極電壓VG 約為－18伏特。於曲線1001中，在平帶電壓高於－2伏特處，沒有氧化鋁上蓋之實施例產生了抹除飽和現象。然而，於曲線1000中，具有氧化鋁上蓋之實施例中在平帶電壓至少低於－4伏特處仍未發生抹除飽和現象。
第11圖為模擬平帶電壓對抹除偏壓時間之關係圖，其中記憶胞乃具有不同厚度之電荷捕捉層N2，且氧化矽緩衝層O3的厚度和氧化鋁上蓋層的厚度乃有所調整。在電荷捕捉層為60埃、緩衝層為30埃、上蓋層為70埃之實施例中，其抹除速度大於電荷捕捉層為70埃、氧化物緩衝層為50埃、氧化鋁上蓋層為80埃之實施例。因為所產生穿越穿隧層之電場較大，此抹除速度特性可由第一實施例之等效氧化物厚度較小來解釋。然而，由於在電荷捕捉層為60埃的實施例中，緩衝層O3之厚度係小於該上蓋層之厚度乘以/1，因此該種記憶胞 之電荷維持率會減少。
第12圖為模擬平帶電壓對抹除偏壓時間之關係圖，其顯示在不同抹除偏壓下的抹除曲線。其中記憶胞具有約50埃二氧化矽之緩衝層與約80氧化鋁之上蓋層。如圖所示，在－18伏特到約－20伏特之間，抹除速度隨著抹除偏壓的增加而大大增加。在抹除偏壓約為－20伏特時，大於7伏特之臨界值降低可於100毫秒內完成，而大於2伏特之臨界值降低可於1毫秒內完成。
第13圖顯示阻障介電層中含與不含上蓋層之記憶胞的效能，其包括具有相對低功函數之鋁閘極。然而，上蓋介電層的使用將抹除飽和臨界值降低至約－4伏特之平帶電壓。相較之下，具有單一二氧化矽阻障層之實施例中在高於＋1伏特處便發生抹除飽和。
第14圖顯示一實施例之記憶胞在烘烤測試下的維持特性，且該記憶胞具有60埃二氧化矽緩衝層與80埃氧化鋁上蓋層。如圖所示，對於3、2、1、－1、－2伏特之平帶電壓而言，150℃下烘烤時間百萬秒之資料維持仍相當良好。
第15A與15B圖為記憶胞之讀取干擾特性與不同讀取電壓(如讀取操作過程中反及閘組態之字元線電壓)之關係圖，其中一記憶胞具有60埃之二氧化矽緩衝層與65埃之氧化鋁上蓋層，另一記憶胞具有150埃之氧化鋁阻障層，但不具有二氧化矽之緩衝層。兩個實施例均具有鋁閘極，其功函數係相對小。如第15圖所示，當讀取電壓超過約7.6伏特，其仍可在不干擾記憶胞之臨界電壓超過1伏特之情形下超過1百萬次讀取週期。另一方面，當不存在二氧化矽緩衝層時，超過此測試之最大讀取電壓約為6伏特。
第16圖為MA－BE－SONOS之讀取週期次數對讀取電壓之關係圖，其中該MA－BE－SONOS具有150埃之氧化鋁阻障層與一堆疊之60埃二氧化矽緩衝層/65埃氧化鋁上蓋層結構。對超過1百萬次週期測試之讀取偏壓而言，一般預測使用二氧化矽緩衝層將可增進耐久度超過百倍。
第17圖為含高介電常數上蓋層717B之MONOS多層堆疊之記憶胞示意圖，且其不包括如第1圖所示之能隙工程穿隧層。如第17圖所示，「高功函數」閘極718可包括任何一種金屬閘極材料或多晶矽閘極。由於高介電常數上蓋層可抑制閘極注入，故本實施例可使用幾乎所有種類的金屬層，其可以包括像鋁等功函數低至4.3電子伏特之材料。較佳者包括氮化鉭、氮化鈦、P＋多晶矽閘極和N＋多晶矽閘極。此外，鉑也可是良好的金屬閘極材料，其他可採用者還包括鈦、鉭、鋁、鎢、氮化鎢、二氧化釕等等。
上蓋層717B屬於高介電常數層，其介電常數大於6，像是三氧化二鋁、二氧化鉿、二氧化鋯、三氧化二鑭、氧矽化鋁、氧矽化鉿、氧矽化鋯等等，其中較佳者為三氧化二鋁與二氧化鉿，而高介電常數上蓋層之厚度為3至20奈米。緩衝層717A可藉由將氮化物進行二氧化矽濕式轉換、高溫氧化物(HTO)或LPCVD二氧化矽等方式形成，而較佳者為二氧化矽濕式轉換。緩衝層717A之厚度較佳為0.5至8奈米，且其相對厚度係大於上蓋層717B之厚度乘以1/。
對於使用二氧化矽之緩衝層與氧化鋁之上蓋層之實施例，二氧化矽之緩衝層的厚度較佳係介於20至70埃之間，而三氧化二鋁上蓋層之厚度較佳係小於50埃。目前較佳之實施方式為使用約60埃之二氧化矽緩衝層與約40埃之三氧化二鋁 上蓋層。
電荷捕捉層716較佳為氮化矽，因其可提供較高之能陷密度。此外，其他材料像是氮氧化矽、高含矽量之氮化物、高含矽量之氧化物也可被採用。
穿隧層714乃形成於矽通道上，且其厚度介於3至5奈米。於較佳實施例中，穿隧層為含有將矽基材氧化而得之穿隧氧化物的氧化爐氧化物。
第18圖為一般MONOS、具有高介電常數上蓋層之MONOS與MANOS之抹除特性圖，而該些記憶胞的尺寸如下表所示。於此模擬中，鉑為閘極材料。與一般MONOS相比，MANOS與具有高介電常數上蓋層之MONOS具有較低的抹除飽和程度與較大的記憶體操作區間。此外，MANOS與具有高介電常數上蓋層之MONOS也具有較快速的抹除速度。
與傳統單一二氧化矽層阻障氧化物相比，高介電常數上蓋層由於具有較高的介電常數且可以抑制閘極電子注入，因此高介電常數上蓋層也適用於阻障氧化物之EOT微縮。
第19圖為一般MONOS、具有高介電常數上蓋層之MONOS與MANOS之維持特性圖，其中一般MONOS與具有高介電常數上蓋層之MONOS之維持特性較MANOS來的更好，而這主要是因為上氧化物(二氧化矽)消除了不穩定的高介電常數/氮化矽介面。
第20圖為具有高介電常數上蓋層之MONOS與MANOS之讀取干擾特性圖。其中，由於不穩定的高介電常數/氮化矽介面已被消除，故具有高介電常數上蓋層之MONOS也有較佳的表現。
總括來說，在前述三種實施例中，具有高介電常數上蓋層之MONOS的效能最好，其具有如低抹除飽和、大記憶體操作區間、較佳的電荷維持特性與較不受讀取干擾之影響等特性。
前述之實施例使用的是n－通道裝置，即源極與汲極端具有n型雜質摻雜。無庸置疑地，本發明實施例也可以使用p－通道裝置，即源極與汲極端具有p型雜質摻雜。
此外，前述之實施例使用的是具有平坦或平面通道表面之裝置，但本發明實施例也可使用非平面結構，包括圓柱形通道表面、鰭形通道、凹陷通道等等。
於前述之實施例中，電荷儲存堆疊之使用可讓穿隧層位於通道表面上，而阻障介電層則位於閘極旁。此外，電荷儲存堆疊也可反轉，使穿隧層位於閘極旁，而阻障介電層則位於通道表面上。
於一實施例中，記憶胞與記憶體架構乃使用組合式多層阻障介電層，且其包括高介電常數之上蓋層與緩衝層。組合式結構可消除高介電常數材料與電荷捕捉層間的不穩定介面。實驗結果顯示此種裝置可抑制抹除飽和並提供絕佳的資料維持特性。其同時展現出相當大的記憶體操作區間(大於7伏特)以及絕佳的耐久度、抗讀取干擾特性與資料維持特性。此外，記憶胞亦可包括45奈米或更小的閘極長度。
實驗結果乃根據MA BE－SONOS之製造而得，且其基本上與S.C.Lai等人2007年發表於IEEE NVSMW 之論文第88~89頁類似。在三氧化二鋁沉積前，由氮化物一部份轉化而得的各種氧化物緩衝層乃利用濕式氧化爐氧化步驟先形成。此種裝置典型的TEM剖面可見於第21圖。為了進行比較，我們也製造了具有二氧化矽緩衝層的MANOS。
第22圖顯示，在相同的EOT下，BE－SONOS之抹除速度遠大於MONOS。此乃由於BE－SONOS中的ONO穿隧阻障可大大提升抹除時的通道電洞穿隧效率，而MONOS中的電子脫離捕捉係相對慢。另一方面，閘極材料對於抹除飽和有很大的影響。高功函數的金屬閘極(如鉑)對於此類記憶胞而言屬於抑制閘極注入必要者。
為了抑制閘極注入，額外的三氧化二鋁層乃形成於BE－SONOS之上。第23圖比較了具有各種二氧化矽緩衝層之MA BE－SONOS的抹除特性。由圖中可以看出MA BE－SONOS具有低抹除飽和程度，正如鉑閘極之BE－SONOS，儘管使用的是「n型」(低功函數)鋁閘極。由此，可預期的是，當結合高功函數金屬閘極時可進一步抑制抹除飽和。
於第23圖中，具有二氧化矽緩衝層的MA BE－SONOS之 「明顯」低抹除速度可歸因於較高的EOT。為了公平地比較抹除速度，我們採用了暫態分析之技術(可參考H.T.Lue等人2004年發表於IEEE Electron Device Letters,vol.25第816~818頁之論文)，正如第24圖所示。由於各裝置具有相同的ONO穿隧阻障，J－E曲線清楚地顯示出所有的裝置都具有一樣的抹除電流密度。此可證明氧化物緩衝層對於抹除機制並無影響。
此外，我們也研究了具有額外氧化物緩衝層之MANOS。第25圖顯示出此一增加的氧化物緩衝層基本上抹除特性與MSNOS相類似。然而，MANOS顯示出比BE－SONOS更慢的抹除速度，這主要是因為電子脫離捕捉比基材電洞注入來的慢。因此，就抹除速度來說，MANOS的實用性較低。
第26圖比較了150℃下具有不同氧化物緩衝層的MA BE－SONOS之資料維持特性。較厚的氧化物緩衝層可增進資料維持特性。這顯示出三氧化二鋁會引起電荷流失。第27圖顯示的是讀取干擾測試，其中此裝置可承受高閘極電壓(大於6伏特)的高壓測試。第28圖顯示出在Vread小於7伏特下，讀取干擾週期時間超過1百萬讀取週期。第29圖顯示緩衝層較薄者具有稍微差一點的讀取干擾，而當緩衝氧化物層的厚度大於或等於氧化鋁上蓋層厚度的一半時，讀取干擾特性得以提升。因此，如前所述，較佳係提供相對厚的緩衝層。
第30圖顯示具有不同二氧化矽緩衝層厚度之MA BE－SONOS的週期耐久度。其中所有裝置在1萬次P/E週期後仍可維持記憶體操作區間。
第31圖為具有40埃氧化物緩衝層與60埃氧化鋁上蓋層之MA BE－SONOS於週期後之維持特性，其中裝置乃先程式化至3伏特之平帶電壓。圖中可見週期後之裝置具有較大的初 期電荷損失。然而，其長期維持特性仍與週期前大致類似。
第32圖比較了各種裝置的維持特性，包括(１)具有鋁閘極、50埃二氧化矽緩衝層與60埃氧化鋁上蓋層之MA BE－SONOS裝置；(2)具有氮化鈦閘極與只有50埃二氧化矽阻障層之BE－SONOS；(3)具有鋁閘極與150埃氧化鋁上蓋層，但不具有二氧化矽緩衝層之MA BE－SONOS；以及(4)具有鉑閘極但不具有二氧化矽緩衝層之MANOS。其中，氮化鈦閘極之BE－SONOS具有最佳的資料維持效能，而不含氧化物緩衝層之MA BE－SONOS與MANOS的資料維持效能最差。這些資料顯示直接與氮化物電荷捕捉層接觸之三氧化二鋁會造成電荷流失。
此外，我們也研究了三氧化二鋁上介電層的微縮能力。第33圖中比較了具有不同三氧化二鋁厚度之MA BE－SONOS，結果顯示4奈米之三氧化二鋁與3奈米之氧化物緩衝層可維持良好的抹除效能，於第34圖中，4奈米之三氧化二鋁與3奈米之緩衝氧化物也具有良好的資料維持特性。
雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。
11‧‧‧源極
12‧‧‧汲極
13‧‧‧第一二氧化矽層
14‧‧‧氮化矽層
15‧‧‧第二二氧化矽層
30‧‧‧半導體本體之能隙
31‧‧‧電洞穿隧層之價帶與傳導帶
32‧‧‧補償層之能隙
33‧‧‧隔離層之價帶與傳導帶
34‧‧‧電荷捕捉層之價帶與傳導帶
37‧‧‧第一位置的價帶能階之增加
38‧‧‧第二位置的價帶能階之減少
43‧‧‧電洞穿隧層
44‧‧‧能帶補償層
45‧‧‧隔離層
50‧‧‧電場ETUN
51‧‧‧電場EB
52‧‧‧電洞穿隧電流
53‧‧‧電子穿隧電流
60‧‧‧區塊選擇電晶體
62‧‧‧源極選擇電晶體
70‧‧‧半導體本體
76‧‧‧介電穿隧層
79‧‧‧字元線層
714‧‧‧穿隧層
810‧‧‧積體電路
812‧‧‧記憶體陣列
814‧‧‧字元線(或列)與區塊選擇解碼器
816‧‧‧字元線與區塊選擇線
818‧‧‧位元線(行)解碼器與驅動器
824‧‧‧感應放大器與資料輸入結構
828‧‧‧資料輸入線
830‧‧‧其他電路
832‧‧‧資料輸出線
834‧‧‧控制器
836‧‧‧偏壓調整供應電壓與電流源
10、74A‧‧‧通道
1000、1001‧‧‧曲線
10a‧‧‧通道表面
16、46、77、716‧‧‧電荷捕捉層
17A‧‧‧緩衝層
17B‧‧‧上蓋層
18、48、718‧‧‧閘極
47A、717A‧‧‧緩衝層
47B‧‧‧上蓋層
61－1、61－2、61－N－1、61－N‧‧‧記憶胞
71、72、73‧‧‧源極/汲極端
717B‧‧‧上蓋層
74、75‧‧‧通道區域
78A、78B‧‧‧多層阻障介電層
80、81‧‧‧堆疊
82、83、84‧‧‧淺溝渠隔離結構
822、826‧‧‧匯流排
BL－1、BL－2、BL－3、BL－4、820‧‧‧位元線
BST‧‧‧區塊選擇字元線
SL‧‧‧源極線
SST‧‧‧源極選擇字元線
WL－1、WL－2、WL－N－1、WL－N‧‧‧字元線
本發明其他特點可見圖式、實施方式以及申請專利範圍之 記載。
第1圖為本發明一實施例之記憶胞的簡化示意圖。
第2圖為包括能帶補償技術之穿隧介電層於低電場時的能帶圖。
第3圖為包括能帶補償技術之穿隧介電層於高電場時的能帶圖。
第4圖為本發明一實施例之記憶胞在抹除操作時電場與穿隧電流之狀態。
第5A至5D圖阻障介電層之傳導帶圖，其中第5A圖所示者為單一的二氧化矽層；第5B圖所示者為單一的氧化鋁層；第5C圖所示者為堆疊之二氧化矽/氧化鋁層之第一實施例；第5D圖所示者為堆疊之二氧化矽/氧化鋁層之第二實施例，其中該氧化鋁層之厚度大於第一實施例。
第6圖為應用本發明記憶胞的反及閘型記憶體陣列之示意圖。
第7圖為本發明記憶胞於反及閘組態之簡化剖面圖，且該剖面係垂直字元線。
第8圖為本發明記憶胞於反及閘組態之簡化剖面圖，且該剖面係穿越字元線。
第9圖為積體電路記憶體之方塊圖，其係應用本發明一實施例之記憶胞及偏壓電路。
第10圖為平帶電壓對抹除偏壓時間之關係圖，其顯示出BE－SONOS記憶胞之抹除曲線，圖中包括含有單一二氧化矽層阻障介電層與含有多層阻障介電層之記憶胞。
第11圖為平帶電壓對抹除偏壓時間之關係圖，其顯示出不同多層阻障介電結構的抹除曲線。
第12圖為平帶電壓對抹除偏壓時間之關係圖，其顯示出 含有多層阻障介電層之BE－SONOS記憶胞在不同抹除偏壓下的抹除曲線。
第13圖為平帶電壓對抹除偏壓時間之關係圖，其顯示出具有鋁閘極之BE－SONOS記憶胞的抹除曲線，圖中包括含有單一二氧化矽層阻障介電層與含有多層阻障介電層之記憶胞。
第14圖為平帶電壓對烘烤時間之關係圖，其顯示出含有本發明一實施例之多層阻障介電層之BE－SONOS記憶胞在各種臨界階層下都具有絕佳之電荷維持特性。
第15A至15B圖為平帶電壓變化對壓力時間之關係圖，其中第15A圖所示者為具有多層阻障介電層之BE－SONOS記憶胞，而第15B圖所示者為具有單一三氧化二鋁層阻障介電層之BE－SONOS記憶胞。
第16圖為讀取週期數對讀取電壓之關係圖，其顯示出具有多層阻障介電層之BE－SONOS記憶胞與具有單一三氧化二鋁層阻障介電層之BE－SONOS記憶胞之情形。
第17圖為具有高介電常數上蓋層之MONOS型記憶胞的簡化剖面圖。
第18圖為MONOS、具有高介電常數上蓋層之MONOS與MANOS之抹除特性圖。
第19圖為MONOS、具有高介電常數上蓋層之MONOS與MANOS之電荷維持特性圖。
第20圖為具有高介電常數上蓋層之MONOS與MANOS之讀取干擾特性圖。
第21圖為具有二氧化矽緩衝層之MA BESONOS穿透式電子顯微鏡照片。
第22為MONOS與具有不同閘極材料之BE－SONOS之抹除特性圖。其比較了鋁(n型)、氮化鈦(中間能隙)及鉑(p型)閘 極。其中BE－SONOS之抹除速度遠高於MONOS(兩者之EOT皆約為130埃)。對BE－SONOS而言，具有較高之功函數的金屬閘極具有較低的抹除飽和。
第23圖顯示不同二氧化矽緩衝層在VG ＝－15伏特下，鉑閘極BE－SONOS與鋁閘極MA BE－SONOS之抹除特性。其中，鋁閘極MA BE－SONOS具有和鉑閘極BE－SONOS類似的低抹除飽和程度。這代表三氧化二鋁上蓋層可有效抑制閘極注入。
第24圖顯示第23圖之抹除瞬間電流密度。其中所有的樣本均顯示出相同的抹除J－E曲線。這代表由於所有的裝置均有相同的ONO穿隧阻障，故其具有相同的抹除機制。
第25圖顯示含與不含氧化物緩衝層之MANOS的抹除速度比較結果。其中含與不含二氧化矽緩衝層之MANOS的EOT分別為15.4奈米與17.2奈米。此處兩種裝置的閘極材料均為鋁。
第26圖顯示含有不同氧化物緩衝層之MA BE－SONOS的150℃烘烤維持特性，其中較厚的氧化物緩衝層可增進資料維持。
第27圖顯示包括氧化物緩衝層之MA BE－SONOS(13/20/25/50/40/60)之讀取干擾測試，其中不同的閘極電壓乃施加至抹除狀態(VFB ＝－1.5伏特)。
第28圖係取自第27圖之含有4奈米二氧化矽緩衝層之MA BE－SONOS的讀取次數與Vread關係圖，其中讀取次數＝(在初始VFB ＝－1.5伏特下、△VFB ＝1伏特之壓力時間)/(1毫秒讀取存取時間)。當Vread小於7伏特，則讀取次數可超過1百萬次讀取週期。
第29圖顯示具有不同厚度之二氧化矽緩衝層的MA BE－SONOS之讀取干擾特性，其中較薄的氧化物緩衝層顯示出輕微的增進之讀取干擾。
第30圖顯示具有不同厚度之二氧化矽緩衝層的MA BE－SONOS之週期耐久度，其中所有的裝置於一萬次週期壓力後仍均可維持記憶體操作區間。
第31圖顯示在不同的P/E週期後，具有4奈米之之二氧化矽緩衝層的MA BE－SONOS之維持特性，其中所有裝置均先程式化至VFB ＝3伏特，再於150℃下進行烘烤。本實施例的薄膜堆疊為具有鋁金屬閘極之13/20/25/50/40/60。
第32圖係比較以下四者之電荷維持特性：具有氧化物緩衝層之MA BE－SONOS(13/20/25/50/50/60)、氮化鈦閘極BE－SONOS(13/20/25/50/50)、不含氧化物緩衝層之MA BE－SONOS、不含氧化物緩衝層之MANOS。
第33圖顯示具有不同厚度之三氧化二鋁的MA BE－SONOS之抹除特性，極薄的三氧化二鋁(4奈米)上蓋層具有良好的抹除效能及低抹除飽和程度(VFB 小於－2伏特)。
第34圖顯示150℃下具有二氧化矽緩衝層與不同三氧化二鋁厚度之MA BE－SONOS的烘烤維持狀態，其中閘極材料為鋁。
18‧‧‧閘極
17B‧‧‧上蓋層
17A‧‧‧緩衝層
16‧‧‧電荷捕捉層
15‧‧‧第二二氧化矽層
14‧‧‧氮化矽層
13‧‧‧第一二氧化矽層
11‧‧‧源極
10‧‧‧通道
10a‧‧‧通道表面
12‧‧‧汲極

Claims (22)

  1. 一種具有一記憶胞陣列之記憶體，其中該陣列中之每一記憶胞包括：一半導體本體，包括一具有一通道表面之通道，以及鄰近該通道之一源極端與一汲極端；一介於一閘極與該通道表面之介電堆疊，該介電堆疊包括：一穿隧介電層，與該閘極及該通道表面之一者接觸；一鄰近該穿隧介電層之電荷捕捉介電層；一鄰近該電荷捕捉介電層之阻障介電層，該阻障介電層包括一與該電荷捕捉介電層接觸之第一層以及一與該閘極及該通道表面之另一者接觸之第二層，該第一層具有一介電常數1，該第二層具有一大於1之介電常數，該第二層之厚度係小於該第一層之厚度乘以/1。
  2. 如申請專利範圍第1項所述之記憶體，其中該介電堆疊具有小於160埃之等效氧化物厚度，該穿隧介電層具有介於約40至55埃之等效氧化物厚度，該阻障介電層具有小於95埃之等效氧化物厚度。
  3. 如申請專利範圍第1項所述之記憶體，其中該電荷捕捉介電層包括氮化矽，該阻障介電層之該第一層包括氧化矽。
  4. 如申請專利範圍第１項所述之記憶體，其中該阻障介電層之該第二層包括氧化鋁。
  5. 如申請專利範圍第1項所述之記憶體，其中該阻障介電層係介於該電荷捕捉介電層與該閘極之間。
  6. 如申請專利範圍第1項所述之記憶體，其中該阻障介電層之該第二層之介電常數係大於7。
  7. 如申請專利範圍第1項所述之記憶體，其中該阻障介電層之該第一層包括氧化矽或氮氧化矽，該電荷捕捉介電層包括氮化矽及氮氧化矽之至少一者。
  8. 如申請專利範圍第1項所述之記憶體，其中該阻障介電層之該第一層包括氧化矽或氮氧化矽，該阻障介電層之該第二層包括氧化鋁，該電荷捕捉介電層包括氮化矽及氮氧化矽之至少一者。
  9. 如申請專利範圍第1項所述之記憶體，其中該穿隧介電層包括一多種材料之組合，且該穿隧介電層之排列係可建立接近該通道表面之一相對低價帶能階，距離該通道表面一第一距離處的價帶能階係增加，並距離該通道表面超過2奈米之一第二距離處的價帶能階係減少。
  10. 如申請專利範圍第1項所述之記憶體，更包括：耦接至該記憶胞陣列之電路，該電路係用以施加偏壓至選定之記憶胞以進行讀取、程式化及抹除操作，包括施加穿越該閘極與該半導體本體之偏壓，以誘發大小少於14百萬伏特/公分之電場，以使電洞穿隧通過該穿隧介電層。
  11. 如申請專利範圍第1項所述之記憶體，其中該穿隧介電層係位於該通道表面上，該閘極包括一金屬、金屬化合物、n＋摻雜之多晶矽或p＋摻雜之多晶矽。
  12. 如申請專利範圍第1項所述之記憶體，其中該穿隧介電層包括一第一氧化矽層、一位於該第一氧化矽層上之氮化矽層以及一位於該氮化矽層上之第二氧化矽層，該第一氧化矽層係鄰近該通道且具有一小於等於18埃之厚度，該氮化矽層具有一小於等於30埃之厚度，該第二氧化矽層具有一小於等於35埃之厚度。
  13. 如申請專利範圍第1項所述之記憶體，其中該穿隧介電層包括包括一單層之二氧化矽或氮氧化矽，且該單層之二氧化矽或氮氧化矽具有一介於約3奈米至5奈米之厚度。
  14. 一種具有一記憶胞陣列之記憶體，其中該陣列中之每一記憶胞包括：一半導體本體，包括一具有一通道表面之通道，以及鄰近該通道之源極端與汲極端；一通道表面上之穿隧介電層，包括第一氧化矽層、一位於該第一氧化矽層上之氮化矽層以及一位於該氮化矽層上之第二氧化矽層，該第一氧化矽層係鄰近該通道且具有一小於等於18埃之厚度，該氮化矽層具有一小於等於30埃之厚度，該第二氧化矽層具有一小於等於35埃之厚度；一穿隧介電層上之電荷捕捉層，包括厚度大於等於50埃之氮化矽；以及一電荷捕捉層上之阻障介電層，該阻障介電層包括一與該 電荷捕捉層接觸之第一氧化矽層，以及一與一閘極接觸之第二層，該第一氧化矽層具有一介電常數1，該第二層具有一大於7之介電常數，該第二層之厚度係小於該第一層之厚度乘以/1，其中，該閘極係位於該阻障介電層上。
  15. 如申請專利範圍第14項所述之記憶體，其中該阻障介電層具有小於95埃之等效氧化物厚度。
  16. 一種製造一電荷捕捉記憶體之方法，包括：定義一半導體本體，該半導體本體包括一位於該半導體本體上之通道區域，該通道區域包括一通道表面以及鄰近該通道區域之源極端與汲極端；定義一閘極；於該通道表面與該閘極間形成一介電堆疊，包括於該閘極及該通道表面之一者上形成一穿隧介電層；於鄰近該穿隧介電層形成一電荷捕捉介電層；以及於鄰近該電荷捕捉介電層形成一阻障介電層，其中，形成該阻障介電層包括形成一與該電荷捕捉介電層接觸之第一材料層，以及形成一與該閘極及該通道表面之另一者接觸之第二材料層，該第二材料層具有一比該第一材料層之介電常數更大的介電常數，且該第二材料層之厚度係小於該第一材料層之厚度乘以第二材料層的介電常數除以第一材料層的介電常數。
  17. 如申請專利範圍第16項所述之方法，其中該介電堆疊具有小於160埃之等效氧化物厚度，該穿隧介電層具有介於約40至55埃之等效氧化物厚度，該阻障介電層具有小於95埃之等效氧化物厚度。
  18. 如申請專利範圍第16項所述之方法，其中該穿隧介電層包括一多種材料之組合，該多種材料之組合具有可忽略之電荷捕捉效能，且該穿隧介電層之排列係可建立接近該通道表面之一相對低價帶能階，距離該通道表面一第一補償處的價帶能階係增加，並距離該通道表面超過2奈米之一第二補償處的價帶能階係減少。
  19. 如申請專利範圍第16項所述之方法，其中該第二材料層之該介電常數係大於7。
  20. 如申請專利範圍第16項所述之方法，其中該閘極包括一金屬、一金屬化合物、n＋摻雜之多晶矽或p＋摻雜之多晶矽。
  21. 如申請專利範圍第16項所述之方法，其中該穿隧介電層包括一第一氧化矽層、一位於該第一氧化矽層上之氮化矽層以及一位於該氮化矽層上之第二氧化矽層，該第一氧化矽層係鄰近該通道且具有一小於等於18埃之厚度，該氮化矽層具有一小於等於30埃之厚度，該第二氧化矽層具有一小於等於35埃之厚度。
  22. 如申請專利範圍第16項所述之方法，其中該穿隧介電層包括包括一單層之二氧化矽或氮氧化矽，且該單層之二氧化矽或氮氧化矽具有一介於約3奈米至5奈米之厚度。
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