KR100969611B1 - 고속 소거 가능한 전하 트래핑 메모리 셀 - Google Patents

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Abstract

밴드 갭 가공된(band gap engineered) 전하 트래핑 메모리 셀은 알루미늄 산화물과 같은 고 유전 상수를 갖는 물질로 구성된 차단막에 의하여 백금 게이트와 같은 금속 또는 금속 화합물 게이트로부터 이격되며, 가공된 터널링 유전체에 의하여 채널을 포함하는 반도체 몸체로부터 이격된 전하 트래핑 소자를 포함한다. 약 7V 크기의 메모리 창을 통하여 고속의 프로그램 및 소거가 가능하다.

Description

고속 소거 가능한 전하 트래핑 메모리 셀{CHARGE TRAPPING MEMORY CELL WITH HIGH SPEED ERASE}
본 발명은 플래시 메모리 기술에 관한 것으로서, 보다 상세하게는 고속 소거 및 프로그램 동작에 적합한 스케일러블 전하 트래핑 메모리 기술에 관한 것이다.
플래시 메모리는 비휘발성 집적 회로 메모리 기술의 한 분류이다. 종래 플래시 메모리는 부유(floating) 게이트 메모리 셀들을 채용한다. 메모리 장치의 집적도가 증가함에 따라, 상기 부유 게이트 메모리 셀들 사이의 간격이 줄어들고, 인접한 부유 게이트들에 저장된 전하 사이의 간섭이 문제된다. 이는 부유 게이트 메모리 셀들에 기초한 플래시 메모리의 집적도가 증가하는 것을 제한한다. 플래시 메모리에 사용되는 다른 형태의 메모리 셀은 전하 트래핑 메모리 셀이라 불리고, 상기 부유 게이트 대신에 유전체의 전하 트래핑막(charge trapping layer)을 사용한다. 전하 트래핑 메모리 셀들은 부유 게이트 기술에서 문제되는 셀간 간섭(cell-to-cell interference)을 일으키지 않는 유전체의 전하 트래핑 물질을 사용하여, 고밀도의 플래시 메모리에 적용될 수 있을 것으로 예상된다.
전형적인 전하 트래핑 메모리 셀은 채널에 의해 이격된 소스 및 드레인을 포 함하는 전계 효과 트랜지스터(field effect transistor; FET) 구조물, 및 터널 유전막, 전하 저장막 및 차단 유전막을 포함하는 유전 물질의 적층 구조(stack)에 의해 상기 채널로부터 이격된 게이트를 포함한다. SONOS 장치라 불리는 종래의 초기 장치에 따르면, 소스, 드레인 및 채널은 규소 기판(S)에 형성되고, 상기 터널 유전막은 실리콘 산화물(silicon oxide; O)로 형성되며, 상기 전하 저장막은 질화규소(silicon nitride; N)로 형성되고, 상기 차단 유전막은 이산화규소(silicon oxide; O)로 형성되며, 상기 게이트는 다결정 규소(polysilicon; S)를 포함한다. 상기 SONOS 장치는 다수의 잘 알려진 바이어싱 기술들 중 하나를 사용하는 전자 터널링(electron tunneling)에 의하여 프로그래밍되고, 정공 터널링(hole tunneling) 또는 전자 디트래핑(electron de-trapping)에 의해 소거된다. 소거 동작이 실용적인 동작 속도로 수행되기 위해서는, 상기 터널링 유전막은 매우 얇아야만 한다(30Å 이하). 그러나 이러한 두께에서는, 상기 메모리 셀의 내구성(endurance characteristic) 및 전하 보유 특성(charge retention characteristic)이 종래의 부유 게이트 기술에 비하여 저하된다. 또한, 상대적으로 두꺼운 터널링 유전막을 사용하면, 소거 동작 수행 시에 필요한 전계에 의하여 상기 게이트로부터 상기 차단 유전막을 통과하는 전자 주입(electron injection)이 발생될 수 있다. 이러한 전자 주입은 상기전하 트래핑 장치의 전하 레벨이 어떤 평형 레벨에 수렴하는 소거포화 조건(erase saturation condition)을 야기할 수 있다. Lue 등에 의해 발명된 미국등록특허 제7,075,828호("Operation Scheme with Charge Balancing Erase for Charge Trapping Non-Volatile Memory")를 참조하면, 소거 포화 레벨이 너무 높으 면, 셀이 전혀 소거될 수 없다. 즉, 많은 응용들에서 프로그래밍된 상태 및 소거된 상태 사이의 문턱 전압 여유(threshold margin)가 너무 작아진다.
한편, 소거에 필요한 높은 전계에 대하여 게이트로부터의 전자 주입을 감소시키는 차단 유전막의 능력을 향상시키기 위한 기술이 연구되고 있다. Zheng 등에 의해 출원되어 2005년 6월 28일자로 등록된 미국등록특허 제6,912,163호("Memory Device Having High Work Function Gate and Method of Erasing Same"), Shih 등에 의해 허여된 미국등록특허 제7,164,603호("Operation Scheme with High Work Function Gate and Charge Balancing for Charge Trapping Non-Volatile Memory"), Shin 등의 논문("A Highly Reliable SONOS-type NAND Flash Memory Cell With Al2O3 or Tap Oxide," IEDM, 2003 (MANOS)), 그리고 Shin 등의 논문("A Novel NAND-type MONOS Memory using 63㎚ Process Technology for a Multi-Gigabit Flash EEPROMs", IEEE 2005)을 참조하면, 두 번째 Shin 등의 논문은 탄탈륨 질화물(tantalum nitride)을 사용하여 구현된 게이트 및 알루미늄 산화물(aluminum oxide)을 사용하여 구현된 차단 유전막을 구비하는 SONOS형 메모리 셀(TANOS 장치라 불림)을 개시하고, 이러한 메모리 셀은 약 4㎚ 정도의 상대적으로 두꺼운 터널링 유전막을 구비한다. 질화탄탈의 상대적으로 높은 일함수(work function)에 의해 게이트를 통한 전자 주입이 억제되고, 산화알루미늄의 높은 유전 상수에 의해 상기 터널링 유전막에 대한 전계에 비하여 상기 차단 유전막을 지나는 전계의 크기가 감소된다. 이러한 Shin 등의 논문에서 상기 메모리 셀의 항복 전압(breakdown voltage), 알루미늄 산화물막의 두께 및 상기 터널링 유전막의 두께 사이에 트레이드 오프(trade-off)가 있음이 보고되었다. TANOS 장치에서 4㎚ 두께의 이산화규소 터널링 유전체가 사용되면, 소거 속도를 위하여 상대적으로 높은 소거 전압들이 요구된다. 즉, 소거 속도가 증가하면 인가되는 전압들이 증가하거나 상기 터널링 유전막의 두께가 감소해야한다. 그러나, 소거를 위하여 인가되는 전압의 증가는 상기 항복 전압에 의하여 제한된다. 또한, 상기 터널링 유전막의 두께 감소는 상술한 전하 유지력(charge retention) 및 소거 포화(erase saturation)의 문제에 의하여 제한된다.
반면에, 낮은 전계에서 소거를 위한 상기 터널링 유전막의 성능을 향상시키기는 기술이 연구되고 있다. 이러한 기술은, Lue 등에 의해 출원되어 2006년 9월 7일 공개된 미국공개특허 제2006/0198189호("Non-Volatile Memory Cells, Memory Arrays Including the Same and Method of Operating Cells and Arrays", BE-SONOS 장치가 개시됨), Lue 등의 논문("BE-SONOS: A Bandgap Engineered SONOS with Excellent Performance and Reliability", IEEE, 2005년 12월), Wang 등의 논문("Reliability and Processing Effects of the Bandgap Engineered SONOS (BE-SONOS) Flash Memory", IEEE, 2007년 5월), 그리고 Bhattacharyya에 의해 출원되어 2006년 11월 23일 공개된 미국공개특허 제2006/0261401호("Novel Low Power Non-Volatile Memory and Gate Stack")에 개시되어 있다.
BE-SONOS 기술은 우수한 성능을 제공하는 것으로 증명되었고, 종래의 SONOS형 메모리의 소거 속도, 내구력 및 전하 유지력에 대한 많은 문제를 극복하였다. 그러나, 소거 포화의 문제에 의해 이 장치의 동작 파라미터들(operational parameters)이 여전히 제한된다. 게다가, 장치 크기가 축소됨에 따라, 소거 포화 문제가 증대될 것으로 예상된다. 따라서, 종래 기술의 소거 포화 문제를 극복할 수 있고, 매우 작은 메모리 장치들에 적용될 수 있는 새로운 메모리 기술이 요구된다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 고속 소거 동작이 가능하고, 소거 포화 없이 큰 메모리 윈도우(memory window)를 제공할 수 있는 전하 트래핑 메모리 셀을 포함하는 전하 트래핑 메모리를 제공하는 것을 일 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 밴드 갭 가공된(band gap engineered), 전하 트래핑 메모리 셀은, 알루미늄 산화물(aluminum oxide)과 같은 고 유전 상수를 갖는 물질로 구성된 차단막에 의하여, 백금(platinum) 게이트와 같은 금속 또는 금속 화합물(compound) 게이트로부터 이격된 전하 트래핑 소자를 포함한다. 또한, 상기 전하 트래핑 메모리 셀은 무시할 수 있는 전하 트래핑 효율(charge trapping efficiency) 및 밴드 오프셋 특성들을 가진 물질들의 조합을 포함하는 가공된 터널링 유전체를 포함한다. 상기 밴드 오프셋 특성들은 반도체 몸체에 접하는 얇은 영역에서 상대적으로 큰 정공 터널링 장벽 높이(hole tunneling barrier height) 및 상기 채널 표면으로부터, 예를 들어 약 2㎚ 미만의 제1 오프셋에서 상기 정공 터널링 장벽 높이를 상대적으로 작게 하기 위한 가전자대 에너지 레벨(valence band energy level)의 증가를 포함한다. 또한, 상기 밴드 오프셋 특성들은 상기 채널 표면으로부터 약 2㎚ 이상의 제2 오프셋에서 상대적으로 높은 전자 터널링 장벽 높이를 가진 얇은 층에 의한 전도대 에너지(conduction band energy)의 증가도 포함하며, 이는 전하 트래핑막으로부터 상대적으로 낮은 정공 터널링 장벽 높이를 가진 물질을 분리한다. 여기에 개시된 상기 메모리 셀을 이용하여 매우 빠른 소거 속도를 획득하고, 소거 포화 없이, 메모리 윈도우 및 종래 기술에 비하여 매우 빠른 구동 속도를 제공한다.
상기 제1 오프셋에서의 상기 가전자대 에너지 레벨은 전계가 상기 반도체 몸체에 접하는 면 및 상기 오프셋 사이의 상기 얇은 영역을 지나는 정공 터널링을 유도할 수 있다. 또한, 상기 오프셋 이후 상기 가전자대 에너지 레벨은 상기 가공된 터널링 유전막의 상기 정공 터널링 장벽을 효율적으로 제거하는 레벨로 충분히 상승한다. 이러한 구조는, 전계가 없거나, 상기 셀로부터 데이터 독출 또는 인접한 셀들에 프로그램 등과 같은 다른 동작들을 위하여 유도된 작은 전계들이 있는 경우, 상기 가공된 터널링 유전체를 통한 전하 누설을 효율적으로 방지할 수 있음과 동시에, 전계에 의한 고속 정공 터널링을 가능하게 한다.
본 발명의 대표적인 실시예에 따른 장치에 있어서, 상술한 가공된 터널링 유전막은 극히 얇은 실리콘 산화물막(O1, 예를 들어, 약 15Å 이하), 극히 얇은 실리콘 질화물막(N1, 예를 들어 약 30Å 이하) 및 극히 얇은 실리콘 산화물막(O2, 예를 들어 약 30Å 이하)으로 구성되고, 이는 상기 반도체 몸체에 접하는 면, 즉 접촉면으로부터 약 15Å 이하의 오프셋에서 약 2.6eV 정도의 가전자대 에너지 레벨의 증 가를 유발한다. 상기 O2 막은, 낮은 가전자대 에너지 레벨(높은 정공 터널링 장벽)의 영역에 의하여 제2 오프셋(예를 들어, 상기 접하는 면에서 약 35Å 내지 약 45Å 정도)에서, 상기 N1 막을 상기 전하 트래핑막으로부터 분리한다. 상기 제2 오프셋은 상기 접촉면으로부터 더욱 멀리 떨어져있으므로, 상기 접촉면과 상기 제1 오프셋 사이의 정공 터널링을 유도하기에 충분한 전계는, 또한, 상기 가전자대 에너지 레벨을 상기 제2 오프셋 이후에서 상기 정공 터널링 장벽을 효율적으로 제공하는 레벨로 상승시킨다. 그러므로, 상기 O2 막은 상기 전계에 의한 홀 터널링을 거의 방해하지 않는 반면, 낮은 전계 동안 상기 가공된 터널링 유전체의 누설 방지 능력을 향상시킨다.
본 발명의 대표적인 실시예에 따른 메모리 장치의 상기 차단 유전 구조체는 실리콘 산화물보다 두 배의 유전 상수(약 7 또는 8 정도의 유전 상수(κ))를 갖는 알루미늄 산화물(aluminum oxide)로 구성된다. 그러므로, 상기 차단 유전 구조체에서의 전계의 세기는 상기 터널링 유전체에서의 그것에 비하여 상대적으로 작다.
본 발명은 상기 터널링막에 비하여 상기 차단 유전막에서의 전계를 감소시키기 위한 기술과, 포화 없이 고속 소거 동작을 달성하기 위하여 소거에 필요한 전계의 크기를 줄이기 위한 기술을 조합하고, 종래의 장치들에 비하여 큰 메모리 윈도우를 가능하게 한다. 또한, 상기 메모리 셀의 전하 유지력 및 내구성을 매우 개선시킨다.
이러한 기술에 기초하여 설명된 전하 트래핑 메모리는 메모리 셀들의 어레이를 포함한다. 상기 메모리 셀들은 채널 표면을 갖는 채널과 상기 채널에 인접하는 소스 및 드레인 단자들을 포함하는 반도체 몸체를 구비한다. 상기 터널링 유전막은 상기 채널 표면 상에 위치하고, 무시할 수 있는 전하 트래핑 효율 및 밴드 오프셋 기술에 의하여 특징 지워진다. 전하 트래핑막은 상기 터널 유전막 상에 위치한다. 차단 유전막은 상기 전하 트래핑막 상에 위치한다. 상기 차단 유전막은 약 3.9 이상의 유전 상수(κ)를 갖는 물질을 포함하며, 바람직하게는, 약 7 이상의 유전 상수(κ)를 갖는 알루미늄 산화물 또는 기타 물질을 포함한다. 상기 게이트는 상기 차단 유전막 상에 위치한다. 상기 게이트는 상기 차단 유전막 상에서 금속 또는 다른 도전성 물질(conductive material)을 포함한다. 본 발명의 실시예들에 따르면, 백금(platinum)과 같이 상대적으로 높은 일함수(예를 들어, 약 4.5eV 이상)를 가진 물질을 적용할 수 있다.
회로가 독출, 프로그램 및 소거 동작들을 위하여 선택된 셀들에 바이어스 전압들을 인가하도록 상기 메모리 셀들의 어레이에 연결될 수 있다.
본 명세서에 개시된 기술에 있어서, 상기 게이트와 상기 장치의 기판 사이의 바이어스 전압들은 약 20V 이하이고, 소거 동작들에 대한 항복 전압들보다 충분히 낮을 수 있고, 약 7V 이상의 메모리 윈도우를 제공하는 문턱 전압 변화를 나타낼 수 있다. 또한, 본 발명에 따른 장치에 대하여, 소거 동작 동안 인가되는 상기 바이어스 전압들은 상기 유전 터널링을 지나는 약 14MV/㎝ 이하의 전계를 유도하고, 소거 포화 없이 약 10㎳ 이내에서 약 5V 이상의 문턱 전압 변화를 달성할 수 있다. 상기 회로는 소거 포화 없이 약 1㎳ 이내에서 약 5V 이상의 문턱 전압 변화를 달성하기 위하여 상기 전하 트래핑 메모리 셀과 함께 구현될 수 있다. 약 10㎳ 이내의 소거 속도는 약 15V 이하의 바이어스 전압들을 사용하여 달성될 수 있고, 이에 따라 상대적으로 작은 항복 전압들을 가지는 매우 작은 스케일의 장치들을 구현할 수 있다.
마찬가지로, 프로그램 동작 동안 인가되는 바이어스 전압들은 상기 터널링 유전막을 지나는 전자 터널링에 의하여 매우 빠른 프로그램 동작을 가능하게 하고, 일 실시예에서, 약 1㎳ 이내에서 약 5V 이상, 또는 약 7V 정도의 양의 문턱 전압 변화를 달성할 수 있으며, 본 발명의 다른 실시예에서는 약 0.1㎳ 이내에 달성 가능하다.
본 발명의 실시예들에 따른 메모리 셀은 플래시 기술에서 우수한 데이터 유지력을 가진 상대적으로 큰 메모리 윈도우(약 7V 이상)를 제공한다. 또한, 본 발명에 따른 메모리 셀은 약 50㎚ 급의 제조 공정 노드들, 40㎚ 급의 제조 공정 노드들 및 그 이하로 축소 가능하다.
본 발명의 실시예들에 따른 전하 트래핑 메모리 셀을 포함하는 전하 트래핑 메모리는 고속 소거 동작이 가능하고, 소거 포화 없이 큰 메모리 윈도우(memory window)를 제공할 수 있다.
이하, 본 발명의 실시예들에 따른 전하 트래핑 메모리 셀에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것을 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗 어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 또는 "~에 인접하는"과 "~에 직접 인접하는" 등도 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다", "구비하다" 또는 "갖다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존 재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지는 않는다.
이하, 도 1 내지 도 15를 참조하여 본 발명의 실시예들을 상세하게 설명한다.
도 1은 높은 유전 상수(κ)를 갖는 차단 유전막(blocking dielectric layer) 및 밴드 갭 가공된 유전 터널링막(band gap engineered dielectric tunneling layer)이 적용된 전하 트래핑 메모리 셀의 개략적인 도면이다. 상기 메모리 셀은 반도체 몸체(body)에 형성된 채널(10)과 채널(10)에 인접하는 소스(11) 및 드레인(12)을 포함한다.
본 발명의 일 실시예에 따르면, 게이트(18)는 약 8eV 정도의 일함수(work function)를 갖는 백금(platinum)을 포함한다. 바람직한 실시예들에 있어서, 게이트(18)는 백금, 탄탈륨 질화물(tantalum nitride), 알루미늄(aluminum) 또는 다른 금속 혹은 금속 화합 게이트 물질 등과 같은 금속이나 금속 화합물들이 게이트(18)로 적용될 수 있다. 바람직하게는, 약 4.5eV 이상의 일함수를 갖는 물질들을 사용할 수 있다. 전술한 미국 등록 특허 제6,912,163호에는 게이트 단자로 사용되기에 적합한 높은 일함수를 갖는 다양한 물질들이 개시되어 있다. 이러한 물질들은 전형적으로 스퍼터링(sputtering) 기술 및 물리 기상 증착(physical vapor deposition) 기술 등을 이용하여 증착되며, 반응성 이온 식각(reactive ion etching) 공정 등을 이용하여 패터닝될 수 있다.
본 발명의 실시예들에 있어서, 메모리 셀은 후술하는 바와 같이 약 4.3eV 정도의 일함수를 갖는 알루미늄과 같은 다른 금속들을 포함할 수 있다.
도 1에 예시적으로 도시한 실시예에 있어서, 상기 유전 터널링막은 복합물로 이루어지며, 정공 터널링막(hole tunneling layer)으로 호칭되는 제1 막(13)을 포함한다. 예를 들면, 채널(10)의 표면(10a) 상에 위치하는 실리콘 산화물(silicon oxide)로 구성된 제1 막(13)은 후 증착 NO 어닐(post deposition NO anneal)이나 증착 중 분위기(ambient)에 NO를 부가가는 것과 같은 선택적 질화(optional nitridation)를 이용한 인-시튜 증기 발생(in-situ stem generation; ISSG) 공정을 통해 형성될 수 있다. 실리콘 산화물을 포함하는 제1 막(13)의 두께(thickness)는 약 10Å 내지 약 20Å 정도, 바람직하게는 약 15Å 이하이다.
밴드 오프셋막(band offset layer)으로 호칭되는 실리콘 질화물(silicon nitride)로 구성된 막(14)은 실리콘 산화물의 제1 막(13) 상에 형성된다. 예를 들면, 막(14)은 약 680℃ 정도의 온도에서 디클로로실란(dichlorosilane; DCS) 및 암모니아 (NH3) 전구체(precursor)를 사용하는 저압 화학 기상 증착(low-pressure chemical vapor deposition; LPCVD) 공정을 통하여 형성될 수 있다. 본 발명의 다 른 실시예에 따르면, 상기 밴드 오프셋막은 아산화질소(N2O) 전구체를 사용하는 유사한 공정으로 형성된 실리콘 산질화물(silicon oxynitride)로 구성될 수 있다. 실리콘 질화물로 구성된 막(14)의 두께는 약 10Å 내지 약 23Å 정도, 바람직하게는 약 25Å 이하이다.
분리막(isolation layer)으로 호칭되는 실리콘 산화물로 구성된 제2 막(15)은 실리콘 질화물의 막(14) 상에 형성된다. 예를 들면, 실리콘 질화물을 포함하는 제2 막(15)은 저압 화학 기상 증착(LPCVD) 고온 산화물(high temperature oxide; HTO) 증착을 이용하여 형성될 수 있다. 실리콘 산화물의 제2 막(15)의 두께는 약 30Å 이하, 바람직하게는 약 25Å 이하이다. 이하, 도 2 및 도 3을 참조하여 상기 유전 터널링막의 구조를 상세하게 설명한다.
본 발명의 일 실시예에 있어서, 전하 트래핑막(16)은 약 50Å 내지 약 100Å 정도의 두께를 갖는 실리콘 질화물을 포함한다. 예를 들면, 전하 트래핑막(16)은 저압 화학 기상 증착(LPCVD) 공정을 이용하여 약 70Å 정도의 두께로 형성될 수 있다. 또한, 예를 들면 실리콘 산질화물(SiXOYNZ), 실리콘-리치 질화물(silicon-rich nitride), 실리콘-리치 산화물(silicon-rich oxide), 매립된 나노 입자들을 포함하는 트래핑막들 등의 다른 전하 트래핑 물질들 및 구조들도 전하 트래핑막(16)으로 적용될 수 있다.
본 발명의 일 실시예에 따른 차단 유전막(17)은 약 8 이상의 유전 상수(κ)를 갖는 알루미늄 산화물(aluminum oxide; Al2O3)을 포함한다. 알루미늄 산화물 의 막(17)의 두께는 실리콘 질화물의 막(16)의 두께보다 두꺼우며, 예를 들면, 적어도 2배 정도로 두꺼울 수 있다. 예시적으로 도시한 실시예에 있어서, 알루미늄 산화물의 막(17)의 두께는 약 50Å 내지 약 150Å 정도이며, 여기서는 약 150Å 정도인 경우를 예를 들어 설명한다. 알루미늄 산화물의 막(17)은 막을 강화시키기 위하여 약 900℃ 정도의 온도에서 약 60초 동안의 후 증착 급속 열 어닐(post deposition rapid thermal anneal)을 이용한 원자 기상 증착(atomic vapor deposition; AVD) 공정을 통하여 형성될 수 있다. 본 발명의 다른 실시예들에 따르면, 약 10 정도의 유전 상수(κ)를 갖는 하프늄 산화물(hafnium oxide; HfO2), 약 60 정도의 유전 상수(κ)를 갖는 티타늄 산화물(titanium oxide; TiO2), 약 30 정도의 유전 상수(κ)를 갖는 프라세오디뮴 산화물(praseodymium oxide; Pr2O3) 등과 같은 고 유전(κ) 물질들이 사용될 수 있다. 또한, 지르코늄(zirconium; Zr) 및 란탄(lanthanum; La)의 산화물들도 사용될 수 있다. 본 발명의 실시예들에 있어서, 예를 들면 하프늄 및 알루미늄의 산화물들, 지르코늄 및 알루미늄의 산화물들, 하프늄, 알루미늄 및 지르코늄의 산화물들 등과 같은 한 가지 이상의 금속이 포함된 산화물들도 사용될 수 있다.
본 발명의 대표적인 실시예에 있어서, 약 13Å 정도의 실리콘 산화물을 포함하는 제1 막(13), 약 20Å 정도의 실리콘 질화물을 포함하는 밴드 오프셋막(14), 약 25Å 정도의 실리콘 산화물을 포함하는 분리막(15), 약 70Å 정도의 실리콘 질화물을 포함하는 전하 트래핑막(16), 차단 유전막(17)은 약 150Å 정도의 알루미늄 산화물을 포함하는 차단 유전막(17)이 구비될 수 있다.
도 2는 저 전계(low electric field) 하에서 도 1에 도시된 막들(13, 14, 15)을 포함하는 유전 터널링 구조물에 대한 전도대(conduction band) 및 가전자대(valence band)의 에너지 레벨을 나타내는 도면이다. 도 2에 있어서, 상기 전도대는 실질적으로 "U자" 형상이고, 상기 가전자대는 대체로 "뒤집힌 U자" 형상이다. 도 2의 우측으로부터, 영역(30)에 상기 반도체 몸체에 대한 밴드 갭이 도시되어 있으며, 다른 영역(31)에 상기 정공 터널링막에 대한 전도대 및 가전자대가 도시되어 있고, 또 다른 영역(32)에 상기 오프셋막에 대한 밴드 갭이 도시되어 있으며, 또 다른 영역(33)에 상기 분리막에 대한 전도대 및 가전자대가 도시되어 있고, 또 다른 영역(34)에 상기 전하 트래핑막에 대한 전도대 및 가전자대가 도시되어 있다. 마이너스 부호를 가진 원으로 도시된 전하 트래핑 영역(34)에 트랩된 전자들은 상기 채널의 전도대로 터널링되지는 않는다. 이는 세 영역들(31, 32, 33)의 상기 터널링 유전막의 전도대가 트랩의 에너지 레벨보다 상대적으로 높게 유지되기 때문이다. 전자 터널링의 가능성은 상기 터널링 유전막의 "U자" 전도대의 아래 및 상기 트랩의 에너지 레벨에서 상기 채널로의 수평선 위 부분과 관련된다. 따라서, 저 전계 조건에서 전자 터널링은 거의 발생되지 않는다. 이와 유사하게, 영역(30)의 상기 채널의 가전자대에 있는 정공(hole)들은 전하 트래핑막 영역(34)으로의 터널링이 영역들(31, 32, 33)의 전체 두께 및 채널 경계의 높은 정공 터널링 장벽 높이(hole tunneling barrier height)에 의해 차단된다. 정공 터널링의 가능성은 상기 터널링 유전막의 "뒤집힌 U자" 가전자대의 위 및 채널의 에너지 레벨에서 상기 전하 트랩핑막으로의 수평선 아래 부분과 관련된다. 따라서, 저 전계 조건에서 정공 터널링은 거의 발생되지 않는다. 예시적으로 도시된 실시예에 있어서, 상기 정공 터널링막은 실리콘 산화물을 포함하며, 약 4.5 eV 정도의 정공 터널링 장벽 높이에 의해 정공 터널링이 방지된다. 상기 실리콘 질화물 내의 가전자대는 상기 채널 내의 가전자대 보다 약 1.9eV 정도 낮게 유지된다. 그러므로, 상기 유전 터널링 구조물의 모든 세 가지 막들(31, 32, 33) 내의 가전자대는 채널(30) 내의 가전자대 보다 매우 낮게 유지된다. 이에 따라, 여기에 설명된 상기 터널링막은 상기 반도체 몸체와 접한 얇은 영역(즉, 막(31))에서 상대적으로 큰 정공 터널링 장벽 높이 및 상기 채널 표면으로부터 약 2㎚ 이하의 제1 오프셋에서의 가전자대 에너지 레벨의 증가(37)를 포함하는 밴드 오프셋 특성들을 가진다. 또한, 이러한 밴드 오프셋 특성들은 상대적으로 높은 터널링 장벽 높이를 가진 물질의 얇은 막(33)에 의한 상기 채널로부터 제2 오프셋에서의 가전자대 에너지 레벨의 감소(38)도 포함한다. 이와 같은 특성에 의해 가전자대는 대체로 뒤집힌 U자의 형상이 된다. 이와 유사하게, 이러한 물질들의 선택에 의해 전도대는 대체로 U자 형상이 된다.
도 3은 정공 터널링을 유도하기 위해 터널링막(31)에 약 -12MV/㎝ 정도의 전계가 형성된 조건 하에서 상기 유전 터널링 구조물에 대한 밴드 다이어그램이다(도 3에 있어서, O1 막은 약 15Å 정도의 두께를 가진다). 상기 전계 하에서 가전자대는 상기 채널 표면으로부터 경사지게 상승한다. 그러므로, 상기 채널 표면으로부터 오프셋 거리에서 상기 터널링 유전 구조물의 가전자대는, 밴드 에너지 레벨이 실질적으로 상승하고, 도시된 예에서는 상기 채널 영역의 가전자대의 밴드 에너지 이상으로 상승한다. 이에 따라, 정공 터널링 가능성이 실질적으로 상기 채널과 경사진 가전대의 레벨 사이의 부분(도 3의 어두운 부분)과 같이 증가되고, 상기 터널링 구조의 뒤집힌 U자 가전대가 감소한다. 상대적으로 작은 전계 조건(예를 들어, E<14MN/㎝) 하에서 큰 정공 터널링을 제공하는 고 전계 동안 밴드 오프셋은 상기 터널링 유전 구조물에서 영역(32)의 오프셋막 및 영역(33)의 분리막의 차단 기능을 효율적으로 제거한다.
분리막(33)은 오프셋막(32)을 전하 트래핑막(34)으로부터 분리시킨다. 이는 전자들 및 정공들에 대하여 저 전계 동안의 효율적인 차단 능력을 증가시키고, 전하 보유력(charge retention)을 향상시킨다.
본 발명의 일 실시예에 따른 오프셋막(32)은 무시할 수 있는 전하 트래핑 효율(charge trapping efficiency)을 가질 만큼 충분히 얇아야 한다. 또한, 상기 오프셋막은 유전체를 포함하며, 전도성은 없게 된다. 따라서, 실리콘 질화물을 적용한 실시예에 따르면, 상기 오프셋막은 약 30Å 이하의 두께를 가져야 하며, 바람직하게는 25Å 정도 이하의 두께를 가질 수 있다.
실리콘 산화물이 적용된 실시예에 있어서, 정공 터널링막(31)은 약 20Å 이하의 두께를 가져야 하며, 바람직하게는 약 15Å 이하의 두께를 가질 수 있다. 예를 들면, 바람직한 실시예에 있어서, 정공 터널링막(31)은 약 13Å 정도의 두께를 갖는 실리콘 산화물을 포함하며, 상술한 바와 같은 질화 공정을 통하여 매우 얇은(ultra thin) 실리콘 산질화물(silicon oxynitride)을 포함할 수 있다.
실리콘 산화물, 실리콘 산질화물 및 실리콘 질화물의 합성물(composite)이 상기 채널 표면으로부터의 상기 오프셋 거리에서 가전자대 에너지 레벨이 변하는 효율적인 정공 터널링을 위한 뒤집힌 U자 가전자대를 가지는 한, 본 발명의 실시예들에 따른 상기 터널링 유전막은 막들 간의 정확한 천이(transition) 없이 상기 합성물을 사용하여 구현될 수도 있다. 또한, 밴드 오프셋 기술들을 제공하기 위하여 물질들의 다른 조합이 사용될 수 있다.
상기 터널링막에 대한 설명은 상기 기술이 SONOS 형 메모리에서의 정공 터널링에 대한 문제를 해결하였기 때문에 전자 터널링보다 "정공 터널링"에 초점이 맞춰져 있다. 예를 들면, 실용적인 속도의 정공 터널링을 제공하기에 충분히 얇은 실리콘 산화물로 구성된 터널 유전 구조물은 전자 터널링에 의한 누설을 방지하기에 너무 얇을 수 있다. 그러나, 상술한 가공의 효과에 따라 전자 터널링의 성능도 향상된다. 이에 따라, 밴드 갭 가공을 사용함으로써 전자 터널링에 의한 프로그램 및 정공 터널링에 의한 소거가 모두 실질적으로 향상될 수 있다.
도 4는 도 1에 도시한 바와 같은 전하 트래핑 메모리 셀의 게이트 구조물을 나타내는 개략적인 도면으로서, 소거 동작 동안 전계 역학(electric field dynamics)을 나타낸다. 상기 게이트 구조물은 정공 터널링막(43), 밴드 오프셋막(44) 및 분리막(45)을 포함하며, 이들의 조합은 상기 장치의 유전 터널링막의 역할을 한다. 전하 트래핑막(46)은 상기 터널링 유전막 상에 형성된다. 알루미늄 산화물과 같은 높은 유전 상수(κ)의 절연체로 구성된 차단 유전막(47)은 전하 트래핑막(46)을 금속 게이트(48)로부터 분리시킨다. 소거 동작 동안, 상기 메모리 셀의 게이트 및 채널에 인가되는 바이어스 전압들(VG, VW)에 의해 전계, 즉 유전 터널링막(43, 44, 45)을 지나는 전계(ETUN)(50) 및 차단막(47)을 지나는 전계(EB)(51)가 유도된다. 상기 유전 터널링막을 지나는 전계(ETUN)(50)의 크기는 트래핑막(46)으로 정공 터널링 전류를 유도하기에 충분한 정도이다. 차단막(47)을 지나는 전계(EB)(51)의 크기는 고 유전 상수 때문에 상기 터널링 유전막의 실리콘 산화물을 지나는 전계에 비하여 감소된다. 그러므로, 금속 게이트(46)의 전자 친화력, 상대적으로 낮은 전계(EB)(51) 및 차단 유전막(47)의 두께 때문에, 전자 터널링 전류(53)는 효율적으로 차단되고, 소거 포화 효과(erase saturation effects) 없이 메모리 윈도우(memory windows)를 크게 할 수 있다.
상술한 바와 같은 방식으로 구현된 메모리 셀들은 도 5에 도시된 바와 같이 NAND형 어레이로 정렬될 수 있다. 이러한 어레이는 복수의 비트 라인들(BL-1, BL-2, BL-3, BL-4,…) 및 복수의 워드 라인들(WL-1, WL-2,… , WL-N-1, WL-N)을 포함한다. N개의 메모리 셀들의 그룹들은 상응하는 비트 라인에 연결된 블록 선택 트랜지스터와 소스 라인에 연결된 소스 선택 트랜지스터 사이에 직렬로 연결된다. 블록 선택 워드 라인(BST)은 블록 선택 트랜지스터들의 행에 연결되고, 소스 선택 워드 라인(SST)은 소스 라인 연결 트랜지스터들의 행에 연결된다. 따라서, 예를 들어 도 5의 두 번째 비트 라인(BL-2)에 대하여, 블록 선택 트랜지스터(60)는 블록 선택 워드 라인의 상기 신호(BST)에 응답하여 메모리 셀들(61-1 내지 61-N)의 열을 상기 비트 라인(BL-2)에 연결한다. 상기 열의 마지막 메모리 셀(61-N)은 소스 선택 워드 라인의 상기 신호(SST)에 응답하여 상기 열을 소스 라인(SL)에 연결하는 소스 선택 트랜지스터(62)에 연결한다.
본 발명의 다른 실시예에 있어서, 상기 메모리 셀들은 플래시 메모리 장치들에 종종 적용되는 NOR형 또는 가상 접지형(virtual ground-type) 어레이로 배열될 수 있다.
상기 NAND 어레이에서 프로그래밍은 증가 계단형 펄스 프로그래밍(incremental stepped pulse programming; ISPP) 또는 Fowler Norheim 터널링을 유도하기 위한 다른 동작을 제공함으로써 수행될 수 있다. 증가 계단형 펄스 프로그래밍(ISPP)은, 예를 들어, 약 17V 정도의 게이트 바이어스에서 시작하여 단계별로 약 0.2V 정도의 전압이 증가되는 계단형 프로그래밍 전압 제공을 수반한다. 각각의 펄스는 예를 들어 약 10㎲ 정도의 일정한 펄스폭을 가질 수 있다. 기술의 변화에 따라, 상기 펄스폭 및 각 이어지는 펄스의 증분은 특정한 구현상의 요구를 만족하기 위하여 다양하게 변경될 수 있다. 이러한 형태의 메모리 셀들은 상대적으로 선형의 프로그램 특성들을 나타내고, 종래에 비하여 매우 큰 메모리 윈도우를 가지며, 특히 멀티 레벨 프로그램 기술을 사용하여 매 셀마다 복수의 비트들을 저장하기에 적합하다. 본 발명의 다른 실시예에 있어서, 프로그래밍을 위하여 소위 전압 펄스 셀프-부스팅(voltage pulse self-boosting) 기술이 적용될 수 있다. 또한, 어레이 특성들에 적합한 다른 바이어스 배열(biasing arrangement)이 적용될 수 있다.
다른 프로그래밍 바이어스 기술도 적용될 수 있다. NOR 어레이 구조에 대해 기술 분야에서 잘 알려진 다른 기술들뿐만 아니라, 고 에너지 전자 또는 FN 터널링을 유도하는 다양한 바이어스 배열들이 적용될 수 있다.
도 6 및 도 7은 전술한 NAND형 어레이로 구현된 대표적인 메모리 셀 구조를 각기 워드 라인을 가로 질러 절단하고, 워드 라인을 따라 절단한 단면도들이다. 도 6은 채널 영역들(74, 75)을 포함한 반도체 몸체(70) 및 상기 채널 영역들에 접촉되는 소스/드레인 단자들(71, 72, 73)을 나타낸다. 상기 소스 단자와 드레인 단자 사이의 채널 길이는 약 50㎚ 이하일 수 있으며, 바람직한 실시예에 따르면 약 30㎚ 이하일 수 있다. 복합 유전 터널링막(76), 전하 트래핑막(77), 차단 유전막(78) 및 금속 게이트 워드 라인막(79)은 각 채널 영역들(74, 75) 상에 스택 구조(80, 81)로 배열된다.
도 7은 도 6과 동일한 참조 번호를 사용하여 도 6에 도시된 구조물을 전술한 스택 구조를 포함하는 워드 라인 방향을 따라 절단한 단면도이다. 직렬 연결된 셀들의 열은 쉘로우 트렌치 소자 분리(shallow trench isolation; STI) 구조물들(82, 83, 84)에 의하여 분리된다. 도 7에 있어서, 채널(74)의 표면 및 인접하는 채널(74A)의 표면은 평탄하다. 상기 장치는 제조 기술 및 요구되는 제품에 따라 이러한 단면에서 리세스(recessed) 채널 표면(오목한 채널 표면) 또는 확장(extended) 채널 표면(볼록한 채널 표면)을 포함하도록 구현될 수 있다. 터널링 유전막(76) 및 상기 구조물의 나머지 막들(77, 78, 79)은 등각 방식(conformal manner)으로 평탄, 오목 또는 볼록하게 상기 채널 표면 상에 형성된다. 쉘로우 트 렌치 소자 분리(STI) 구조물들(80, 82) 사이의 채널 폭은 바람직하게는 약 50㎚ 이하, 보다 바람직하게는, 쉘로우 트렌치 소자 분리(STI) 기술이 허용하는 최소 크기이다.
도 8은 본 발명에 따른 금속 게이트, 알루미늄 산화물 또는 기타 고 유전(κ) 차단막 및 밴드 갭 가공된 터널링 유전막을 구비하는 MA-BE-SONOS 메모리 셀들을 적용한 집적 회로의 간략한 블록도이다. 집적 회로(810)는 본 발명에 따른 MA-BE-SONOS 메모리 셀들을 사용하여 반도체 기판 상에 구현된 메모리 어레이(812)를 포함한다. 워드 라인(행) 및 블록 선택 디코더(814)는 메모리 어레이(812)의 행들을 따라 배열된 복수의 워드 라인들 및 블록 선택 라인들(816)에 연결되어 전기적으로 통신한다. 비트 라인(열) 디코더 및 드라이버들(818)은 메모리 어레이(812)의 메모리 셀들로부터 데이터를 독출하고 기입하기 위하여 메모리 어레이(812)의 열들을 따라 배열된 복수의 비트 라인들(820)에 연결되어 전기적으로 통신한다. 버스(822)를 통하여 워드 라인 디코더 및 드라이버들(814) 및 비트 라인 디코더(818)에 어드레스들이 제공된다. 독출, 프로그래밍 및 소거 모드들을 위한 전류원들을 포함하는 블록(824)의 센스 증폭기(sense amplifier)들 및 데이터 입력 구조(data-in structure)들은 데이터 버스(826)를 통하여 비트 라인 디코더(818)에 연결된다. 데이터는 데이터 입력선(data-in line)(828)을 통하여 집적 회로(810)의 입출력 포트들로부터, 또는 집적 회로(810)의 내부 또는 외부의 다른 데이터 소스들로부터 블록(824)의 데이터 입력 구조들로 제공된다. 도시된 실시예에 있어서, 집적 회로(810)는 범용 프로세서(general purpose processor) 또는 특정 응용 회 로(special purpose application circuitry), 또는 상기 메모리 셀 어레이에 의해 지원되는 시스템-온-칩 기능(system-on-a-chip functionality)을 제공하는 모듈들의 조합과 같은 회로(830)를 포함할 수 있다. 데이터는 데이터 출력선(832)을 통하여 블록(824)의 센스 증폭기들로부터 집적 회로(810)의 입출력 포트들, 또는 집적 회로(810) 내부 또는 외부의 다른 데이터 목적지(data destination)들로 제공된다.
어레이(812)는 특정한 응용에 따라 NAND 어레이, AND 어레이 또는 NOR 어레이가 될 수 있다. 상술한 매우 큰 메모리 윈도우는 셀 마다 복수의 비트를 저장하도록 지원할 수 있고, 이에 따라 상기 장치는 멀티 비트 센스 증폭기들을 포함할 수 있다.
본 발명의 일 실시예에 따라 바이어스 배열 상태 머신(bias arrangement state machine)(834)을 사용하여 구현된 제어기(controller)는 워드 라인들 및 비트 라인들에 대한 독출(read), 프로그램(program), 소거(erase), 소거 검증(erase verify), 프로그램 검증(program verify) 전압들 또는 전류들과 같은 바이어스 배열 공급 전압들 및 전류원들(836)의 적용을 제어하고, 접근 제어 처리(access control process)를 사용하여 워드 라인/소스 라인 동작을 제어한다. 제어기(834)는 본 발명이 속하는 기술 분야에서 알려진 특정 목적 로직 회로를 사용하여 구현될 수 있다. 본 발명의 다른 실시예에 있어서, 제어기(834)는 상기 장치의 동작을 제어하는 컴퓨터 프로그램을 실행하는 범용 프로세서를 포함할 수 있고, 이는 동일한 집적 회로에 구현될 수 있다. 본 발명의 또 다른 실시예에 있어서, 제어기(834)는 특정 목적 로직 회로 및 범용 프로세서의 조합으로 구현될 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 셀(이하, "MA BE-SONOS 셀" 이라 함.)의 다양한 소거 바이어스 전압들에 대한 소거 곡선을 나타내는 소거 바이어스 시간에 따른 평탄 대역 전압(flat band voltage)을 나타내는 그래프이다. 상기 메모리 셀에서 게이트는 백금을 포함하고, 차단 유전막은 약 180Å 정도의 알루미늄 산화물을 포함하며, 전하 트래핑막은 약 70Å 정도의 실리콘 질화물을 포함하고, 터널링 유전막은 실리콘 기판에 형성된 약 15Å 정도의 실리콘 산화물, 약 20Å 정도의 실리콘 질화물 및 약 25Å 정도의 실리콘 산화물을 포함한다. 본 발명의 일 실시예에 있어서, 채널이 접지됨으로써, 게이트 전압(VG)은 상기 스택 구조를 지나는 바이어스 전압이 된다. 도 9에는 약 -10V에서 약 -20V로 약 2V 정도씩 증가하는 게이트 전압(VG)에 대한 소거 속도가 도시되어 있다. 상기 구조물을 사용하여 매우 빠른 소거 속도를 획득할 수 있다. 약 20V 미만의 바이어스 전압들에 대하여, 정공 터널링 전류는 약 5㎳ 이하에서 선택된 셀에 대한 문턱 전압을 약 4V 이상 감소시킬 수 있다. 약 16V 이하의 바이어스 전압들에 대하여, 정공 터널링 전류는 약 10㎳ 이하에서 선택된 셀에 대한 문턱 전압을 약 4V 이상 감소시킬 수 있다. 이에 따라, 약 7V 정도의 문턱 전압 변화를 용이하게 달성할 수 있다. 또한, 도시된 바와 같이, 약 15V 정도의 게이트 전압에 대하여 약 10㎳ 이하의 소거 시간을 달성할 수 있다. 이에 따라, 이 기술은 매우 작은 장치들과 같이 상대적으로 작은 항복 전압(breakdown voltage)을 가진 장치들에 적용될 수 있으며, 그럼에도 불구하고 NAND 플래시 응용들에서 요구되는 상대적으로 고속의 동작을 가능하게 한다. 이러한 성능 측정치들은 이 기술이 약 15V 정도의 최대 게이트 전압을 사용하고, 약 50 ㎚ 정도 또는 그 미만의 게이트 길이를 갖는 장치들에 적용 가능함을 나타낸다.
도 10은 MANOS 셀, BE-SONOS 셀 및 전술한 MA BE-SONOS 셀의 소거 곡선들을 비교하는 소거 바이어스 시간에 따른 평탄 대역 전압을 나타내는 그래프이다. 여기서, MANOS 셀은 백금 게이트, 약 180Å 정도의 알루미늄 산화물 차단 유전막, 약 70Å 정도의 실리콘 질화물 트래핑막 및 약 45Å 정도의 실리콘 산화물 터널링막을 구비하고, BE-SONOS 셀은 p+ 폴리실리콘(p+-polysilicon) 게이트, 약 90Å 정도의 실리콘 산화물 차단 유전막, 약 70Å 정도의 실리콘 질화물 트래핑막, 약 25Å 정도의 분리막, 약 20Å 정도의 오프셋막 및 약 15Å의 정공 터널링막을 갖는 ONO 터널링막을 구비하며, MA BE-SONOS 셀은 전술한 바와 실질적으로 동일한 구조를 가진다. 상기 세 샘플들은 약 180Å 정도로 유사한 등가 산화막 두께(equivalent oxide thickness; EOT)를 가진다. 약 -18V 정도의 동일한 바이어스 전압 하에서, MA BE-SONOS 샘플은 다른 장치들에 비하여 월등한 소거 속도를 보이고, BE-SONOS에서 약 10ms 정도, MANOS에서 약 100㎳ 이상이 소요되는 것에 비하여 MA BE-SONOS에서는 약 4V 정도의 문턱 전압 강하를 약 1㎳ 이내에서 용이하게 달성할 수 있다. 또한, MA BE-SONOS 셀은 종래의 MANOS 셀 및 BE-SONOS 셀에 비하여 한 자리수(order of magnitude) 이상 소거 속도가 빠르다.
도 11은 전술한 과도 해석(transient analysis)을 사용하여 다양한 바이어스 전압들에 대한 터널링 유전막의 전계(ETUN, MV/cm)에 따른 전류 밀도(J, A/㎠)를 MANOS, BE-SONOS 및 MA BE-SONOS 셀 샘플들을 비교하여 나타내는 도면이다. 도시된 바와 같이, 약 14MV/cm 이하의 전계(ETUN)에 대하여 MANOS 샘플보다 MA BE-SONOS 및BE-SONOS 샘플들의 정공 터널링의 전류 밀도가 훨씬 높다. MA BE-SONOS 샘플에 대하여, 소거 포화가 발생되지 않으며, 이에 따라 약 -5V 미만의 평탄 대역 전압을 통하여 연속적으로 소거될 수 있다. 실용적인 장치들은 정공 터널링 전류를 위하여, 약 10MV/㎝ 또는 약 11MV/㎝ 정도의 전계(ETUN)를 포함하여, 약 14MV/cm 보다 작은 전계(ETUN)를 사용하여 쉽게 구동할 수 있다.
도 12는 전술한 터널링 유전막의 정공 터널링막의 두께에 의해 결정되는 다양한 밴드 오프셋 거리들을 가진 MA-BE-SONOS 샘플에 대한 소거 곡선들을 나타내는 도면이다. 도시된 바와 같이, 소거 속도는 약 20Å 미만의 실리콘 산화물로 구성된 정공 터널링막에서 급격히 향상되고, 약 18Å 이하에서 더욱 향상됨을 알 수 있다. BE-SONOS의 실시예들은 약 15Å 이하의 실리콘 산화물로 구성된 정공 터널링막의 두께 감소에 따라 소거 속도가 향상된다.
도 13은 MA-BE-SONOS 샘플에 대하여 약 17V 정도에서 약 20V 정도의 프로그램 바이어스에 따른 프로그램 특성들을 나타내는 도면이다. 도시된 바와 같이, 프로그램 시간은 상대적으로 낮은 바이어스 전압에서 매우 빠른 것을 알 수 있다. 더욱이, 약 7V 이상의 문턱 전압 변화가 약 1㎳ 대 또는 그 이하의 프로그램 시간 내에 달성될 수 있다. 도 9에 도시된 데이터를 참조할 때, 본 발명에 따른 메모리 셀은 약 7V 정도의 메모리 윈도우를 가지며 고속 및 고밀도로 구동할 수 있음을 알 수 있다. 이러한 큰 메모리 윈도우에 의하여, 상기 장치는 각 셀의 멀티 비 트(multiple bit per cell) 구현에 쉽게 적용될 수 있다.
도 14는 약 -20V 정도의 게이트 전위에서 4개의 구별되는 장치들에 대한 시간에 따른 평탄 대역 전압을 나타내는 그래프이다. 이러한 4개의 장치들은 전술한 백금 게이트를 갖는 MANOS 장치, 전술한 P+ 폴리실리콘 게이트를 갖는 BE-SONOS 장치, 상술한 알루미늄 게이트(상대적으로 낮은 일함수 금속)를 갖는 MA BE-SONOS 장치, 그리고 상술한 백금 게이트(상대적으로 높은 일함수 금속)를 갖는 MA BE-SONOS 장치를 포함한다. 도시된 바와 같이, 상기 백금 게이트 MA BE-SONOS 장치는 약 10㎳ 내에서 약 8V 이상의 문턱전압 스윙을 가지고, 소거 포화를 나타내지 않는다. 알루미늄 게이트 MA BE-SONOS 장치 또한 매우 큰 문턱 전압 스윙을 가지나, 약 -4V 정도의 평탄 대역 전압에서 소거 포화를 보이기 시작한다. P+ 폴리실리콘 게이트를 가진 BE-SONOS 장치는 매우 빠른 소거 속도를 가지나, 약 1㎳ 정도의 소거 펄스 후에 약 -1V 정도에서 소거 포화를 겪게 된다. 백금 게이트 MANOS 장치는 소거 포화를 나타내지 않으나, 약 50㎳ 또는 그 이상의 소거 펄스 후에도 여전히 약 -1V 정도의 평탄 대역 전압에 도달하지 않는다.
도 15는 전술한 P+ 폴리실리콘 게이트를 가진 BE-SONOS 장치, 전술한 알루미늄 게이트를 가진 MA BE-SONOS 장치 및 상술한 백금 게이트를 가진 MA BE-SONOS 장치에 대하여 약 -20V 정도의 게이트 바이어스에서 터널링막들(O1/N1/O2) 및 차단막의 과도 전계(transient electric fields)를 나타낸 도면이다. 도 15에 있어서, 실리콘 산화물 차단막을 갖는 BE-SONOS 장치의 차단막의 전계(약 9MV/㎝에서 시작)와 알루미늄 산화물 차단막을 갖는 MA-BE-SONOS 장치의 차단막의 전계(약 4.5MV/㎝ 에서 시작)는 큰 차이를 보인다. 또한, 도 15에 있어서, 매우 고속의 소거 바이어스 조건 하에서도 터널링막의 전계는 약 14MV/㎝ 이하로 유지된다.
상술한 예들은 n-형 불순물로 도핑된 소스 및 드레인 단자들을 포함하는 n-채널 장치들을 사용하여 구현되었다. 그러나, 이러한 기술은 p-형 불순물로 도핑된 소스 및 드레인 단자들을 구비하는 p-채널 장치들을 사용하여 구현될 수도 있다.
상술한 실시예들에 따르면, 평탄한(flat) 또는 평면의(planar) 채널 표면들을 가지는 장치들을 사용하여 구현되었다. 그러나, 이와 같은 기술은 원통형 채널 표면, 핀형(fin shaped) 채널, 오목한(recessed) 채널 등등의 비평면(non-planar) 구조를 사용하여 구현될 수도 있다.
상술한 실시예들에 있어서는, 전하 저장 스택 구조(charge storage stack)는 터널링막이 채널 표면 상에 형성되고, 차단 유전막이 게이트에 인접하도록 구현되었다. 본 발명의 다른 실시예에 따르면, 상기 전하 저장 스택 구조는 뒤집힐 수도 있으며, 이에 따라 터널링막이 게이트 단자에 인접하고, 차단 유전막이 채널 표면 상에 형성될 수도 있다.
상술한 바에 따르면 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 셀을 나타내는 개략적인 도면이다.
도 2는 낮은 전계(low electric field)에서 밴드 오프셋 기술(band offset technology)을 포함하는 터널링 유전막의 밴드 다이어그램이다.
도 3은 높은 전계(high electric field)에서 밴드 오프셋 기술을 포함하는 터널링 유전막의 밴드 다이어그램이다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀의 소거 동작 동안 전계의 세기(electric field intensity)를 설명하기 위한 도면이다.
도 5는 본 발명에 따른 메모리 셀들이 적용된 NAND형 메모리 어레이를 나타내는 개략적인 도면이다.
도 6은 본 발명에 따른 NAND 구조의 메모리 셀들을 워드 라인들에 직교하는 방향으로 자른 개략적인 단면도이다.
도 7은 본 발명에 따른 NAND 구조의 메모리 셀들을 워드 라인에 따라 자른 개략적인 단면도이다.
도 8은 본 발명의 실시예들에 따른 메모리 셀들 및 바이어스 회로를 적용한 집적 회로를 나타내는 블록도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 셀을 위한 다양한 소거 바이어스 전압들에 대한 소거 곡선들을 나타내는 소거 바이어스 시간에 대한 평탄 대역 전압(flat band voltage)의 그래프이다.
도 10은 본 발명에 따른 메모리 셀의 소거 곡선을 다른 전하 트래핑 셀 구조물들의 소거 곡선들과 비교한 소거 바이어스 시간에 대한 평탄 대역 전압의 그래프이다.
도 11은 과도 해석(transient analysis)을 사용하여 다양한 바이어스 전압들에 대한 터널링 유전막의 전계에 따른 전류 밀도를 본 발명에 따른 메모리 셀과 다른 전하 트래핑 셀 구조물들을 비교하여 나타내는 도면이다.
도 12는 터널링 유전막의 다양한 밴드 오프셋 거리들에 대한 본 발명에 따른 메모리 셀의 소거 곡선들을 나타내는 도면이다.
도 13은 본 발명의 일 실시예에 따른 메모리 셀을 위한 다양한 프로그램 바이어스들에 대한 프로그램 특성들을 나타내는 도면이다.
도 14는 상이한 게이트 물질들을 포함하는 네 종류의 대표적인 장치들에 대한 소거 곡선들을 나타내는 그래프이다.
도 15는 본 발명에 개시된 세 종류의 장치들에 대한 터널막들 및 차단막의 과도 전계들을 나타내는 그래프이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10： 채널 10a： 채널의 표면
11： 소스 12： 드레인
13： 제1 막 14： 실리콘 질화물막
15： 제2 막 16： 전하 트래핑막
17： 차단 유전막 18： 게이트

Claims (24)

  1. 메모리 셀들의 어레이를 구비하며, 상기 어레이의 각 메모리 셀들은,
    채널 표면을 갖는 채널과 상기 채널에 인접하는 소스 및 드레인 단자들을 포함하는 반도체 몸체;
    상기 채널 표면 근처에서 정공 터널링 장벽 높이(hole tunneling barrier height)를 가지며 상기 채널 표면으로부터 제1 오프셋에서 가전자대(valence band) 에너지 레벨이 상승하고 상기 채널 표면으로부터 2㎚ 이상의 제2 오프셋에서 가전자대 에너지 레벨이 감소하도록 배열된 물질들의 조합을 포함하고, 상기 채널 표면 상에 형성되는 터널링 유전막;
    상기 터널링 유전막 상에 형성되는 전하 트래핑 유전막;
    7 이상의 유전 상수(κ)를 갖는 물질을 포함하며, 상기 전하 트래핑 유전막 상에 형성되는 차단 유전막; 및
    금속 또는 금속 화합물(compound)을 포함하며, 상기 차단 유전막 상에 형성되는 게이트를 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  2. 제1항에 있어서,
    상기 메모리 셀들의 어레이에 연결되며, 독출, 프로그램 및 소거 동작들을 위해 선택된 메모리 셀들에 바이어스 전압들을 인가하는 회로를 더 구비하며,
    상기 바이어스 전압들은 상기 터널링 유전막을 지나는 정공 터널링을 발생시키기 위한 14MV/㎝ 이하의 전계를 유도하는 상기 게이트 및 상기 반도체 몸체 사이의 바이어스 전압들을 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  3. 제1항에 있어서, 상기 차단 유전막은 알루미늄 산화물(aluminum oxide)을 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  4. 제1항에 있어서, 상기 게이트는 백금(platinum)을 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  5. 제1항에 있어서, 상기 게이트는 알루미늄(aluminum)을 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  6. 제1항에 있어서, 상기 게이트는 탄탈륨 질화물(tantalum nitride)을 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  7. 제1항에 있어서, 상기 터널링 유전막은,
    상기 채널에 인접하며, 20Å 이하의 두께를 갖는 제1 실리콘 산화물막;
    상기 제1 실리콘 산화물막 상에 형성되며, 3eV 이하의 정공 터널링 장벽 높이를 갖는 저 장벽 높이막; 및
    상기 저 장벽 높이막과 상기 전하 트래핑 유전막을 분리시키는 분리막을 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  8. 제7항에 있어서, 상기 제1 실리콘 산화물막의 두께는 15Å 이하인 것을 특징으로 하는 전하 트래핑 메모리.
  9. 제1항에 있어서, 상기 터널링 유전막은,
    상기 채널에 인접하며, 20Å 이하의 두께를 갖는 제1 실리콘 산화물막;
    상기 제1 실리콘 산화물막 상에 형성되며, 30Å 이하의 두께를 갖는 실리콘 질화물막; 및
    상기 실리콘 질화물막 상에 형성되며, 30Å 이하의 두께를 갖는 제2 실리콘 산화물막을 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  10. 제1항에 있어서, 상기 터널링 유전막은, 상기 채널에 인접하며 15Å 이하의 두께를 갖는 제1 실리콘 산화물막을 포함하는 유전 물질의 막들로 구성된 스택(stack)을 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  11. 제1항에 있어서, 상기 터널링 유전막은, 상기 채널에 인접하는 제1 실리콘 산화물막 및 상기 제1 실리콘 산화물막 상에 형성되며, 25Å 이하의 두께를 갖는 실리콘 질화물막을 포함하는 유전 물질의 막들로 구성된 스택을 포함하는 것을 특 징으로 하는 전하 트래핑 메모리.
  12. 제1항에 있어서, 상기 터널링 유전막은,
    상기 채널에 인접하며, 15Å 이하의 두께를 갖는 제1 실리콘 산화물막;
    상기 제1 실리콘 산화물막 상에 형성되며, 25Å 이하의 두께를 갖는 실리콘 질화물막; 및
    상기 실리콘 질화물막 상에 형성되며, 30Å 이하의 두께를 갖는 제2 실리콘 산화물막을 포함하며,
    상기 전하 트래핑 유전막은 50Å 이상의 두께를 갖는 실리콘 질화물을 포함하고,
    상기 차단 유전막은 150Å 이상의 두께를 갖는 알루미늄 산화물을 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  13. 제1항에 있어서, 정공 터널링을 유도하기 위한 바이어스 전압은 16V 이하이며, 정공 터널링 전류는 10㎳ 이하에서 4V 이상의 선택된 셀의 문턱 전압의 감소를 발생시키기에 충분한 것을 특징으로 하는 전하 트래핑 메모리.
  14. 제1항에 있어서, 정공 터널링을 유도하기 위한 바이어스 전압은 20V 이하이며, 정공 터널링 전류는 5㎳ 이하에서 4V 이상의 선택된 셀들의 문턱 전압 감소를 발생시키기에 충분한 것을 특징으로 하는 전하 트래핑 메모리.
  15. 제1항에 있어서, 상기 차단 유전막, 상기 전하 트래핑 유전막 및 상기 터널링 유전막의 유효 산화막 두께(effective oxide thickness)는 200Å이하인 것을 특징으로 하는 전하 트래핑 메모리.
  16. 메모리 셀들의 어레이를 포함하며, 상기 어레이의 각 메모리 셀들은,
    채널 표면을 갖는 채널과 상기 채널에 인접하는 소스 및 드레인 단자들을 포함하는 반도체 몸체:
    상기 채널 표면 근처에서 정공 터널링 장벽 높이(hole tunneling barrier height)를 가지며 상기 채널 표면으로부터 제1 오프셋에서 가전자대(valence band) 에너지 레벨이 상승하고 상기 채널 표면으로부터 2㎚ 이상의 제2 오프셋에서 가전자대 에너지 레벨이 감소하도록 배열된 물질들의 조합을 포함하고, 상기 채널 표면 상에 형성되는 터널링 유전막;
    상기 터널 유전막 상에 형성되는 전하 트래핑 유전막;
    알루미늄 산화물을 포함하며, 상기 전하 트래핑 유전막 상에 형성되는 차단 유전막; 및
    알루미늄을 포함하며, 상기 차단 유전막 상에 형성되는 게이트를 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  17. 제16항에 있어서,
    상기 메모리 셀들의 어레이에 연결되고, 독출, 프로그램 및 소거 동작들을 위하여 선택된 셀들에 바이어스 전압들을 인가하는 회로를 더 포함하며,
    상기 바이어스 전압들은 상기 터널링 유전막을 지나는 정공 터널링을 발생시키는 상기 게이트 및 상기 반도체 몸체 사이의 바이어스 전압들을 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  18. 제16항에 있어서, 상기 터널링 유전막은,
    상기 채널에 인접하며, 15Å 이하의 두께를 갖는 제1 실리콘 산화물막;
    상기 제1 실리콘 산화물막 상에 형성되며, 25Å 이하의 두께를 갖는 실리콘 질화물막; 및
    상기 실리콘 질화물막 상에 형성되며, 30Å 이하의 두께를 갖는 제2 실리콘 산화물막을 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  19. 제16항에 있어서, 상기 터널링 유전막은, 상기 채널에 인접하며 15Å 이하의 두께를 갖는 제1 실리콘 산화물막을 포함하는 유전 물질의 막들로 구성된 스택을 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  20. 제16항에 있어서, 상기 터널링 유전막은, 상기 채널에 인접하는 제1 실리콘 산화물막 및 상기 제1 실리콘 산화물막 상에 형성되며 25Å 이하의 두께를 갖는 실 리콘 질화물막을 포함하는 유전 물질의 막들로 구성된 스택을 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  21. 메모리 셀들의 어레이를 포함하며, 상기 어레이의 각 메모리 셀들은,
    채널 표면을 갖는 채널과 상기 채널에 인접하는 소스 및 드레인 단자들을 포함하는 반도체 몸체;
    상기 채널 표면 근처에서 정공 터널링 장벽 높이를 가지며 상기 채널 표면으로부터 제1 오프셋에서 가전자대 에너지 레벨이 상승하고 상기 채널 표면으로부터 2㎚ 이상의 제2 오프셋에서 가전자대 에너지 레벨이 감소하도록 배열된 물질들의 조합을 포함하고, 상기 채널 표면 상에 형성되는 터널링 유전막;
    상기 터널 유전막 상에 형성되는 전하 트래핑 유전막;
    알루미늄 산화물을 포함하며, 상기 전하 트래핑 유전막 상에 형성되는 차단 유전막;
    백금을 포함하며, 상기 차단 유전막 상에 형성되는 게이트; 및
    상기 메모리 셀들의 어레이에 연결되며, 독출, 프로그램 및 소거 동작들을 위하여 선택된 셀들에 바이어스 전압들을 인가하는 회로를 포함하고,
    상기 바이어스 전압들은 상기 터널링 유전막을 지나는 정공 터널링을 발생시키는 상기 게이트 및 상기 반도체 몸체 사이의 바이어스 전압들을 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  22. 제21항에 있어서, 상기 터널링 유전막은,
    상기 채널에 인접하며, 15Å 이하의 두께를 갖는 제1 실리콘 산화물막;
    상기 제1 실리콘 산화물막 상에 형성되며, 25Å 이하의 두께를 갖는 실리콘 질화물막; 및
    상기 실리콘 질화물막 상에 형성되며, 30Å이하의 두께를 갖는 제2 실리콘 산화물막을 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  23. 제21항에 있어서, 상기 터널링 유전막은, 상기 채널에 인접하며 15Å 이하의 두께를 갖는 제1 실리콘 산화물막을 포함하는 유전 물질의 막들로 구성된 스택을 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
  24. 제21항에 있어서, 상기 터널링 유전막은, 상기 채널에 인접하는 제1 실리콘 산화물막 및 상기 제1 실리콘 산화물막 상에 형성되며 25Å 이하의 두께를 갖는 실리콘 질화물막을 포함하는 유전 물질의 막들로 구성된 스택을 포함하는 것을 특징으로 하는 전하 트래핑 메모리.
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