TWI374448B - Charge trapping memory cell with high speed erase - Google Patents

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TWI374448B TW097100251A TW97100251A TWI374448B TW I374448 B TWI374448 B TW I374448B TW 097100251 A TW097100251 A TW 097100251A TW 97100251 A TW97100251 A TW 97100251A TW I374448 B TWI374448 B TW I374448B
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Description

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三達編號：TW3088PA 九、發明說明： 【發明所屬之技術領域】 本發明係有關於快閃記憶體技術，且特別 用於高速抹除及程式化操作之具有可擴 ；適 憶體技術。 电何捕捉記 【先前技術】 快閃記憶體（flash memory )為非揮發性整八+二 憶體技術中之-種類型，傳統之快閃記憶體中係庳3 = 閘極記憶胞。隨著記憶體裝置之集積度增加 ‘fe胞之間愈來愈靠近’使得儲存於相 I己 的相互干擾逐漸成為一個問題。因此，中之電荷 為基礎之快以子置開極記憶胞 制。另—私“憶體’其提升集積度之能力係、受到了限 =胞’其係利用—介電電荷捕捉層取代捉 胞中係使用介電電荷捕捉材料，不」:二荷 ㈣技術所遭遇之記憶胞間干擾 ^成如洋置 向集積度之快閃記憶體中。 _可應用於較 业细少 構，i係具t捕捉⑽胞包括—場效電晶體（FET)結 由-通道分隔開原u極，-閘極。源極及沒極藉 Γ介電與通道分隔 源—裝置之設計， 5 ^基板（S)中，穿隧介電 丄J/4440 ι «
三達编號：TW3088PA 層係由石夕氧化物（〇 ) (N)形成，阻擔介電層係由= -錢化物 極包括多晶石夕⑻。此種s〇N〇s裝置）=成’而間 •術中的一種來產生電子穿隨_九’、用_見偏壓扶 .•利用電洞穿隨或電子二错以進行程式化操作，並足 .為了使抹除操作能夠呈有實^!^ping)來進行抹除操作。 電層必須相當地薄(:：二應用的操作迷度，穿随介 態下，記憶胞具有低於傳二這樣的厚度狀 保存特性。此外，當穿隨介1 °技術的耐雙性及資科 進行抹除操作所需之兩場合^具有相對較厚之厚度時， 層的現象1子注入;造極穿過阻擔介電 況下，電荷捕捉裝置之電荷：二現象’於此狀 趨近。詳見二;=位 :私為t何捕捉非揮發性記憶體之電荷平衡 :=，7，_號之美國專利。然而，若抹除飽 會根本無法進行抹除的動作，抑或程 ΐ田 袜除狀態之間的臨界範圍過小，無法進行各項 祕Γί面來說，目前係已研究出—種技術，在抹除操 乍斤而之问電場條件下，係可用來提升阻擔介電層減緩閉 極電子注入之能力。詳見由鄭（zheng)等人發明，名稱 為「具有高功函數閘極之記憶體裝置以及栻除該裝置之方 法」’於2005年6月28日核發之編號第6,912 163號之 國專利，·由施（Shih)等人發明，名稱為「具有高^函數 1374448 ι *
三達編號：TW3088PA 閘極與電荷平衡之電荷陷入非揮發記憶體的操作機制」之 編號第7，164,603號之美國專利；由辛（Shin)等人於2003 年國際電子元件大會（IEDM)發表，標題為「一種具有氧 化鋁（Al2〇3)或上氧化層之高可靠性SONOS.型式之NAND 快閃記憶胞」（MANOS)之論文；以及，由辛（Shin)等 人於2005年國際電子元件大會發表’標題為「一種使用 63奈米製程技術以應用於多層十億位元快閃電子式可抹
除可編程唯讀記憶體（Multi-Gigabit Flash EEPROM )之新 穎NAND型式之MONOS記憶體」之論文。在前述參考文
件中’第二件由辛等人所發表之論文，係描述一種S〇n〇S 型式之記憶體。其中，閘極係應用氮化钽（tantalum nitride ) 材料阻擋；|電層係應用氧化銘（aluminum oxide)材料 (稱之為TANOS裝置），係可維持大約4奈米之相對較厚 之^介電層。氮化组之㈣較高之功函數係抑制電子注 目較於用在穿隨介電層之電場，氧化銘之高 述2係縮減穿過阻擋介電層之電場強度。辛等人係描 於記憶胞崩潰電壓、氧化銘層厚度及賴介電層 7予度之間的權衡選擇。由於τ 介電材斜I 士、 、， ' TAN〇s裝置中二氧化矽穿隧 係提出^ 4 ’為了達到不同之抹除速率， 由提C高之不同抹除電壓。抹除速率的提升需要藉 二電壓’或者減少穿_電層之厚度來達成。 …而抹除操作之電壓的增力口，π 而穿随介電層厚度的減少，受到；到了朋5壓之限制’ 及抹除飽和等議題之限制。上述關於電荷保存能力 7 1374448
— I I
三達編號：TW3088PA 另一方面，目前係已研究出一種技術，可增進穿隧介 電層之表現，以應用於較低電場之抹除操作。詳見由呂等 人發明，名稱為「非揮發性記憶胞、包括其之記憶陣列以 * 及操作記憶胞及記憶陣列之方法」，於2006年9月7日公 .開之公開號第2006/0198189 A1號之美國專利（係描述一 • BE-S0N0S裝置）；由呂等人於2005年12月之電氣電子 工程師協會期刊（IEEE )發表，標題為「BE-SONOS : 一 鲁 種具有良好效能及可靠性之帶隙加工SONOS」之論文；以 及，王（Wang)等人於2007年5月之電氣電子工程師協 會期刊發表’標題為「帶隙加工SONOS (BE-SONOS)快 閃記憶體之可靠性及製程之影響」之論文。又，詳見由哈 塔洽亞（Bhattacharyya)發明，名稱為「新穎之低功率非 揮發記憶體和閘極堆疊」，於2006年11月23日公開之公 開號第2006/0261401 A1號之美國專利。 BE-SONOS技術已被證明可提供傑出的效能，克服了 鲁 習知SONOS型式之記憶體關於抹除速率、耐受性及電荷 保存能力等許多議題。然而，抹除飽和的問題仍持續限制 裝置的操作變量。此外，隨著裝置尺寸的縮小，預期抹除 餘和的問題更會被凸顯出來。因此，目前係存在一種有關 於新記憶體技術的需求，此新記憶體技術係可克服習知技 術中關於抹除飽和的問題’而且可應用於極小型之記憶體 • 裝置中。 【發明内容】
S 1^74448 1 ·
三達編號：TW3088PA 本發明係提供—種帶隙加工電荷捕捉記 電荷捕捉元件1荷捕捉元件係由—阻擋層^，包括-屬化物閘極分離，並且藉由-加工穿隧介電私金屬或金 道之半導縣底分離。_層為具有高 2與包括通 質，例如氧化銘，金屬或金屬化合物。間極电數k之材 閘極。加4叫電材料包科同材料之h是紐金屬 具有可忽略之電荷捕捉效率，以及能帶偏移：特：些材料 偏移之特性包括™相對較大之電洞穿隨能障==帶 階增加，此相對較大之電洞穿嶋高係對:二:= 與+導體基底接面處之—薄層區域處。得韓、= 表面或接面例如是小於2奈米之-第―偏移: 對較低之電洞Μ轉高。能帶偏移之特財包括導= 其，由提供相對較高之電洞穿隨能障高之一^ 曰 此薄層位於與通道表面距離超過2奈米之一第二 電;係將具有-相對較低電洞穿隨能障高 g隔開。採用此處所描述之記憶胞，係 優於習吨=:二:情況下取得極高之抹除速率，提供 文竹之记憶窗值及操作速率。 洞穿隧:過=:置之價帶能階，係使—電場足以誘發電 以將偏移位置後之價位置間之4層區域，並且足 效消除位於提〶至—準位，此準位係可有 障。此結構可‘成」广加工穿隧介電層中之電洞穿隧能 免通過加1隨介電糊助電洞穿隨，同時有效避 科之電荷洩漏。電荷洩漏係發生於 1374448
三達编號：TW3088PA 電場消失，或由其他功能之操作所誘發之微小電場存在 時，例如從記憶胞進行資料讀取時，或程式化鄰近記憶胞 時。 於一典型之裝置中，加工穿隧介電層係由一超薄（例 如小於等於15 A)之氧化矽層01、一超薄（例如小於等 於30 A)之氮化矽層N1及一超薄（例如小於等於30 A) 之氧化矽層02所組成。其係導致於一偏移位置之價帶能 階增加.約2.6eV，此偏移位置與半導體基底接面之距離小 於等於15 A。02層係於一第二偏移位置（例如距離接面 35至45 A處），藉由較低價帶能階之區域（較高電洞穿隧 能障）將N1層與電荷捕捉層分離。由於第二偏移位置距 離接面較遠，足夠在接面及第一偏移位置間誘發電洞穿隧 之電場，亦將價帶能階提高至可有效消除電洞穿隧能障之 一準位。因此，02層不會顯著地干擾電場輔助電洞穿隧， 同時可增進加工穿隧介電材料阻擋低電場時洩漏的能力。 於一典型之記憶體中，阻擋介電結構係由氧化鋁組 成。由於氧化鋁具有兩倍於氧化矽之介電常數（K值大約 為7或8)，因此相較於穿隧介電層中之電場強度，阻擋介 電結構中之電場強度相對較低。 本發明結合了：相對於穿隧介電層降低阻擋介電層中 電場之技術，以及減少在不發生抹除飽和之條件下達成高 速抹除之電場大小之技術。藉以形成大於習知技術之一記 憶窗值，且記憶胞係具有良好之電荷保存能力以及耐受性。 本發明係描述一種電荷捕捉記憶體，包括一記憶胞陣 1374448 — ι .·
二達編號·· TW3088PA ^ ’其中之各記憶胞包括：具有—通道之—半導體基底、 一源極端及-祕端。通道具有—通道表面 二及淡 極端係鄰接於通道。穿隧介|_ '、 / 批如 ;丨电層0又置於通運表面上，且特 電荷捕捉效率以及能帶偏移技術。-Ζ捕捉介電層設置於穿隧介電層上，__介電層設置 於笔荷捕捉層上。阻擋介電層包括介f f數k大於3·9之 -材料’且較佳地包括氧化鋁或其他介電常數4於等於 約7之材料。’設置於阻擋介電層上，並且包括位於阻 撞介電層上之-金屬或其他導體材料。本發明之實施例係 可應用具有相對較高功函數（例如大於4.5eV)之材質作 為間極，例如在白。 電路係耦接於該記憶胞陣列，用以施加偏壓至選定之 記憶胞，以便進行讀取、程式化及抹除操作。 此處所述之技術中，通過閘極及裝置之基板之偏壓小 於或等於20V，其係適當地小於抹除操作之崩潰電壓，並 鲁 且表現出邊界移動（threshold shift)的現象，以維持汽達 7V或更多的記憶窗值。此外’此處所描述之裝置中，於抹 除操作期間所施加的偏歷，係誘發通穿過穿隨介電層且小 於14MV/cm之一電場。在不發生抹除飽和之情況下，係 可在少於10ms之時間内達成高於5V之邊界移動。電路可 與此處描述之電荷捕捉記憶胞組合應用，以達成在不發生 • 抹除飽和之情況下，於10ms以内的時間裡進行大於5V之 負邊界移動。並且由於利用小於15V之偏壓即可達成快於 10ms之抹除速率，係可應用於極小規模並且具有相對低之 1374448
三達編號：TW3088PA 崩潰電壓的裝置中。 於程式化期間施加之偏壓，同樣地可藉由電子穿隧通 過穿隧介電層，進行極高速之程式化操作。於一些實施例 中，係可在少於lms之時間内達成大於5V、甚至高達7V 之正邊界移動。於其他實施例中，更可在少於0.1ms之時 間内達成。 此處描述之記憶胞，可提供具有相對大記憶窗值（大 於7V)之快閃技術，並且具有優良之資料保存能力。再者， 此處所述之記憶胞係可適用於5Onm、40nm以及更小等級 之製程。 為讓本發明之上述内容能更明顯易懂，下文特舉較佳 之實施例，並配合所附圖式，作詳細說明如下： 【實施方式】 以下係提出依照本發明較佳之實施例，並輔以第1〜 15圖作為本發明之詳細說明。 第1圖繪示應用高k值之阻擋介電層以及帶隙加工穿 隧介電層之電荷捕捉記憶胞的示意圖。記憶胞包括位於一 半導體基底中之一通道10、一源極11及一汲極12。源極 11及汲極12係鄰接於通道10。
本實施例卡，閘極18包括功函數為大約8電子伏特 (eV )的始（platinum )。於較佳之實施例中，閘極18係 採用金屬或金屬化合物，例如翻、氮化艇、铭或其他金屬 或金屬化合物閘極材料，較佳地是採用功函數高於4.5eV 12 1374448
三達编號：TW3088PA 之材料。可適用於此作為閘極端之多種高功函數之材料， 係描述於上文巾提到之錢第6,9丨2，163號之美國專利。 此些材料典型地__及物理氣相沈積技術進行沈積， 並且可以利用反應性離不 t触刻（reactive i〇ri etching)進行 圖案化。 記憶胞之實施例中，亦可應用其他具有大約（Μ之 功函數的材料（例如銘）’此部分將詳述於後。 如第1圖所繒'示之實# 料之組合，包含二氧化石夕随介電層包括多個材 位於通道1〇之表面10a，可貝二:弟一層13。此第-層13 是利用臨場蒸氣產生技桁:广一電洞穿隨層，並且例如 脳）形成。形成第-/T13(IrSitust刪―—， (post de_ion N 〇 an日;^利用一後沈積氮氧退火 環境中，以選擇性地進行氮卩I於⑽期間添加氮氧於 之厚度大約在H)至2〇A^=氧化石夕材質之第一層13 度小於等於2。A，且較佳地:於等二另二實施例中，厚 、-氮化石夕之層敦置於氧切之第—層 可視為一能帶偏移層。1在 a 上’係 (dichlorosilane，DCS )及f $則如疋利用二氯矽烷 680〇C之條件下進行低壓化二氣> 之刖驅氣體，在 於另-替代性之製程中，積(LPCVD)而形成。 (silicon oxynitride)，蓮且^用移層包括矽氧氮化物 30人之範圍内。在另-實施 -大、、々在10至 n 厗度小於等於3〇人，並 1374448
三達编號：TW3088PA 且較佳地小於等於20 A。 一二氧化矽之第二層15，設置於氮化矽之層14上， 係可視為一隔離層。其係例如是利用LPCVD高溫氧（High Temperature Oxide，HTO)沈積而形成。二氧化石夕之第二 層15之厚度小於3 5 A，較佳地是小於等於2 5 A。關於穿 隨介電層之結構，將辅以第2及第3圖詳細說明於後。 本貫施例之一電荷捕捉層16包括氮化石夕，且厚度大 約在50至1〇〇 A之範圍内。本實施例中以大約7〇 a之厚 度’並且以利用LPCVD之方式形成為例。其他電荷捕捉 材質及結構亦可應用於此，例如包括矽氧氮化物 (Six〇yNz )、石夕豐氮化物（siiic〇n_rjch nitride )、石夕豐氧化 物（siliC0n-rich 〇xide)以及包含嵌埋奈米粒子之捕捉層等。 本實施例之阻擋介電層17包括氧化鋁（Al2〇3)，且其 介Ϊ常數k至少為8。氧化鋁材質層17之厚度大於氮化i 材質層17之厚度，例如具有氮化矽材質層17兩倍之厚户。 於繪不之示例中，氧化鋁材質層Π厚度大約在50至l5〇 a 之fe圍内。此處描述之實施例中例如是15〇 a，並且由原 子氣相沈積（Atom Vapor Deposition，AVD)形成。、、尤 ，裎中係輔以大約6〇秒之900°C後沈積快速退火，以強= 潯膜。在其他實施例中，亦可應用高k值之介電材料，如 让值大約為1〇之氧化铪（Hf〇2)、k值大約為60之氧化^ (丁i〇2)、k值大約為30之氧化镨（ΡΓ2〇3)，此外亦可應用 錯（Zr)及鑭（La)之氧化物。於一些實施例中，亦應 —種以上金屬之氧化物’例如包括铪及鋁之氧化物、 1374448 * ί
二達編號：TW3088PA 銘之氧化物以及給、鋁及結之氧化物。 〇於一典型之實施例中，第-層η為13Α之二氣化石夕， 月t· ▼偏移層14為20 Α氮化矽，隔離層15為25 Α之一氧 ..化矽，電荷捕捉層16為70人之氮化矽，阻擋介電層17 •為150 A之氧化鋁。 第2圖為在一低電場時，包含有第1圖中層13至層 15堆疊之穿隧介電結構之導帶及價帶能帶圖，其繪示一” •形”導帶及-，，倒U形”價帶。由第2圖之右側開：，區域 表不半導體基底之帶隙，區域31表示電洞穿隨層之價 可及導τ (1域32表示偏移層之帶隙，區域33表示隔離 層之價帶及導帶，區域34表示電荷捕捉層之價帶及導帶。 :區域31 g域32及區域33中之穿隧介電層之導 :仍相對高於P㈣（_)之能階，因此捕捉於電荷捕捉 品域、，中之^個電子（圖中具有負號之圓圈），無法穿隨 至通這中之導▼。由於電子穿随之可能性係關聯於穿隨介 •電層中位於”U形，，導帶下方，以及位於陷味至通道能階之 * K平線上方的區域，因此在低電場時不太可能發生電子 牙随的現象。同樣地，通道價帶中位於區域3G裡的電洞， 被，=31 32及33整體之厚度以及通道表面之高電洞穿 随能障所阻播，無法穿隨至電荷捕捉層34。由於電洞穿隨 之可能性係_於？时電層巾心，，倒㈣，，價帶上方， .以及位於通道至電荷捕捉層能階之一水平線下方的區域， 因此在低電場時不太可能發生電祠穿隨的現象。在典型實 加例中（電洞牙隨層包括二氧化石夕），大約4 5eV的電洞穿 1374448
L達編號：TW3088PA 隧能障係抑制電洞穿隧的發生，且由於 維持低於通道中之價帶h9eV，使得㈣介價帶仍 料層3卜32及33中的價帶’均顯著地小於二'籌：二： 帶。由是，此處敘述之穿隧層，其特徵在於且u價 加相對較高之電.康能障 3 (區域31);價帶能階之增加二 於距離通迢表面小於2奈米處之一 移之特性亦包括價帶能階之下降3 δ，使^立置。能帶偏 狀。價帶能階之下降38係位於輕^^產生❹形 置，並且藉由具有相對較高穿之偏移位 同樣地，U字形導帶係可利"之材料薄層33形成。 第3圖繪示在穿隧層31中目：的材料選擇來形成。 場的條件下，穿隧介電結 具有大約ΉΜΥ/cm之一電 誘發電洞穿隧（在第3圖中之成帶圖。此電場之目的在於 電場的作用下，價帶係由通層之厚度大約為15人）。在 通道表面一偏移距離處，面向上傾斜，因此在離開 加其能帶能階，並且如圖武中；丨電結構中之價帶實質上增 能帶能階。如此，隨著通道及#所示，超過通道區域價帶之 係實質上增加電洞穿隧的蝥其上方之價帶能階發生傾斜， 形之價帶。能帶偏移係在高機率，縮減穿隧堆疊中倒U 介電材料移去區域32中偏昜之狀況下，有效地從穿隧 撞作用，容許在相對車交小的恭以及區域33中隔離層的阻 用下，形成大電洞穿隧電埯ι昜（例如小於MMV/cm )作 16 1374448
三達编號：TW3088PA 隔離層33係隔離偏移層32及一電荷捕捉層34,如此 可在低電場時增加針對電子及電洞之有效阻擋能力，提升 了電荷保存能力。 • 本實施例之偏移層32必須足夠薄，使其具有可忽略 ' 之電荷捕捉效率。又，此偏移層為一介電材料，而不為導 • 體材料。如此，在應用氮化矽之一實施例中，偏移層之厚 度應小於30人，且較佳地小於等於約25 A。 於一實施例中，電洞穿隧層31之材料係應用二氧化 ® 矽，其厚度應小於20 A，且較佳地小於15 A。舉例來說， 在一較佳之實施例中，電洞穿隧層31為厚度約13 A之二 氧化矽，並且經過前述之一氮化製程，形成一超薄之矽氧 說化物層。 依照本發明之實施例中，穿隧介電層可應用氧化矽、 石夕氧iu化物及氮化石夕之複合材料。此些材料層之間不需具 有明顯地分隔^僅需可以構成必要之倒u形價帶’並於離 Φ 開通道表面一偏移距離處具有價帶能階之變化即可，用以 產生有效地電洞穿隧。又，能帶偏移技術亦可應用其他材 料之組合。 由於本技術所解決之問題，係有關於SONOS型式之 記憶體中的電洞穿隧，因此介電穿隧層之描述主要著重在” • 電洞穿隧”，而非電子穿隧。舉例來說，由二氧化矽組成之 • 一穿隧介電材料，當它的厚度足夠薄，使得電洞穿隧可以 維持在具實用價值的速度時，這樣的厚度反而不足以阻擋 電子穿隧造成的洩漏。然而因為本發明之加工方式亦會增 17 1374448
二達鴿號·· TW308SPA 穿賴率，因此藉由帶隙加工技術，不論是藉由 Ο穿㈣行之料㈣作，或者是 抹除動作，均可得到實質上的改善。U賴進仃之 苐4圖為應用於如第1圖所示之電气捕彡 如食叠的示意圖，纽诗心牛Γ 胞之閉 極犧晶勺# =：： 步驟中電場之變化。閘 ^5,此些材料層整體係、作為裝置之介電穿料。穿^ 氧化⑷触成之-_介電層47,緣材料（例如 ^金屬問極料。於-採除操作期間她層- ^於錢、胞之閘極及通道來誘發電場^ ^及 "毛層43、44及45之—電 且形成牙過穿隧 47之一電場·ρ # UN ，以及穿過阻擔声 $%eb51。穿過穿时電層 ^ Μ 2足以弓丨發電洞穿陵電流52進入捕捉：£广其強 5?: 之影響’穿過阻擋介電“7:二受: 之強Γ穿過穿隨介電層中二氧化石夕之奸 之強度。另外，由於金屬閘極46之，，具有較低 aff賊y)、相對較低之電場。51以及（electron 度’電子h電流53係可有效地受 ^ ”47之厚 生抹除飽和的狀況下，允許大記 ’因此可在不發 window)。 （ large memory 以上迷方式實施之記憶胞射 - NAND陣列中。此陣；。卓S圖所示之 BL-3、，以及==條位元mm .及设數條字元、綠〜、WL-2、 18 1374448
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三達编號：TW3088PA WL-3...WL-N-；l、WL-N。不同群組之is[個記憶胞係串接於 一區塊選擇電晶體（block select transistor)及一源極選擇 電晶體（source select transistor )之間。區塊選擇電晶體係 * 耦接於一對應之位元線’源極選擇電晶體係耦接於一對應 . 之源極線。一區塊選擇字元線（block select word line) BST ' 係耦接於一橫列之區塊選擇電晶體，而一源極選擇字元線 (source select word line)SST係耦接於一橫列之源極連接 ^ 電晶體（source connect transistor)。舉例來說，以圖中之 位元線BL-2為例’一區塊選擇電晶體60係依照區塊選擇 字元線BST上之信號，將一串記憶胞61-1至61-N連接至 位元線BL-2。此記憶胞串中的最後一個記憶胞61-N，係 連接於源極選擇電晶體62。源極選擇電晶體62係依照一 源極選擇字元線S ST上之信號，將此記憶胞串耗接至源極 線SL。 於不同之配置方式中，此些記憶胞亦可應用經常使用 φ 於快閃記憶裝置中之NOR陣列或虛地陣列（virtual ground-type)之配置方式。 於NAND陣列中之程式化操作，可利用增量階段脈衝 程式化（incremental stepped pulse programming，ISPP)或 其他方式所引發之FN穿随（Fowler Norheim tunneling) 進行。ISPP包含施加一階段程式化電壓（stepped . programming voltage )，從例如大約正17V之一閘極偏壓開 始，並且於每一程式化階段增加大約0.2V之電壓。每一脈 衝可具有例如大約10# s之一固定脈衝寬。於此技術之不 1374448 -達编號：TW3088PA 同應用方式中，施加於每一個接續脈衝的脈衝寬度及增量 值’可依照特定應用需求進行變化。此種記憶胞係展現相 對線性之程式化特性，以及遠大於習知技術之記憶窗值， 使其特別適合應用於多層（multilevel)程式化技術，以於 單位記憶胞中儲存多個位元。於替代性之實施例中，係可 應用所謂的電壓脈衝自舉（pulse voltage self-boosting)技 術來進行程式化。另外，其他為了相容於陣列特性而選用 之偏壓配置方式亦可應用於此。 其他程式化偏壓技術亦可被採用。如應用於陳 列結構中，用於引各 置以及其他習用祠穿随或™穿隨之多種偏麼配 墙亡门 议卿^句可應用於此。 弟6圖及第7圖繪 之 向 底 一典型記憶皰結構此處所34’應用於―NAND陣列 以及沿著字元線方^]面圖，其係分別為橫切字元線方 -，包括通道剖面圖。第6圖緣示-半導體基 源極/及極端71、72 、75以及源極/沒極端7卜72、73。 及没極端間的通道長、//觸於通道區域74、^。源極端 例中係小於等於、广佳地是小於50聰’於較佳之實施 捕捉層77、阻擋介電/複合材料之穿隧介電層76、電荷 80及81中，而堆疊8(； 8以及金屬閘極79係配置於堆叠 上。 81分別覆盖於通道區域74及75 第7圖繪示第6圖 —_ 及1小/〇 (column)之串接記憶 其中相同之堆㈣沿結構沿—子讀方向之剖面圖， … 與第6圖相同之標號。不同縱列 跑間’係經由淺溝槽隔離（Shal1〇w 1374448
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三達编號：TW3088PA
Trench Isolation ’ STI)結構 82、83 及 84 相互分隔。如圖 所示，通道74及相鄰通道74A之表面係為平面。然裝置 中亦可應用包括於此横截面具有凹陷（凹面）之通道表面， 或延伸（凸面）之通道表面，端視製造方式以及產品需求。 不論通道表面為平面、凸面或凹面，穿隧介電層76以及堆 疊中其他材料層77、78及79均以共形（c〇nf〇rmal)方式 壓覆在通道表面上。位於STI結構82、83之間的通道寬度 較佳地小於50nm，更進一步來說，較佳地為STI技術允許 之最小寬度。 第8圖係為一積體電路之簡化之方塊圖，此積體電路 係應用此處描述之MA-BE-SONOS記憶胞，具有一金屬間 極、一氧化鋁或其他高k值介電阻擋層以及一帶隙加工穿 隧介電層。積體電路810包括一記憶陣列812，記憶陣二 812係應用此處描述之位於一半導體基板上之 MA-BE-SONOS記憶胞。一字元線（或橫列）及區塊選考 譯碼器（block select decoder) 814係耦接且電性連通於名 數條字元線816及區塊選擇線，並且沿著記憶陣列^ 橫列配置。一位元線（縱列）譯碼器818及驅動器係輛考 且電性連通於複數條位元線820。此些位元線820沿著+ 憶陣列812之縱列配置，用以對於記憶陣列中812的記相 胞進行資料讀取及資料寫入。位址係經由匯流排（^如） 供應至字元線譯碼器及驅動器814,以及位元線譯竭实 818。方塊824中的感測放大器（sense ampHfier)及資牵 輸入結構（data-in structure) ’包括用於讀取、程式化及詞 1374448 三達编號：TW3088PA 除模式之電流來源，並且經由資料匯流排826輕接至位元 線譯碼器818。資料係由連接於積體電路810之輸入/輸出 埠，或積體電路810内部或外部之其他資料源，藉由資料 輸入線（data-in line) 828供應至方塊824中之資料輸入結 構。於繪示之實施例中，積體電路810更包括其他電路 830’ 例如一泛用（general purpose)或特用（special purpose) 電路’或一種多模組之組合，此組合係提供記憶胞陣列支 援之晶片上系統（system-on-a-chip )功能。資料係由方塊 824中之感測玟大器，藉由資料輸出線832供應至連接於 積體電路810之輸出/輸入埠，或至積體電路81〇内部或外 部之其他資料終點。
陣列812可為一 NAND陣列、一 AND陣列或一 n〇R 陣列，端視應用之需求。極大的記憶窗值可支援在單一記 憶胞中儲存多個位元，因此裝置中可包括多位元之感測放 大器。 〜
應用於此範例中之一控制器834,係使用偏壓配置 態機器（bias arrangement state machine )。其係控制偏壓 置供應電壓及電絲836的運用，例如驗字元線及位 線之項取、&式化、抹除確認、程式化確 同時亦控制-存取㈣料（aeeeSSe_Ql_ ^之 ^線/源極線操作^控制器^可採用習用之特用邏輯電 yecml purpose loglc circuitry)。於不同之實施例中， 中34 包括一泛用處理器，可應用於同-積體電 ，亚且執打-電腦程式來控制裝置之運作。於另外的 22 1374448
三達编號：TW3088PA 器之 施例中’控制器834係可應用泛用處理 組合。 裔與特用處理 第9圖為本發明一實施例之記 MA-BE-SONOS記憶胞為例）之平帶電^ (此處係以一 間關係的曲線圖，其繪示不同抹除=壓蜃訝於抹除偏壓時 憶胞中閘極包括鉑，阻擋介電層包括丨肋$除曲線。此記 荷捕捉層包括70 A之氮化石夕，且穿隨介^氧化銘，電 15 A、20 A、及25 A之二氧化矽、氮化矽：：$括分別為 此些實例中通道係進行接地，使得閑極 ^化石夕。於 過堆疊之偏壓。圖表繪示VG由_1〇¥至·^即代表穿 增加2V時之抹除速率。藉 之範圍内，每 抹除速率。對於偏厂整小於2〇ν之情^；#你係可得到高速 足以導致選定之記憶胞在少於5邮的時間=同穿隨電流係 之臨界電壓。對於偏壓小於16V之情、兄栌，降低超過4V 係足以導致臨界電壓在少☆ 1Qm二‘電洞穿隨電流 4V。如此係可在短時間内達到 高達^之2,降低超過 地，由圖表中可知，閉極電壓大約為阶日士界偏移。同樣 於1〇mS之一抹除時間，表示此技術可^，係可達成小 低崩潰電屋之裝置令（例如極小型之裝^用於具有相對較 NAND㈣Μ之相對高速中進行雜。/且仍然可於 結果’顯示出此種技街在使用15V等，效能的量測 時，其應用規模可縮小 之玫大閘極電壓 裝置中。 通道長度為5〇_或更小等級之
第10圖為平帶I 電壓對於抹除偏壓時 23 曰1關係的曲線 1374448 l ·
三達編號：TW3088PA 圖，其係比較測§式一 MANOS記憶胞、一 BE_s〇NOS記情 胞以及一 MA-BE-SONOS記憶胞之抹除曲線。MAN〇s記 憶胞具有一鉑閘極、180 A之氧化紹之一阻撞介電層、7〇 a .之氮化石夕之一捕捉層以及45 A之二氧化矽之穿隧層。 .BE-SONOS記憶胞具有p+摻雜多晶矽閘極、9〇 A之二氧 化石夕之阻擋介電層、70人之氮化矽之一捕捉層及一 〇N〇 穿隧介電層，ΟΝΟ穿隧介電層具有25 A之一隔離層、20 A 鲁之一偏移層及15Λ之電洞穿隧層。MA-BE-S0N0S記憶胞 係以别述之各材料層結構為例。此三種樣本具有近似之有 效氣化層厚度（effective oxide thickness，EOT)，大約為 180 A。在相同-18V之偏壓條件下，MA-BE-SONOS樣本 相較於另外兩者表現出優良之抹除速率，係可迅速地在大 約lms之時間内達成4V之臨界電壓下降。對照來看， BE-SONOS需要大約l〇ms的時間，而MAN0S更需要超 過100ms的時間。於此進行測試之MA-BE-S0N0S記憶 φ 胞，具有相較於習知MANOS及BE-S0N0S技術高出一個 等級之抹除速率。 第11圖繪示利用瞬態分析（transient analysis)於不 同偏壓時電流密度J (A/cm2)相對於穿隧介電層中電場 Etun (MV/cm)之關係的曲線圖，並且以上述MAN0S、 ' BE-SONOS及MA-BE-SONOS記憶胞樣本進行比較。如圖 • 所不，在小於 14MV/cm之電場Etun條件下， MA-BE-S0N0S記憶胞及BE-S0N0S記憶胞兩者電洞穿隧 之電流密度，遠高於MANOS樣本之電流密度。對於 24 1374448 三達編號：TW3088PA μα-βε-sonos樣本而言，由於沒有受到抹除飽和的与 響，其係可連續抹除至小於-5V之平帶電壓。實際應用二 裝置係可應用小於_cm之電場（包括小至1〇或 11MV/Cm之電場）進行操作，關發電㈣隨電流。 第12圖繪示具有多個能帶偏移距離之 MA-BE-SONOS樣本之抹除曲線的曲線圖，能帶偏移距離 係由穿隧介電層中電洞穿隧層之厚度決定。如圖所示，當 包括有二氧化矽之電洞穿隧層之厚度小於大約2〇A時，抹
除速率係顯著提升，且當厚度降低至18 A以下時，仍可持 續提升抹除速率。BE-SONOS之實施例顯示，隨著包括有 一氧化石夕之電洞穿隧層之厚度縮減至小於等於大約丨5 A 時’抹除速率係可持續提升。 第13圖繪示ΜΑ-BE-SONOS樣本在πν至20V程式 化偏塵時的程式化特性。如圖所示，在相對較低的偏壓條 件下’私式化所需的時間相當短。此外，在小於等於1 ms • 等級之程式化時間當中，可達到大於7V之一臨界偏移。 若同時參照第9圖所示之數據，可發現依照本發明之記憶 胞具有7V之記憶窗值，並具有高速、高密度之特性。由 於具有如此大的記憶窗，此裝置係可輕易地適用於多位元 記憶胞（multi bit per cell)之各項應用。 第14圖繪示具有20V之閘極電位的四個裝置，其平 • 帶電壓相對於時間之曲線圖。此些裝置包含如前述具有鉑 閘極之一 MANOS裝置、如前述具有P+摻雜多晶矽閘極之 一 BE-SONOS裝置、如前述具有鋁閘極（相對較低功函數 25 1374448
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三達編號：TW3088PA 之金屬）之一 ma-be-sonos裝置，以及如前述具有鉑閘 極（相對較高功函數之金屬）之一 MA-BE-SONOS裝置。 如圖所示，鉑閘極之MA-BE-SNONOS裝置具有約i〇ms . 之大於8V的臨界電壓擺幅，並且不會發生抹除飽和現象。 • 鋁閘極之MA-BE-SONOS裝置同樣具有極大的臨界擺幅， • 但是在大約-4V之平帶電壓時，便開始出現抹除飽和。具 有P+摻雜多晶矽閘極之BE-SONOS裝置，雖具有非常高 之抹除速率’但是經過大約lms的抹除脈衝之後，會在大 ® 約-IV時發生抹除飽和。鉑閘極之MANOS裝置並沒有發 生抹除飽和，但是需經過至少50ms之抹除脈衝後才能達 到-IV之平帶電壓。 第15圖繪示於-20V之閘極偏壓時，應用於三種不同 裝置之穿隧層（01/N1/02 )及阻擋層的瞬態電場（transient electro field)曲線圖。三種裝置包含如前述具有p+捧雜多 晶矽閘極之一 BE-SONOS裝置、如前述具有鋁閘極之一 • MA_BE-SON〇s裝置以及如前述具有鉑閘極之一 MA-BE-SONOS裝置。如圖所示，具有二氧化石夕阻擋層之 BE-SONOS裝置之電場（起始於約MV/cm)，以及具有氧 化鋁阻擋層之Ma_be_s〇NOS裝置之電場（起始於約 4.5MV/cm)，此兩裝置之阻擋層中的電場間具有極大的差 異。圖式亦顯示出即使在極高速之偏壓狀況下，穿隧層中 _ 的電場仍維持低於大約14MV/cm。 上述多個範例係應用n通道裝置為例做說明，其中之 源極及汲極端係摻雜n型雜質。然本技術亦可應用於 26 ^ ^ 1374448
三達編號：TW3088PA 道裝置中，其中之源極及汲極端係摻雜P型雜質。 上述多個範例係應用平坦或平面式之通道表面為例 做說明，然本技術亦可應用於非平面之結構中，包括圓柱 狀通道表面、鰭狀通道、下凹式通道等等。 上述多個範例中，電荷儲存堆疊係以穿隧層位於通道 表面上且阻擋介電層鄰近於閘極之方式配置。於不同之實 施方式中，電荷儲存堆疊亦可反向配置，使得穿隧層鄰近 於閘極端且阻擋介電層位於通道表面上。 綜上所述，雖然本發明已以一較佳實施例揭露如上， 然其並非用以限定本發明。本發明所屬技術領域中具有通 常知識者，在不脫離本發明之精神和範圍内，當可作各種 之更動與潤飾。因此，本發明之保護範圍當視後附之申請 專利範圍所界定者為準。 27 1374448
三達編號：TW3088PA 【圖式簡單說明】 第1圖繪示依照本發明一實施例之記憶胞之示意圖； 第2圖繪示於低電場時包含能帶偏移技術之穿隧介電 層之能帶圖； 第3圖繪示於高電場時包含能帶偏移技術之穿隧介電 層之能帶圖； 第4圖繪示依照本發明一實施例之記憶胞進行抹除操 作時之電場強度之示意圖； 第5圖繪示應用依照本發明之記憶胞之NAND型式之 記憶體不意圖， 第6圖繪示依照本發明之依NAND型式配置之記憶胞 沿垂直字元線方向之剖面圖； 第7圖繪示依照本發明之依NAND型式配置之記憶胞 沿字元線方向之剖面圖； 第8圖繪示應用依照本發明之記憶胞之積體電路記憶 體及偏塵電路之功能方塊圖， 第9圖繪示依照本發明一實施例之記憶胞之多個抹除 偏壓之抹除曲線之平帶電壓與抹除偏壓時間之曲線圖； 第10圖繪示比較其他電荷捕捉記憶胞結構之抹除曲 線與依照本發明之記憶胞之抹除曲線之平帶電壓與抹除偏 壓時間之曲線圖； 第11圖繪示應用瞬態分析比較不同偏壓時其他電荷 捕捉記憶胞結構及依照本發明之記憶胞之電流密度相對於 穿隧介電層電場關係之曲線圖； 28 1374448
三達编號：TW3088PA 第12圖繪示依照本發明於穿隧介電層中具有多個偏 移位置之記憶胞之抹除曲線之曲線圖； 第13圖繪示依照本發明一實施例之記憶胞之依照不 同程式化偏壓之程式化特性之曲線圖； 第14圖繪示具有不同閘極材質之四個典型裝置之抹 除曲線圖；以及 第15圖繪示此處所描述之三個裝置於穿隧層及阻擋 層中之瞬態電場之曲線圖。 【主要元件符號說明】 10、74、74A、75 :通道 10a :通道表面 11 :源極 12 :汲極 13 :第一層 14 :氮化矽層 15 :第二層 16、 46 :電荷捕捉層 17、 47 :阻擋介電層 18 :閘極 30、31、32、33、34 :區域 37 :能階之增加位置 38 :能階之下降位置 43 :電洞穿隧層 29 1374448
三達编號：TW3088PA 44 :能帶偏移層 45 :隔離層 48 :金屬閘極 5 0、51 :電場 52 :電洞穿隧電流 60 :區塊選擇電晶體 61-1、61-2、61-N :記憶胞 62 :源極選擇電晶體 70 :半導體基底 71、72、73 :源極/汲極端 76 :穿隧介電層 77、78、79 :材料層 80、81 :堆疊 82、83、84 :淺溝槽隔離結構 810 : 積體電路 812 ： 記憶陣列 814 ： 字元線/區塊選擇譯碼器及驅動器 816 ： 字元線 818 ： 位元線譯碼器 820 ： 位元線 822、 826 :匯流排 824 ： 感測放放大器/資料輸入結構 828 ： 貧料輸入線 830 ： 其他電路 30 1374448
三達編號：TW3088PA 832 :資料輸出線 834 :控制器 836 :偏壓配置供應電壓
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Claims (1)

  1. 三達編號：TW3088PA 十、申請專利範圍·· 1. 一種電荷捕捉記憶體，包括： °己匕胞陣列，《記憶胞陣列中之各記憶胞包括： ^ 半導體基底，包括一通道、一源極端及一汲極 端’該通道具有—通道表面，該祕毅躲極端係鄰近 於該通道；
    、、牙1¾介電層’設置於該通道表面上，該穿隨介 =為複數個材料之組合，該些材料之組合具有可忽略之 包何捕捉麟’並且以鄰近該通道表面處形成相對較大之 電洞牙隧蛛之方式配置，於離開該通道表面之一第一 太置具有增加之價帶能階，於離開該通道表面大於2 奈米（nm )之一筮-拍# 一+ #弟一偏移位置具有降低之價帶能階； 一電荷捕捉介電層’設置於該穿隧介電層上； —q 田) m βέί /丨吃/W ,汉1打錢冤荷
    °入砀％荷捕從介電層上， 之一材料；以及 阻擒介電層包括介電常數k大於等於7_ ，…一 要认一閘極，設置於該阻擋介電層上，該閘極包括設 :該阻擋介電層上之一金屬或金屬化合物。 2.如申請專利範圍第1項所述之記憶體，更包括： ^ 電路’輕接於該記憶胞陣列，用以施加偏壓至選定 之一己憶胞以進行讀取、程式化及抹除操作，包括穿過該閘 極及該半導體基底以誘發-電場之偏壓，該電場小於14 百萬伏特/公分（MV/cm)，用以引發電洞穿隧通過該穿隧 介電層。 3.如申请專利範圍第1項所述之記憶體，其中該阻擋 32 1374448 » I 三達編號：TW3088PA 介電層包括氧化紹（aluminum oxide)。 4.如申請專利範圍第1項所述之記憶體，其中該閘極 包括翻（platinum)。 • 5.如申請專利範圍第1項所述之記憶體，其中該閘極 包括 I呂（aluminum )。 • 6.如申請專利範圍第1項所述之記憶體，其中該閘極 包括氮化！旦（tantalum nitride)。 7. 如申請專利範圍第1項所述之記憶體，其中該穿隧 *介電層包括： 一第一氧化矽層，鄰接於該通道，並且具有小於20 A 之一厚度； 一低能障層（low barrier height layer )，設置於該第一 氧化矽層上，並且具有小於3電子伏特（eV)之一電洞穿 隧能障；及 一隔離層，用以隔離該低能障層及該電荷捕捉介電 _ 層。 8. 如申請專利範圍第7項所述之記憶體，其中該第一 氧化矽層之厚度小於等於15人。 9. 如申請專利範圍第1項所述之記憶體，其中該穿隧 介電層包括： ' 一第一氧化矽層，鄰接於該通道，並且具有小於等於 • 20 A之一厚度； 一氮化砍層，設置於該第一氧化^夕層上，並且具有小 於等於30 A之一厚度；及 33 1374448 * .t 三達編號：TW3088PA trapping layer)上，並且包括氧化銘；以及 一閘極，設置於該阻擋介電層上，該閘極包括鋁。 17. 如申請專利範圍第16項所述之記憶體，更包括： . 一電路，耦接於該記憶胞陣列，用以施加偏壓至選定 ' 之記憶胞以進行讀取、程式化及抹除操作，包括穿過該閘 • 極及該半導體基底以誘發電洞穿隧通過該穿隧介電層之偏 壓。 18. 如申請專利範圍第16項所述之記憶體，其中該穿 ®隧介電層包括： 一第一氧化珍層’鄰接於該通道’並且具有小於等於 20人之一厚度； 一氮化矽層，設置於該第一氧化矽層上，並且具有小 於等於30 Λ之一厚度；及 一氧化矽層，設置於該氮化矽層上，並且具有小於等 於35 Α之一厚度。 φ 19.如申請專利範圍第16項所述之記憶體，其中該穿 隧介電層包括： 一介電材料層堆疊，包括： 一第一氧化矽層，鄰接於該通道，並且具有小於 等於15 A之一厚度。 • 20.如申請專利範圍第16項所述之記憶體，其中該穿 - 隧介電層包括： 一介電材料層堆疊，包括： 一第一氧化矽層，鄰接於該通道；及 36 1374448 三達编號：TW3088PA 一氮化矽層，設置於該第一氧化矽層上，並且具 有小於等於30人之一厚度。 21. —種電荷捕捉記憶體，包括： . 一記憶胞陣列，該記憶胞陣列中之各記憶胞包括：. ' 一半導體基底，包括一通道、一源極端及一汲極 • 端，該通道具有一通道表面，該源極端及該汲極端係鄰近 於該通道； 一穿隧介電層，設置於該通道表面上，該穿隧介 ® 電層為複數個材料之組合，該些材料之組合具有可忽略之 電荷捕捉效率，並且以鄰近該通道表面處形成相對較大之 一電洞穿隧能障高之方式配置，於離開該通道表面之一第 一偏移位置具有增加之價帶能階，於離開該通道表面大於 2奈米之一第二偏移位置具有降低之價帶能階； 一電荷捕捉介電層，設置於該穿隧介電層上； 一阻擋介電層，設置於該電荷捕捉層上，該阻擋 φ 介電層包括氧化鋁；及 一閘極，設置於該阻擋介電層上，該閘極包括鉑； 以及 一電路，耦接於該記憶胞陣列，用以施加偏壓至選定 之記憶胞以進行讀取、程式化及抹除操作，包括穿過該閘 極及該半導體基底以誘發電洞穿随通過該穿随介電層。 - 22.如申請專利範圍第21項所述之記憶體，其中該穿 隧介電層包括： 一第一氧化矽層，鄰接於該通道，並且具有小於等於 37 1374448 I I 三達编號：TW3088PA 20 A之一厚度； 一氮化矽層，設置於該第一氧化矽層上，並且具有小 於等於30 A之一厚度；及 . 一氧化矽層，設置於該氮化矽層上，並且具有小於等 • 於35 A之一厚度。 • 23.如申請專利範圍第21項所述之記憶體，其中該穿 隧介電層包括： 一介電材料層堆疊，包括： ® 一第一氧化矽層，鄰接於該通道，並且具有小於 等於15 A之一厚度。 24.如申請專利範圍第21項所述之記憶體，其中該穿 隧介電層包括： 一介電材料層堆疊，包括： 一第一氧化矽層，鄰接於該通道；及 一氮化矽層，設置於該第一氧化矽層上，並且具 • 有小於等於3〇A之一厚度。 38
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