JP5178318B2 - 高速消去式電荷捕捉メモリーセル - Google Patents
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-
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description
10a 表面
11 ソース
12 ドレイン
13 第1層
14 層
15 第2層
16 電荷捕捉層
17 ブロッキング誘電層
18 ゲート
30 領域
31 領域
32 領域
33 領域
34 領域
38 減少
43 正孔トンネリング層
44 バンドオフセット層
45 隔離層
46 電荷捕捉層
47 ブロッキング誘電層
48 金属ゲート
50 電界ETUN
51 電界EB
52 正孔トンネリング電流
53 電子トンネリング電流
60 ブロック選択トランジスタ
62 ソース選択トランジスタ
70 半導体本体
71 ソース/ドレイン端子
72 ソース/ドレイン端子
73 ソース/ドレイン端子
74 チャンネル領域
75 チャンネル領域
76 トンネリング誘電層
77 スタック
78 スタック
79 スタック
80 スタック
81 スタック
82 STI構造
83 STI構造
84 STI構造
810 集積回路
812 メモリーアレイ
814 ドライバー
816 ブロック選択ライン
818 ビットラインデコーダー
820 ビットライン
822 バス
824 センス増幅器/データイン構造
826 データバス
828 データインライン
830 その他の回路
832 データアウトライン
834 コントローラー
836 電流源
Claims (23)
- メモリーセルのアレイを有する電荷捕捉メモリーであって、
前記メモリーセルは、
チャンネル表面並びにチャンネル近傍のソース及びドレイン端子を有するチャンネルを有する半導体本体と、
前記チャンネル表面の上に配設され、前記チャンネル表面の近傍に正孔トンネリングのバリアの高さを設けるように配設され、前記チャンネル表面から第1のオフセットにおいて価電子帯エネルギー準位が増加するように配設され、前記チャンネル表面から2nmより大きい第2のオフセットにおいて前記価電子帯エネルギー準位が減少するように配設される、材料の組み合わせを有する、トンネリング誘電層と、
前記トンネリング誘電層の上に配設される電荷捕捉誘電層と、
前記電荷捕捉誘電層の上に配設され、7以上の誘電定数Kを有する材料を有するブロッキング誘電層と、
前記ブロッキング誘電層の上に配設され、前記ブロッキング誘電層の上に金属又は金属化合物を有するゲートと、を有し、
前記ブロッキング誘電層、前記電荷捕捉誘電層、及び前記トンネリング誘電層の実効酸化膜厚EOTが、200オングストローム未満であること
を特徴とする前記電荷捕捉メモリー。 - 前記電荷捕捉メモリーは、更に、
前記メモリーセルの前記アレイに接続され、読込、プログラム、及び消去動作の為に選択されたメモリーセルにバイアス電圧を印加する回路を有し、
前記バイアス電圧は、前記ゲートと前記半導体本体の間に印加され、前記トンネリング誘電層を通る正孔トンネリングを発生させる14MV/cmより弱い電界を発生させることを特徴とする請求項1に記載の電荷捕捉メモリー。 - 前記ブロッキング誘電層は、酸化アルミニウムを有することを特徴とする請求項1に記載の電荷捕捉メモリー。
- 前記ゲートはプラチナを有することを特徴とする請求項1に記載の電荷捕捉メモリー。
- 前記ゲートはアルミニウムを有することを特徴とする請求項1に記載の電荷捕捉メモリー。
- 前記ゲートは窒化タンタルを有することを特徴とする請求項1に記載の電荷捕捉メモリー。
- 前記トンネリング誘電層は、
前記チャンネルの近傍に配設され、20オングストロームより薄い厚さを有する第1の酸化ケイ素層と、
前記第1の酸化ケイ素層の上に配設され、3eVより低い正孔トンネリングのバリアーの高さを有する低バリアー層と、
前記電荷捕捉誘電層から前記低バリアー層を隔離する隔離層とを有することを特徴とする請求項1に記載の電荷捕捉メモリー。 - 前記第1の酸化ケイ素層の厚さは、15オングストローム以下であることを特徴とする請求項7に記載の電荷捕捉メモリー。
- 前記トンネリング誘電層は、
前記チャンネルの近傍に配設され、20オングストローム以下の厚さを有する第1の酸化ケイ素層と、
前記第1の酸化ケイ素層の上に配設され、30オングストローム以下の厚さを有する窒化ケイ素層と、
前記窒化ケイ素層の上に配設され、30オングストローム以下の厚さを有する酸化ケイ素層とを有することを特徴とする請求項1に記載の電荷捕捉メモリー。 - 前記トンネリング誘電層は、
前記チャンネルの近傍に配設され、15オングストローム以下の厚さを有する第1の酸化ケイ素層
を含む誘電材料の層のスタックを有することを特徴とする請求項1に記載の電荷捕捉メモリー。 - 前記トンネリング誘電層は、
前記チャンネルの近傍に配設される第1の酸化ケイ素層と、
前記第1の酸化ケイ素層の上に配設され、25オングストローム以下の厚さを有する窒化ケイ素層と
を含む誘電材料の層のスタックを有することを特徴とする請求項1に記載の電荷捕捉メモリー。 - 前記トンネリング誘電層は、
前記チャンネルの近傍に配設され、15オングストローム以下の厚さを有する第1の酸化ケイ素層と、
前記第1の酸化ケイ素層の上に配設され、25オングストローム以下の厚さを有する窒化ケイ素層と、
前記窒化ケイ素層の上に配設され、30オングストローム以下の厚さを有する酸化ケイ素層とを有し、
前記電荷捕捉誘電層は、窒化ケイ素を有し、50オングストローム以上の厚さを有し、
前記ブロッキング誘電層は、酸化アルミニウムを有し、50オングストロームから150オングストロームの範囲内の厚さを有することを特徴とする請求項1に記載の電荷捕捉メモリー。 - 正孔トンネリングを発生させる前記バイアス電圧は、16ボルトより小さく、前記正孔トンネリングの電流は、選択されたセルの閾値電圧を10ミリ秒未満で4ボルトより多く降下させるのに十分であることを特徴とする請求項1に記載の電荷捕捉メモリー。
- 正孔トンネリングを発生させる前記バイアス電圧は、20ボルトより小さく、前記正孔トンネリングの電流は、選択されたセルの閾値電圧を5ミリ秒未満で4ボルトより多く降下させるのに十分であることを特徴とする請求項1に記載の電荷捕捉メモリー。
- メモリーセルのアレイを有する電荷捕捉メモリーであって、
前記メモリーセルは、
チャンネル表面並びにチャンネル近傍のソース及びドレイン端子を有するチャンネルを有する半導体本体と、
前記チャンネル表面の上に配設され、前記チャンネル表面の近傍に正孔トンネリングのバリアの高さを設けるように配設され、前記チャンネル表面から第1のオフセットにおいて価電子帯エネルギー準位が増加するように配設され、前記チャンネル表面から2nmより大きい第2のオフセットにおいて前記価電子帯エネルギー準位が減少するように配設される、材料の組み合わせを有する、トンネリング誘電層と、
前記トンネリング誘電層の上に配設される電荷捕捉誘電層と、
前記電荷捕捉誘電層の上に配設され、酸化アルミニウムを有するブロッキング誘電層と、
前記ブロッキング誘電層の上に配設され、アルミニウムを有するゲートと、を有し、
前記ブロッキング誘電層、前記電荷捕捉誘電層、及び前記トンネリング誘電層の実効酸化膜厚EOTが、200オングストローム未満であること
を特徴とする前記電荷捕捉メモリー。 - 前記電荷捕捉メモリーは、前記メモリーセルの前記アレイに接続され、読込、プログラム、及び消去動作の為に選択されたメモリーセルにバイアス電圧を印加する回路を更に有し、
前記バイアス電圧は、前記ゲートと前記半導体本体の間に印加され、前記トンネリング誘電層を通る正孔トンネリングを発生させることを特徴とする請求項15に記載の電荷捕捉メモリー。 - 前記トンネリング誘電層は、
前記チャンネルの近傍に配設され、15オングストローム以下の厚さを有する第1の酸化ケイ素層と、
前記第1の酸化ケイ素層の上に配設され、25オングストローム以下の厚さを有する窒化ケイ素層と、
前記窒化ケイ素層の上に配設され、30オングストローム以下の厚さを有する酸化ケイ素層とを有することを特徴とする請求項15に記載の電荷捕捉メモリー。 - 前記トンネリング誘電層は、
前記チャンネルの近傍に配設され、15オングストローム以下の厚さを有する第1の酸化ケイ素層
を含む誘電材料の層のスタックを有することを特徴とする請求項15に記載の電荷捕捉メモリー。 - 前記トンネリング誘電層は、
前記チャンネルの近傍に配設される第1の酸化ケイ素層と、
前記第1の酸化ケイ素層の上に配設され、25オングストローム以下の厚さを有する窒化ケイ素層と
を含む誘電材料の層のスタックを有することを特徴とする請求項15に記載の電荷捕捉メモリー。 - メモリーセルのアレイを有する電荷捕捉メモリーであって、
前記メモリーセルは、
チャンネル表面並びにチャンネル近傍のソース及びドレイン端子を有するチャンネルを有する半導体本体と、
前記チャンネル表面の上に配設され、前記チャンネル表面の近傍に正孔トンネリングのバリアの高さを設けるように配設され、前記チャンネル表面から第1のオフセットにおいて価電子帯エネルギー準位が増加するように配設され、前記チャンネル表面から2nmより大きい第2のオフセットにおいて前記価電子帯エネルギー準位が減少するように配設される、材料の組み合わせを有する、トンネリング誘電層と、
前記トンネリング誘電層の上に配設される電荷捕捉誘電層と、
前記電荷捕捉誘電層の上に配設され、酸化アルミニウムを有するブロッキング誘電層と、
前記ブロッキング誘電層の上に配設され、プラチナを有するゲートと、
前記メモリーセルの前記アレイに接続され、読込、プログラム、及び消去動作の為に選択されたメモリーセルにバイアス電圧を印加する回路とを有し、
前記バイアス電圧は、前記ゲートと前記半導体本体の間に印加され、前記トンネリング誘電層を通る正孔トンネリングを発生させ、
前記ブロッキング誘電層、前記電荷捕捉誘電層、及び前記トンネリング誘電層の実効酸化膜厚EOTが、200オングストローム未満であること
を特徴とする前記電荷捕捉メモリー。 - 前記トンネリング誘電層は、
前記チャンネルの近傍に配設され、15オングストローム以下の厚さを有する第1の酸化ケイ素層と、
前記第1の酸化ケイ素層の上に配設され、25オングストローム以下の厚さを有する窒化ケイ素層と、
前記窒化ケイ素層の上に配設され、30オングストローム以下の厚さを有する酸化ケイ素層とを有することを特徴とする請求項20に記載の電荷捕捉メモリー。 - 前記トンネリング誘電層は、
前記チャンネルの近傍に配設され、15オングストローム以下の厚さを有する第1の酸化ケイ素層
を含む誘電材料の層のスタックを有することを特徴とする請求項20に記載の電荷捕捉メモリー。 - 前記トンネリング誘電層は、
前記チャンネルの近傍に配設される第1の酸化ケイ素層と、
前記第1の酸化ケイ素層の上に配設され、25オングストローム以下の厚さを有する窒化ケイ素層と
を含む誘電材料の層のスタックを有することを特徴とする請求項20に記載の電荷捕捉メモリー。
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