TWI427774B - 電荷捕捉記憶體及製造該電荷捕捉記憶體的方法 - Google Patents
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Description
本發明係關於非揮發記憶體，例如電荷捕捉非揮發記憶體，特別是關於能隙工程多晶矽-氧化矽-氮化矽-氧化矽-氧化矽(BE-SONOS)非揮發記憶體。
快閃記憶體是非揮發積體電路記憶體技術的一類。傳統的快閃記憶體使用浮動閘極記憶胞。隨著記憶裝置之密度提升，浮動閘極記憶胞之間逾加靠近，儲存在相鄰浮動閘極中的電荷交互影響即造成問題，因此形成限制，使得採用浮動閘極之快閃記憶體密度無法提升。另一種快閃記憶體所使用之記憶胞稱為電荷捕捉記憶胞，其採用電荷捕捉層取代浮動閘極。電荷捕捉記憶胞係利用電荷捕捉材料，不會如浮動閘極造成個別記憶胞之間的相互影響，並且可以應用於高密度的快閃記憶體。
典型的電荷儲存記憶胞包含一場效電晶體(FET)結構，其中包含由通道所分隔之源極與汲極，以及藉由介電材料堆疊而與通道分離的閘極。其中該介電材料包含穿隧介電層、電荷儲存層、與阻障介電層。較早的傳統設計如SONOS裝置，其中源極、汲極與通道形成於矽基材(S)上，穿隧介電層則由氧化矽(O)之上，電荷儲存層由氮化矽形成(N)，阻障介電層由氧化矽(O)形成，而閘極則為多晶矽(S)。此種SONOS裝置可採行多種習知的偏壓技術，利用電子穿隧進行程式化，或者利用電洞穿隧、電子釋放來進行抹除。為了達成實際抹除操作所需的速度，穿隧介電層的厚度必須很薄(小於3奈米)。然而，在此厚度下，記憶胞的耐力及電荷保持特性相較於傳統的浮動閘極技術是較差的。此外，若是使用相對較厚的穿隧介電層，抹除操作所需的電場亦會導致電子自閘極注射通過阻擋介電層。此電子注射導致一飽和抹除條件，在此電荷捕捉裝置中的電荷階級收斂至一平衡階級。可參見由本案發明人Lu等人所提出之美國專利號7,075,828，標題為”Operation Scheme with charge Balancing Erase for Charge Trapping Non-Volatile Memory”。然而，假如抹除飽和階級太高的話，此記憶胞反而根本無法被抹除，或是會造成在許多應用中介於程式化與抹除狀態之間的臨界邊界太小了。
曾經進行一種新的技術研究以改善阻擋介電層減少電子在抹除所需的高電場情況下自閘極注射通過的能力。可參閱美國專利第6912163號，由張等人發明”Memory Device Having High Work function Gate and Method of Erasing the same”，在2005年6月8日公告；以及美國專利第7164603號，由施等人發明”Operation Scheme with High Work function Gate and Charge Balancing for Charge Trapping Non-Volatile Memory”；及施等人的論文”A Highly Reliable SONOS-type NAND Flash Memory Cell with Al2O3 Top Oxide”，IDEM 2003(MANOS)；及施等人的論文”A Novel NAND-type MONOS Memory using 63 nm Process Technology for a Multi-Gigabit Flash EEPROMs”，IEEE 2005。
此外，也曾經進行一種新的技術研究以改善穿隧介電層在低電場情況下的抹除表現。可參閱美國專利公開第2006/0198189A1，由呂等人發明”Non-Volatile Memory Cells,Memory Arrays Including the same and Method of Operating Cells and Arrays”，在2006年9月7日公開(其描述”BE-SONOS”技術；以及由呂等人的論文”BE-SONOS: A Bandgap engineered SONOS with Excellent Performance and Reliability”，IEEE 2005年12月；王等人的論文”Reliability and Processing Effect of Bandgap engineered SONOS(BE-SONOS)Flash Memory”，IEEE 2007年5月；也可參閱美國專利公開第2006/0261401A1，由呂Bhattacharyya發明”Novel Low Power Non-Volatile Memory and Gate Stack”，在2006年11月23日公開。BE-SONOS裝置具有三層的介電穿隧結構，以下會更詳細地描述，包括第一層的氧化矽，通常是小於1.5奈米厚(在此稱為穿隧層)，一層氮化矽，通常是小於2.5奈米厚(在此稱為能帶補償層，及第三層的氧化矽，通常是小於3奈米厚(在此稱為隔離層)。由此三層結構相較於單一層穿隧介電層或是其他穿隧介電層工程，因為在需要提供電荷保持能力的相對低電場下的操作模式之複雜的穿隧行為，在需要增加此裝置臨界電壓的相對高電場下的操作模式，在需要電荷穿隧來降低此裝置臨界電壓的相對高的負電場下的操作模式之複雜穿隧行為三者的優點，可以大幅改善其表現。
BE-SONOS技術已經被驗證可以提供絕佳的表面而可以克服許多傳統SONOS型態記憶體的抹除速度、耐力及電荷保持等問題。然而BE-SONOS結構可以提供絕佳的可靠性，但是其抹除速度仍是較為有限的。因此需要更進一步改善電荷捕捉記憶胞的抹除速度，同時不會傷害其耐力及電荷保持能力，因此能與使用浮動閘極的裝置速度匹配。
使用由具有上述之介電穿隧層、能帶補償層及隔離層之BE-SONOS裝置可以改善其表現，可以進一步將隔離層工程由氮氧化矽(SiOxNy，此處稱為SiON)取代純氧化矽，其中隔離層的厚度及氮濃度被設定為可以保持獲改善電荷保存力且電洞穿隧抹除速度也可以提升。
氮氧化矽可以被製造為具有不同介電常數K，其能隙、及傳導帶與價帶能障高度是介於氧化矽與氮化矽之間。藉由降低價帶能障高度(增加氮濃度)，可以改善電洞穿隧的抹除速度。同時，此氮氧化矽隔離層可以應用具有足夠能障高度與厚度以防止電荷保持很重要的操作時之電荷流失。
因此，一種改良的能隙工程穿隧介電結構被提供包括具有可忽視的電荷捕捉效率及能帶補償特性的組合材料。此能帶補償特性包括相對大的電洞穿隧能障高度於與半導體主體(穿隧層)之間介面的一個薄區域，同時在例如與該介面的如小於2 nm的第一補償距離具有一增加之價帶能階，所以自與半導體主體介面的電洞穿隧能障高度(穿隧層)是相對低的，此能帶補償特性也在該通道表面之一處超過2 nm以上之一第二補償距離處藉由提供一薄層氮氧化矽(隔離層)具有相相對高的電洞穿隧能障高度而具有一增加之價帶能階，將此具有相相對低的電洞穿隧能障高度材料與電荷捕捉層分隔。
在第一補償距離的價帶能階可以產一電場足以誘發電洞穿隧通過此介於半導體主體與補償層之間的介面，且也足以提升價帶能階於補償層之後至一相較於習知的BE-SONOS裝置可以有效地消除低電場下工程穿隧結構的電洞穿隧能障。此結構致能高速的電場輔助電洞穿隧同時又能防止在其他應用中，例如自此記憶胞讀取資料或是程式化相鄰記憶胞，沒有電場或小電場時誘發電荷流失通過此工程穿隧結構。
此處所描述之電荷捕捉記憶體包含一半導體主體包括一具有通道表面的通道、一閘極以及一資料儲存結構介於該通道與該閘極之間，該資料儲存結構包含一穿隧介電結構，一電荷捕捉介電層於該穿隧介電結構之上，及一阻擋介電層於該電荷捕捉介電層之上。該穿隧介電結構包含一氧化矽第一層具有一電洞穿隧能障高度、一氮化矽或氮氧化矽第二層具有一小於該第一層的電洞穿隧能障高度，以及一氮氧化矽第三層具有一大於該第二層且小於第一層的電洞穿隧能障高度。
在一代表性裝置中，經工程穿隧介電層包含一超薄氧化矽層O1(例如小於等於1.5奈米)、超薄氮化矽層N1(例如小於等於3奈米)以及超薄氮氧化矽層O2(例如小於等於4奈米)所組成，且其可在和半導體本體之介面起算的一個1.5奈米或更小之補償下，增加約2.6電子伏特的價帶能階。藉由一低價帶能階區域(高電洞穿隧阻障)與高傳導帶能階，O2層可將N1層與電荷捕捉層分開一第二補償(例如從介面起算約3.5至4.5奈米)。由於第二處距離介面較遠，足以誘發電洞穿隧之電場可提高第二處後的價帶能階，以使其有效地消除電洞穿隧阻障。因此，O2層包含具有合適厚度(如3.5奈米)的氮氧化矽並不會嚴重干擾電場輔助之電洞穿隧，同時又可增進經工程穿隧介電層在低電場時阻絕電荷流失的能力。第三層包含氮氧化矽中具有折射係數小於1.72且具有厚度大於2.5奈米。此外，第三層包含氮氧化矽中具有折射係數介於1.5到1.63(包含)。
氮氧化矽的折射係數是在此材料中的氮濃度及氧濃度的一個常用指標。此折射係數某種程度會取決於波長。因此，在此目的下所使用的波長通常是633奈米。對薄膜而言，此折射係數是很難量測的。因此，如此處所描述的使用，此氮氧化矽材料中的氮濃度及氧濃度由其折射係數所代表，是在波長為633奈米量測而得具有某些誤差的折射係數。已為人們熟知的是氮氧化矽材料中的傳導帶能障高度會隨著氧濃度的增加而逐漸減少，且氮氧化矽材料中的介電常數會隨著氧濃度的增加而逐漸減少。此外，折射係數也會隨著氧濃度的增加而逐漸減少。
此資料儲存結構可以適用於電場通過該資料儲存結構時誘發電洞穿隧通過該第一層足以在1微秒內將該記憶胞的一臨界電壓降低超過4伏特且包括一平均電場強度介於10百萬伏特/公分與14百萬伏特/公分之間的操作模式中。
控制電路及偏壓電路與該記憶胞陣列耦接，以施加偏壓電壓至所選取的記憶胞以進行讀取、程式化與抹除操作。
本發明之另一目的為提供一種製造此處所描述之記憶胞的方法。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文係搭配較佳實施例及所附圖式，作詳細說明如下。
本發明實施例搭配以下第1到24圖進行詳細描述。
第1圖顯示一電荷捕捉記憶胞的簡要示意圖，其使用一能隙工程介電穿隧層，此介電穿隧層中包括一具有氮氧化矽的隔離層。此記憶胞包括一通道10、一源極11與一汲極12於鄰接此通道的半導體主體內。第1圖包括於一抹除過程中所誘發的在此介電穿隧層(層13~15)中標記為52的電洞穿隧及在阻擋層17中標記為51的電子穿隧，會在以下詳細地討論。
在此實施例中的一閘極18，包括p+多晶矽。但也可以使用N+多晶矽。其它實施例中，閘極18可使用金屬、金屬化合物或前二者之組合，像是鉑、氮化鉭、金屬矽化物、鋁或其他金屬或金屬化合物閘極材料(如鈦、氮化鈦、鉭、釕、銥、二氧化釕、二氧化銥、鎢、氮化鎢及其他物材料)。於某些實施例中，較佳係使用功函數大於4電子伏特之材料，更佳係使用功函數大於4.5電子伏特之材料。各種可應用在閘極終端之高功函數材料可參見美國專利第6,912,163號。該些材料通常係使用濺鍍或物理氣相沉積技術來沉積，且可利用活性離子蝕刻來進行圖案化。
在第1圖所示之實施例中，介電穿隧層包含複合材料，包括稱為電洞穿隧層的一第一層13，其為二氧化矽層於通道10的表面10a，係利用如現場蒸汽產生(in-situ steam generation，ISSG)之方法形成，並選擇性地利用沉積後一氧化氮退火或於沉積過程中加入一氧化氮之方式來進行氮化。第一層13中的二氧化矽之厚度係小於2奈米，最好是1.5奈米或更小。
第二層(稱為能帶補償層)14之氮化矽層係位於第一層13之上，且其係利用像是低壓化學氣相沉積LPCVD之技術，於680℃下使用二氯矽烷(dichlorosilane，DCS)與氨之前驅物來形成。於其他製程中，能帶補償層包括氮氧化矽，其係利用類似之製程及一氧化二氮前驅物來形成。氮化矽層14之厚度係小於3奈米，且較佳為介於1.5奈米至2.5奈米。在使用氮氧化矽的實施例中，氮的濃度應該相對較高，例如大於建立折射係數為1.72所需。
第三層的氮氧化矽層15(稱為隔離層)係位於氮化矽層14上，且其係利用像是單一晶圓快速熱處理製程RTP或具有較習知技術能隙工程(BE-SONOS)裝置利用高溫氧化物HTO沉積形成氧化矽遠低的熱預算之低溫化學氣相沈積(LPCVD)方式形成。第三層15最好是化學記量的氮氧化矽層材質，其可以由方程式來表示：SiOxNy，其中2x+3y=4。在此處所描述的實施例中，第三層的氮氧化矽層15厚度是大於等於2.5奈米，包括舉例而言介於3奈米至4奈米，且較佳為3.5奈米。一種形成第三層的氮氧化矽層15的方法包括使用矽甲烷(SH4
)、一氧化二氮(N2
O)及氨氣(NH3
)的混合氣體作為反應氣體。形成第三層15的氮氧化矽層之一氧化二氮(N2
O)與矽甲烷加上氨氣(SH4
+NH3
)的混合氣體之流率體積比為介於0.0245至0.375之間，舉例而言，可以使用一常數的矽甲烷體積流率，而根據第三層15的氮氧化矽層之所欲氮濃度來調整。形成第三層15的氮氧化矽層的矽甲烷與一氧化二氮加上氨氣(N2
O+NH3
)的混合氣體之流率體積比為介於1:2000至6:2000之間，最好是4:2000。舉例而言，形成第三層15的氮氧化矽層可以在單一晶圓低溫化學氣相沈積室中進行。此外，例如是氬氣或是氦氣的惰性氣體可以在形成第三層15的氮氧化矽層過程中被加入單一晶圓低溫化學氣相沈積室中作為稀釋氣體或承載氣體。在形成第三層15的氮氧化矽層過程中，製程壓力被設定在50到200 Torr之間，而溫度係在700到900℃之間，最好是800℃。
以下會更詳細地描述，在一實施例中，此氮氧化矽具有氮的濃度可以建立折射係數約為1.63。此氮的濃度選取可以讓介於第二層14與第三層15之間的介面之共價鍵轉換至一較負的階級，以提供在第三層15相較於第二層14具有較高的電洞穿隧能障。此外，此氮的濃度選取可以讓包含第一層13、第二層14和第三層15的穿隧結構中之電荷捕捉被忽略。在以下所描述的範例中，可以讓電荷捕捉被忽略第三層15的氮氧化矽中氮的濃度之臨界值是小於1.72且大於等於1.63。此外，可以改善抹除速度之此結構第三層15的氮氧化矽中氮的濃度之臨界值是大於1.5。此氮氧化矽為基礎之能隙工程(BE-SONOS)裝置顯示在增加第三層15的氮氧化矽中氮的濃度大於1.5可以改善程式化/抹除速度。藉由調整第三層15氮氧化矽之性質，可以較習知具有氧化矽第三層的類似測試裝置之程式化時間降低至一半及抹除時間降為10分之一。此外，氮氧化矽為基礎之能隙工程(BE-SONOS)裝置顯示一較低的抹除飽和。
對一2.5奈米厚度之第三層15氮氧化矽的150℃烘烤測試顯示較大的折射係數會增加電荷流失。然而增加第三層15氮氧化矽的厚度自2.5奈米至3.5奈米可以顯著地減少折射係數≦1.63之電荷流失，且顯示具有與傳統的能隙工程(BE-SONOS)裝置相同或更佳的保持特性。
關於介電穿隧層結構的詳細說明請同時配合參考第3至7圖。
於本實施例中，一電荷捕捉層16包括厚度大於等於5奈米的氮化矽，舉例來說，厚度約7奈米的氮化矽，且其係利用如LPCVD方式形成。本發明也可使用其他電荷捕捉材料與結構，包括像是氮氧化矽(Six
Oy
Nz
)、高含矽量之氮化物、高含矽量之氧化物，包括內嵌奈米粒子的捕捉層等等。2006年11月23號公開，名稱為“Novel Low Power Non-Volatile Memory and Gate Stack”，發明人為Bhattacharyya的美國專利申請公開號第US 2006/0261401 A1號揭露了多種可使用的電荷捕捉材料。
在此實施例中的阻擋介電層17包含具有厚度為大於等於5奈米的氧化矽，其可以利用化學氣相沈積或是原子層沈積(ALD)形成，或是將電荷捕捉層16中的氮化矽進行熱轉換形成。替代地阻擋介電層的材料或組合材料也可以被使用。
在一代表性實施例中，第一層13中的二氧化矽之厚度係為1.3奈米；能帶補償層14之氮化矽層厚度係為2奈米；隔離層15之氮氧化矽層層厚度係為3.5奈米其具有折射係數約1.63；電荷捕捉層16之氮化矽層厚度係為6奈米；及阻擋介電層17可以是厚度6奈米的氧化矽。閘極材料可以是p+多晶矽(其功函數為5.1電子伏特)。
閘極18材料的選取以提供對阻擋介電層足夠的能障高度。適合做為閘極18的材料包括N+多晶矽、鋁、P+多晶矽、鈦、氮化鈦、鉭、氮化鉭、釕、鉑、銥、二氧化釕、二氧化銥、鎢、氮化鎢及其他物材料。
例示圖式顯示於一抹除程序時通過此電荷捕捉結構(13~17層)的動態電場。在抹除程序時，電場會由施加於記憶胞的通道和閘極之偏壓VW
和VG
誘發，導致一穿過13~15層的電場ETUN
以及一穿過阻擋介電層17的電場EB
。此穿過介電穿隧層的電場ETUN
大小足以誘發電洞穿隧電流52至電荷捕捉層16中。而穿過阻擋介電層17的電場EB
大小是相對較低的將電子穿隧電流有效的阻擋，允許較大的記憶區間而不會有抹除飽和效應。在此所教示的記憶裝置可以在抹除時施加至閘極和半導體主體偏壓足夠低的情況下，產生相對小電場(例如E小於14百萬伏特/公分)穿越電荷捕捉結構(13~17層)，而在阻擋介電層具有一相對應的較低電場。
第2圖為介電穿隧結構之傳導帶與價帶之能階示意圖，其中該介電穿隧結構包括傳統的能隙工程(BE-SONOS)裝置之層13~15的堆疊，圖中可看出在一低電場下具有一「U形」傳導帶與一「倒U形」價帶。由圖右側開始，半導體本體之能隙乃於區域30，電洞穿隧層之價帶與傳導帶乃於區域31，補償層之能隙乃於區域32，隔離層之價帶與傳導帶乃於區域33，而電荷捕捉層之價帶與傳導帶乃於區域34。由於區域31、32、33內穿隧介電層的傳導帶相較於能陷之能階而言較高，故捕捉於電荷捕捉區34之電子(以一個圓圈內包著負號來表示)並無法穿隧至通道內的傳導帶。電子穿隧的機率與穿隧介電層內「U形」傳導帶下的區域相關聯，也與具有能陷之能階之一條至通道的水平線上的區域相關聯。因此，在低電場的條件下，電子穿隧現象不太可能發生。相同地，區域30內通道的價帶中的電洞則受到區域31、32、33全部厚度以及通道介面處高電洞穿隧阻障高度的阻擋，以致其無法穿隧至電荷捕捉層(區域34)。電洞穿隧的機率與穿隧介電層內「反U形」價帶上的區域相關聯，也與具有通道之能階的一條至電荷捕捉層之水平線下的區域相關聯。因此，在低電場的條件下，電洞穿隧現象不太可能發生。在一代表性實施例中，其中電洞穿隧層包括二氧化矽，約4.5電子伏特之電洞穿隧阻障高度可防止電洞穿隧。氮化矽內的價帶(1.9電子伏特)仍低於通道內的價帶，因此，穿隧介電結構之區域31、32、33內的價帶仍遠低於通道區域30內的價帶。據此，本發明一實施例所描述之穿隧層具有能帶補償特徵，包括位於半導體本體介面處之薄區域(區域31)內相對較大之電洞穿隧阻障高度，以及距通道表面不到2奈米處的第一位置的價帶能階之增加37。此外，藉由提供具有相對高穿隧阻障高度材料之薄層(區域33)，能帶補償特徵也包括與通道分開的第二位置的價帶能階之減少38，形成反U形的價帶形狀。相類似地，藉由選擇相同的材料，傳導帶係具有一U形的形狀。
第3圖為介電穿隧結構之能帶意圖，圖中顯示為了誘發電洞穿隧(於第3圖中，O1層的厚度約為1.5奈米)，於穿隧區域31中施加約-12百萬伏特/公分之電場下介電穿隧結構之能帶圖。於電場中，價帶由通道表面處向上傾斜。因此，在離通道表面一補償距離處，穿隧介電結構內之價帶於價帶能階中明顯的增加，同時在圖中可見其增加到高過通道區域之價帶內的能帶能量。因此，當區域內(於第3圖中的陰影區域)之價帶能階與穿隧堆疊內傾斜之反U形價帶上的價帶能階之間的面積減少時，電洞穿隧的機率將大幅增加。於高電場下，能帶補償可有效地由穿隧介電層處消除區域32內之補償層與區域33內之隔離層的阻障效應。因此，在相對小電場(例如E小於14百萬伏特/公分)下，穿隧介電層可以產生較大的電洞穿隧電流。
隔離層(區域33)將補償層(區域32)與電荷捕捉層(區域34)隔離開，對於電子與電洞在低電場下，此可增加有效阻障能力，並增進電荷維持。
於本實施例中，補償層(區域32)的厚度必須夠薄，以致其具有可忽略之電荷捕捉效能。此外，補償層為介電層而不具導電性。因此，對於使用氮化矽的實施例，補償層的厚度較佳係小於3奈米，而更佳係為2.5奈米或更小。
對於採用二氧化矽的實施例來說，電洞穿隧區域31之厚度應小於2奈米，且較佳係小於1.5奈米。舉例來說，於一較佳實施例中，電洞穿隧區域31為1.3奈米的二氧化矽，且其係經過如前所述之氮化處理，以得到超薄氮氧化矽。
對於依靠電洞穿隧之SONOS型記憶體的穿隧介電層來說，其重點在於提高「電洞穿隧」的效能而非電子穿隧，且目前此問題也已有了解決方案。舉例來說，對於利用厚度夠薄之二氧化矽來提供較大的電洞穿隧的穿隧介電結構而言，其厚度將會因為太薄而無法有效阻障電子穿隧引起的電荷流失。而藉由工程適當的處理則可增進電子穿隧的效能。據此，利用能隙工程將可提升利用電子穿隧而進行的程式化以及利用電洞穿隧而進行的抹除操作。
第4、5和6圖為根據計算的介電穿隧結構能帶圖之三個例示，其中介電穿隧結構之第一層13(使用與第1圖相同的參考符號)於通道之上的二氧化矽厚度約為1.3奈米，第二層14的氮化矽厚度約為2奈米，及每一範例中具有不同的第三層15。請參閱第4圖，通道及矽基板的能帶顯示於圖的左側。轉變51顯示由二氧化矽第一層13所建立的電洞穿隧能障，轉變52顯示在二氧化矽第一層13與第二層14的氮化矽之介面的能帶補償降低。轉變53顯示在第二層14的氮化矽與二氧化矽第三層15之介面的能帶補償增加。轉變54顯示在二氧化矽第三層15與包含氮化矽的電荷捕捉層之介面的能帶補償降低。在由第4圖所代表的實施例中，二氧化矽第三層15的厚度約為2.5奈米，且因此介於轉變53和54之間的距離約為2.5奈米。
此例示中的這些能帶係在平均電場約10百萬伏特/公分的偏壓下而得。平均電場可以由將通過此資料儲存結構的電壓除以這些層的等效氧化層厚度(EOT)而決定，其中等效氧化層厚度(EOT)是等於其測量厚度乘上其與二氧化矽介電係數的比值而得。於基板的共價鍵能階以下的區域由箭頭55所代表，且穿隧介電結構共價鍵之上的部分代表在此電場下之穿隧機率。
第5圖顯示類似的結構除了將二氧化矽第三層15的厚度增加為3.5奈米因此轉變54A會更遠離轉變53。可以理解的是，於基板的共價鍵能階以下的區域由箭頭55所代表，且穿隧介電結構共價鍵之上的部分係與第4圖中的結構相同。因此，可以發現僅是增加隔離層15的厚度並不會改善抹除表現。
第6圖顯示根據本發明實施例的一結構，其中第三層15矽使用的厚度為3.5奈米之氮氧化矽與相較於使用二氧化矽第三層15的轉變53能障高度約3.5eV，降低了1eV至轉變58的能障高度約2.5eV。此外，介於氮氧化矽層15與氮化矽介電捕捉層之間的轉變57也會降低。因此，於電場中，價帶由通道表面處向上傾斜。因此，將轉變52的補償之後以及轉變58中的價帶能階提升至一階級相較於傳統的能隙工程(BE-SONOS)裝置可以有效地消除在相對小電場下補償後能隙工程穿隧介電結構中的電洞穿隧能障。如此可以消除因為第4和5圖中第三層15內低於線55以下的區域56之一平均電場約10百萬伏特/公分所發生的電洞穿隧機率分布。由圖中可以看出，在轉變58中的共價帶補償(及因此的氮濃度)大小需要達成此結果係取決於穿隧層13和補償層14之整體厚度以及電場的大小。
第7圖顯示一具有類似於第5和6圖中結構的平帶電壓VFB與抹除時間之關係圖，其具有3.5奈米厚之第三層15。軌跡100顯示一氧化矽第三層15在12百萬伏特/公分平均電場下的模擬抹除時間，且圖中的實心圈顯示測量值與模擬曲線十分吻合。軌跡101顯示一氮氧化矽第三層15(圖中名為O2)的模擬抹除時間，其具有一氮濃度可造成折射係數約1.63，且圖中的空心圈顯示測量值與模擬曲線十分吻合。圖式中亦顯示其介電常數K。此圖中顯示使用此處所描述之技術可以將由臨界電壓降低約4V所代表的抹除時間大約降低一個數量级。使用此處所描述之氮氧化矽第三層15可以達成抹除時間小於1微秒。
下表顯示許多不同實施例的測試結果，其中第一列係使用二氧化矽第三層15之標準的能隙工程(BE-SONOS)裝置。其他的範例則是使用厚度為2.5奈米或3.5奈米的氮氧化矽第三層15。額外的範例則是使用具有折射係數約1.58的氮氧化矽第三層15。然而，此範例的程式化/抹除及程式化步進脈衝(ISPP)表現與折射係數約1.63之樣品類似，所以並未於表中顯示。
第8到11圖顯示這些範例由平帶電壓與程式化或抹除時間所代表的程式化和抹除特性。平帶電壓與此記憶胞操作的臨界電壓相關，所以這些圖式中所顯示的平帶電壓變化亦代表臨界電壓改變的正確指示，且因此反映了記憶胞的程式化和抹除時間。
在第8圖中，顯示標準、SiON 1和SiON 2範例在電場為10及12百萬伏特/公分下的程式化時間。在此二者電場條件下，將氮濃度自標準之幾乎為零增加至折射係數約1.63，然後至折射係數約1.72導致程式化時間略為改善。在第9圖中，顯示標準、SiON 3、SiON 4和SiON 5範例在電場為10及12百萬伏特/公分下的程式化時間。在此二者電場條件下，將氮濃度自標準之幾乎為零增加至折射係數約1.50、1.63，然後至1.72也導致程式化時間略為改善。此外，在第8和9圖中的圖式也顯示將二氧化矽第三層15的厚度自2.5奈米(第8圖)增加至3.5奈米(第9圖)，其程式化速度幾乎是相同的。此結果顯示程式化速度並未受到將第三層15自二氧化矽改變至氮氧化矽而有不良的影響。此外，程式化速度也會隨著氮氧化矽第三層15中氮濃度的增加而增加。
在第10圖中，顯示標準、SiON 1和SiON 2範例在電場為10(與程式化相反的極性)及12百萬伏特/公分下的抹除時間。在此二者電場條件下，將氮濃度自標準之幾乎為零增加至折射係數約1.63，然後至折射係數約1.72導致抹除時間的大幅改善。圖中也顯示SiON 1(n=1.63)和SiON 2(n=1.72)範例中在此二者電場條件下具有類似的抹除時間。
在第11圖中，顯示標準、SiON 3、SiON 4和SiON 5範例在電場為10及12百萬伏特/公分下的程式化時間。在此二者電場條件下，將氮濃度自標準之幾乎為零增加至折射係數約1.50、1.63，然後至1.72也導致抹除時間大幅改善一個數量级。此外，在圖式中也顯示將二氧化矽第三層15的厚度自2.5奈米(第10圖)增加至3.5奈米(第11圖)，其抹除速度幾乎是相同的。
第12和13圖分別顯示SiON 1與SiON 4(n=1.63)，SiON 2與SiON 5(n=1.72)之平帶電壓與抹除時間的抹除表現量測資料關係圖，其中在這些範例中SiON第三層15的厚度自2.5奈米改變至3.5奈米。此結果顯示將第三層15氮氧化矽厚度增加至3.5奈米並不會對抹除時間造成嚴重的影響。
第14和15圖顯示SiON 1與SiON 2(2.5奈米厚，n=1.63和1.72)，及SiON 3、SiON 4和SiON 5(3.5奈米厚，n=1.5、1.63和1.72)，由使用轉換分析(見Lue等人之”A transit analysis method to characterize the trap vertical location in nitride trapping devices”IEEE Electron Device Letter,Vol. 25,pp. 816~818,2004)而由電洞電流密度與電場關係反應之抹除表現量測資料關係圖。這些圖示顯示在一特定電場下將第三層15氮氧化矽厚度增加，就如同之前第4圖到第6圖中所預測的可以增強抹除電流。此外，n=1.63和1.72的軌跡是類似的，顯示此效應在測試結構中折射係數1.63所對應的氮濃度即達飽和。
第16圖顯示標準、SiON 1、SiON 2、SiON 3、SiON 4和SiON 5六個樣品在脈衝時間為20毫秒平帶電壓與程式化電壓關係圖，以顯示程式化步進脈衝(ISPP)表現。如圖中所示，程式化步進脈衝(ISPP)斜率在每一樣品中均接近0.9，顯示使用此處所描述之技術可以維持或甚至改善程式化步進脈衝(ISPP)表現。
第17圖顯示標準、SiON 1、SiON 2、SiON 3、SiON 4和SiON 5六個樣品之平帶電壓與程式化/抹除數目關係圖。如圖中可所示，使用此處所描述之第三層15氮氧化矽並沒有對程式化/抹除循環承受力造成明顯的不良影響。
第18和19圖，顯示在150℃烘烤測試下的資料保存能力。第18圖中，顯示標準、SiON 1和SiON 2的範例圖式。對於相對高的氮濃度，例如SiON 2 n=1.72的實施例，發現某程度的資料保存能力劣化。然而，對於相對低的氮濃度，資料保存能力並未大幅影響。在第19圖中，則顯示標準、SiON 3、SiON 4和SiON 5範例的結果，顯示改善了相較於SiON 1和SiON 2範例中的資料保存能力。因此將第三層15氮氧化矽厚度增加及改變其組成，可以維持其資料保存能力而同時改善抹除表現。
在第19圖中顯示SiON 3、SiON 4的範例相較於標準樣本改善了資料保存能力，顯示了意外的結果，此處所描述之技術在第三層15氮氧化矽的氮濃度低於n=1.72的臨界值時，改善了抹除速度及資料保存能力，卻又同時維持承受力，且此處所描述之結構在低於或等於約n=1.63的臨界值時，其中此處所使用的”約”字是反映這些測試中量測值的誤差。
此資料顯示在第三層15氮氧化矽厚度之臨界值是大於2.5奈米。對由n=1.63所反映之氮濃度，維持或改善資料保存能力的臨界厚度值是介於3奈米到4奈米之間，且在此範例中是接近3.5奈米。
一般認為第三層15氮氧化矽厚度在n=1.50到1.63之間的臨界值是大約4奈米，因為通過電荷儲存結構的電場大小是等效氧化層厚度(EOT)的方程式，增加第三層15的實體厚度會減少穿隧層13的電場強度，且會因此減少電洞穿隧電流，或是需要增加操作電壓以維持相同的電場強度或電洞穿隧電流。
第20圖顯示在一氮氧化矽中具有不同氮濃度的樣品由程式化步進脈衝(ISPP)所反映的電荷捕捉效率之示意圖，以顯示此介電穿隧結構中使用氮氧化矽的設計取捨考量。此圖示中的測試結構具有7奈米厚的氧化矽作為穿隧層、及一具有7奈米厚及不同氮濃度的氮氧化矽作為電荷捕捉層，及具有9奈米厚的氧化矽作為阻擋層。如圖中所示，其中電荷捕捉層的折射係數約為1.63或更低，程式化步進脈衝(ISPP)斜率自0.08減少至0，顯示具有相對低氮濃度的氮氧化矽僅有非常少的電荷捕捉位置，且可以如之前所討論的不會對穿隧介電結構的電荷捕捉能力有任何影響。當折射係數高於1.72，程式化步進脈衝(ISPP)斜率增加為0.33。因此，對於使用於穿隧介電結構中的一層薄的第三層15氮氧化矽，一般認為氮濃度的臨界值係在由折射係數1.72所反映的氮濃度之下，且較佳實施例中係為低於由折射係數1.63或更小所反映的氮濃度以確保穿隧介電結構整體並不會捕捉電荷，或是僅捕捉極少量的電荷。此結論可以被第19圖中所示的資料支持，其顯示氮濃度的臨界值係在由折射係數1.72所反映的氮濃度之下，且較佳實施例中係為低於由折射係數1.63或更小所反映的氮濃度。
第21圖顯示使用上述之記憶胞的實施示意圖，其可以為一反及閘(NAND)型態的陣列。此陣列中包括複數條位元線BL-1、BL-2、BL-3、BL-4...及複數條字元線WL-1、WL-2、...WL-N-1、WL-N。N個記憶胞亦構成一群組串聯排列於一與對應位元線耦接的區塊選取電晶體和一與源極線耦接的源極選取電晶體之間。一區塊選取字元線BST與一列區塊選取電晶體耦接，及一源極選取字元線SST與一列源極選取電晶體耦接。因此，舉例而言，對此圖式中的一代表位元線BL-2，一區塊選取電晶體60連接串聯的記憶胞61-1到61-N至位元線BL-2，以響應區塊選取字元線上的信號BST，而串聯的最後一個記憶胞61-N與源極選取電晶體62連接以將此串列與一源極線SL耦接，以響應源極選取字元線上的信號SST。
替代地，記憶胞也可以被使用於NOR組態、AND組態或是虛擬接地的典型快閃記憶裝置的應用中。
反及閘(NAND)陣列可以藉由施加程式化步進脈衝(ISPP)或是其他方式例如FN穿隧來進行程式化。程式化步進脈衝(ISPP)牽涉到施加一程式化步進電壓，自例如約15V的閘極電壓開始，在每一程式化步進逐漸增加約0.2V。每一個脈衝具有一個定值脈衝寬度，舉例而言10微秒。在不同的技術中，每一程式化步進及脈衝寬度可以視特定應用的需求作調整。在替代實施例中，也可以使用稱為「自我提升」技術來進行程式化。也可以選取其他的偏壓技術以與陣列的特性相容。
也可以使用其他的程式化偏壓技術。對NOR組態陣列結構而言，可以使用誘發熱電子穿隧或是FN穿隧或是其他業界所熟知的技術來提供調整偏壓。
第22和23圖顯示一個此處所描述之代表記憶胞結構的剖面圖，其可應用在反及閘(NAND)型態陣列中。第22圖中顯示此記憶胞包括一半導體主體70，其包括通道區域74、75及源極/汲極終端71、72、73與通道區域連接。介於源極與汲極終端之間的通道長度通常是小於50奈米，且最好是小於等於30奈米。介電穿隧結構76係類似於第1圖中所描述的層13~15，電荷捕捉層77、阻擋介電層78及一字元線層79安排在分別位於通道上方74和75的堆疊80和81中。
第23圖係沿著第22圖字元線方向的結構剖面圖，其包含相同的堆疊及使用相同的編號。串聯的記憶胞行由淺溝渠隔離STI結構82、83、84分隔。在此例示中，通道74和相鄰通道74A的表面是平面的。此裝置的應用可以包含凹陷(或向下彎曲)的通道表面於此剖面，或是延伸(突出)的通道表面，係取決於所使用的製程技術及產品需求。多層介電穿隧結構76包括一氮氧化矽第三層，及其他的堆疊(77、78、79層)於可以是平面、凹陷或突出的共形方式的通道表面之上。介於淺溝渠隔離STI結構(例如82、83)之間的通道寬度最好是小於50奈米，且最好是在淺溝渠隔離STI技術允許的條件下越小越好。
第24圖為包含此處所描述的使用具有阻擋介電能隙工程BE-SONOS記憶胞的記憶陣列之積體電路的簡化方塊圖，其具有一氮氧化矽隔離層的能隙工程穿隧介電結構。此積體電路810包括此處所描述的使用隔離介電工程BE-SONOS記憶胞於一半導體基板上的記憶陣列812。一字元線(或列)和區塊選擇解碼器814係耦接至，且與其電性通訊，複數條字元線816及區塊選擇線，並沿著記憶陣列812的列方向排列。一位元線(或行)解碼器和驅動器818係耦接至，且與其電性通訊，複數位元線820，其係沿著記憶胞陣列812的行方向排列以自讀取資料，或是寫入資料至，記憶胞陣列812的記憶胞中。位址係透過匯流排822提供至字元線和區塊選擇解碼器814及位元線解碼器818。方塊824中的感應放大器與資料輸入結構，包含作為讀取、程式化和抹除模式的電流源，係透過匯流排826耦接至位元線解碼器818。資料係由積體電路810上的輸入/輸出埠或自其他積體電路810內或外之資料來源地透過資料輸入線828傳送至方塊824之資料輸入結構。資料係由方塊824中的感應放大器，透過資料輸出線832，傳送至積體電路810上的輸入/輸出埠或其他積體電路810內或外之資料目的地。
此處所描述之記憶陣列812可以組態使用於NAND陣列、AND陣列或是NOR陣列，端視特定應用而定。此裝置非常大的記憶操作區間以支持在每一記憶胞中儲存多重位元，且因此多重位元感應放大器也可以包括於此裝置中。
在此例示實施例中所使用的控制器，為一偏壓調整狀態機構834來控制偏壓調整供應電壓源836，例如提供給字元線及位元線的讀取、程式化、抹除、抹除確認及程式化確認電壓或電流，及使用一存取控制流程來控制字元線/源極線的操作。控制器834的應用可以使用，業界所熟知的技術，如特殊目的邏輯電路來實施。在另一實施例中，該控制器834包含一通用目的處理器，其可以實施在相同積體電路上，其執行一電腦程式以控制該裝置的操作。在另一實施例中，特殊目的邏輯電路和一通用目的處理器的組合可以被用來實施該控制器834。
此處所描述之包含資料儲存結構的記憶胞可以適用於電場通過該資料儲存結構時誘發電洞穿隧通過該第一層足以在1微秒內將該記憶胞的一臨界電壓降低超過4伏特的操作模式中。在如此的實施例中，此控制電路包括範例中的控制器834及偏壓電路836與此記憶胞陣列耦接，以施加偏壓電壓至所選取的記憶胞來進行讀取、程式化及抹除操作，包括於抹除操作時的偏壓電壓藉由施加一平均電場強度介於10百萬伏特/公分與14百萬伏特/公分之間通過該資料儲存結構以誘發電洞穿隧。
此處所描述之記憶胞具有資料儲存結構安排穿隧介電結構與半導體基板上的通道連接。替代地實施方式可以安排成閘極端穿隧，具有穿隧介電結構與閘極連接，而阻擋層與通道連接。
雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。
10．．．通道
11．．．源極
12．．．汲極
13．．．電洞穿隧層
14．．．補償層
15．．．隔離層
16、77．．．電荷捕捉層
17、78．．．阻擋層
18．．．浮動閘極
30．．．半導體主體之能隙
31．．．電洞穿隧層之價帶與傳導帶
32．．．補償層之能隙
33．．．隔離層之價帶與傳導帶
34．．．電荷捕捉層之價帶與傳導帶
37．．．第一位置的價帶能階
38．．．第二位置的價帶能階
50~58．．．轉變
51．．．電子穿隧電流
52．．．電洞穿隧電流
60．．．區塊選取電晶體
61-1~61-N‧‧‧記憶胞
62‧‧‧源極選取電晶體
70‧‧‧半導體主體
71、72、73‧‧‧源/汲極終端
74、75‧‧‧通道
76‧‧‧介電穿隧結構
79‧‧‧字元線層
80、81‧‧‧堆疊
82、83、84‧‧‧淺溝渠隔離結構
810‧‧‧積體電路具有氮氧化矽隔離層的BE-SONOS記憶陣
812‧‧‧列
814‧‧‧字元線/區塊選取解碼器及驅動器
816‧‧‧字元線
818‧‧‧位元線解碼器
820‧‧‧位元線
822、826‧‧‧匯流排
824‧‧‧感應放大器與資料輸入結構
828‧‧‧資料輸入線
832‧‧‧資料輸出線
834‧‧‧控制器
836‧‧‧偏壓電路供應電壓
830‧‧‧其他電路
本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：
第1圖顯示根據本發明一實施例之記憶胞的簡要示意圖，。
第2圖為一習知技術包括能帶補償技術的穿隧介電結構於低電場下之能階示意圖。
第3圖為一習知技術包括能帶補償技術的穿隧介電結構於高電場下之能階示意圖。
第4~6圖為介電穿隧結構的能帶圖，以幫助了解使用氮氧化矽隔離層的能帶補償技術。
第7圖顯示一平帶電壓與抹除時間之關係圖，以比較標準BE-SONOS記憶胞與具有氮氧化矽隔離層記憶胞的表現。
第8圖顯示平帶電壓與程式化時間之關係圖，此處討論的範例中隔離層厚度為2.5奈米且具有不同的氮濃度。
第9圖顯示平帶電壓與程式化時間之關係圖，此處討論的範例中隔離層厚度為3.5奈米且具有不同的氮濃度。
第10圖顯示平帶電壓與抹除時間之關係圖，此處討論的範例中隔離層厚度為2.5奈米且具有不同的氮濃度。
第11圖顯示平帶電壓與抹除時間之關係圖，此處討論的範例中隔離層厚度為3.5奈米且具有不同的氮濃度。
第12圖顯示平帶電壓與抹除時間之關係圖，在第一範例中氮氧化矽隔離層的厚度為2.5奈米，在第二範例中氮氧化矽隔離層的厚度為3.5奈米，且具有相同的氮濃度及兩個不同的偏壓條件。
第13圖顯示平帶電壓與抹除時間之關係圖，在第一範例中氮氧化矽隔離層的厚度為2.5奈米，在第二範例中氮氧化矽隔離層的厚度為3.5奈米，且具有較第12圖更高的氮濃度及兩個不同的偏壓條件。
第14圖顯示電洞穿隧電流密度與電壓大小之關係圖，此處討論的範例中隔離層厚度為2.5奈米且具有不同的氮濃度。
第15圖顯示電洞穿隧電流密度與電壓大小之關係圖，此處討論的範例中隔離層厚度為3.5奈米且具有不同的氮濃度。
第16圖顯示此處討論的範例中程式化步進脈衝(ISPP)表現。
第17圖顯示此處討論的範例中程式化/抹除耐力之圖示。
第18圖顯示資料保存能力表現，此處討論的範例中隔離層厚度為2.5奈米且具有不同的氮濃度。
第19圖顯示資料保存能力表現，此處討論的範例中隔離層厚度為3.5奈米且具有不同的氮濃度。
第20圖顯示在一氮氧化矽中具有不同氮濃度的樣品由程式化步進脈衝(ISPP)所反映的電荷捕捉效率之示意圖。
第21圖顯示使用本發明記憶胞之反及閘(NAND)型態陣列的示意圖。
第22圖顯示使用反及閘(NAND)型態的陣列之記憶胞的剖面示意圖，其係沿著垂直於字元線方向。
第23圖顯示使用反及閘(NAND)型態的陣列之記憶胞的剖面示意圖，其係沿著字元線方向。
第24圖為包含本發明實施例所描述的記憶胞及偏壓電路之積體電路的簡化方塊圖。
10‧‧‧通道
11‧‧‧源極
12‧‧‧汲極
13‧‧‧電洞穿隧層
14‧‧‧補償層
15‧‧‧隔離層
16‧‧‧電荷捕捉層
17‧‧‧阻擋層
18‧‧‧浮動閘極
51‧‧‧電子穿隧電流
52‧‧‧電洞穿隧電流
Claims (19)
- 一種電荷捕捉記憶體，包含一記憶胞陣列，在該記憶胞陣列中的各自記憶胞包括：一半導體主體包括一具有通道表面的通道；一閘極；以及一資料儲存結構介於該通道與該閘極之間，該資料儲存結構包含一穿隧介電結構，一電荷捕捉介電層於該穿隧介電結構之上，及一阻擋介電層於該電荷捕捉介電層之上；其中該穿隧介電結構包含一氧化矽第一層具有一電洞穿隧能障高度、一氮化矽或氮氧化矽第二層具有一小於該氧化矽第一層的電洞穿隧能障高度，以及一氮氧化矽第三層具有一大於該氮化矽或氮氧化矽第二層且小於該氧化矽第一層的電洞穿隧能障高度。
- 如申請專利範圍第1項所述之電荷捕捉記憶體，其中該氮氧化矽第三層包含氮氧化矽具有折射係數介於1.5到1.63(包含)之間，且具有一厚度介於約大於3奈米至4奈米之間。
- 如申請專利範圍第1項所述之電荷捕捉記憶體，其中該氮氧化矽第三層包含氮氧化矽具有折射係數小於1.72，且具有一厚度大於2.5奈米。
- 如申請專利範圍第1項所述之電荷捕捉記憶體，其中該氧化矽第一層具有一厚度小於1.5奈米，該氮化矽 或氮氧化矽第二層具有一厚度小於2.5奈米，且該氮氧化矽第三層具有一厚度大於2.5奈米。
- 如申請專利範圍第1項所述之電荷捕捉記憶體，其中該資料儲存結構可以使用於一操作模式中，其係在一電場通過該資料儲存結構時誘發電洞穿隧通過該氧化矽第一層足以在小於1微秒內將該記憶胞的一臨界電壓降低超過4伏特，且包括：控制電路及偏壓電路與該記憶胞陣列耦接，以施加偏壓電壓至所選取的記憶胞以進行讀取、程式化與抹除操作，包括於該抹除操作時偏壓電壓通過該資料儲存結構以誘發該電洞穿隧。
- 如申請專利範圍第1項所述之電荷捕捉記憶體，其中該資料儲存結構可以使用於一操作模式中，其係在一電場通過該資料儲存結構時誘發電洞穿隧通過該氧化矽第一層足以在小於1微秒內將該記憶胞的一臨界電壓降低超過4伏特，且包括：控制電路及偏壓電路與該記憶胞陣列耦接，以施加偏壓電壓至所選取的記憶胞以進行讀取、程式化與抹除操作，包括於該抹除操作時偏壓電壓通過該資料儲存結構以產生一平均電場強度介於10百萬伏特/公分與14百萬伏特/公分之間來誘發該電洞穿隧。
- 如申請專利範圍第1項所述之電荷捕捉記憶體，其中該穿隧介電結構的該氧化矽第一層與該通道表面連接，且該閘極包含一導電材料具有一功函數等於或大於 p+摻雜多晶矽。
- 如申請專利範圍第1項所述之電荷捕捉記憶體，其中該穿隧介電結構的該氧化矽第一層與該閘極連接。
- 一種電荷捕捉記憶體包含一記憶胞陣列，在該記憶胞陣列中的各自記憶胞包括：一半導體主體包括一具有通道表面的通道；一穿隧介電層於該通道表面之上，該穿隧介電層包含一第一氧化矽層具有一厚度小於等於2奈米、一氮化矽層於該第一氧化矽層之上具有一厚度小於等於3奈米，以及一氮氧化矽層於該氮化矽層之上具有一厚度大於等於2.5奈米；一電荷捕捉層於該穿隧介電層之上，具有一厚度大於等於5奈米；一阻擋介電層於該電荷捕捉層之上；以及一閘極於該阻擋介電層之上。
- 如申請專利範圍第9項所述之電荷捕捉記憶體，其中該氮氧化矽具有由折射係數介於1.5到1.63(包含)之間的氮濃度，且具有一厚度介於3奈米至4奈米之間。
- 如申請專利範圍第9項所述之電荷捕捉記憶體，其中該氮氧化矽具有由折射係數小於1.72的氮濃度，且具有一厚度大於等於3.5奈米。
- 如申請專利範圍第9項所述之電荷捕捉記憶體，其中該第一氧化矽層具有一厚度小於1.5奈米，該氮化矽層具有一厚度小於2.5奈米，且該氮氧化矽層具有一厚度大於3奈米。
- 一種製造一電荷捕捉記憶體的方法，包括：定義一通道區域於一半導體主體中，該通道區域具有一通道表面；形成一介電堆疊，包括形成一穿隧介電層、形成一電荷捕捉介電層、及形成一阻擋介電層，其中該形成該穿隧介電層包含利用一熱氧化製程形成一氧化矽或氮氧化矽第一層於該通道區域的一表面之上、利用低壓化學氣相沈積法形成一氮化矽或氮氧化矽第二層於該氧化矽或氮氧化矽第一層之上、以及利用低壓化學氣相沈積法形成一氮氧化矽第三層於該氮化矽或氮氧化矽第二層之上；該氧化矽或氮氧化矽第一層具有一電洞穿隧能障高度、該氮化矽或氮氧化矽第二層具有一小於該氧化矽或氮氧化矽第一層的電洞穿隧能障高度，以及該氮氧化矽第三層具有一大於該氮化矽或氮氧化矽第二層且小於該氧化矽或氮氧化矽第一層的電洞穿隧能障高度；以及形成一閘極於該介電堆疊之上。
- 如申請專利範圍第13項所述之方法，其中該氧化矽或氮氧化矽第一層係使用現場蒸汽產生(ISSG)形 成。
- 如申請專利範圍第13項所述之方法，其中該氮化矽或氮氧化矽第二層係使用二氯矽烷(DCS)與氨之前驅物來形成形成。
- 如申請專利範圍第13項所述之方法，其中該氮化矽或氮氧化矽第二層係使用二氯矽烷(DCS)與氧化二氮(N2 O)之前驅物來形成形成。
- 如申請專利範圍第13項所述之方法，其中該氮氧化矽第三層包含氮氧化矽具有折射係數介於1.5到1.63(包含)之間，且具有一厚度介於約3奈米至4奈米之間。
- 如申請專利範圍第13項所述之方法，其中該氮氧化矽第三層包含氮氧化矽具有折射係數小於1.72，且具有一厚度大於2.5奈米。
- 如申請專利範圍第13項所述之方法，其中該氧化矽或氮氧化矽第一層具有一厚度小於1.5奈米，該氮化矽或氮氧化矽第二層具有一厚度小於2.5奈米，且該氮氧化矽第三層具有一厚度大於2.5奈米。
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