CN102034538A - 一种电荷捕捉存储器及其制造方法 - Google Patents

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Abstract

本发明公开了一种具有氮氧化硅隔离层能隙工程隧穿结构的电荷捕捉存储器及其制造方法，该电荷捕捉存储器包含一电荷储存结构，该电荷储存结构包含一捕捉层、一阻挡层、及一隧穿介电结构，该隧穿介电结构包含一薄的隧穿层、一薄的能隙补偿层以及一薄的隔离层包含氮氧化硅。此存储单元是利用低温工艺来制造。

Description

一种电荷捕捉存储器及其制造方法
技术领域
本发明是关于非易失存储器，例如电荷捕捉非易失存储器，特别是关于一种具有氮氧化硅隔离层能隙工程隧穿结构的多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)非易失电荷捕捉存储器及其制造方法。
背景技术
闪存是非易失集成电路存储器技术的一类。传统的闪存使用浮动栅极存储单元。随着存储装置的密度提升，浮动栅极存储单元之间逾加靠近，储存在相邻浮动栅极中的电荷交互影响即造成问题，因此形成限制，使得采用浮动栅极的闪存密度无法提升。另一种闪存所使用的存储单元称为电荷捕捉存储单元，其采用电荷捕捉层取代浮动栅极。电荷捕捉存储单元是利用电荷捕捉材料，不会如浮动栅极造成个别存储单元之间的相互影响，并且可以应用于高密度的闪存。
典型的电荷储存存储单元包含一场效晶体管(FET)结构，其中包含由通道所分隔的源极与漏极，以及通过介电材料叠层而与通道分离的栅极。其中该介电材料包含隧穿介电层、电荷储存层、与势垒介电层。较早的传统设计如SONOS装置，其中源极、漏极与通道形成于硅基材(S)上，隧穿介电层则由氧化硅(O)之上，电荷储存层由氮化硅形成(N)，势垒介电层由氧化硅(O)形成，而栅极则为多晶硅(S)。此种SONOS装置可实行多种现有的偏压技术，利用电子隧穿进行编程，或者利用空穴隧穿、电子释放来进行擦除。为了达成实际擦除操作所需的速度，隧穿介电层的厚度必须很薄(小于3纳米)。然而，在此厚度下，存储单元的耐力及电荷保持特性相较于传统的浮动栅极技术是较差的。此外，若是使用相对较厚的隧穿介电层，擦除操作所需的电场亦会导致电子自栅极注射通过阻挡介电层。此电子注射导致一饱和擦除条件，在此电荷捕捉装置中的电荷阶级收敛至一平衡阶级。可参见由本案发明人Lu等人所提出的美国专利号7,075,828，标题为”Operation Scheme with charge Balancing Erase for Charge Trapping Non-Volatile Memory”。然而，假如擦除饱和阶级太高的话，此存储单元反而根本无法被擦除，或是会造成在许多应用中介于编程与擦除状态之间的临界边界太小了。
曾经进行一种新的技术研究以改善阻挡介电层减少电子在擦除所需的高电场情况下自栅极注射通过的能力。可参阅美国专利第6912163号，由张等人发明”Memory Device Having High Work function Gate and Method of Erasing the same”，在2005年6月8日公告；以及美国专利第7164603号，由施等人发明”Operation Scheme with High Work function Gate and Charge Balancing for Charge Trapping Non-Volatile Memory”；及施等人的论文”A Highly Reliable SONOS-type NAND Flash Memory Cell with Al2O3Top Oxide”，IDEM 2003(MANOS)；及施等人的论文”A Novel NAND-type MONOS Memory using 63nm Process Technology for a Multi-Gigabit Flash EEPROMs”，IEEE 2005。
此外，也曾经进行一种新的技术研究以改善隧穿介电层在低电场情况下的擦除表现。可参阅美国专利公开第2006/0198189A1，由吕等人发明”Non-Volatile Memory Cells，Memory Arrays Including the same and Method of Operating Cells and Arrays”，在2006年9月7日公开(其描述”BE-SONOS”技术；以及由吕等人的论文”BE-SONOS：A Bandgap engineered SONOSwith Excellent Performance and Reliability”，IEEE 2005年12月；王等人的论文”Reliability and Processing Effect of Bandgap engineered SONOS(BE-SONOS)Flash Memory”，IEEE 2007年5月；也可参阅美国专利公开第2006/0261401A1，由吕Bhattacharyya发明”Novel Low Power Non-Volatile Memory and Gate Stack”，在2006年11月23日公开。BE-SONOS装置具有三层的介电隧穿结构，以下会更详细地描述，包括第一层的氧化硅，通常是小于1.5纳米厚(在此称为隧穿层)，一层氮化硅，通常是小于2.5纳米厚(在此称为能带补偿层，及第三层的氧化硅，通常是小于3纳米厚(在此称为隔离层)。由此三层结构相较于单一层隧穿介电层或是其它隧穿介电层工程，因为在需要提供电荷保持能力的相对低电场下的操作模式的复杂的隧穿行为，在需要增加此装置阈值电压的相对高电场下的操作模式，在需要电荷隧穿来降低此装置阈值电压的相对高的负电场下的操作模式的复杂隧穿行为三者的优点，可以大幅改善其表现。
BE-SONOS技术已经被验证可以提供绝佳的表面而可以克服许多传统SONOS型态存储器的擦除速度、耐力及电荷保持等问题。然而BE-SONOS结构可以提供绝佳的可靠性，但是其擦除速度仍是较为有限的。因此需要更进一步改善电荷捕捉存储单元的擦除速度，同时不会伤害其耐力及电荷保持能力，因此能与使用浮动栅极的装置速度匹配。
发明内容
使用由具有上述的介电隧穿层、能带补偿层及隔离层的BE-SONOS装置可以改善其表现，可以进一步将隔离层工程由氮氧化硅(SiOxNy，此处称为SiON)取代纯氧化硅，其中隔离层的厚度及氮浓度被设定为可以保持获改善电荷保存力且空穴隧穿擦除速度也可以提升。
氮氧化硅可以被制造为具有不同介电常数K，其能隙、及传导带与价带势垒高度是介于氧化硅与氮化硅之间。通过降低价带势垒高度(增加氮浓度)，可以改善空穴隧穿的擦除速度。同时，此氮氧化硅隔离层可以应用具有足够势垒高度与厚度以防止电荷保持很重要的操作时的电荷流失。
因此，一种改良的能隙工程隧穿介电结构被提供包括具有可忽视的电荷捕捉效率及能带补偿特性的组合材料。此能带补偿特性包括相对大的空穴隧穿势垒高度于与半导体主体(隧穿层)之间接口的一个薄区域，同时在例如与该接口的如小于2nm的第一补偿距离具有一增加的价带能级，所以自与半导体主体界面的空穴隧穿势垒高度(隧穿层)是相对低的，此能带补偿特性也在该通道表面的一处超过2nm以上的一第二补偿距离处通过提供一薄层氮氧化硅(隔离层)具有相相对高的空穴隧穿势垒高度而具有一增加的价带能级，将此具有相相对低的空穴隧穿势垒高度材料与电荷捕捉层分隔。
在第一补偿距离的价带能级可以产一电场足以诱发空穴隧穿通过此介于半导体主体与补偿层之间的接口，且也足以提升价带能级于补偿层之后至一相较于现有的BE-SONOS装置可以有效地消除低电场下工程隧穿结构的空穴隧穿势垒。此结构致能高速的电场辅助空穴隧穿同时又能防止在其它应用中，例如自此存储单元读取数据或是编程相邻存储单元，没有电场或小电场时诱发电荷流失通过此工程隧穿结构。
此处所描述的电荷捕捉存储器包含一半导体主体包括一具有通道表面的通道、一栅极以及一数据储存结构介于该通道与该栅极之间，该数据储存结构包含一隧穿介电结构，一电荷捕捉介电层于该隧穿介电结构之上，及一阻挡介电层于该电荷捕捉介电层之上。该隧穿介电结构包含一氧化硅第一层具有一空穴隧穿势垒高度、一氮化硅或氮氧化硅第二层具有一小于该第一层的空穴隧穿势垒高度，以及一氮氧化硅第三层具有一大于该第二层且小于第一层的空穴隧穿势垒高度。
在一代表性装置中，经工程隧穿介电层包含一超薄氧化硅层O1(例如小于等于1.5纳米)、超薄氮化硅层N1(例如小于等于3纳米)以及超薄氮氧化硅层O2(例如小于等于4纳米)所组成，且其可在和半导体本体的界面起算的一个1.5纳米或更小的补偿下，增加约2.6电子伏特的价带能级。通过一低价带能级区域(高空穴隧穿势垒)与高传导带能级，O2层可将N1层与电荷捕捉层分开一第二补偿(例如从接口起算约3.5至4.5纳米)。由于第二处距离接口较远，足以诱发空穴隧穿的电场可提高第二处后的价带能级，以使其有效地消除空穴隧穿势垒。因此，O2层包含具有合适厚度(如3.5纳米)的氮氧化硅并不会严重干扰电场辅助的空穴隧穿，同时又可增进经工程隧穿介电层在低电场时阻绝电荷流失的能力。第三层包含氮氧化硅中具有折射系数小于1.72且具有厚度大于2.5纳米。此外，第三层包含氮氧化硅中具有折射系数介于1.5到1.63(包含)。
氮氧化硅的折射系数是在此材料中的氮浓度及氧浓度的一个常用指标。此折射系数某种程度会取决于波长。因此，在此目的下所使用的波长通常是633纳米。对薄膜而言，此折射系数是很难测量的。因此，如此处所描述的使用，此氮氧化硅材料中的氮浓度及氧浓度由其折射系数所代表，是在波长为633纳米测量而得具有某些误差的折射系数。已为人们熟知的是氮氧化硅材料中的传导带势垒高度会随着氧浓度的增加而逐渐减少，且氮氧化硅材料中的介电常数会随着氧浓度的增加而逐渐减少。此外，折射系数也会随着氧浓度的增加而逐渐减少。
此数据储存结构可以适用于电场通过该数据储存结构时诱发空穴隧穿通过该第一层足以在1微秒内将该存储单元的一阈值电压降低超过4伏特且包括一平均电场强度介于10百万伏特/厘米与14百万伏特/厘米之间的操作模式中。
控制电路及偏压电路与该存储单元阵列耦接，以施加偏压电压至所选取的存储单元以进行读取、编程与擦除操作。
本发明的另一目的为提供一种制造此处所描述的存储单元的方法。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文系搭配较佳实施例及所附图式，作详细说明如下。
附图说明
本发明是由权利要求范围所界定。这些和其它目的，特征，和实施例，会在下列实施方式的章节中搭配图式被描述，其中：
图1显示根据本发明一实施例的存储单元的简要示意图。
图2为一现有技术包括能带补偿技术的隧穿介电结构于低电场下的能级示意图。
图3为一现有技术包括能带补偿技术的隧穿介电结构于高电场下的能级示意图。
图4至图6为介电隧穿结构的能带图，以帮助了解使用氮氧化硅隔离层的能带补偿技术。
图7显示一平带电压与擦除时间的关系图，以比较标准BE-SONOS存储单元与具有氮氧化硅隔离层存储单元的表现。
图8显示平带电压与编程时间的关系图，此处讨论的范例中隔离层厚度为2.5纳米且具有不同的氮浓度。
图9显示平带电压与编程时间的关系图，此处讨论的范例中隔离层厚度为3.5纳米且具有不同的氮浓度。
图10显示平带电压与擦除时间的关系图，此处讨论的范例中隔离层厚度为2.5纳米且具有不同的氮浓度。
图11显示平带电压与擦除时间的关系图，此处讨论的范例中隔离层厚度为3.5纳米且具有不同的氮浓度。
图12显示平带电压与擦除时间的关系图，在第一范例中氮氧化硅隔离层的厚度为2.5内米，在第二范例中氮氧化硅隔离层的厚度为3.5内米，且具有相同的氮浓度及两个不同的偏压条件。
图13显示平带电压与擦除时间的关系图，在第一范例中氮氧化硅隔离层的厚度为2.5内米，在第二范例中氮氧化硅隔离层的厚度为3.5内米，且具有较图12更高的氮浓度及两个不同的偏压条件。
图14显示空穴隧穿电流密度与电压大小的关系图，此处讨论的范例中隔离层厚度为2.5纳米且具有不同的氮浓度。
图15显示空穴隧穿电流密度与电压大小的关系图，此处讨论的范例中隔离层厚度为3.5纳米且具有不同的氮浓度。
图16显示此处讨论的范例中编程步进脉冲(ISPP)表现。
图17显示此处讨论的范例中编程/擦除耐力的图示。
图18显示数据保存能力表现，此处讨论的范例中隔离层厚度为2.5纳米且具有不同的氮浓度。
图19示数据保存能力表现，此处讨论的范例中隔离层厚度为3.5纳米且具有不同的氮浓度。
图20显示在一氮氧化硅中具有不同氮浓度的样品由编程步进脉冲(ISPP)所反映的电荷捕捉效率的示意图。
图21显示使用本发明存储单元的与非门(NAND)型态阵列的示意图。
图22显示使用与非门(NAND)型态的阵列的存储单元的剖面示意图，其是沿着垂直于字线方向。
图23显示使用与非门(NAND)型态的阵列的存储单元的剖面示意图，其是沿着字线方向。
图24为包含本发明实施例所描述的存储单元及偏压电路的集成电路的简化方块图。
【主要元件符号说明】
10    通道
11    源极
12    漏极
13                空穴隧穿层
14                补偿层
15                隔离层
16、77            电荷捕捉层
17、78            阻挡层
18                浮动栅极
30                半导体主体的能隙
31                空穴隧穿层的价带与传导带
32                补偿层的能隙
33                隔离层的价带与传导带
34                电荷捕捉层的价带与传导带
37                第一位置的价带能级
38                第二位置的价带能级
50～58            转变
51                电子隧穿电流
52                空穴隧穿电流
60                区块选取晶体管
61-1～61-N        存储单元
62                源极选取晶体管
70                半导体主体
71、72、73        源/漏极终端
74、75            通道
76                介电隧穿结构
79                字线层
80、81            叠层
82、83、84        浅沟道隔离结构
810               集成电路
812               具有氮氧化硅隔离层的BE-SONOS存储阵列
814               字线/区块选取译码器及驱动器
816               字线
818            位线译码器
820            位线
822、826       总线
824            感应放大器与数据输入结构
828            数据输入线
832            数据输出线
834            控制器
836            偏压电路供应电压
830            其它电路
具体实施方式
本发明实施例搭配以下图1到图24进行详细描述。
图1显示一电荷捕捉存储单元的简要示意图，其使用一能隙工程介电隧穿层，此介电隧穿层中包括一具有氮氧化硅的隔离层。此存储单元包括一通道10、一源极11与一漏极12于邻接此通道的半导体主体内。图1包括于一擦除过程中所诱发的在此介电隧穿层(层13～15)中标记为52的空穴隧穿及在阻挡层17中标记为51的电子隧穿，会在以下详细地讨论。
在此实施例中的一栅极18，包括p+多晶硅。但也可以使用N+多晶硅。其它实施例中，栅极18可使用金属、金属化合物或前二者的组合，像是铂、氮化钽、金属硅化物、铝或其它金属或金属化合物栅极材料(如钛、氮化钛、钽、钌、铱、二氧化钌、二氧化铱、钨、氮化钨及其它物材料)。于某些实施例中，较佳是使用功函数大于4电子伏特的材料，更佳是使用功函数大于4.5电子伏特的材料。各种可应用在栅极终端的高功函数材料可参见美国专利第6,912,163号。该些材料通常是使用溅射或物理气相沉积技术来沉积，且可利用活性离子刻蚀来进行图案化。
在图1所示的实施例中，介电隧穿层包含复合材料，包括称为空穴隧穿层的一第一层13，其为二氧化硅层于通道10的表面10a，是利用如现场蒸汽产生(in-situ steam generation，ISSG)的方法形成，并选择性地利用沉积后一氧化氮退火或于沉积过程中加入一氧化氮的方式来进行氮化。第一层13中的二氧化硅的厚度小于2纳米，最好是1.5纳米或更小。
第二层(称为能带补偿层)14的氮化硅层位于第一层13之上，且其是利用像是低压化学气相沉积LPCVD的技术，于680℃下使用二氯硅烷(dichlorosilane，DCS)与氨的前驱物来形成。于其它工艺中，能带补偿层包括氮氧化硅，其是利用类似的工艺及一氧化二氮前驱物来形成。氮化硅层14的厚度小于3纳米，且较佳为介于1.5纳米至2.5纳米。在使用氮氧化硅的实施例中，氮的浓度应该相对较高，例如大于建立折射系数为1.72所需。
第三层的氮氧化硅层15(称为隔离层)位于氮化硅层14上，且其是利用像是单一晶圆快速热处理工艺RTP或具有较现有技术能隙工程(BE-SONOS)装置利用高温氧化物HTO沉积形成氧化硅远低的热预算的低温化学气相沉积(LPCVD)方式形成。第三层15最好是化学剂量的氮氧化硅层材质，其可以由方程式来表示：SiOxNy，其中2x+3y＝4。在此处所描述的实施例中，第三层的氮氧化硅层15厚度是大于等于2.5纳米，包括举例而言介于3纳米至4纳米，且较佳为3.5纳米。一种形成第三层的氮氧化硅层15的方法包括使用硅甲烷(SH4)、一氧化二氮(N2O)及氨气(NH3)的混合气体作为反应气体。形成第三层15的氮氧化硅层的一氧化二氮(N2O)与硅甲烷加上氨气(SH4+NH3)的混合气体的流率体积比为介于0.0245至0.375之间，举例而言，可以使用一常数的硅甲烷体积流率，而根据第三层15的氮氧化硅层的所欲氮浓度来调整。形成第三层15的氮氧化硅层的硅甲烷与一氧化二氮加上氨气(N2O+NH3)的混合气体的流率体积比为介于1∶2000至6∶2000之间，最好是4∶2000。举例而言，形成第三层15的氮氧化硅层可以在单一晶圆低温化学气相沉积室中进行。此外，例如是氩气或是氦气的惰性气体可以在形成第三层15的氮氧化硅层过程中被加入单一晶圆低温化学气相沉积室中作为稀释气体或承载气体。在形成第三层15的氮氧化硅层过程中，工艺压力被设定在50到200Torr之间，而温度是在700到900℃之间，最好是800℃。
以下会更详细地描述，在一实施例中，此氮氧化硅具有氮的浓度可以建立折射系数约为1.63。此氮的浓度选取可以让介于第二层14与第三层15之间的接口的共价键转换至一较负的阶级，以提供在第三层15相较于第二层14具有较高的空穴隧穿势垒。此外，此氮的浓度选取可以让包含第一层13、第二层14和第三层15的隧穿结构中的电荷捕捉被忽略。在以下所描述的范例中，可以让电荷捕捉被忽略第三层15的氮氧化硅中氮的浓度的临界值是小于1.72且大于等于1.63。此外，可以改善擦除速度的此结构第三层15的氮氧化硅中氮的浓度的临界值是大于1.5。此氮氧化硅为基础的能隙工程(BE-SONOS)装置显示在增加第三层15的氮氧化硅中氮的浓度大于1.5可以改善编程/擦除速度。通过调整第三层15氮氧化硅的性质，可以较现有具有氧化硅第三层的类似测试装置的编程时间降低至一半及擦除时间降为10分之一。此外，氮氧化硅为基础的能隙工程(BE-SONOS)装置显示一较低的擦除饱和。
对一2.5纳米厚度的第三层15氮氧化硅的150℃烘烤测试显示较大的折射系数会增加电荷流失。然而增加第三层15氮氧化硅的厚度自2.5纳米至3.5纳米可以显著地减少折射系数≤1.63的电荷流失，且显示具有与传统的能隙工程(BE-SONOS)装置相同或更佳的保持特性。
关于介电隧穿层结构的详细说明请同时配合参考图3至图7。
于本实施例中，一电荷捕捉层16包括厚度大于等于5纳米的氮化硅，举例来说，厚度约7纳米的氮化硅，且其是利用如LPCVD方式形成。本发明也可使用其它电荷捕捉材料与结构，包括像是氮氧化硅(SixOyNz)、高含硅量的氮化物、高含硅量的氧化物，包括内嵌纳米粒子的捕捉层等等。2006年11月23号公开，名称为“Novel Low Power Non-Volatile Memory and Gate Stack”，发明人为Bhattacharyya的美国专利申请公开号第US2006/0261401A1号揭露了多种可使用的电荷捕捉材料。
在此实施例中的阻挡介电层17包含具有厚度为大于等于5纳米的氧化硅，其可以利用化学气相沉积或是原子层沉积(ALD)形成，或是将电荷捕捉层16中的氮化硅进行热转换形成。替代地阻挡介电层的材料或组合材料也可以被使用。
在一代表性实施例中，第一层13中的二氧化硅的厚度为1.3纳米；能带补偿层14的氮化硅层厚度为2纳米；隔离层15的氮氧化硅层层厚度为3.5纳米其具有折射系数约1.63；电荷捕捉层16的氮化硅层厚度为6纳米；及阻挡介电层17可以是厚度6纳米的氧化硅。栅极材料可以是p+多晶硅(其功函数为5.1电子伏特)。
栅极18材料的选取以提供对阻挡介电层足够的势垒高度。适合做为栅极18的材料包括N+多晶硅、铝、P+多晶硅、钛、氮化钛、钽、氮化钽、钌、铂、铱、二氧化钌、二氧化铱、钨、氮化钨及其它物材料。
例示图式显示于一擦除程序时通过此电荷捕捉结构(13～17层)的动态电场。在擦除程序时，电场会由施加于存储单元的通道和栅极的偏压VW和VG诱发，导致一穿过13～15层的电场ETUN以及一穿过阻挡介电层17的电场EB。此穿过介电隧穿层的电场ETUN大小足以诱发空穴隧穿电流52至电荷捕捉层16中。而穿过阻挡介电层17的电场EB大小是相对较低的将电子隧穿电流有效的阻挡，允许较大的存储区间而不会有擦除饱和效应。在此所教示的存储装置可以在擦除时施加至栅极和半导体主体偏压足够低的情况下，产生相对小电场(例如E小于14百万伏特/厘米)穿越电荷捕捉结构(13～17层)，而在阻挡介电层具有一相对应的较低电场。
图2为介电隧穿结构的传导带与价带的能级示意图，其中该介电隧穿结构包括传统的能隙工程(BE-SONOS)装置的层13～15的叠层，图中可看出在一低电场下具有一「U形」传导带与一「倒U形」价带。由图右侧开始，半导体本体的能隙乃于区域30，空穴隧穿层的价带与传导带乃于区域31，补偿层的能隙乃于区域32，隔离层的价带与传导带乃于区域33，而电荷捕捉层的价带与传导带乃于区域34。由于区域31、32、33内隧穿介电层的传导带相较于能陷的能级而言较高，故捕捉于电荷捕捉区34的电子(以一个圆圈内包着负号来表示)并无法隧穿至通道内的传导带。电子隧穿的机率与隧穿介电层内「U形」传导带下的区域相关联，也与具有能陷的能级的一条至通道的水平线上的区域相关联。因此，在低电场的条件下，电子隧穿现象不太可能发生。相同地，区域30内通道的价带中的空穴则受到区域31、32、33全部厚度以及通道接口处高空穴隧穿势垒高度的阻挡，以致其无法隧穿至电荷捕捉层(区域34)。空穴隧穿的机率与隧穿介电层内「反U形」价带上的区域相关联，也与具有通道的能级的一条至电荷捕捉层的水平线下的区域相关联。因此，在低电场的条件下，空穴隧穿现象不太可能发生。在一代表性实施例中，其中空穴隧穿层包括二氧化硅，约4.5电子伏特的空穴隧穿势垒高度可防止空穴隧穿。氮化硅内的价带(1.9电子伏特)仍低于通道内的价带，因此，隧穿介电结构的区域31、32、33内的价带仍远低于通道区域30内的价带。据此，本发明一实施例所描述的隧穿层具有能带补偿特征，包括位于半导体本体接口处的薄区域(区域31)内相对较大的空穴隧穿势垒高度，以及距通道表面不到2纳米处的第一位置的价带能级的增加37。此外，通过提供具有相对高隧穿势垒高度材料的薄层(区域33)，能带补偿特征也包括与通道分开的第二位置的价带能级的减少38，形成反U形的价带形状。相类似地，通过选择相同的材料，传导带具有一U形的形状。
图3为介电隧穿结构的能带意图，图中显示为了诱发空穴隧穿(于图3中，O1层的厚度约为1.5纳米)，于隧穿区域31中施加约-12百万伏特/厘米的电场下介电隧穿结构的能带图。于电场中，价带由通道表面处向上倾斜。因此，在离通道表面一补偿距离处，隧穿介电结构内的价带于价带能级中明显的增加，同时在图中可见其增加到高过通道区域的价带内的能带能量。因此，当区域内(于图3中的阴影区域)的价带能级与隧穿叠层内倾斜的反U形价带上的价带能级之间的面积减少时，空穴隧穿的机率将大幅增加。于高电场下，能带补偿可有效地由隧穿介电层处消除区域32内的补偿层与区域33内的隔离层的势垒效应。因此，在相对小电场(例如E小于14百万伏特/厘米)下，隧穿介电层可以产生较大的空穴隧穿电流。
隔离层(区域33)将补偿层(区域32)与电荷捕捉层(区域34)隔离开，对于电子与空穴在低电场下，此可增加有效势垒能力，并增进电荷维持。
于本实施例中，补偿层(区域32)的厚度必须够薄，以致其具有可忽略的电荷捕捉效能。此外，补偿层为介电层而不具导电性。因此，对于使用氮化硅的实施例，补偿层的厚度较佳小于3纳米，而更佳为2.5纳米或更小。
对于采用二氧化硅的实施例来说，空穴隧穿区域31的厚度应小于2纳米，且较佳小于1.5纳米。举例来说，于一较佳实施例中，空穴隧穿区域31为1.3纳米的二氧化硅，且其是经过如前所述的氮化处理，以得到超薄氮氧化硅。
对于依靠空穴隧穿的SONOS型存储器的隧穿介电层来说，其重点在于提高「空穴隧穿」的效能而非电子隧穿，且目前此问题也已有了解决方案。举例来说，对于利用厚度够薄的二氧化硅来提供较大的空穴隧穿的隧穿介电结构而言，其厚度将会因为太薄而无法有效势垒电子隧穿引起的电荷流失。而通过工程适当的处理则可增进电子隧穿的效能。据此，利用能隙工程将可提升利用电子隧穿而进行的编程以及利用空穴隧穿而进行的擦除操作。
图4、图5和图6为根据计算的介电隧穿结构能带图的三个例示，其中介电隧穿结构的第一层13(使用与图1相同的参考符号)于通道之上的二氧化硅厚度约为1.3纳米，第二层14的氮化硅厚度约为2纳米，及每一范例中具有不同的第三层15。请参阅图4，通道及硅基板的能带显示于图的左侧。转变51显示由二氧化硅第一层13所建立的空穴隧穿势垒，转变52显示在二氧化硅第一层13与第二层14的氮化硅的界面的能带补偿降低。转变53显示在第二层14的氮化硅与二氧化硅第三层15的接口的能带补偿增加。转变54显示在二氧化硅第三层15与包含氮化硅的电荷捕捉层的接口的能带补偿降低。在由图4所代表的实施例中，二氧化硅第三层15的厚度约为2.5纳米，且因此介于转变53和54之间的距离约为2.5纳米。
此例示中的这些能带是在平均电场约10百万伏特/厘米的偏压下而得。平均电场可以由将通过此数据储存结构的电压除以这些层的等效氧化层厚度(EOT)而决定，其中等效氧化层厚度(EOT)是等于其测量厚度乘上其与二氧化硅介电系数的比值而得。于基板的共价键能级以下的区域由箭头55所代表，且隧穿介电结构共价键之上的部分代表在此电场下的隧穿机率。
图5显示类似的结构除了将二氧化硅第三层15的厚度增加为3.5纳米因此转变54A会更远离转变53。可以理解的是，于基板的共价键能级以下的区域由箭头55所代表，且隧穿介电结构共价键之上的部分与图4中的结构相同。因此，可以发现仅是增加隔离层15的厚度并不会改善擦除表现。
图6显示根据本发明实施例的一结构，其中第三层15硅使用的厚度为3.5纳米的氮氧化硅与相较于使用二氧化硅第三层15的转变53势垒高度约3.5eV，降低了1eV至转变58的势垒高度约2.5eV。此外，介于氮氧化硅层15与氮化硅介电捕捉层之间的转变57也会降低。因此，于电场中，价带由通道表面处向上倾斜。因此，将转变52的补偿之后以及转变58中的价带能级提升至一阶级相较于传统的能隙工程(BE-SONOS)装置可以有效地消除在相对小电场下补偿后能隙工程隧穿介电结构中的空穴隧穿势垒。如此可以消除因为图4和图5中第三层15内低于线55以下的区域56的一平均电场约10百万伏特/厘米所发生的空穴隧穿机率分布。由图中可以看出，在转变58中的共价带补偿(及因此的氮浓度)大小需要达成此结果是取决于隧穿层13和补偿层14的整体厚度以及电场的大小。
图7显示一具有类似于图5和图6中结构的平带电压VFB与擦除时间的关系图，其具有3.5纳米厚的第三层15。轨迹100显示一氧化硅第三层15在12百万伏特/厘米平均电场下的仿真擦除时间，且图中的实心圈显示测量值与仿真曲线十分吻合。轨迹101显示一氮氧化硅第三层15(图中名为O2)的模拟擦除时间，其具有一氮浓度可造成折射系数约1.63，且图中的空心圈显示测量值与仿真曲线十分吻合。图式中亦显示其介电常数K。此图中显示使用此处所描述的技术可以将由阈值电压降低约4V所代表的擦除时间大约降低一个数量级。使用此处所描述的氮氧化硅第三层15可以达成擦除时间小于1微秒。
下表显示许多不同实施例的测试结果，其中第一列是使用二氧化硅第三层15的标准的能隙工程(BE-SONOS)装置。其它的范例则是使用厚度为2.5纳米或3.5纳米的氮氧化硅第三层15。额外的范例则是使用具有折射系数约1.58的氮氧化硅第三层15。然而，此范例的编程/擦除及编程步进脉冲(ISPP)表现与折射系数约1.63的样品类似，所以并未于表中显示。
  O1/N1/O2(或SiON)/N2/O3BE-SONOS叠层单位(埃)
  标准   13/20/25/60/60
  SiON 1   13/20/25(n＝1.63)/60/60
  SiON 2   13/20/25(n＝1.72)/60/60
  SiON 3   13/20/35(n＝1.50)/60/60
  SiON 4   13/20/35(n＝1.63)/60/60
  SiON 5   13/20/35(n＝1.72)/60/60
图8到图11显示这些范例由平带电压与编程或擦除时间所代表的编程和擦除特性。平带电压与此存储单元操作的阈值电压相关，所以这些图式中所显示的平带电压变化亦代表阈值电压改变的正确指示，且因此反映了存储单元的编程和擦除时间。
在图8中，显示标准、SiON 1和SiON 2范例在电场为10及12百万伏特/厘米下的编程时间。在此二者电场条件下，将氮浓度自标准的几乎为零增加至折射系数约1.63，然后至折射系数约1.72导致编程时间略为改善。在图9中，显示标准、SiON 3、SiON 4和SiON 5范例在电场为10及12百万伏特/厘米下的编程时间。在此二者电场条件下，将氮浓度自标准的几乎为零增加至折射系数约1.50、1.63，然后至1.72也导致编程时间略为改善。此外，在图8和图9中的图式也显示将二氧化硅第三层15的厚度自2.5纳米(图8)增加至3.5纳米(图9)，其编程速度几乎是相同的。此结果显示编程速度并未受到将第三层15自二氧化硅改变至氮氧化硅而有不良的影响。此外，编程速度也会随着氮氧化硅第三层15中氮浓度的增加而增加。
在图10中，显示标准、SiON 1和SiON 2范例在电场为10(与编程相反的极性)及12百万伏特/厘米下的擦除时间。在此二者电场条件下，将氮浓度自标准的几乎为零增加至折射系数约1.63，然后至折射系数约1.72导致擦除时间的大幅改善。图中也显示SiON4(n＝1.63)和SiON5(n＝1.72)范例中在此二者电场条件下具有类似的擦除时间。
在图11中，显示标准、SiON 3、SiON 4和SiON 5范例在电场为10及12百万伏特/厘米下的编程时间。在此二者电场条件下，将氮浓度自标准的几乎为零增加至折射系数约1.50、1.63，然后至1.72也导致擦除时间大幅改善一个数量级。此外，在图式中也显示将二氧化硅第三层15的厚度自2.5纳米(图10)增加至3.5纳米(图11)，其擦除速度几乎是相同的。
图12和图13分别显示SiON 1与SiON 4(n＝1.63)，SiON 2与SiON5(n＝1.72)的平带电压与擦除时间的擦除表现测量数据关系图，其中在这些范例中SiON第三层15的厚度自2.5纳米改变至3.5纳米。此结果显示将第三层15氮氧化硅厚度增加至3.5纳米并不会对擦除时间造成严重的影响。
图14和图15显示SiON 1与SiON 2(2.5纳米厚，n＝1.63和1.72)，及SiON 3、SiON 4和SiON 5(3.5纳米厚，n＝1.5、1.63和1.72)，由使用转换分析(见Lue等人的A transit analysis method to characterize the trap vertical location in nitride trapping devices”IEEE Electron Device Letter，Vol.25，pp.816～818，2004)而由空穴电流密度与电场关系反应的擦除表现测量数据关系图。这些图标显示在一特定电场下将第三层15氮氧化硅厚度增加，就如同之前图4到图6中所预测的可以增强擦除电流。此外，n＝1.63和1.72的轨迹是类似的，显示此效应在测试结构中折射系数1.63所对应的氮浓度即达饱和。
图16显示标准、SiON 1、SiON 2、SiON 3、SiON 4和SiON 5六个样品在脉冲时间为20毫秒平带电压与编程电压关系图，以显示编程步进脉冲(ISPP)表现。如图中所示，编程步进脉冲(ISPP)斜率在每一样品中均接近0.9，显示使用此处所描述的技术可以维持或甚至改善编程步进脉冲(ISPP)表现。
图17显示标准、SiON 1、SiON 2、SiON 3、SiON 4和SiON 5六个样品的平带电压与编程/擦除数目关系图。如图中可所示，使用此处所描述的第三层15氮氧化硅并没有对编程/擦除循环承受力造成明显的不良影响。
图18和图19，显示在150℃烘烤测试下的数据保存能力。图18中，显示标准、SiON 1和SiON 2的范例图式。对于相对高的氮浓度，例如SiON2n＝1.72的实施例，发现某程度的数据保存能力劣化。然而，对于相对低的氮浓度，数据保存能力并未大幅影响。在图19中，则显示标准、SiON 3、SiON 4和SiON 5范例的结果，显示改善了相较于SiON 1和SiON 2范例中的数据保存能力。因此将第三层15氮氧化硅厚度增加及改变其组成，可以维持其数据保存能力而同时改善擦除表现。
在图19中显示SiON 3、SiON 4的范例相较于标准样本改善了数据保存能力，显示了意外的结果，此处所描述的技术在第三层15氮氧化硅的氮浓度低于n＝1.72的临界值时，改善了擦除速度及数据保存能力，却又同时维持承受力，且此处所描述的结构在低于或等于约n＝1.63的临界值时，其中此处所使用的”约”字是反映这些测试中测量值的误差。
此数据显示在第三层15氮氧化硅厚度的临界值是大于2.5纳米。对由n＝1.63所反映的氮浓度，维持或改善数据保存能力的临界厚度值是介于3纳米到4纳米之间，且在此范例中是接近3.5纳米。
一般认为第三层15氮氧化硅厚度在n＝1.50到1.63之间的临界值是大约4纳米，因为通过电荷储存结构的电场大小是等效氧化层厚度(EOT)的方程式，增加第三层15的实体厚度会减少隧穿层13的电场强度，且会因此减少空穴隧穿电流，或是需要增加操作电压以维持相同的电场强度或空穴隧穿电流。
图20显示在一氮氧化硅中具有不同氮浓度的样品由编程步进脉冲(ISPP)所反映的电荷捕捉效率的示意图，以显示此介电隧穿结构中使用氮氧化硅的设计取舍考虑。此图标中的测试结构具有7纳米厚的氧化硅作为隧穿层、及一具有7纳米厚及不同氮浓度的氮氧化硅作为电荷捕捉层，及具有9纳米厚的氧化硅作为阻挡层。如图中所示，其中电荷捕捉层的折射系数约为1.63或更低，编程步进脉冲(ISPP)斜率自0.08减少至0，显示具有相对低氮浓度的氮氧化硅仅有非常少的电荷捕捉位置，且可以如之前所讨论的不会对隧穿介电结构的电荷捕捉能力有任何影响。当折射系数高于1.72，编程步进脉冲(ISPP)斜率增加为0.33。因此，对于使用于隧穿介电结构中的一层薄的第三层15氮氧化硅，一般认为氮浓度的临界值是在由折射系数1.72所反映的氮浓度之下，且较佳实施例中为低于由折射系数1.63或更小所反映的氮浓度以确保隧穿介电结构整体并不会捕捉电荷，或是仅捕捉极少量的电荷。此结论可以被图19中所示的数据支持，其显示氮浓度的临界值是在由折射系数1.72所反映的氮浓度之下，且较佳实施例中为低于由折射系数1.63或更小所反映的氮浓度。
图21显示使用上述的存储单元的实施示意图，其可以为一与非门(NAND)型态的阵列。此阵列中包括多条位线BL-1、BL-2、BL-3、BL-4...及多条字线WL-1、WL-2、...WL-N-1、WL-N。N个存储单元亦构成一群组串联排列于一与对应位线耦接的区块选取晶体管和一与源极线耦接的源极选取晶体管之间。一区块选取字线BST与一列区块选取晶体管耦接，及一源极选取字线SST与一列源极选取晶体管耦接。因此，举例而言，对此图式中的一代表位线BL-2，一区块选取晶体管60连接串联的存储单元61-1到61-N至位线BL-2，以响应区块选取字符在线的信号BST，而串联的最后一个存储单元61-N与源极选取晶体管62连接以将此串行与一源极线SL耦接，以响应源极选取字符在线的信号SST。
替代地，存储单元也可以被使用于NOR组态、AND组态或是虚拟接地的典型快闪存储装置的应用中。
与非门(NAND)阵列可以通过施加编程步进脉冲(ISPP)或是其它方式例如FN隧穿来进行编程。编程步进脉冲(ISPP)牵涉到施加一编程步进电压，自例如约15V的栅极电压开始，在每一编程步进逐渐增加约0.2V。每一个脉冲具有一个定值脉冲宽度，举例而言10微秒。在不同的技术中，每一编程步进及脉冲宽度可以视特定应用的需求作调整。在替代实施例中，也可以使用称为「自我提升」技术来进行编程。也可以选取其它的偏压技术以与阵列的特性兼容。
也可以使用其它的编程偏压技术。对NOR组态阵列结构而言，可以使用诱发热电子隧穿或是FN隧穿或是其它业界所熟知的技术来提供调整偏压。
图22和图23显示一个此处所描述的代表存储单元结构的剖面图，其可应用在与非门(NAND)型态阵列中。图22中显示此存储单元包括一半导体主体70，其包括通道区域74、75及源极/漏极终端71、72、73与通道区域连接。介于源极与漏极终端之间的通道长度通常是小于50纳米，且最好是小于等于30纳米。介电隧穿结构76是类似于图1中所描述的层13～15，电荷捕捉层77、阻挡介电层78及一字线层79安排在分别位于通道上方74和75的叠层80和81中。
图23是沿着图22字线方向的结构剖面图，其包含相同的叠层及使用相同的编号。串联的存储单元行由浅沟道隔离STI结构82、83、84分隔。在此例示中，通道74和相邻通道74A的表面是平面的。此装置的应用可以包含凹陷(或向下弯曲)的通道表面于此剖面，或是延伸(突出)的通道表面，是取决于所使用的工艺技术及产品需求。多层介电隧穿结构76包括一氮氧化硅第三层，及其它的叠层(77、78、79层)于可以是平面、凹陷或突出的共形方式的通道表面之上。介于浅沟道隔离STI结构(例如82、83)之间的通道宽度最好是小于50纳米，且最好是在浅沟道隔离STI技术允许的条件下越小越好。
图24为包含此处所描述的使用具有阻挡介电能隙工程BE-SONOS存储单元的存储阵列的集成电路的简化方块图，其具有一氮氧化硅隔离层的能隙工程隧穿介电结构。此集成电路810包括此处所描述的使用隔离介电工程BE-SONOS存储单元于一半导体基板上的存储阵列812。一字线(或列)和区块选择译码器814被耦接至，且与其电性通讯，多条字线816及区块选择线，并沿着存储阵列812的列方向排列。一位线(或行)译码器和驱动器818被耦接至，且与其电性通讯，多条字线820，其是沿着存储单元阵列812的行方向排列以自读取数据，或是写入数据至，存储单元阵列812的存储单元中。地址是透过总线822提供至字线和区块选择译码器814及位线译码器818。方块824中的感应放大器与数据输入结构，包含作为读取、编程和擦除模式的电流源，是透过总线826耦接至位线译码器818。数据是由集成电路810上的输入/输出端或自其它集成电路810内或外的数据来源地透过数据输入线828传送至方块824的数据输入结构。数据是由方块824中的感应放大器，透过数据输出线832，传送至集成电路810上的输入/输出端或其它集成电路810内或外的数据目的地。
此处所描述的存储阵列812可以组态使用于NAND阵列、AND阵列或是NOR阵列，端视特定应用而定。此装置非常大的存储操作区间以支持在每一存储单元中储存多重位，且因此多重位感应放大器也可以包括于此装置中。
在此例示实施例中所使用的控制器，为一偏压调整状态机构834来控制偏压调整供应电压源836，例如提供给字线及位线的读取、编程、擦除、擦除确认及编程确认电压或电流，及使用一存取控制流程来控制字线/源极线的操作。控制器834的应用可以使用，业界所熟知的技术，如特殊目的逻辑电路来实施。在另一实施例中，该控制器834包含一通用目的处理器，其可以实施在相同集成电路上，其执行一计算机程序以控制该装置的操作。在另一实施例中，特殊目的逻辑电路和一通用目的处理器的组合可以被用来实施该控制器834。
此处所描述的包含数据储存结构的存储单元可以适用于电场通过该数据储存结构时诱发空穴隧穿通过该第一层足以在1微秒内将该存储单元的一阈值电压降低超过4伏特的操作模式中。在如此的实施例中，此控制电路包括范例中的控制器834及偏压电路836与此存储单元阵列耦接，以施加偏压电压至所选取的存储单元来进行读取、编程及擦除操作，包括于擦除操作时的偏压电压通过施加一平均电场强度介于10百万伏特/厘米与14百万伏特/厘米之间通过该数据储存结构以诱发空穴隧穿。
此处所描述的存储单元具有数据储存结构安排隧穿介电结构与半导体基板上的通道连接。替代地实施方式可以安排成栅极端隧穿，具有隧穿介电结构与栅极连接，而阻挡层与通道连接。
虽然本发明已参照实施例来加以描述，然本发明创作并未受限于其详细描述内容。替换方式及修改样式系已于先前描述中所建议，且其它替换方式及修改样式将为本领域技术人员所思及。特别是，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果者，皆不脱离本发明的精神范畴。因此，所有此等替换方式及修改样式系意欲落在本发明于随附权利要求范围及其均等物所界定的范畴之中。

Claims (19)

1.一种电荷捕捉存储器，其特征在于，包含一存储单元阵列，在该阵列中的各自存储单元包括：
一半导体主体，包括一具有通道表面的通道；
一栅极；以及
一数据储存结构，介于该通道与该栅极之间，该数据储存结构包含一隧穿介电结构，一电荷捕捉介电层于该隧穿介电结构之上，及一阻挡介电层于该电荷捕捉介电层之上；
其中该隧穿介电结构包含一氧化硅第一层具有一空穴隧穿势垒高度、一氮化硅或氮氧化硅第二层具有一小于该第一层的空穴隧穿势垒高度，以及一氮氧化硅第三层具有一大于该第二层且小于该第一层的空穴隧穿势垒高度。
2.根据权利要求1所述的存储器，其特征在于，该第三层包含氮氧化硅具有折射系数介于1.5到1.63(包含)之间，且具有一厚度介于大于3纳米至4纳米之间。
3.根据权利要求1所述的存储器，其特征在于，该第三层包含氮氧化硅具有折射系数小于1.72，且具有一厚度大于2.5纳米。
4.根据权利要求1所述的存储器，其特征在于，该第一层具有一厚度小于1.5纳米，该第二层具有一厚度小于2.5纳米，且该第三层具有一厚度大于2.5纳米。
5.根据权利要求1所述的存储器，其特征在于，该数据储存结构可以使用于一操作模式中，其是在一电场通过该数据储存结构时诱发空穴隧穿通过该第一层足以在小于1微秒内将该存储单元的一阈值电压降低超过4伏特，且包括：
控制电路及偏压电路与该存储单元阵列耦接，以施加偏压电压至所选取的存储单元以进行读取、编程与擦除操作，包括于该擦除操作时偏压电压通过该数据储存结构以诱发该空穴隧穿。
6.根据权利要求1所述的存储器，其特征在于，该数据储存结构可以使用于一操作模式中，其是在一电场通过该数据储存结构时诱发空穴隧穿通过该第一层足以在小于1微秒内将该存储单元的一阈值电压降低超过4伏特，且包括：
控制电路及偏压电路与该存储单元阵列耦接，以施加偏压电压至所选取的存储单元以进行读取、编程与擦除操作，包括于该擦除操作时偏压电压通过该数据储存结构以产生一平均电场强度介于10百万伏特/厘米与14百万伏特/厘米之间来诱发该空穴隧穿。
7.根据权利要求1所述的存储器，其特征在于，该隧穿介电结构的该第一层与该通道表面连接，且该栅极包含一导电材料具有一功函数等于或大于p+掺杂多晶硅。
8.根据权利要求1所述的存储器，其特征在于，该隧穿介电结构的该第一层与该栅极连接。
9.一种电荷捕捉存储器，其特征在于，包含一存储单元阵列，在该阵列中的各自存储单元包括：
一半导体主体包括一具有通道表面的通道；
一隧穿介电层于该通道表面之上，该隧穿介电层包含一第一氧化硅层具有一厚度小于等于2纳米、一氮化硅层于该第一氧化硅层之上具有一厚度小于等于3纳米，以及一氮氧化硅层于该氮化硅层之上具有一厚度大于等于2.5纳米；
一电荷捕捉层于该隧穿介电层之上，具有一厚度大于等于5纳米；
一阻挡介电层于该电荷捕捉层之上；以及
一栅极于该阻挡介电层之上。
10.根据权利要求9所述的存储器，其特征在于，该氮氧化硅具有由折射系数介于1.5到1.63(包含)之间的氮浓度，且具有一厚度介于3纳米至4纳米之间。
11.根据权利要求9所述的存储器，其特征在于，该氮氧化硅具有由折射系数小于1.72的氮浓度，且具有一厚度大于等于3.5纳米。
12.根据权利要求9所述的存储器，其特征在于，该第一氧化硅层具有一厚度小于1.5纳米，该氮化硅层具有一厚度小于2.5纳米，且该氮氧化硅层具有一厚度大于3纳米。
13.一种制造一电荷捕捉存储器的方法，其特征在于，包括：
定义一通道区域于一半导体主体中，该通道区域具有一通道表面；
形成一介电叠层，包括形成一隧穿介电层、形成一电荷捕捉介电层、及形成一阻挡介电层，其中该形成该隧穿介电层包含利用一热氧化工艺形成一氧化硅或氮氧化硅第一层于该通道区域的一表面之上、利用低压化学气相沉积法形成一氮化硅或氮氧化硅第二层于该第一层之上、以及利用低压化学气相沉积法形成一氮氧化硅第三层于该第二层之上；
该第一层具有一空穴隧穿势垒高度、该第二层具有一小于该第一层的空穴隧穿势垒高度，以及该第三层具有一大于该第二层且小于该第一层的空穴隧穿势垒高度；以及
形成一栅极于该介电叠层之上。
14.根据权利要求13所述的方法，其特征在于，该第一层是使用现场蒸汽产生形成。
15.根据权利要求13所述的方法，其特征在于，该第二层是使用二氯硅烷与氨的前驱物来形成。
16.根据权利要求13所述的方法，其特征在于，该第二层是使用二氯硅烷与氧化二氮的前驱物来形成。
17.根据权利要求13所述的方法，其特征在于，该第三层包含氮氧化硅具有折射系数介于1.5到1.63(包含)之间，且具有一厚度介于约3纳米至4纳米之间。
18.根据权利要求13所述的方法，其特征在于，该第三层包含氮氧化硅具有折射系数小于1.72，且具有一厚度大于2.5纳米。
19.根据权利要求13所述的方法，其特征在于，该第一层具有一厚度小于1.5纳米，该第二层具有一厚度小于2.5纳米，且该第三层具有一厚度大于2.5纳米。
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