CN108400237A - 导电桥接式随机存取存储器及其制造方法 - Google Patents
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Abstract
本发明提供一种导电桥接式随机存取存储器及其制造方法。此导电桥接式随机存取存储器包括底电极层，形成于半导体基板上；电阻转态层，形成于底电极层上；电子捕捉层，形成于电阻转态层上；阻障层，形成于电子捕捉层上；离子源层，形成于阻障层上；以及顶电极层，形成于离子源层上。上述电子捕捉层包括电子捕捉材料，且电子捕捉材料的电子亲和能至少为60KJ/mole。本发明通过在电阻转态层与离子源层之间加入具有电子捕捉层与阻障层的双层结构能够改善高温操作时的装置稳定性及耐久性。
Description
技术领域
本发明是有关于一种存储器装置，且特别是有关于一种导电桥接式随机存取存储器及其制造方法。
背景技术
电阻式随机存取存储器(resistive random access memory,RRAM)具有结构简单、面积小、操作电压小、操作速度快、存储时间长、多状态存储、及耗功率低等优点。因此电阻式随机存取存储器极有潜力取代目前的快闪式存储器，成为下世代的非易失性存储器主流。
在电阻式随机存取存储器中，导电桥接式随机存取存储器(conductive-bridgingRAM,CBRAM)是一种低耗电、可定制化且能够与CMOS相容的存储器。再者，导电桥接式随机存取存储器在功能上与电可擦除可复写只读存储器(electrically-erasable programmableread-only memory,EEPROM)类似，但尺寸相对较小，在制造成本方面也较具优势。因为上述优点，导电桥接式随机存取存储器的发展潜力备受期待。
然而，在高温操作时的装置稳定性及耐久性方面，现有的导电桥接式随机存取存储器仍无法全面满足所有需求。因此，仍有需要对导电桥接式随机存取存储器进行改良。
发明内容
本发明提供一种导电桥接式随机存取存储器及其制造方法，以改善高温操作时的装置稳定性及耐久性。
本发明的一些实施例提供一种导电桥接式随机存取存储器，包括：底电极层，形成于半导体基板上；电阻转态层，形成于底电极层上；电子捕捉层，形成于电阻转态层上；阻障层，形成于电子捕捉层上；离子源层，形成于阻障层上；以及顶电极层，形成于离子源层上。上述电子捕捉层包括电子捕捉材料，且电子捕捉材料的电子亲和能至少为60KJ/mole。
本发明的另一些实施例是提供一种导电桥接式随机存取存储器的制造方法，包括：形成底电极层于半导体基板上；形成电阻转态层于底电极层上；形成电子捕捉层于电阻转态层上；形成阻障层于电子捕捉层上；形成离子源层于阻障层上；以及形成顶电极层于离子源层上。上述电子捕捉层包括电子捕捉材料，且电子捕捉材料的电子亲和能为60-130KJ/mole。
本发明所提供的导电桥接式随机存取存储器在电阻转态层与离子源层之间加入具有电子捕捉层与阻障层的双层结构。阻挡层在形成过程中可减少离子源元素进入转态层的数量。再者，电子捕捉层可减少离子源元素的金属离子还原产生金属原子。因此，能够大幅改善高温操作时的装置稳定性及耐久性。本发明所提供的导电桥接式随机存取存储器的制造方法可轻易地整合至既有的导电桥接式随机存取存储器制造工艺中，而不需额外更换或修改生产设备。可在不增加制造工艺复杂度及生产成本的前提下，有效地改善存储器装置的操作稳定性及产品生命周期。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，作详细说明如下。
附图说明
图1为本发明一实施例的导电桥接式随机存取存储器的剖面示意图。
图2为本发明另一实施例的导电桥接式随机存取存储器的剖面示意图。
图3为本发明另一实施例的导电桥接式随机存取存储器的剖面示意图。
图4A～4C绘示出比较例1、比较例2及本发明实施例1的导电桥接式随机存取存储器的形成电压实验结果。
图5绘示出本发明实施例1的导电桥接式随机存取存储器的电阻转态电压-电流曲线图。
图6A～6C绘示出比较例1、比较例2及本发明实施例1的导电桥接式随机存取存储器的高温操作数据维持能力实验结果。
符号说明：
100、200、300～导电桥接式随机存取存储器
110～半导体基板
115～第一绝缘层
120～底电极层
125～第二绝缘层
130～电阻转态层
135～第三绝缘层
140～电子捕捉层
150～阻障层
160～离子源层
170～顶电极层
W1、W2、W3～宽度
具体实施方式
为使本发明的上述和其他目的、特征、优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
在下文中，若无别提及，则表示含量的“％”是指“原子％”。举例而言，若在一材料或结构中，X成分的含量为10％、Y成分的含量为90％，则代表在该材料或结构的每100个原子中，有10个X原子、90个Y原子。
离子源元素可包括金属或类金属。为了叙述的简洁，在下文中是将离子源元素所形成的带正电的离子简称为“金属离子”，并将由此“金属离子”与电子结合所形成的原子“金属原子”。
本发明的一些实施例提供一种导电桥接式随机存取存储器及其制造方法。图1为本发明一实施例的导电桥接式随机存取存储器100的剖面示意图。
请参照图1，导电桥接式随机存取存储器100包括依序形成于半导体基板110上的底电极层120、电阻转态层130、电子捕捉层140、阻障层150、离子源层160以及顶电极层170。以下将配合图1，详细说明导电桥接式随机存取存储器100的制造方法以及各个元件的功能、特性。
请参照图1，提供半导体基板110。半导体基板110可包括块材半导体基板(例如，硅基板)、化合物半导体基板(例如，IIIA-VA族半导体基板)、绝缘层上覆硅(silicon oninsulator,SOI)基板或其他合适的基板。在本实施例中，半导体基板110为硅基板。基板110可为经掺杂或未经掺杂的半导体基板。在一些实施例中，半导体基板110可包括：含有硅及金属层的栅极结构、含有多晶硅及外延硅的插塞接触平台结构(plug contact landingstructure)、其他合适的含硅结构或上述结构的组合。在另一些实施例中，半导体基板110可包括由多层金属层及介电层所形成的内连线结构、重分配层、其他电连接结构或上述结构的组合。
接着，形成底电极层120于半导体基板110上，如图1所示。底电极层120与后续形成的顶电极层170可用于施加电压，以将导电桥接式随机存取存储器100转换成不同的电阻状态。底电极层120可包括合适的导电材料。在一些实施例中，底电极层120可为惰性金属或合金，例如，钛、白金、铝、钨、铱、钌、钽、镍、钼、锆其他合适的惰性金属或上述的组合。在另一些实施例中，底电极层120可为导电性氧化物、导电性氮化物及/或导电性硅化物，例如，氧化铱、氧化铟锡、氧化钨、氧化钛、氮化钛、氮化钽、硅化钨或其他合适的材料。在另一些实施例中，底电极层120可为导电性高分子。
若是底电极层120的材料包含可作为离子源的元素(例如，铜、银、金或碲)，则在将低电阻状态(low resistance state,LRS)转换为高电阻状态(high resistance state,HRS)时，可能会发生不预期或不希望的扩散，因而使这些离子源元素从底电极层120进入到电阻转态层中。如此一来，将降低高电阻状态的电阻值，容易造装置操作时的错误。为了避免上述错误，可选择实质上不包括离子源元素的材料形成底电极层120。
再者，在一些实施例中，半导体基板110的电连接结构中可能会含有离子源元素(例如，铜)，或是由离子源元素所形成。在这样的实施例中，若底电极层120直接接触这些电连接结构，则这些离子源元素可能会经由底电极层120进入到电阻转态层中，进而产生上述错误。为了避免上述错误，在这样的实施例中，可在形成底电极层120之前，先形成一层扩散阻挡层(未绘示于图1)于电连接结构的表面上。扩散阻挡层可包括合适的导电性材料，例如，氮化钽、氮化钛、氮化钨或其他合适的材料。
可利用合适的制造工艺形成底电极层120，包括溅镀制造工艺、原子层沉积制造工艺、化学气相沉积制造工艺、蒸镀(evaporation)制造工艺或上述的组合。若底电极层120的厚度太薄，则因导电性太差而无法用以施加电压。反之，若底电极层120的厚度太厚，则将不利于装置的小型化且提高成本。在一些实施例中，底电极层120的厚度为1-1000nm。在另一些实施例中，底电极层120的厚度为2-500nm。例如，底电极层120的厚度可为5nm。在又一些实施例中，底电极层120的厚度为10-200nm。
接着，形成电阻转态层130于底电极层120上，如图1所示。电阻转态层130可转换导电桥接式随机存取存储器100的电阻状态。
在此说明导电桥接式随机存取存储器的电阻转态机制。由于电阻转态层是由具有高电阻值的介电材料或绝缘材料所形成，在不施加电压时，导电桥接式随机存取存储器是处于高电阻状态。当施加操作电压(或写入电压)时，会促使离子源层的离子源元素(金属或类金属，例如，铜、银、金或碲等)进行氧化还原反应而产生带正电的金属离子。上述操作电压会驱动这些金属离子从离子源层朝向电阻转态层移动。当这些金属离子移动至电阻转态层与底电极层的交界后，这些金属离子得到电子而还原成具有导电性的金属原子。这些金属原子聚集并且彼此连接，而形成导电桥或导电细丝等导电路径。因此，电阻转态层的电阻值下降。此时，导电桥接式随机存取存储器从高电阻状态转换为低电阻状态。
接着，施加反向电压(或擦除电压)，以使导电路径中的金属原子失去电子成为带正电的金属离子。上述反向电压会驱使这些金属离子朝向离子源层移动，而离开电阻转态层，造成导电路径的断裂，因而使得电阻转态层的电阻值上升。此时，导电桥接式随机存取存储器从低电阻状态转换回到高电阻状态。导电桥接式随机存取存储器就是利用上述电阻值的转换而进行数据的存储或读取，进而实现存储功能。
电阻转态层130可由合适的介电材料或绝缘材料所形成，例如氧化物、氮化物、氮氧化物其他合适的高介电常数材料(high k)或上述的组合。在一些实施例中，电阻转态层130可包括IA族或IIA族金属的氧化物、氮化物或氮氧化物。在另一些实施例中，电阻转态层130可包括过渡金属的氧化物、氮化物或氮氧化物。举例而言，过渡金属可包括：钪、钇、钛、锆、铪、钒、铌、钽、铬、钼、钨、锰、铁、钴、铼、镍、其他合适的过渡金属或上述的组合。
若是电阻转态层的材料包含可作为离子源的元素(例如，铜、银、金或碲)，则在将低电阻状态转换为高电阻状态时，可能会有离子源元素残留于电阻转态层中，而无法使导电路径完全断裂。如此一来，将降低高电阻状态的电阻值，容易造装置操作时的错误。为了避免上述错误，可选择实质上不包括离子源元素的材料形成电阻转态层。
可利用合适的制造工艺形成电阻转态层130，包括溅镀制造工艺、原子层沉积制造工艺、化学气相沉积制造工艺、蒸镀制造工艺、高温炉管沉积制造工艺或上述的组合。
若电阻转态层130的厚度太薄，则高电阻状态的电阻值太低，容易造成装置操作时的错误。反之，若电阻转态层130的厚度太厚，不易形成导电路径，则不利于导电桥接式随机存取存储器由高电阻状态转换成为低电阻状态。在一些实施例中，电阻转态层130的厚度为1-1000nm。在另一些实施例中，电阻转态层130的厚度为2-500nm。在又一些实施例中，电阻转态层130的厚度为5-300nm。
接着，形成电子捕捉层140于电阻转态层130上，如图1所示。电子捕捉层140的功能在于与离子源元素所形成的带正电的金属离子竞争电子。换言之，与电子捕捉层140结合的电子越多，则与离子源元素的金属离子结合的电子就越少。如此一来，将可改善在高温操作时的装置稳定性及耐久性，此部分将于下文中详细讨论。
接着，形成阻障层150于电子捕捉层140上，如图1所示。在高电阻状态下，阻障层150可阻挡离子源元素所形成的金属离子的扩散，以避免电阻转态层中产生不想要的导电路径。如此一来，将可改善在高温操作时的装置稳定性及耐久性，此部分亦将于下文中详细讨论。
接着，形成离子源层160于阻障层150上，如图1所示。在高电阻状态转换为低电阻状态时，离子源层160可提供离子源元素，且离子源元素所形成的金属离子会进入电阻转态层130中，而完成上述的电阻状态转换过程。
离子源层160可包括离子源元素。当施加形成电压(或写入电压)时，离子源元素可被氧化成为带正电的离子，因而使离子源层160能够释放金属离子至电阻转态层130中。在一些实施例中，离子源元素可包括金属(例如，铜、银或金)、类金属(例如，碲)、上述的合金或上述的组合。
除了离子源元素之外，离子源层160可包括不同于离子源元素的导电元素。即使施加形成电压(或写入电压)，导电元素也不会被氧化成为带正电的离子。因此，导电元素并非离子源元素，也不具有提供离子源的功能。导电元素可提升离子源层160与阻障层150之间的粘着性，以避免脱层。再者，导电元素可提升离子源层160的导电性，以利于降低操作电压。在一些实施例中，导电元素可包括钛、钨、钽或上述的组合。
在一些实施例中，离子源层160可为离子源元素与导电元素所形成的合金。举例而言，在一些实施例中，离子源元素可为碲，且离子源层160的材料可为钛碲合金、钨碲合金、钛钨碲合金、钽碲合金、钽钨碲合金或上述的组合。
当离子源层为离子源元素与导电元素所形成的合金时，可将离子源元素的含量控制在合适的范围。若离子源元素的含量太低，则所提供的金属离子太少而不足以形成所需的导电路径。因而不利于将高电阻状态转换成为低电阻状态。反之，若离子源元素的含量太高，则离子源层与阻障层之间的粘着性不足，有可能发生脱层。再者，若离子源元素的含量太高，则产生的金属离子过多，因而需要较厚的阻障层及电子捕捉层，才能改善在高温操作时的装置稳定性及耐久性。如此一来，将不利于装置的小型化。
在一些实施例中，离子源层160中的离子源元素的含量为10％-90％。在另一些实施例中，离子源层160中的离子源元素的含量为10％-70％。在另一些实施例中，离子源层160中的离子源元素的含量为不大于50％。在另一些实施例中，离子源层160中的离子源元素的含量为15％-50％。在又一些实施例中，离子源层160中的离子源元素的含量为25％-40％。
可利用合适的沉积制造工艺形成离子源层160，包括溅镀制造工艺、原子层沉积制造工艺、化学气相沉积制造工艺、蒸镀制造工艺或上述的组合。在一些实施例中，可使用具有特定比例的合金靶材进行溅镀制造工艺，以形成离子源层160。因此，只需要实施单一次的沉积制造工艺，即可形成离子源层160。如此一来，可简化制造工艺并且提高生产效率。
在另一些实施例中，可实施两次的沉积制造工艺，分别沉积纯的离子源元素与纯的导电元素，之后，再实施退火制造工艺使离子源元素与导电元素形成合金，以形成离子源层160。在这样的实施例中，可以先沉积离子源元素，也可以先沉积导电元素。如此一来，能够轻易地将离子源层160的离子源元素调整为所需要的任意含量，制造工艺及产品的灵活性较高。
接着，形成顶电极层170于离子源层160上，如图1所示。
若是顶电极层的材料由可作为离子源的元素所形成，则在将高电阻状态转换为低电阻状态时，可能会产生过多的金属离子，因而需要较厚的阻障层及电子捕捉层，才能改善在高温操作时的装置稳定性及耐久性。如此一来，将不利于装置的小型化。再者，若阻障层及电子捕捉层的厚度太厚，将导致形成电压(或写入电压)过大。如此一来，在降低能耗与改善装置耐久性方面，皆较为不利。为了避免上述问题，在一些实施例中，可选择实质上不包括离子源元素的材料形成顶电极层。在这样的实施例中，顶电极层170的功能、材料、厚度及形成方法可与底电极层120的功能、材料、厚度及形成方法相同或相似，在此不再详述。
在另一些实施例中，离子源层160中的离子源元素含量较低(例如，小于或等于40％)，而不会产生过多的金属离子。由于可避免上述问题，且离子源层160的导电性佳。因此，在这样的实施例中，可视需要省略顶电极层170。
在第一次将高电阻状态转换为低电阻状态时，所施加的电压称为形成电压。在施加形成电压之后，会施加电压的绝对值小于形成电压的反向电压。由于反向电压的电压的绝对值小于形成电压的电压的绝对值，因此反向电压所产生的电场强度也会小于形成电压所产生的电场强度。由于反向电压所产生的驱动力强度不足，所以离子源元素所形成的金属离子并未完全回到离子源层中。换言之，大部分的金属离子是停留在电阻转态层与其下方的膜层的界面。如此一来，只需施加小于形成电压的写入电压，就足以将高电阻状态转换再次为低电阻状态。
即使并未施加写入电压，当环境(例如，高温)提供足够的能量时，停留在电阻转态层与其上方的膜层的界面的金属离子仍然可能会扩散进入电阻转态层中。这些金属离子在电阻转态层中与电子结合，将形成无法预期的导电路径。由于这些无法预期的导电路径，造成高电阻状态的电阻值降低，并且导致存储器装置存储或读取等操作的错误。因此，导电桥接式随机存取存储器在高温操作时的装置稳定性及耐久性不佳。
本案发明人发现，在电阻转态层与离子源层之间加入具有电子捕捉层与阻障层的双层结构，能够有效减少高电阻状态下无法预期的导电路径的形成，因此，能够提升导电桥接式随机存取存储器高温操作时的装置稳定性及耐久性。
对于双层结构中的电子捕捉层与阻障层的功能，本案发明人提出了以下的推论。阻障层能够阻挡离子源元素的扩散，因此能够大幅减少离子源元素在高温下从离子源层进入电阻转态层。再者，电子捕捉层能够有效地与离子源元素所形成的带正电的金属离子竞争电子。因此，能够大幅减少停留在上述界面的金属离子与电子结合而形成的金属原子。进而大幅减少或完全避免形成无法预期的导电路径于电阻转态层中。如此一来，能够明显改善导电桥接式随机存取存储器高温操作时的装置稳定性及耐久性。
此外，本案发明人发现电子捕捉层的电子亲和能是影响导电桥接式随机存取存储器表现的重要参数。再者，电子捕捉层与阻障层的相对位置、材料及厚度等也是重要的参数。这些参数将于下文中详细讨论。
所谓“电子亲和能”，是指使某一物质(此物质可为一个原子、离子或分子)与一个电子结合，而变成带-1价的阴离子时放出的能量。若某一物质具有越大的电子亲和能，则代表该物质越容易与电子结合。
因此，为了高效率地捕捉电子，电子捕捉层可使用具有高电子亲和能的电子捕捉材料。具体而言，电子捕捉材料的电子亲和能是高于离子源元素所形成的带正电的离子的电子亲和能。如此一来，电子捕捉层能够大幅减少与离子源元素所形成的带正电的离子与电子的结合，进而改善在高温操作时的装置稳定性及耐久性。
若电子捕捉材料的电子亲和能过低，则由于电子捕捉材料与电子的结合太弱，无法有效改善在高温操作时的装置稳定性及耐久性。反之，若电子捕捉材料的电子亲和能过高，则由于电子捕捉材料与电子的结合太强，需要较高的形成电压(或写入电压)，才能将高电阻状态转换为低电阻状态，在降低能耗与改善装置耐久性方面，皆较为不利。
在一些实施例中，电子捕捉材料的电子亲和能至少为60KJ/mole。在一些实施例中，电子捕捉材料的电子亲和能不大于130KJ/mole。在另一些实施例中，电子捕捉材料的电子亲和能为65-110KJ/mole。在又一些实施例中，电子捕捉材料的电子亲和能为70-90KJ/mole。
如上所述，大部分的金属离子是停留在电阻转态层与其上方的膜层的界面附近。因此，为了高效率地捕捉电子，电子捕捉层可形成于电阻转态层正上方，并且与电阻转态层直接接触。再者，若将阻障层形成于电子捕捉层与电阻转态层之间，则金属离子会受到阻挡而停留于阻障层与电阻转态层之间。如此一来，电子捕捉层捕捉电子的效果会降低。因此，以形成阻障层于电子捕捉层与离子源层之间为佳。
再者，为了有效地阻挡离子源元素的扩散，电子捕捉层与阻障层可为非晶态的(amorphous)材料。若电子捕捉层与阻障层为结晶态的(crystalline)材料，则离子源元素容易沿着并穿过晶粒(grain)的边界扩散进入电阻转态层中。再者，就导电桥接式随机存取存储器的整体导电性而言，电子捕捉层与阻障层可使用导电性材料。若电子捕捉层与阻障层的导电性差，则导电桥接式随机存取存储器的整体导电性会降低，因而需要使用较高的写入电压及擦除电压进行操作。如此将不利于装置的操作，且可能会导致装置劣化。据此，电子捕捉层与阻障层的材料，以非晶态的导电材料为佳。
举例而言，在一些实施例中，电子捕捉层的电子捕捉材料可由第一非晶态材料所形成，且此第一非晶态材料可包括金属、合金、掺杂氮、氧、硫或硅的金属、掺杂氮、氧、硫或硅的合金或上述的组合。阻障层可由第二非晶态材料所形成，且此第二非晶态材料包括金属、合金、金属氧化物、金属硅化物、金属氮化物、金属氮氧化物、金属氮硅化物或上述的组合。须注意的是，由于电子捕捉层与阻障层的功能不同，故第二非晶态材料不同于第一非晶态材料。因此，电子捕捉层与阻障层是形成一双层结构，而非单层结构。
具体而言，在一些实施例中，电子捕捉层140的电子捕捉材料可包括锂(Li)、铬(Cr)、钼(Mo)、钨(W)、钴(Co)或上述的合金。在另一些实施例中，电子捕捉材料可经过掺杂，掺杂的元素可包括氮、氧、硫、硅、钛、钽或上述的组合。在本实施例中，电子捕捉材料为在钨中掺杂钛所形成的钛钨(TiW)合金。
具体而言，在一些实施例中，阻障层150的材料可包括钛、钽、钛合金、钽合金、氧化钛、氧化钽、氮化钛、氮化钽、氮氧化钛、氮氧化钽、硅化钛、硅化钽、氮化钛硅或氮化钽硅。在本实施例中，阻障层150的材料为金属钽。
电子捕捉层的厚度可控制在适当的范围之内。若电子捕捉层太薄，则电子捕捉材料的量太少，将无法有效地捕捉电子，不利于避免无法预期的导电路径形成。反之，若电子捕捉层太厚，则会降低导电桥接式随机存取存储器的整体导电性，并且不利于装置的小型化。
在一些实施例中，电子捕捉层140的厚度为1-10nm。在另一些实施例中，电子捕捉层140的厚度为2-8nm。在又一些实施例中，电子捕捉层140的厚度为3-6nm。
此外，电子捕捉层与阻障层所形成的双层结构的总厚度可控制在适当的范围之内。若双层结构的总厚度太薄，则无法有效地阻挡离子源元素的扩散，也无法有效地捕捉电子，因而无法改善装置的稳定性及耐久性。反之，若双层结构的总厚度太厚，则会降低导电桥接式随机存取存储器的整体导电性，并且不利于装置的小型化。再者，若阻障层及电子捕捉层的总厚度太厚，将导致形成电压(或写入电压)过大。如此一来，在降低能耗与改善装置耐久性方面，皆较为不利。
为了调整双层结构的总厚度，可将阻障层的厚度控制于适当的范围之内。在一些实施例中，阻障层的厚度可为小于10nm。在一些实施例中，电子捕捉层与阻障层的总厚度为5-20nm。在另一些实施例中，电子捕捉层与阻障层的总厚度为8-16nm。在又一些实施例中，电子捕捉层与阻障层的总厚度为10-12nm。
图2为本发明另一些实施的导电桥接式随机存取存储器200的剖面示意图。图2中与图1中相同的元件使用相同的标号表示。为了简化说明，关于相同于图1的元件及其形成制造工艺步骤，在此不再赘述。
请参照图2，半导体基板110上形成第一绝缘层115，并形成第一开口于第一绝缘层115中。接着，形成底电极层120于上述第一开口中，并平坦化第一绝缘层115与底电极层120的上表面。第一绝缘层115可为现有的绝缘材料，例如，氧化物、氮化物、绝缘性高分子或其他任何合适的绝缘材料。
接着，在第一绝缘层115上形成第二绝缘层125，并形成第二开口于第二绝缘层125中。第二绝缘层125可为现有的绝缘材料，且可与第一绝缘层115相同或不同。
接着，依序形成电阻转态层130、电子捕捉层140、阻障层150、离子源层160以及顶电极层170于上述第二开口中，并平坦化第二绝缘层115与顶电极层170的上表面。如此即完成导电桥接式随机存取存储器200。
请参照图2，由于底电极层120的宽度W1小于电阻转态层130的宽度W2，可将导电路径的形成位置控制在对应于底电极层120的位置中。因此，即使电阻转态层130的边缘存在缺陷，也不会对导电路径的形成造成影响。如此一来，可改善产品的良率。
图3为本发明另一些实施的导电桥接式随机存取存储器300的剖面示意图。图3中与图1中相同的元件使用相同的标号表示。为了简化说明，关于相同于图1的元件及其形成制造工艺步骤，在此不再赘述。
请参照图3，底电极层120形成于第一绝缘层115的第一开口中，且电阻转态层130、电子捕捉层140、阻障层150以及离子源层160依序形成于第二绝缘层125的第二开口中。接着，在第二绝缘层125上形成第三绝缘层135，并形成顶电极层170于第三绝缘层135的第三开口中。
图3与图2相似，差别在于顶电极层170具有最大的宽度W3，其大于底电极层120的宽度W1及电阻转态层130的宽度W2。在这样的实施例中，一个顶电极层170可并联两组以上的导电桥接式随机存取存储器单元。再者，顶电极层170的宽度较大，可有利于后续形成导电接触。
应注意的是，在本揭露中所列举的实施例仅用于说明，并非用以限定。依据功能或制造工艺的需求，可分别调整底电极层120、电阻转态层130、电子捕捉层140、阻障层150、离子源层160以及顶电极层170各层的宽度。
下文中提供比较例与实施例的实验数据，藉以说明本发明所述的导电桥接式随机存取存储器的优点。
【比较例1：不具有阻障层的CBRAM】
首先对硅基板实施清洁步骤，并实施高温炉管制造工艺，于硅基板上成长厚度为200nm的二氧化硅薄膜作为粘着层。接着，实施电子束蒸镀制造工艺，成长厚度为20nm的钛薄膜及厚度为30nm的白金薄膜作为导电层。接着，实施原子层沉积制造工艺，以四(二甲胺基)钛(tetrakis(dimethylamino)titanium,TDMAT,Ti(N(CH3)2)4)当作前驱物，利用氮气电浆与TDMAT反应，在沉积温度为250℃且工作压力为0.3Torr的环境下，于白金薄膜上成长厚度为10nm的氮化钛(TiN)薄膜作为底电极层。接着，实施原子层沉积制造工艺，以四(二甲胺基)铪(tetrakis(dimethylamino)hafnium,TDMAH,Hf(N(CH3)2)4)当作前驱物，在沉积温度为250℃且工作压力为0.3Torr的环境下，于氮化钛薄膜上成长厚度为5nm的二氧化铪(HfO2)薄膜作为电阻转态层。接着，实施真空溅镀制造工艺，于二氧化铪薄膜上沉积厚度为9nm的钛钨(TiW,Ti:W＝12.5％:87.5％)合金薄膜当作电子捕捉层，并沉积厚度为200nm的钛钨碲(TiWTe,Ti:W:Te＝10％:70％:20％)合金薄膜作为顶电极层。最后，利用传统曝光光刻与技术，将元件定义成面积大小为5μm×5μm的交叉结构(cross bar)，以完成导电桥接式随机存取存储器的制备。
【比较例2：不具有电子捕捉层的CBRAM】
在比较例2中，在成长二氧化铪薄膜作为电阻转态层之后，实施真空溅镀制造工艺，沉积厚度为9nm的钽(Ta)金属薄膜当作阻挡层。除阻挡层的形成步骤之外，其他所有各层材料与制造工艺步骤皆与比较例1相同，在此不再详述。
【实施例1：具有阻挡层/电子捕捉层的CBRAM】
在成长二氧化铪薄膜作为电阻转态层之后，实施真空溅镀制造工艺，沉积厚度为4.5nm的钛钨(TiW,Ti:W＝12.5％:87.5％)合金薄膜当作电子捕捉层，接着，沉积钽金属薄膜当作阻挡层。除阻挡层及电子捕捉层的形成步骤之外，其他所有各层材料与制造工艺步骤皆与比较例1相同，在此不再详述。
图4A～4C分别绘示出比较例1、比较例2及本发明实施例1的导电桥接式随机存取存储器的形成电压实验结果。藉由第3A-3C图可了解导电桥接式随机存取存储器的低电阻状态的形成过程(forming process)。
此形成过程的操作为施加一正电压于顶电极层(钛钨碲合金薄膜)上，且底电极层(氮化钛薄膜)电性接地。在形成过程中，电流随着施加电压的增加而增加。当电流上升至限电流值时，此时所施加的电压值即为形成电压(forming voltage)。当施加的电压大于形成电压时，导电桥接式随机存取存储器的电阻值由初始的高电阻状态转换到低电阻状态。如图4A-4C所示，比较例1、比较例2及实施例1的形成电压分别为约3.5V、约3.5V及约3.1V。
图5绘示出本发明实施例1的导电桥接式随机存取存储器的电阻转态电压-电流曲线图。藉由图5可了解导电桥接式随机存取存储器的高电阻状态与低电阻状态的转态过程(switching process)。
此转态过程的操作为施加一特定正电压于顶电极层(钛钨碲合金薄膜)上，施加电压为自0V逐渐增加到上述特定正电压，之后将施加电压为自上述特定正电压逐渐降低到0V，如此即完成一次的高电阻状态转态到低电阻状态的转态过程。之后，施加一特定负电压于顶电极层上，施加电压为自0V逐渐降低到上述特定负电压，之后将施加电压为自上述特定负电压逐渐增加到0V，如此即完成一次的低电阻状态转态到高电阻状态的转态过程。
在图5中，转态过程中所施加的上述特定正电压与上述特定负电压分别为3.5V与-2.5V。此外，图5绘示出多次转态过程的叠图结果。
图6A-6C分别绘示出比较例1、比较例2及本发明实施例1的导电桥接式随机存取存储器的高温操作数据维持能力实验结果。比较例1、比较例2与实施例1的高温操作数据维持能力实验结果亦汇整于表1。
此数据维持能力测试的操作是将导电桥接式随机存取存储器，在室温中转态为高电阻状态与低电阻状态的元件，接着升温至一特定高温(例如，225℃)的环境中，并每隔一段时间读取在读取电压为-0.3V时的电流值，藉由所读取到的电流值计算高电阻状态与低电阻状态的电阻值。
图6A是于温度225℃下进行测试的实验结果。请参照表1及图6A，比较例1的导电桥接式随机存取存储器在225℃下可以维持约1000秒。然而，超过1000秒后，高电阻状态会变为低电阻状态，因此，存储器装置失效。
图6B是于温度225℃下进行测试的实验结果。请参照表1及图6B，比较例2的导电桥接式随机存取存储器在225℃下可以维持约1000秒。然而，超过1000秒后，高电阻状态会变为低电阻状态，因此，存储器装置失效。
图6C是于温度225℃下进行测试的实验结果。请参照表1及图6C，实施例1的导电桥接式随机存取存储器即使在225℃的高温下测试超过约10000秒，仍能够正确转换电阻状态。由此可证，藉由在电阻转态层与离子源层之间加入具有电子捕捉层与阻障层的双层结构，能够提升导电桥接式随机存取存储器高温操作时的装置稳定性及耐久性。
表1
综上所述，本发明所提供的导电桥接式随机存取存储器在电阻转态层与离子源层之间加入具有电子捕捉层与阻障层的双层结构。阻挡层在形成过程中可减少离子源元素进入转态层的数量。再者，电子捕捉层可减少离子源元素的金属离子还原产生金属原子。因此，能够大幅改善高温操作时的装置稳定性及耐久性。
再者，本发明所提供的导电桥接式随机存取存储器的制造方法可轻易地整合至既有的导电桥接式随机存取存储器制造工艺中，而不需额外更换或修改生产设备。可在不增加制造工艺复杂度及生产成本的前提下，有效地改善存储器装置的操作稳定性及产品生命周期。
虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何本领域领域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定者为准。
Claims (13)
1.一种导电桥接式随机存取存储器，其特征在于，包括：
一底电极层，形成于一半导体基板上；
一电阻转态层，形成于该底电极层上；
一电子捕捉层，形成于该电阻转态层上，其中该电子捕捉层包括一电子捕捉材料，且该电子捕捉材料的电子亲和能至少为60KJ/mole；
一阻障层，形成于该电子捕捉层上；
一离子源层，形成于该阻障层上；以及
一顶电极层，形成于该离子源层上。
2.如权利要求1所述的导电桥接式随机存取存储器，其特征在于，该电子捕捉材料的电子亲和能不大于130KJ/mole。
3.如权利要求1所述的导电桥接式随机存取存储器，其特征在于，该电子捕捉层与该电阻转态层直接接触。
4.如权利要求1所述的导电桥接式随机存取存储器，其特征在于，该电子捕捉材料由一第一非晶态材料所形成，且该第一非晶态材料包括金属、合金、掺杂氮、氧、硫或硅的金属、掺杂氮、氧、硫或硅的合金或其组合。
5.如权利要求4所述的导电桥接式随机存取存储器，其特征在于，该阻障层由不同于该第一非晶态材料的一第二非晶态材料所形成，且该第二非晶态材料包括金属、金属氧化物、金属硅化物、金属氮化物、金属氮氧化物、金属氮硅化物或其组合。
6.如权利要求1所述的导电桥接式随机存取存储器，其特征在于，该电子捕捉层及该阻障层的总厚度为5-20nm。
7.如权利要求6所述的导电桥接式随机存取存储器，其特征在于，该电子捕捉层的厚度为1-10nm。
8.如权利要求1所述的导电桥接式随机存取存储器，其特征在于，该离子源层包括：
一离子源元素，其中该离子源元素包括铜、银、金、碲或其合金；以及
一导电元素，其中该导电元素并非该离子源元素。
9.如权利要求8所述的导电桥接式随机存取存储器，其特征在于，该离子源层中的该离子源元素的含量为10％-90％。
10.一种导电桥接式随机存取存储器的制造方法，其特征在于，包括：
形成一底电极层于一半导体基板上；
形成一电阻转态层于该底电极层上；
形成一电子捕捉层于该电阻转态层上，其中该电子捕捉层包括一电子捕捉材料，且该电子捕捉材料的电子亲和能为60-130KJ/mole；
形成一阻障层于该电子捕捉层上；
形成一离子源层于该阻障层上；以及
形成一顶电极层于该离子源层上。
11.如权利要求10所述的导电桥接式随机存取存储器的制造方法，其特征在于，该离子源层包括：
一离子源元素，其中该离子源元素包括铜、银、金、碲或其合金；以及
一导电元素，其中该导电元素并非该离子源元素。
12.如权利要求11所述的导电桥接式随机存取存储器的制造方法，其特征在于，形成该离子源层包括：
沉积该导电元素，以形成一导电元素层于该阻障层上；
沉积该离子源元素于该导电元素层上；以及
实施一退火步骤，以使该离子源元素与该导电元素形成该离子源层，其中该离子源层中的该离子源元素的含量为10％-90％。
13.如权利要求11所述的导电桥接式随机存取存储器的制造方法，其特征在于，形成该离子源层包括在同一沉积制造工艺中沉积该导电元素及该离子源元素于该阻障层上，其中该离子源层中的该离子源元素的含量为10％-70％。
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