TWI612701B - 導電橋接式隨機存取記憶體及其製造方法 - Google Patents

Abstract

一種導電橋接式隨機存取記憶體及其製造方法被提供。此導電橋接式隨機存取記憶體包括底電極層，形成於半導體基板上；電阻轉態層，形成於底電極層上；電子捕捉層，形成於電阻轉態層上；阻障層，形成於電子捕捉層上；離子源層，形成於阻障層上；以及頂電極層，形成於離子源層上。上述電子捕捉層包括電子捕捉材料，且電子捕捉材料的電子親和能至少為60KJ/mole。

Description

導電橋接式隨機存取記憶體及其製造方法

本發明係有關於一種記憶體裝置，且特別係有關於一種導電橋接式隨機存取記憶體及其製造方法。

電阻式隨機存取記憶體(resistive random access memory,RRAM)具有結構簡單、面積小、操作電壓小、操作速度快、記憶時間長、多狀態記憶、及耗功率低等優點。因此電阻式隨機存取記憶體極有潛力取代目前的快閃式記憶體，成為下世代的非揮發性記憶體主流。

在電阻式隨機存取記憶體中，導電橋接式隨機存取記憶體(conductive-bridging RAM,CBRAM)是一種低耗電、可客製化且能夠與CMOS相容的記憶體。再者，導電橋接式隨機存取記憶體在功能上與電子抹除式可複寫唯讀記憶體(electrically-erasable programmable read-only memory,EEPROM)類似，但尺寸相對較小，在製造成本方面也較具優勢。因為上述優點，導電橋接式隨機存取記憶體的發展潛力備受期待。

然而，在高溫操作時的裝置穩定性及耐久性方 面，現有的導電橋接式隨機存取記憶體仍無法全面滿足所有需求。因此，仍有需要對導電橋接式隨機存取記憶體進行改良。

本發明之一些實施例提供一種導電橋接式隨機存取記憶體，包括：底電極層，形成於半導體基板上；電阻轉態層，形成於底電極層上；電子捕捉層，形成於電阻轉態層上；阻障層，形成於電子捕捉層上；離子源層，形成於阻障層上；以及頂電極層，形成於離子源層上。上述電子捕捉層包括電子捕捉材料，且電子捕捉材料的電子親和能至少為60KJ/mole。

本發明之另一些實施例係提供一種導電橋接式隨機存取記憶體之製造方法，包括：形成底電極層於半導體基板上；形成電阻轉態層於底電極層上；形成電子捕捉層於電阻轉態層上；形成阻障層於電子捕捉層上；形成離子源層於阻障層上；以及形成頂電極層於離子源層上。上述電子捕捉層包括電子捕捉材料，且電子捕捉材料的電子親和能為60-130KJ/mole。

為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，作詳細說明如下：

100、200、300‧‧‧導電橋接式隨機存取記憶體

110‧‧‧半導體基板

115‧‧‧第一絕緣層

120‧‧‧底電極層

125‧‧‧第二絕緣層

130‧‧‧電阻轉態層

135‧‧‧第三絕緣層

140‧‧‧電子捕捉層

150‧‧‧阻障層

160‧‧‧離子源層

170‧‧‧頂電極層

W1、W2、W3‧‧‧寬度

第1圖為一實施例之導電橋接式隨機存取記憶體的剖面示意圖。

第2圖為另一實施例之導電橋接式隨機存取記憶體的剖面示意圖。

第3圖為另一實施例之導電橋接式隨機存取記憶體的剖面 示意圖。

第4A~4C圖繪示出比較例1、比較例2及實施例1之導電橋接式隨機存取記憶體之形成電壓實驗結果。

第5圖繪示出實施例1之導電橋接式隨機存取記憶體之電阻轉態電壓-電流曲線圖。

第6A~6C圖繪示出比較例1、比較例2及實施例1之導電橋接式隨機存取記憶體之高溫操作資料維持能力實驗結果。

為使本發明之上述和其他目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

在下文中，若無別提及，則表示含量的「%」係指「原子%」。舉例而言，若在一材料或結構中，X成分的含量為10%、Y成分的含量為90%，則代表在該材料或結構的每100個原子中，有10個X原子、90個Y原子。

離子源元素可包括金屬或類金屬。為了敘述的簡潔，在下文中係將離子源元素所形成之帶正電的離子簡稱為「金屬離子」，並將由此「金屬離子」與電子結合所形成的原子「金屬原子」。

本發明之一些實施例提供一種導電橋接式隨機存取記憶體及其製造方法。第1圖為一實施例之導電橋接式隨機存取記憶體100的剖面示意圖。

請參照第1圖，導電橋接式隨機存取記憶體100包括依序形成於半導體基板110上的底電極層120、電阻轉態層 130、電子捕捉層140、阻障層150、離子源層160以及頂電極層170。以下將配合第1圖，詳細說明導電橋接式隨機存取記憶體100的製造方法以及各個元件的功能、特性。

請參照第1圖，提供半導體基板110。半導體基板110可包括塊材半導體基板(例如，矽基板)、化合物半導體基板(例如，IIIA-VA族半導體基板)、絕緣層上覆矽(silicon on insulator,SOI)基板或其他合適之基板。在本實施例中，半導體基板110為矽基板。基板110可為經摻雜或未經摻雜的半導體基板。在一些實施例中，半導體基板110可包括：含有矽及金屬層的閘極結構、含有多晶矽及磊晶矽的插塞接觸平台結構(plug contact landing structure)、其他合適之含矽結構或上述結構之組合。在另一些實施例中，半導體基板110可包括由多層金屬層及介電層所形成的內連線結構、重分配層、其他電性連接結構或上述結構之組合。

接著，形成底電極層120於半導體基板110上，如第1圖所示。底電極層120與後續形成的頂電極層170可用於施加電壓，以將導電橋接式隨機存取記憶體100轉換成不同的電阻狀態。底電極層120可包括合適的導電材料。在一些實施例中，底電極層120可為惰性金屬或合金，例如，鈦、白金、鋁、鎢、銥、釕、鉭、鎳、鉬、鋯其他合適的惰性金屬或上述之組合。在另一些實施例中，底電極層120可為導電性氧化物、導電性氮化物及/或導電性矽化物，例如，氧化銥、氧化銦錫、氧化鎢、氧化鈦、氮化鈦、氮化鉭、矽化鎢或其他合適之材料。在另一些實施例中，底電極層120可為導電性高分子。

若是底電極層120的材料包含可作為離子源的元素(例如，銅、銀、金或碲)，則在將低電阻狀態(low resistance state,LRS)轉換為高電阻狀態(high resistance state,HRS)時，可能會發生不預期或不希望的擴散，因而使這些離子源元素從底電極層120進入到電阻轉態層中。如此一來，將降低高電阻狀態的電阻值，容易造裝置操作時的錯誤。為了避免上述錯誤，可選擇實質上不包括離子源元素的材料形成底電極層120。

再者，在一些實施例中，半導體基板110的電性連接結構中可能會含有離子源元素(例如，銅)，或是由離子源元素所形成。在這樣的實施例中，若底電極層120直接接觸這些電性連接結構，則這些離子源元素可能會經由底電極層120進入到電阻轉態層中，進而產生上述錯誤。為了避免上述錯誤，在這樣的實施例中，可在形成底電極層120之前，先形成一層擴散阻擋層(未繪示於第1圖)於電性連接結構的表面上。擴散阻擋層可包括合適的導電性材料，例如，氮化鉭、氮化鈦、氮化鎢或其他合適的材料。

可利用合適的製程形成底電極層120，包括濺鍍製程、原子層沉積製程、化學氣相沉積製程、蒸鍍(evaporation)製程或上述之組合。若底電極層120的厚度太薄，則因導電性太差而無法用以施加電壓。反之，若底電極層120的厚度太厚，則將不利於裝置的小型化且提高成本。在一些實施例中，底電極層120的厚度為1-1000nm。在另一些實施例中，底電極層120的厚度為2-500nm。例如，底電極層120的厚度可為5nm。在又一些實施例中，底電極層120的厚度為10-200nm。

接著，形成電阻轉態層130於底電極層120上，如第1圖所示。電阻轉態層130可轉換導電橋接式隨機存取記憶體100的電阻狀態。

在此說明導電橋接式隨機存取記憶體的電阻轉態機制。由於電阻轉態層是由具有高電阻值的介電材料或絕緣材料所形成，在不施加電壓時，導電橋接式隨機存取記憶體是處於高電阻狀態。當施加操作電壓(或寫入電壓)時，會促使離子源層的離子源元素(金屬或類金屬，例如，銅、銀、金或碲等)進行氧化還原反應而產生帶正電的金屬離子。上述操作電壓會驅動這些金屬離子從離子源層朝向電阻轉態層移動。當這些金屬離子移動至電阻轉態層與底電極層的交界後，這些金屬離子得到電子而還原成具有導電性的金屬原子。這些金屬原子聚集並且彼此連接，而形成導電橋或導電細絲等導電路徑。因此，電阻轉態層的電阻值下降。此時，導電橋接式隨機存取記憶體從高電阻狀態轉換為低電阻狀態。

接著，施加反向電壓(或抹除電壓)，以使導電路徑中的金屬原子失去電子成為帶正電的金屬離子。上述反向電壓會驅使這些金屬離子朝向離子源層移動，而離開電阻轉態層，造成導電路徑的斷裂，因而使得電阻轉態層的電阻值上升。此時，導電橋接式隨機存取記憶體從低電阻狀態轉換回到高電阻狀態。導電橋接式隨機存取記憶體就是利用上述電阻值的轉換而進行資料的儲存或讀取，進而實現記憶功能。

電阻轉態層130可由合適的介電材料或絕緣材料所形成，例如氧化物、氮化物、氮氧化物其他合適的高介電常 數材料(high k)或上述之組合。在一些實施例中，電阻轉態層130可包括IA族或IIA族金屬的氧化物、氮化物或氮氧化物。在另一些實施例中，電阻轉態層130可包括過渡金屬的氧化物、氮化物或氮氧化物。舉例而言，過渡金屬可包括：鈧、釔、鈦、鋯、鉿、釩、鈮、鉭、鉻、鉬、鎢、錳、鐵、鈷、錸、鎳、其他合適的過渡金屬或上述之組合。

若是電阻轉態層的材料包含可作為離子源的元素(例如，銅、銀、金或碲)，則在將低電阻狀態轉換為高電阻狀態時，可能會有離子源元素殘留於電阻轉態層中，而無法使導電路徑完全斷裂。如此一來，將降低高電阻狀態的電阻值，容易造裝置操作時的錯誤。為了避免上述錯誤，可選擇實質上不包括離子源元素的材料形成電阻轉態層。

可利用合適的製程形成電阻轉態層130，包括濺鍍製程、原子層沉積製程、化學氣相沉積製程、蒸鍍製程、高溫爐管沉積製程或上述之組合。

若電阻轉態層130的厚度太薄，則高電阻狀態的電阻值太低，容易造成裝置操作時的錯誤。反之，若電阻轉態層130的厚度太厚，不易形成導電路徑，則不利於導電橋接式隨機存取記憶體由高電阻狀態轉換成為低電阻狀態。在一些實施例中，電阻轉態層130的厚度為1-1000nm。在另一些實施例中，電阻轉態層130的厚度為2-500nm。在又一些實施例中，電阻轉態層130的厚度為5-300nm。

接著，形成電子捕捉層140於電阻轉態層130上，如第1圖所示。電子捕捉層140的功能在於與離子源元素所形成 之帶正電的金屬離子競爭電子。換言之，與電子捕捉層140結合的電子越多，則與離子源元素的金屬離子結合的電子就越少。如此一來，將可改善在高溫操作時的裝置穩定性及耐久性，此部分將於下文中詳細討論。

接著，形成阻障層150於電子捕捉層140上，如第1圖所示。在高電阻狀態下，阻障層150可阻擋離子源元素所形成之金屬離子的擴散，以避免電阻轉態層中產生不想要的導電路徑。如此一來，將可改善在高溫操作時的裝置穩定性及耐久性，此部分亦將於下文中詳細討論。

接著，形成離子源層160於阻障層150上，如第1圖所示。在高電阻狀態轉換為低電阻狀態時，離子源層160可提供離子源元素，且離子源元素所形成之金屬離子會進入電阻轉態層130中，而完成上述的電阻狀態轉換過程。

離子源層160可包括離子源元素。當施加形成電壓(或寫入電壓)時，離子源元素可被氧化成為帶正電的離子，因而使離子源層160能夠釋放金屬離子至電阻轉態層130中。在一些實施例中，離子源元素可包括金屬(例如，銅、銀或金)、類金屬(例如，碲)、上述之合金或上述之組合。

除了離子源元素之外，離子源層160可包括不同於離子源元素的導電元素。即使施加形成電壓(或寫入電壓)，導電元素也不會被氧化成為帶正電的離子。因此，導電元素並非離子源元素，也不具有提供離子源的功能。導電元素可提升離子源層160與阻障層150之間的黏著性，以避免脫層。再者，導電元素可提升離子源層160的導電性，以利於降低操作電壓。 在一些實施例中，導電元素可包括鈦、鎢、鉭或上述之組合。

在一些實施例中，離子源層160可為離子源元素與導電元素所形成的合金。舉例而言，在一些實施例中，離子源元素可為碲，且離子源層160的材料可為鈦碲合金、鎢碲合金、鈦鎢碲合金、鉭碲合金、鉭鎢碲合金或上述之組合。

當離子源層為離子源元素與導電元素所形成的合金時，可將離子源元素的含量控制在合適的範圍。若離子源元素的含量太低，則所提供的金屬離子太少而不足以形成所需的導電路徑。因而不利於將高電阻狀態轉換成為低電阻狀態。反之，若離子源元素的含量太高，則離子源層與阻障層之間的黏著性不足，有可能發生脫層。再者，若離子源元素的含量太高，則產生的金屬離子過多，因而需要較厚的阻障層及電子捕捉層，才能改善在高溫操作時的裝置穩定性及耐久性。如此一來，將不利於裝置的小型化。

在一些實施例中，離子源層160中的離子源元素的含量為10%-90%。在另一些實施例中，離子源層160中的離子源元素的含量為10%-70%。在另一些實施例中，離子源層160中的離子源元素的含量為不大於50%。在另一些實施例中，離子源層160中的離子源元素的含量為15%-50%。在又一些實施例中，離子源層160中的離子源元素的含量為25%-40%。

可利用合適的沉積製程形成離子源層160，包括濺鍍製程、原子層沉積製程、化學氣相沉積製程、蒸鍍製程或上述之組合。在一些實施例中，可使用具有特定比例的合金靶材進行濺鍍製程，以形成離子源層160。因此，只需要實施單一 次的沉積製程，即可形成離子源層160。如此一來，可簡化製程並且提高生產效率。

在另一些實施例中，可實施兩次的沉積製程，分別沉積純的離子源元素與純的導電元素，之後，再實施退火製程使離子源元素與導電元素形成合金，以形成離子源層160。在這樣的實施例中，可以先沉積離子源元素，也可以先沉積導電元素。如此一來，能夠輕易地將離子源層160的離子源元素調整為所需要的任意含量，製程及產品的靈活性較高。

接著，形成頂電極層170於離子源層160上，如第1圖所示。

若是頂電極層的材料由可作為離子源的元素所形成，則在將高電阻狀態轉換為低電阻狀態時，可能會產生過多的金屬離子，因而需要較厚的阻障層及電子捕捉層，才能改善在高溫操作時的裝置穩定性及耐久性。如此一來，將不利於裝置的小型化。再者，若阻障層及電子捕捉層的厚度太厚，將導致形成電壓(或寫入電壓)過大。如此一來，在降低能耗與改善裝置耐久性方面，皆較為不利。為了避免上述問題，在一些實施例中，可選擇實質上不包括離子源元素的材料形成頂電極層。在這樣的實施例中，頂電極層170的功能、材料、厚度及形成方法可與底電極層120的功能、材料、厚度及形成方法相同或相似，在此不再詳述。

在另一些實施例中，離子源層160中的離子源元素含量較低(例如，小於或等於40%)，而不會產生過多的金屬離子。由於可避免上述問題，且離子源層160的導電性佳。因此， 在這樣的實施例中，可視需要省略頂電極層170。

在第一次將高電阻狀態轉換為低電阻狀態時，所施加的電壓稱為形成電壓。在施加形成電壓之後，會施加電壓的絕對值小於形成電壓的反向電壓。由於反向電壓之電壓的絕對值小於形成電壓之電壓的絕對值，因此反向電壓所產生的電場強度也會小於形成電壓所產生的電場強度。由於反向電壓所產生的驅動力強度不足，所以離子源元素所形成的金屬離子並未完全回到離子源層中。換言之，大部分的金屬離子是停留在電阻轉態層與其上方之膜層的界面。如此一來，只需施加小於形成電壓的寫入電壓，就足以將高電阻狀態轉換再次為低電阻狀態。

即使並未施加寫入電壓，當環境(例如，高溫)提供足夠的能量時，停留在電阻轉態層與其上方之膜層的界面之金屬離子仍然可能會擴散進入電阻轉態層中。這些金屬離子在電阻轉態層中與電子結合，將形成無法預期的導電路徑。由於這些無法預期的導電路徑，造成高電阻狀態的電阻值降低，並且導致記憶體裝置儲存或讀取等操作的錯誤。因此，導電橋接式隨機存取記憶體在高溫操作時的裝置穩定性及耐久性不佳。

本案發明人發現，在電阻轉態層與離子源層之間加入具有電子捕捉層與阻障層的雙層結構，能夠有效減少高電阻狀態下無法預期的導電路徑之形成，因此，能夠提升導電橋接式隨機存取記憶體高溫操作時的裝置穩定性及耐久性。

對於雙層結構中的電子捕捉層與阻障層之功能，本案發明人提出了以下的推論。阻障層能夠阻擋離子源元素的 擴散，因此能夠大幅減少離子源元素在高溫下從離子源層進入電阻轉態層。再者，電子捕捉層能夠有效地與離子源元素所形成之帶正電的金屬離子競爭電子。因此，能夠大幅減少停留在上述界面之金屬離子與電子結合而形成的金屬原子。進而大幅減少或完全避免形成無法預期的導電路徑於電阻轉態層中。如此一來，能夠明顯改善導電橋接式隨機存取記憶體高溫操作時的裝置穩定性及耐久性。

此外，本案發明人發現電子捕捉層的電子親和能是影響導電橋接式隨機存取記憶體表現的重要參數。再者，電子捕捉層與阻障層的相對位置、材料及厚度等也是重要的參數。這些參數將於下文中詳細討論。

所謂「電子親和能」，係指使某一物質(此物質可為一個原子、離子或分子)與一個電子結合，而變成帶-1價的陰離子時放出的能量。若某一物質具有越大的電子親和能，則代表該物質越容易與電子結合。

因此，為了高效率地捕捉電子，電子捕捉層可使用具有高電子親和能的電子捕捉材料。具體而言，電子捕捉材料的電子親和能係高於離子源元素所形成之帶正電的離子的電子親和能。如此一來，電子捕捉層能夠大幅減少與離子源元素所形成之帶正電的離子與電子的結合，進而改善在高溫操作時的裝置穩定性及耐久性。

若電子捕捉材料的電子親和能過低，則由於電子捕捉材料與電子的結合太弱，無法有效改善在高溫操作時的裝置穩定性及耐久性。反之，若電子捕捉材料的電子親和能過 高，則由於電子捕捉材料與電子的結合太強，需要較高的形成電壓(或寫入電壓)，才能將高電阻狀態轉換為低電阻狀態，在降低能耗與改善裝置耐久性方面，皆較為不利。

在一些實施例中，電子捕捉材料的電子親和能至少為60KJ/mole。在一些實施例中，電子捕捉材料的電子親和能不大於130KJ/mole。在另一些實施例中，電子捕捉材料的電子親和能為65-110KJ/mole。在又一些實施例中，電子捕捉材料的電子親和能為70-90KJ/mole。

如上所述，大部分的金屬離子是停留在電阻轉態層與其上方之膜層的界面附近。因此，為了高效率地捕捉電子，電子捕捉層可形成於電阻轉態層正上方，並且與電阻轉態層直接接觸。再者，若將阻障層形成於電子捕捉層與電阻轉態層之間，則金屬離子會受到阻擋而停留於阻障層與電阻轉態層之間。如此一來，電子捕捉層捕捉電子的效果會降低。因此，以形成阻障層於電子捕捉層與離子源層之間為佳。

再者，為了有效地阻擋離子源元素的擴散，電子捕捉層與阻障層可為非晶態的(amorphous)材料。若電子捕捉層與阻障層為結晶態的(crystalline)材料，則離子源元素容易沿著並穿過晶粒(grain)的邊界擴散進入電阻轉態層中。再者，就導電橋接式隨機存取記憶體的整體導電性而言，電子捕捉層與阻障層可使用導電性材料。若電子捕捉層與阻障層的導電性差，則導電橋接式隨機存取記憶體的整體導電性會降低，因而需要使用較高的寫入電壓及抹除電壓進行操作。如此將不利於裝置的操作，且可能會導致裝置劣化。據此，電子捕捉層與阻障層 的材料，以非晶態的導電材料為佳。

舉例而言，在一些實施例中，電子捕捉層的電子捕捉材料可由第一非晶態材料所形成，且此第一非晶態材料可包括金屬、合金、摻雜氮、氧、硫或矽的金屬、摻雜氮、氧、硫或矽的合金或上述之組合。阻障層可由第二非晶態材料所形成，且此第二非晶態材料包括金屬、合金、金屬氧化物、金屬矽化物、金屬氮化物、金屬氮氧化物、金屬氮矽化物或上述之組合。須注意的是，由於電子捕捉層與阻障層的功能不同，故第二非晶態材料不同於第一非晶態材料。因此，電子捕捉層與阻障層係形成一雙層結構，而非單層結構。

具體而言，在一些實施例中，電子捕捉層140的電子捕捉材料可包括鋰(Li)、鉻(Cr)、鉬(Mo)、鎢(W)、鈷(Co)或上述之合金。在另一些實施例中，電子捕捉材料可經過摻雜，摻雜的元素可包括氮、氧、硫、矽、鈦、鉭或上述之組合。在本實施例中，電子捕捉材料為在鎢中摻雜鈦所形成的鈦鎢(TiW)合金。

具體而言，在一些實施例中，阻障層150的材料可包括鈦、鉭、鈦合金、鉭合金、氧化鈦、氧化鉭、氮化鈦、氮化鉭、氮氧化鈦、氮氧化鉭、矽化鈦、矽化鉭、氮化鈦矽或氮化鉭矽。在本實施例中，阻障層150的材料為金屬鉭。

電子捕捉層的厚度可控制在適當的範圍之內。若電子捕捉層太薄，則電子捕捉材料的量太少，將無法有效地捕捉電子，不利於避免無法預期的導電路徑形成。反之，若電子捕捉層太厚，則會降低導電橋接式隨機存取記憶體的整體導電 性，並且不利於裝置的小型化。

在一些實施例中，電子捕捉層140的厚度為1-10nm。在另一些實施例中，電子捕捉層140的厚度為2-8nm。在又一些實施例中，電子捕捉層140的厚度為3-6nm。

此外，電子捕捉層與阻障層所形成之雙層結構的總厚度可控制在適當的範圍之內。若雙層結構的總厚度太薄，則無法有效地阻擋離子源元素的擴散，也無法有效地捕捉電子，因而無法改善裝置的穩定性及耐久性。反之，若雙層結構的總厚度太厚，則會降低導電橋接式隨機存取記憶體的整體導電性，並且不利於裝置的小型化。再者，若阻障層及電子捕捉層的總厚度太厚，將導致形成電壓(或寫入電壓)過大。如此一來，在降低能耗與改善裝置耐久性方面，皆較為不利。

為了調整雙層結構的總厚度，可將阻障層的厚度控制於適當的範圍之內。在一些實施例中，阻障層的厚度可為小於10nm。在一些實施例中，電子捕捉層與阻障層的總厚度為5-20nm。在另一些實施例中，電子捕捉層與阻障層的總厚度為8-16nm。在又一些實施例中，電子捕捉層與阻障層的總厚度為10-12nm。

第2圖為另一些實施之導電橋接式隨機存取記憶體200的剖面示意圖。第2圖中與第1圖中相同的元件使用相同的標號表示。為了簡化說明，關於相同於第1圖的元件及其形成製程步驟，在此不再贅述。

請參照第2圖，半導體基板110上形成第一絕緣層115，並形成第一開口於第一絕緣層115中。接著，形成底電極 層120於上述第一開口中，並平坦化第一絕緣層115與底電極層120的上表面。第一絕緣層115可為習知的絕緣材料，例如，氧化物、氮化物、絕緣性高分子或其他任何合適的絕緣材料。

接著，在第一絕緣層115上形成第二絕緣層125，並形成第二開口於第二絕緣層125中。第二絕緣層125可為習知的絕緣材料，且可與第一絕緣層115相同或不同。

接著，依序形成電阻轉態層130、電子捕捉層140、阻障層150、離子源層160以及頂電極層170於上述第二開口中，並平坦化第二絕緣層115與頂電極層170的上表面。如此即完成導電橋接式隨機存取記憶體200。

請參照第2圖，由於底電極層120的寬度W1小於電阻轉態層130的寬度W2，可將導電路徑的形成位置控制在對應於底電極層120的位置中。因此，即使電阻轉態層130的邊緣存在缺陷，也不會對導電路徑的形成造成影響。如此一來，可改善產品的良率。

第3圖為另一些實施之導電橋接式隨機存取記憶體300的剖面示意圖。第3圖中與第1圖中相同的元件使用相同的標號表示。為了簡化說明，關於相同於第1圖的元件及其形成製程步驟，在此不再贅述。

請參照第3圖，底電極層120形成於第一絕緣層115的第一開口中，且電阻轉態層130、電子捕捉層140、阻障層150以及離子源層160依序形成於第二絕緣層125的第二開口中。接著，在第二絕緣層125上形成第三絕緣層135，並形成頂電極層170於第三絕緣層135的第三開口中。

第3圖與第2圖相似，差別在於頂電極層170具有最大的寬度W3，其大於底電極層120的寬度W1及電阻轉態層130的寬度W2。在這樣的實施例中，一個頂電極層170可並聯兩組以上的導電橋接式隨機存取記憶體單元。再者，頂電極層170的寬度較大，可有利於後續形成導電接觸。

應注意的是，在本揭露中所列舉的實施例僅用於說明，並非用以限定。依據功能或製程的需求，可分別調整底電極層120、電阻轉態層130、電子捕捉層140、阻障層150、離子源層160以及頂電極層170各層的寬度。

下文中提供比較例與實施例的實驗數據，藉以說明本發明所述之導電橋接式隨機存取記憶體的優點。

【比較例1：不具有阻障層的CBRAM】

首先對矽基板實施清潔步驟，並實施高溫爐管製程，於矽基板上成長厚度為200nm的二氧化矽薄膜作為黏著層。接著，實施電子束蒸鍍製程，成長厚度為20nm的鈦薄膜及厚度為30nm的白金薄膜作為導電層。接著，實施原子層沉積製程，以四(二甲胺基)鈦(tetrakis(dimethylamino)titanium,TDMAT,Ti(N(CH₃)₂)₄)當作前驅物，利用氮氣電漿與TDMAT反應，在沉積溫度為250℃且工作壓力為0.3Torr的環境下，於白金薄膜上成長厚度為10nm的氮化鈦(TiN)薄膜作為底電極層。接著，實施原子層沉積製程，以四(二甲胺基)鉿(tetrakis(dimethylamino)hafnium,TDMAH,Hf(N(CH₃)₂)₄)當作前驅物，在沉積溫度為250℃且工作壓力為0.3Torr的環境下，於氮化鈦薄膜上成長厚度為5nm的二氧化鉿(HfO₂)薄膜作為 電阻轉態層。接著，實施真空濺鍍製程，於二氧化鉿薄膜上沉積厚度為9nm的鈦鎢(TiW,Ti：W=12.5%：87.5%)合金薄膜當作電子捕捉層，並沉積厚度為200nm的鈦鎢碲(TiWTe,Ti：W：Te=10%：70%：20%)合金薄膜作為頂電極層。最後，利用傳統曝光微影與技術，將元件定義成面積大小為5μm×5μm的交叉結構(cross bar)，以完成導電橋接式隨機存取記憶體的製備。

【比較例2：不具有電子捕捉層的CBRAM】

在比較例2中，在成長二氧化鉿薄膜作為電阻轉態層之後，實施真空濺鍍製程，沉積厚度為9nm的鉭(Ta)金屬薄膜當作阻擋層。除阻擋層的形成步驟之外，其他所有各層材料與製程步驟皆與比較例1相同，在此不再詳述。

【實施例1：具有阻擋層/電子捕捉層的CBRAM】

在成長二氧化鉿薄膜作為電阻轉態層之後，實施真空濺鍍製程，沉積厚度為4.5nm的鈦鎢(TiW,Ti：W=12.5%：87.5%)合金薄膜當作電子捕捉層，接著，沉積鉭金屬薄膜當作阻擋層。除阻擋層及電子捕捉層的形成步驟之外，其他所有各層材料與製程步驟皆與比較例1相同，在此不再詳述。

第4A-4C圖分別繪示出比較例1、比較例2及實施例1之導電橋接式隨機存取記憶體之形成電壓實驗結果。藉由第3A-3C圖可了解導電橋接式隨機存取記憶體之低電阻狀態的形成過程(forming process)。

此形成過程的操作為施加一正電壓於頂電極層(鈦鎢碲合金薄膜)上，且底電極層(氮化鈦薄膜)電性接地。在形成 過程中，電流隨著施加電壓的增加而增加。當電流上升至限電流值時，此時所施加的電壓值即為形成電壓(forming voltage)。當施加的電壓大於形成電壓時，導電橋接式隨機存取記憶體的電阻值由初始的高電阻狀態轉換到低電阻狀態。如第4A-4C圖所示，比較例1、比較例2及實施例1之形成電壓分別為約3.5V、約3.5V及約3.1V。

第5圖繪示出實施例1之導電橋接式隨機存取記憶體之電阻轉態電壓-電流曲線圖。藉由第5圖可了解導電橋接式隨機存取記憶體之高電阻狀態與低電阻狀態的轉態過程(switching process)。

此轉態過程的操作為施加一特定正電壓於頂電極層(鈦鎢碲合金薄膜)上，施加電壓為自0V逐漸增加到上述特定正電壓，之後將施加電壓為自上述特定正電壓逐漸降低到0V，如此即完成一次的高電阻狀態轉態到低電阻狀態的轉態過程。之後，施加一特定負電壓於頂電極層上，施加電壓為自0V逐漸降低到上述特定負電壓，之後將施加電壓為自上述特定負電壓逐漸增加到0V，如此即完成一次的低電阻狀態轉態到高電阻狀態的轉態過程。

在第5圖中，轉態過程中所施加的上述特定正電壓與上述特定負電壓分別為3.5V與-2.5V。此外，第5圖繪示出多次轉態過程的疊圖結果。

第6A-6C圖分別繪示出比較例1、比較例2及實施例1之導電橋接式隨機存取記憶體之高溫操作資料維持能力實驗結果。比較例1、比較例2與實施例1的高溫操作資料維持能力 實驗結果亦彙整於表1。

此資料維持能力測試的操作是將導電橋接式隨機存取記憶體，在室溫中轉態為高電阻狀態與低電阻狀態的元件，接著升溫至一特定高溫(例如，225℃)的環境中，並每隔一段時間讀取在讀取電壓為-0.3V時的電流值，藉由所讀取到的電流值計算高電阻狀態與低電阻狀態的電阻值。

第6A圖係於溫度225℃下進行測試的實驗結果。請參照表1及第6A圖，比較例1的導電橋接式隨機存取記憶體在225℃下可以維持約1000秒。然而，超過1000秒後，高電阻狀態會變為低電阻狀態，因此，記憶體裝置失效。

第6B圖係於溫度225℃下進行測試的實驗結果。請參照表1及第6B圖，比較例2的導電橋接式隨機存取記憶體在225℃下可以維持約1000秒。然而，超過1000秒後，高電阻狀態會變為低電阻狀態，因此，記憶體裝置失效。

第6C圖係於溫度225℃下進行測試的實驗結果。請參照表1及第6C圖，實施例1的導電橋接式隨機存取記憶體即使在225℃的高溫下測試超過約10000秒，仍能夠正確轉換電阻狀態。由此可證，藉由在電阻轉態層與離子源層之間加入具有電子捕捉層與阻障層的雙層結構，能夠提升導電橋接式隨機存取記憶體高溫操作時的裝置穩定性及耐久性。

綜上所述，本發明所提供之導電橋接式隨機存取記憶體在電阻轉態層與離子源層之間加入具有電子捕捉層與阻障層的雙層結構。阻擋層在形成過程中可減少離子源元素進入轉態層的數量。再者，電子捕捉層可減少離子源元素的金屬離子還原產生金屬原子。因此，能夠大幅改善高溫操作時的裝置穩定性及耐久性。

再者，本發明所提供之導電橋接式隨機存取記憶體之製造方法可輕易地整合至既有的導電橋接式隨機存取記憶體製程中，而不需額外更換或修改生產設備。可在不增加製程複雜度及生產成本的前提下，有效地改善記憶體裝置的操作穩定性及產品生命週期。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧導電橋接式隨機存取記憶體

110‧‧‧半導體基板

120‧‧‧底電極層

130‧‧‧電阻轉態層

140‧‧‧電子捕捉層

150‧‧‧阻障層

160‧‧‧離子源層

170‧‧‧頂電極層

Claims (13)

1. 一種導電橋接式隨機存取記憶體，包括：一底電極層，形成於一半導體基板上；一電阻轉態層，形成於該底電極層上；一電子捕捉層，形成於該電阻轉態層上，其中該電子捕捉層包括一電子捕捉材料，且該電子捕捉材料的電子親和能至少為60KJ/mole；一阻障層，形成於該電子捕捉層上；一離子源層，形成於該阻障層上；以及一頂電極層，形成於該離子源層上。
2. 如申請專利範圍第1項所述之導電橋接式隨機存取記憶體，其中該電子捕捉材料的電子親和能不大於130KJ/mole。
3. 如申請專利範圍第1項所述之導電橋接式隨機存取記憶體，其中該電子捕捉層與該電阻轉態層直接接觸。
4. 如申請專利範圍第1項所述之導電橋接式隨機存取記憶體，其中該電子捕捉材料由一第一非晶態材料所形成，且該第一非晶態材料包括金屬、合金、摻雜氮、氧、硫或矽的金屬、摻雜氮、氧、硫或矽的合金或上述之組合。
5. 如申請專利範圍第4項所述之導電橋接式隨機存取記憶體，其中該阻障層由不同於該第一非晶態材料的一第二非晶態材料所形成，且該第二非晶態材料包括金屬、金屬氧化物、金屬矽化物、金屬氮化物、金屬氮氧化物、金屬氮矽化物或上述之組合。
6. 如申請專利範圍第1項所述之導電橋接式隨機存取記憶 體，其中該電子捕捉層及該阻障層的總厚度為5-20nm。
7. 如申請專利範圍第6項所述之導電橋接式隨機存取記憶體，其中該電子捕捉層的厚度為1-10nm。
8. 如申請專利範圍第1項所述之導電橋接式隨機存取記憶體，其中該離子源層包括：一離子源元素，其中該離子源元素包括銅、銀、金、碲或上述之合金；以及一導電元素，其中該導電元素並非該離子源元素。
9. 如申請專利範圍第8項所述之導電橋接式隨機存取記憶體，其中該離子源層中的該離子源元素的含量為10%-90%。
10. 一種導電橋接式隨機存取記憶體之製造方法，包括：形成一底電極層於一半導體基板上；形成一電阻轉態層於該底電極層上；形成一電子捕捉層於該電阻轉態層上，其中該電子捕捉層包括一電子捕捉材料，且該電子捕捉材料的電子親和能為60-130KJ/mole；形成一阻障層於該電子捕捉層上；形成一離子源層於該阻障層上；以及形成一頂電極層於該離子源層上。
11. 如申請專利範圍第10項所述之導電橋接式隨機存取記憶體之製造方法，其中該離子源層包括：一離子源元素，其中該離子源元素包括銅、銀、金、碲或上述之合金；以及一導電元素，其中該導電元素並非該離子源元素。
12. 如申請專利範圍第11項所述之導電橋接式隨機存取記憶體之製造方法，其中形成該離子源層包括：沉積該導電元素，以形成一導電元素層於該阻障層上；沉積該離子源元素於該導電元素層上；以及實施一退火步驟，以使該離子源元素與該導電元素形成該離子源層，其中該離子源層中的該離子源元素的含量為10%-90%。
13. 如申請專利範圍第11項所述之導電橋接式隨機存取記憶體之製造方法，其中形成該離子源層包括在同一沉積製程中沉積該導電元素及該離子源元素於該阻障層上，其中該離子源層中的該離子源元素的含量為10%-70%。