KR100663345B1 - 공통의 드레인 라인들을 구비하는 비휘발성 메모리 셀 어레이 - Google Patents

공통의 드레인 라인들을 구비하는 비휘발성 메모리 셀 어레이 Download PDF

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Abstract

공통의 드레인 라인들을 구비하는 비휘발성 메모리 셀 어레이를 제공한다. 상기 비휘발성 메모리 셀은, 반도체 기판상에 형성되어 워드라인에 연결된 게이트을 구비한다. 상기 게이트 일단의 상기 반도체 기판 내에 비트라인에 연결된 소오스가 형성된다. 상기 게이트 타단의 상기 반도체 기판 내에 드레인 라인에 연결된 드레인이 형성된다. 상기 게이트와 상기 반도체 기판 사이에 상기 소오스 보다 상기 드레인에 가깝게 위치하는 전하저장영역이 형성된다. 적어도 두 워드라인들에 연결된 비휘발성 메모리 셀들은 공통의 드레인 라인에 연결된다.
비휘발성 메모리 소자, 전하저장층, 문턱전압, 드레인 라인

Description

공통의 드레인 라인들을 구비하는 비휘발성 메모리 셀 어레이{Non-volatile memory cell array including common drain lines}
도 1은 종래 기술에 따른 SONOS 비휘발성 메모리 소자의 구조를 보이는 단면도이다.
도 2는 본 발명의 실시예에 따른 동작방법이 적용되는 비휘발성 메모리 소자의 구조를 보이는 단면도이다.
도 3은 본 발명의 실시예에 따른 동작방법이 적용되는 비휘발성 메모리 셀의 어레이이다.
도 4는 본 발명에 따라 프로그램된 셀들과 프로그램되지 않은 셀들의 문턱 전압 변화들을 보이는 그래프이다.
도 5는 교란시간에 따른 전류 변화를 보이는 그래프이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
100: 반도체 기판 110: 터널 유전막
120: 트랩 유전막 130: 블로킹 유전막
S: 소오스 D: 드레인
G: 게이트
본 발명은 비휘발성 메모리 소자에 관한 것으로서, 보다 상세하게는 공통의 드레인 라인들을 구비하는 비휘발성 메모리 셀 어레이에 관한 것이다.
비휘발성 메모리 소자는 휘발성 메모리 소자와 달리 전원이 공급되지 않아도 이전 상태의 정보(previous data)가 유지되는 특성을 갖는다.
일반적으로, 비휘발성 메모리 소자는 반도체 기판과 게이트 사이에 전하저장층(charge storage layer)을 갖는다. 상기 전하저장층의 구조에 따라, 비휘발성 메모리 소자는 크게 플로팅 게이트 계열의 메모리 소자와 MNOS 계열의 메모리 소자로 구분된다.
플로팅 게이트 계열의 비휘발성 메모리 소자는, 반도체 기판 상에 적층된 터널 유전막, 플로팅 게이트, 게이트간 절연막 및 컨트롤 게이트를 포함하는 구조를 갖는다. 전하가 저장되는 상기 플로팅 게이트는 전도막으로 이루어진다.
MNOS 계열의 비휘발성 메모리 소자는, MNOS(metal nitride oxide semiconductor) 또는 MONOS(metal oxide nitride oxide semiconductor) 구조를 갖는다. 즉, 반도체 기판과 게이트 사이에 전하저장층으로서 역할하는 유전막을 갖는다. MNOS 계열의 비휘발성 메모리 소자는 유전막 내부의 트랩 사이트(trap site) 및 계면, 예를 들어 유전막과 반도체 사이의 계면에 존재하는 트랩 사이트를 이용 하여 정보를 저장한다. 특히, 게이트가 폴리실리콘막으로 이루어지는 경우 SONOS(silicon oxide nitride oxide semiconductor) 구조를 갖는다. 찬(Chan) 등은 "SONOS(실리콘 산화막 질화막 산화막 실리콘)형 메모리 소자들(SONOS (Silicon Oxide Nitride Oxide Silicon) type memory devices)"을 소개한 바 있다(IEEE Electron Device Letters, Vol. 8, No. 3, p. 93, 1987).
도 1을 참조하면, 종래 기술에 따른 비휘발성 메모리 소자는, 반도체 기판(10) 상에 적층된 터널 유전막(11), 트랩 유전막(12), 블로킹 유전막(13) 및 게이트(G)과 상기 게이트(G) 양단의 상기 반도체 기판(10)에 형성된 소오스/드레인(S/D)을 포함할 수 있다. 상기 게이트(G)의 측벽 상에 형성된 스페이서들(14, 15)을 더 포함할 수도 있다. 상기 터널 유전막(11), 트랩 유전막(12) 및 블로킹 유전막(13)은 각각 산화막, 질화막, 산화막으로 이루어진다. 상기 트랩 유전막(12)은 전하저장층으로서 역할한다.
상기 비휘발성 메모리 소자의 프로그램은 CHEI(Channel Hot Electron Injection)를 이용한다. CHEI를 유도하기 위해, 예를 들어 게이트(G)에 5V의 전압을 인가하고, 소오스(S) 및 드레인(D)에 각각 0 V 및 5 V의 전압을 인가하여 소오스(S)와 드레인(D)에 사이에 강한 횡방향 전기장(lateral electric field)를 발생시킨다. 그 결과, 상기 소오스(S) 근처의 채널영역에서 핫일렉트론들(hot electron)이 발생한다. 상기 열전자들은 반도체 기판(10)과 터널 유전막(11)의 에너지 장벽을 넘어 터널 유전막(11)과 트랩 유전막(12) 사이의 계면 또는 트랩 유전막(12) 내에 주입된다. 이러한 전자의 주입에 따라 비휘발성 메모리 소자의 문턱전 압이 증가하게 된다. 따라서, 상기 증가된 문턱전압 보다 작은 전압을 게이트(G)에 인가하면 프로그램된 소자는 전류가 흐르지 않게 된다. 이를 이용하여 저장된 정보를 읽을 수 있다
상기 비휘발성 메모리 소자의 소거는, HHI(Hot Hole Injection)을 이용한다. HHI를 유도하기 위해, 예를 들어 게이트(G)에 -10V의 전압을 인가하고, 소오스(S)에 5 V의 전압을 인가하고, 드레인(D) 및 반도체 기판(10)에 접지 전압에 인가하거나 플로팅시키면, 상기 소오스(S)와 기판 사이에서 발생되는 핫홀이 상기 터널 유전막(11)과 트랩 유전막(12) 사이의 계면 또는 트랩 유전막(12) 내에 주입되어 소거가 이루어진다.
도 1에 보이는 종래 비휘발성 메모리 소자는 소오스(S)와 드레인(D)에 사이에 강한 횡방향 전기장에 의해 프로그램이 이루어지기 때문에 소오스(S)와 드레인(D) 사이의 면적이 가급적 가까워야 한다. 따라서, 드레인(D)과 게이트(G) 간의 중첩 폭(W)이 일정 수준 이상 확보되어야 한다.
한편, 공통 소오스 라인 구조를 갖는 메모리 셀 어레이의 프로그램 과정에서, 선택 셀과 비트라인 및 소오스 라인을 공유하는 셀의 교란(disturbance)이 일어나 비선택 셀의 문턱전압이 증가하는 문제점이 있다. 즉, 전술한 프로그램 과정에서 선택 셀과 워드라인을 공유하지는 않으나 비트 라인 및 소오스 라인을 공유하여 소오스 및 드레인에 각각 0 V 및 5 V의 전압을 인가받는 비선택 셀은 소오스와 드레인 사이의 전위차에 의해 횡방향 전기장이 발생된다. 소오스와 드레인의 전위차를 증가시키기 위해 드레인에 인가되는 전압이 증가할수록 드레인의 공핍층(depletion layer)이 확장되어 드레인 공핍층이 소오스에 근접해져서 드레인 공핍층과 소오스 공핍층이 완전히 연결되어 버린다. 이 상태에서는 드레인 전계가 소오스 측에까지 영향을 미쳐서 소오스 근방의 확산 전위를 저하시키기 때문에, 채널이 형성되어 있지 않아도 소오스와 드레인 간에 전류가 흐르게 뇐다. 따라서, 비 선택 셀의 문턱전압이 증가하여 의도하지 않은 셀이 프로그램되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 공통의 드레인 라인들을 구비하는 비휘발성 메모리 셀 어레이를 제공하는 데 있다.
본 발명의 일 양태에 따른 비휘발성 메모리 셀 어레이는, 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀을 포함한다. 상기 비휘발성 메모리 셀은, 반도체 기판 상에 형성되어 워드라인에 연결된 게이트을 포함한다. 상기 게이트 일단의 상기 반도체 기판 내에 비트라인에 연결된 소오스가 형성된다. 상기 게이트 타단의 상기 반도체 기판 내에 드레인 라인에 연결된 드레인이 형성된다. 상기 게이트와 상기 반도체 기판 사이에 상기 소오스 보다 상기 드레인에 가깝게 위치하는 전하저장영역이 형성된다. 적어도 두 워드라인들에 연결된 비휘발성 메모리 셀들은 공통의 드레인 라인에 연결된다.
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이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2를 참조하면, 본 발명의 실시예에 따른 동작 방법이 적용되는 비휘발성 메모리 셀은 p형 반도체 기판(100) 상에 적층된 터널 유전막(110), 트랩 유전막(120), 블로킹 유전막(130) 및 게이트(G)와 상기 게이트(G) 양측의 상기 반도체 기판(100)에 형성된 소오스(S) 및 드레인(D)을 포함할 수 있다. 상기 게이트(G)의 측벽 상에 스페이서(170)가 형성될 수도 있다.
상기 터널 유전막(110)과 상기 트랩 유전막(120) 사이의 계면 및 상기 트랩 유전막(120)은 전하저장영역으로서 역할한다. 상기 전하저장영역은 불연속적인 전하 트랩 사이트(discrete charge tarp site)를 갖는다. 상기 트랩 유전막(120)은 상기 드레인(D)에 보다 가까운 구조를 가질 수 있다. 즉, 상기 전하저장영역은 드레인(D)에 보다 가까운 구조를 가질 수 있다. 상기 블로킹 유전막(130)은 상기 트랩 유전막(120)으로 주입된 전자가 상기 게이트(G)으로 누설되는 것을 막음과 동시에 상기 게이트(G)으로부터 상기 트랩 유전막(120)으로 정공이 주입되는 것을 막는다. 상기 터널 유전막(110) 및 상기 블로킹 유전막(130)은 실리콘산화막으로 이루어지고, 상기 트랩 유전막(120)은 실리콘질화막으로 이루어질 수 있다. 아울러, 상기 게이트전극(G)은 실리콘으로 이루어질 수 있다. 즉, 본 발명은 로컬 SONOS(local Silicon Oxide Nitride Oxide) 게이트 구조를 갖는 비휘발성 메모리 소자의 동작 방법에 적용될 수 있다.
한편, 상기 터널 유전막(110) 및 블로킹 유전막(130)은 산화막으로 이루어지고, 상기 트랩 유전막(120)은 HfO2, ZrO2, La2O3 또는 CeO2 와 같은 고유전 물질(High-k material)로 이루어질 수도 있다.
상기 소오스(S)는 그 일부가 상기 게이트(G)와 중첩되는 n- 소오스 확장영역(151)과 상기 n- 소오스 확장영역(151)과 접하는 n+ 소오스 영역(181)을 포함할 수 있다. 상기 소오스(D)는 그 일부가 상기 게이트(G)과 중첩되는 n- 드레인 확장영역(152)과 상기 n- 드레인 확장영역(152)과 접하는 n+ 드레인 영역(182)을 포함할 수 있다. 이와 같이 그 일부들이 상기 게이트(G)와 중첩되는 상기 n- 소오스 확장영역(151)과 상기 n- 드레인 확장영역(152)을 구비함에 따라 소오스(S)와 드레인(D) 간의 간격이 짧아져 횡방향 전기장을 보다 증가시킬 수 있다. 또한, 상기 메모리 셀은 상기 n- 드레인 확장영역(152)의 저면과 접하는 p- 포켓영역(160)을 더 포함할 수 있다. 상기 p- 포켓영역(160)을 구비함에 따라 n- 드레인 확장영역(152)이 p+ 반도체 기판(100)과 접하는 경우 보다 공핍층의 면적을 감소시킬 수 있어 드레인(D)에서 반도체 기판(100)으로 BTBT(band to band tunneling)을 증가시켜 핫홀들과 핫일렉트론들(hot electrons)의 발생을 증가시킬 수 있어 프로그램/소거 효율을 보다 향상시킬 수 있다.
도 3을 참조하면, 본 발명에 따른 비휘발성 메모리 셀 어레이는 NOR형으로 배치된 것으로 복수개의 메모리 셀이 매트릭스(matrix) 형태로 배열될 수 있다. 각 메모리 셀은 도 2에 보이는 바와 같은 구조를 가지며, 각 메모리 셀의 게이트(G), 소오스(S) 및 드레인(D)은 각각 워드라인(WL0-WL7), 비트라인(BL1-BL7) 및 드레인 라인(CD0-CD4)에 연결된다. 상기 게이트(G) 및 상기 워드라인(WL0-WL7)은 전기적으로 연결되어 배치된다. 동일 행에 배치되는 메모리 셀들은 동일한 워드라인(WL0-WL7)을 공유하고, 동일 열에 배치되는 메모리 셀들은 동일한 비트라인(BL1-BL7)을 공유한다. 동일한 워드라인을 공유하는 셀들 즉, 동일한 행의 셀들은 드레인 라인(CD0-CD4)을 공유할 수 있다. 아울러, 드레인 라인들(CD0-CD4)은 적어도 두 개의 워드라인에 연결되는 셀들에 공유될 수 있으며, 또는 모든 메모리 셀들은 하나의 드레인 라인을 공유할 수도 있다.
이하, 도 2, 도 3 그리고 표 1을 참조하여 본 발명에 따른 비휘발성 메모리 셀의 동작 방법을 설명한다.
Vwl(V) Vdl(V) Vbl(V) Vsub(V)
선택셀 비선택 셀 선택셀 비선택 셀 선택 셀 비선택 셀 선택셀 비선택 셀
A A A A
B C D B C D B C D B, C, D
프로그램 3.0 ∼ 6.0 3.0 ∼ 6.0 0 0 3.0 ∼ 6.0 3.0 ∼ 6.0 3.0 ∼ 6.0 3.0 ∼ 6.0 0 ∼ 1.0 3.0 ∼ 6.0 0 ∼ 1.0 3.0 ∼ 6.0 0 0
소거 -6.0 ∼ -5.0 -6.0 ∼ -5.0 -6.0 ∼ -5.0 -6.0 ∼ -5.0 5.0 ∼ 6.0 5.0 ∼ 6.0 5.0 ∼ 6.0 5.0 ∼ 6.0 0/float 0/folat 0/folat 0/folat 0 0
읽기 1.2 ∼ 3.3 0 0 0 0 0 0 0 0.1 ∼ 1.0 0 0 0 0 0
표 1은 도 3에 보이는 메모리 셀 어레이에서 선택 셀(A)의 프로그램, 소거 및 읽기 동작들에서 인가되는 워드라인 전압(Vwl), 드레인라인 전압(Vdl), 비트라인 전압(Vbl) 및 기판 전압(Vsub)을 보이고 있다.
본 발명에 따른 비휘발성 메모리 소자의 프로그램은, 게이트에 전압을 인가하고, 드레인 및 소오스 사이에 전위차를 발생시켜 선택 셀의 전하저장층 내에 전자를 주입시켜 문턱전압을 상승시킴으로써 이루어진다. 예를 들어, 도 3과 같은 비휘발성 메모리 셀 어레이에서 선택 셀(A) 그리고 상기 선택 셀(A)과 드레인 라인(CD2)을 공유하는 제1 비선택 셀(B), 제2 비선택 셀(C) 및 제3 비선택 셀(D)의 동작 방법을 설명한다. 상기 제1 비선택 셀(B) 및 상기 제2 비선택 셀(C)은 각각 상기 선택 셀(A)과 워드라인(WL3) 및 비트라인(BL3)도 공유한다. 선택 셀(A)의 게이트에 연결된 선택 워드라인(WL3)에 3.0 V 내지 6.0 V의 전압을 인가하고, 비선택 워드라인들(WL0-WL2, WL4-WL7)에는 O V의 전압을 인가한다. 이에 따라, 선택 셀(A)과 워드라인(WL3)을 공유하는 제1 비선택 셀(B)의 게이트들에는 3.0 V 내지 6.0 V의 전압이 인가되고, 제2 비선택 셀(C) 및 제3 비선택 셀(D)의 게이트들에는 O V의 전압이 인가된다. 그리고, 선택 셀(A)의 드레인에 연결된 드레인 라인(CD2)에 고전압 예로서, 3.0 V 내지 6.0 V의 전압을 인가한다. 이때, 선택 셀(A)과 드레인 라인(CD2)을 공유하는 비선택 셀들(B, C, D)의 드레인들도 3.0 V 내지 6.0 V를 인가 받는다. 한편, 모든 메모리 셀들이 하나의 드레인 라인을 공유하는 경우, 선택된 셀 및 비선택된 셀들의 모든 드레인들에 동일한 드레인 전압이 인가될 수 있다. 그리고, 선택 셀(A)의 소오스(S)에 연결된 비트 라인(BL3)에 저전압, 예로서 0 V 내지 1.0 V 인가한다. 아울러, 상기 선택 셀(A)의 소오스(S)에 연결된 비트라인(BL3) 이외의 비트라인들(BL0-BL2, BL4-BL7)에는 상기 저전압 보다 높은 전압 예로서, 3.0 V 내지 6.0 V를 인가한다. 상기 비트라인들(BL0-BL2, BL4-BL7)에 인가되는 전압은 상기 드레인 라인(CD2)에 인가되는 전압에 따라 3 V 내지 6 V의 범위에서 결정될 수 있다. 가장 바람직하게, 선택 셀(A)과 비트라인을 공유하지 않는 비선택 셀들(C, D)의 소오스와 드레인 사이에 전위차가 발생하지 않도록 상기 비선택 셀들의 소오스 및 드레인에 전압을 값을 결정하여 프로그램을 실시한다. 프로그램된 선택 셀(A)은 문턱 전압이 높아져, 상기 증가된 문턱전압 보다 작은 전압을 게이트에 인가하면 프로그램된 소자는 전류가 흐르지 않게 된다.
도 2와 같은 구조를 갖는 본 발명에 따른 비휘발성 메모리 셀의 소거는, 게이트(G)에 음의 전압을 인가하고, 드레인(D)에 양의 전압을 인가하고, 소오스(S) 및 반도체 기판(100)을 접지시키거나 플로팅시킴으로써 이루어진다. 예를 들어, 도 3과 같은 비휘발성 메모리 셀 어레이에서 게이트들에 연결되는 워드라인들(WL0-WL7)에 -6.0 V 내지 -5.0 V의 음의 전압을 인가하고, 드레인들에 연결되는 드레인 라인들(CD0-CD4)에 5.0 V 내지 6.0 V의 양의 전압을 인가하고, 소오스에 연결되는 비트라인들(WL0-WL7)을 접지시키거나 플로팅시키고, 반도체 기판에 0 V의 전압을 인가하여 소거를 실시한다.
<실험 예>
도 3과 같은 비휘발성 메모리 셀 어레이에서 선택 셀(A)과 드레인 라인(CD2)을 공유하는 제1 비선택 셀(B), 제2 비선택 셀(C) 및 제3 비선택 셀(D)의 프로그램에 따른 문턱전압 및 전류 변화를 알아보았다. 상기 제1 비선택 셀(B) 및 상기 제2 비선택 셀(C)은 각각 상기 선택 셀(A)과 워드라인(WL3) 및 비트라인(BL3)도 공유한다. 선택 셀(A)과 제1 비선택 셀(B)의 게이트에 연결된 선택 워드라인(WL3)에 4 V의 전압을 인가하였다. 제2 비선택 셀(C) 및 제3 비선택 셀(D)의 워드라인(WL4)에 O V의 전압을 인가하였다. 선택 셀(A), 제1 비선택 셀(B), 제2 비선택 셀(C) 및 제3 비선택 셀(D)의 드레인들에 공통으로 연결되는 드레인 라인(CD2)에 5 V의 전압을 인가하였다. 선택 셀(A)과 제1 비선택 셀(B)의 소오스들에 연결된 비트라인(BL3)에는 상기 드레인 라인(CD2)에 인가되는 전압 보다 낮은 1 V의 전압 을 인가하였고, 제2 비선택 셀(B) 및 제2 비선택 셀(D)에 연결되는 비트라인(BL2)에는 4.6 V의 전압을 인가하였다.
도 4는 전술한 실험예의 반복에 따라 비선택 셀들의 문턱전압 변화(X) 및 선택 셀들의 문턱전압(Y)의 문턱전압 변화를 보이고 있다. 비선택 셀들의 문턱전압 변화(X) 그리고 전술한 바와 같이 선택 셀과 드레인 라인 및 워드라인을 공유하는 셀, 비트라인 및 드레인 라인을 공유하는 셀 및 드레인 라인만을 공유하는 다양한 형태의 비선택 셀들의 문턱전압 변화(Y) 결과를 보인다. 선택 셀과 비트라인 및 드레인 라인을 공유하는 비선택 셀의 문턱 전압도 다른 형태의 비선택 셀들과 큰 차이없이 문턱 전압이 변화함을 알 수 있었다.
도 5는 전술한 실험예에서 프로그램 시간 즉, 교란시간의 시간에 따른 전류변화를 보이고 있다. 비휘발성 메모리 셀 어레이에서 선택 셀과 드레인 라인을 공유하는 상기 제1 비선택 셀(B), 선택 셀과 드레인 라인 및 워드라인을 공유하는 상기 제2 비선택 셀(C) 및 드레인 라인만을 공유하는 제3 비선택 셀(D)의 각 전류는 타겟 윈도우(target window) 보다 크지 않은 폭으로 감소하였다. 즉, 본 발명에 따른 비휘발성 메모리 셀 어레이 및 그 동작 방법에 따라 다양한 형태의 비선택 셀들의 문턱 전압 변화의 차이가 크지 않음을 알 수 있었다.
이에 따라, 선택 셀과 드레인 라인 및 비트 라인을 공유하는 비 선택 셀의 펀치쓰루에 따른 문턱전압을 효과적으로 감소시킬 수 있을 것으로 기대된다.
전술한 본 발명은, 워드라인에 연결된 게이트, 비트라인에 연결된 소오스, 드레인 라인에 연결된 드레인 및 게이트와 소오스/드레인 사이에 불연속적인 전하저장영역을 갖는 메모리 셀이 매트릭스 형태로 배열된 비휘발성 메모리 셀 어레이를 구비한다. 선택 셀의 게이트에 양의 전압을 인가하고 드레인과 소오스 사이에 전위차를 발생시켜 프로그램을 실시하는 과정에서, 적어도 선택 셀과 드레인 라인을 공유하는 비휘발성 메모리 셀들에 드레인들에 고전압을 인가하고 선택 셀에 연결되지 않는 비트라인에도 고전압을 인가함으로써 비선택 셀의 문턱전압이 증가하는 것을 효과적으로 방지할 수 있다.

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  14. 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀로 이루어지는 비휘발성 메모리 셀 어레이에 있어서,
    상기 비휘발성 메모리 셀은,
    반도체 기판 상에 형성되어 워드라인에 연결된 게이트;
    상기 게이트 일단의 상기 반도체 기판 내에 형성되어 비트라인에 연결된 소오스;
    상기 게이트 타단의 상기 반도체 기판 내에 형성되어 드레인 라인에 연결된 드레인; 및
    상기 게이트와 상기 반도체 기판 사이에 형성되되, 상기 소오스 보다 상기 드레인에 가깝게 위치하는 전하저장영역을 포함하고,
    적어도 두 워드라인들에 연결된 비휘발성 메모리 셀들은 공통의 드레인 라인에 연결되는 비휘발성 메모리 셀 어레이.
  15. 제 14 항에 있어서,
    상기 전하저장영역은 불연속적인 전하 트랩 사이트를 갖는 것을 특징으로 하는 비휘발성 메모리 셀 어레이.
  16. 제 15 항에 있어서,
    상기 전하저장영역은 상기 반도체 기판 상에 형성된 유전막을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀 어레이.
  17. 제 16 항에 있어서,
    상기 전하저장영역은 상기 반도체 기판 상에 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀 어레이.
  18. 제 14 항에 있어서,
    상기 반도체 기판의 도전형은 p형이고,
    상기 소오스는, 그 일부가 상기 게이트와 중첩되는 n- 소오스 확장 영역 및
    상기 n- 소오스 확장 영역과 접하는 n+ 소오스 영역을 포함하는 비휘발성 메모리 셀 어레이.
  19. 제 18 항에 있어서,
    상기 드레인은,
    그 일부가 상기 게이트와 중첩되는 n- 드레인 확장 영역; 및
    상기 n- 드레인 확장 영역과 접하며 상대적으로 농도가 높은 n+ 드레인 영역을 포함하는 비휘발성 메모리 셀 어레이.
  20. 제 19 항에 있어서,
    상기 n- 드레인 확장 영역의 저면과 접하는 p- 영역을 더 포함하는 비휘발성 메모리 셀 어레이.
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