TWI409940B - 抑制反及閘電荷捕捉記憶體邊緣電場干擾之方法與裝置 - Google Patents

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Description

抑制反及閘電荷捕捉記憶體邊緣電場干擾之方法與裝置
本發明係關於一種非揮發反及閘記憶體，特別是關於一種具有60奈米或以下間距之非揮發反及閘記憶體。
使用90奈米設計準則的記憶胞，一個反及閘非揮發記憶體在將電荷儲存於浮動閘極時會遇到在此反及閘非揮發記憶體中相鄰記憶胞浮動閘極之間的寄生電容問題。此相鄰記憶胞浮動閘極之間的寄生電容問題之一個解決方案是，使用空氣間隔物於此反及閘非揮發記憶體中相鄰記憶胞浮動閘極之間。此解決方案可以參閱，舉例而言，美國專利公開號2008/0283898的申請案中其引述由Daewoong Kang等人之“Improving the Cell characteristics Using Low-k Gate spacer in 1Gb NAND Flash”於2006年12月在國際電子裝置會議，技術文摘中所提到的技術。
反及閘非揮發記憶體可藉由使用例如是氮化矽的電荷捕捉材料來取代浮動閘極而提升效能。浮動閘極是濃摻雜的多晶矽，其為一種高度導電性的材料。與浮動閘極相反的是，例如是氮化矽的電荷捕捉閘極是一介電層，且不是高度導電性的材料。因為電荷捕捉反及閘非揮發記憶體並不依靠浮動閘極來儲存電荷，所以電荷捕捉反及閘非揮發記憶體並不會有相鄰記憶胞浮動閘極之間的寄生電容問題。因此，電荷捕捉反及閘非揮發記憶體並不需要使用空氣間隔物於反及閘非揮發記憶體中相鄰記憶胞之間來解決相鄰浮動閘極之間的寄生電容問題。
在Kang等人論文中揭露記憶胞的深寬比，或是閘極高度/通道寬度，約等於1。因為用來分隔相鄰記憶胞之間的溝渠是相對寬的，此論文揭露需要許多步驟以在相鄰記憶胞之間形成空氣間隙。
另一種反及閘非揮發記憶體的演進方式是持續的將尺寸縮小。使用小於20奈米及30奈米尺寸的反及閘非揮發記憶體已被製造出及測量其特性。請參閱本案發明人呂函庭2008年6月發表於2008 Symposium on VLSI technology,Digest of Papers之”Scaling Evaluation of BE-SONOS NAND Flash Beyond 20nm”，在此引為參考資料。在如此小或更小的尺寸時，例如雙圖案化的技術可以用來製造反及閘非揮發記憶體。可參閱Yi-Shiang Chang等人2009年發表於Optical Microlithogrphy XXII,Proceedings of SPIE,Volume 7274,pp. 72743E-1-72743E-8之”Pattern Decomposition and Process Intergration of Self-Aligned Double Patterning for 30nm Node NAND Flash Process and Beyond”；參閱Dai Huixiong等人2009年發表於Proceedings of SPIE,Volume 7275,pp. 72751E-1-72751E-11之”Implementation Self-Aligned Double Patterning on Non-Gridded Design Layouts”；及參閱Andrew J. Hazelton等人2009年發表於J. Micro/Nanolith. MEMS MOEMS,Vol.8,pp. 011003-1-011003-11之”Double patterning requirements for optical lithography and prospects for optical extension without double patterning”；在此皆引為參考資料。
此處的分析結果顯示30奈米節點以下的電荷捕捉反及閘非揮發記憶體會因為不同的干擾分布而受到影響。因為施加於相鄰字元線之偏壓所造成的邊緣電場不但是影響此裝置初始記憶胞特性，同時也是影響程式化/抹除效率，之表現的主要因素。此處的分析結果也顯示20奈米節點以下時，於字元線之間距有氧化矽間隔物的裝置在字元線偏壓為7V的情況下具有超過2V的臨界電壓偏移。此外，30奈米節點以下之相鄰裝置的程式化電荷之干擾係小於200mV。
此處所描述之低介電常數間隔物可以抑制邊緣電場及改善表現。此外，此低介電常數間隔物可以將電場侷限在記憶胞的底穿隧介電層之內，其可以進一步改善程式化/抹除效率。因此，此處所描述之記憶胞可以應用於20奈米節點或以下，包括15奈米節點或以下。
本發明之一目的為提供一種積體電路記憶裝置，包括一半導體主體、電荷捕捉結構、閘極及絕緣結構相對於真空而言具有一介電常數係小於氧化矽的介電常數。
這些電荷儲存結構串聯安排於該半導體主體之上，該些電荷儲存結構由絕緣結構所分隔。這些電荷儲存結構包含介電電荷捕捉位置於複數個閘極的下方，該些電荷儲存結構包含一穿隧介電結構於該半導體主體之上，一電荷儲存層於該穿隧介電結構之上，以及一絕緣層於該電荷儲存層之上。
這些閘極係串聯安排，以控制該閘極下方的該電荷儲存結構。在某些實施例中，這些閘極具有深寬比大於3，此深寬比是閘極的高度與介於相鄰閘極間一通道寬度的比值。
在某些實施例中，這些閘極放置足夠地接近，而可以回應一個或多個的該閘極具有一通過閘極電壓，該些具有通過閘極電壓的閘極具有邊緣電場其佔據將相鄰電荷儲存結構與具有通過閘極電壓的閘極下方的該電荷儲存結構分隔之至少一個絕緣結構的絕大部分。
邊緣電場藉由該邊緣電場所佔據的該絕緣結構而抑制進入該相鄰電荷儲存結構中。在某些實施例中，絕緣結構係抑制邊緣電場進入一通道區域中。如此可以在此裝置具有一較小尺寸下仍能抑制短通道效應。
在某些實施例中，為了回應一個或多個的該閘極具有一程式化閘極電壓，該些具有程式化閘極電壓的閘極具有邊緣電場其佔據將相鄰電荷儲存結構與具有程式化閘極電壓的閘極下方的該電荷儲存結構分隔之至少一個絕緣結構的絕大部分，而藉由該邊緣電場所佔據的該絕緣結構而抑制邊緣電場進入該相鄰電荷儲存結構中。在某些實施例中，在鄰近該絕緣層的至少穿隧介電結構部份的邊緣電場被抑制。在某些實施例中，因為在鄰近該絕緣層的至少穿隧介電結構部份的邊緣電場被抑制，導致該穿隧介電結構具有由該邊緣電場造成的一電壓變異在該穿隧介電結構的中央處與邊緣處的差值係小於1伏特。
此絕緣結構具有不同的實施例。其他的實施例具有一介電常數係小於氮化矽的介電常數。其他的實施例具有一介電常數係小於穿隧介電結構材料的介電常數。絕緣結構的不同實施例可以包括含氟矽玻璃、摻雜碳之氧化矽以及旋塗高分子介電層之一。在某些實施例中，介於相鄰電荷儲存結構間之該絕緣結構是空氣，且缺乏側邊間隔物。
此絕緣結構可以在不同的實施例具有不同的結構。在一實施例中，一高分子薄膜覆蓋於該絕緣結構與該複數個閘極之上，其中該絕緣結構是空氣。在另一實施例中，複數個香菇狀的介電結構覆蓋於該絕緣結構與該複數個閘極之上，其中該絕緣結構是空氣。
在某些實施例中，具有一控制器用以施加複數個閘極電壓來設置該複數個閘極。
在某些實施例中具有BE-SONOS結構記憶胞，其中該半導體主體之上的該穿隧介電結構含一第一氧化矽層鄰近該半導體主體的一通道且具有一小於等於18埃之厚度，一位於該第一氧化矽層上之氮化矽層具有一小於等於30埃之厚度，以及一位於該氮化矽層上之第二氧化矽層具有一小於等於35埃之厚度；以及該電荷儲存層包含氮化矽層具有一大於等於50埃之厚度；以及該絕緣層包含一氧化矽的阻擋介電層。
本發明之另一目的為提供一種積體電路記憶裝置，包括一半導體主體、電荷捕捉結構、閘極及一絕緣結構。此目的係與之前的目的類似。然而，這些閘極放置足夠地接近，而可以回應一個或多個的該閘極具有一程式化閘極電壓，該些具有程式化閘極電壓的閘極具有邊緣電場其佔據將相鄰電荷儲存結構與具有程式化閘極電壓的閘極下方的該電荷儲存結構分隔之至少一個絕緣結構的絕大部分，而藉由該邊緣電場所佔據的該絕緣結構而抑制邊緣電場進入該相鄰電荷儲存結構中。在此處所描述的某些實施例中係回應程式化閘極電壓，而之前的實施例係回應通過閘極電壓。
本發明之又一目的為提供一種形成一積體電路記憶裝置的方法，包括：形成複數個電荷儲存結構串聯安排於一半導體主體之上，這些電荷儲存結構包含介電電荷捕捉位置，該些電荷儲存結構包含一穿隧介電結構於該半導體主體之上，一電荷儲存層於該穿隧介電結構之上，以及一絕緣層於該電荷儲存層之上；以及形成該複數個閘極串聯安排，以控制該閘極下方的該電荷儲存結構；以及形成絕緣結構以將該複數個電荷儲存結構分隔，其中該些閘極放置足夠地接近，而可以回應一個或多個的該閘極具有一通過閘極電壓，該些具有通過閘極電壓的閘極具有邊緣電場其佔據將相鄰電荷儲存結構與具有通過閘極電壓的閘極下方的該電荷儲存結構分隔之至少一個絕緣結構的絕大部分，其中該邊緣電場藉由該邊緣電場所佔據的該絕緣結構而抑制進入該相鄰電荷儲存結構中。
本發明之再一目的為提供一種形成一積體電路記憶裝置的方法，包括：形成複數個電荷儲存結構串聯安排於一半導體主體之上，這些電荷儲存結構包含介電電荷捕捉位置，該些電荷儲存結構包含一穿隧介電結構於該半導體主體之上，一電荷儲存層於該穿隧介電結構之上，以及一絕緣層於該電荷儲存層之上；以及形成該複數個閘極串聯安排，以控制該閘極下方的該電荷儲存結構；以及形成絕緣結構以將該複數個電荷儲存結構分隔，其中該些閘極放置足夠地接近，而可以回應一個或多個的該閘極具有一程式化閘極電壓，該些具有程式化閘極電壓的閘極具有邊緣電場其佔據將相鄰電荷儲存結構與具有程式化閘極電壓的閘極下方的該電荷儲存結構分隔之至少一個絕緣結構的絕大部分，其中該邊緣電場藉由該邊緣電場所佔據的該絕緣結構而抑制進入該相鄰電荷儲存結構中。
本發明之再一目的為提供一種操作一反及閘非揮發電荷捕捉記憶裝置的方法，包括：抑制一反及閘非揮發電荷捕捉記憶胞的邊緣電場與該反及閘非揮發電荷捕捉記憶裝置中的相鄰反及閘非揮發電荷捕捉記憶胞的一臨界電壓產生干擾，而具有絕緣結構將該反及閘非揮發電荷捕捉記憶裝置中的反及閘非揮發電荷捕捉記憶胞彼此分隔，該絕緣結構具有一相對於真空的介電常數係小於相對於氧化矽的介電常數。
本發明之再一目的為提供一種積體電路記憶裝置，包括複數個電荷儲存結構串聯安排於一半導體主體之上，該些記憶胞由絕緣結構所分隔；複數個控制終端串聯安排以控制該些記憶胞；以及該絕緣結構相對於真空而言具有一介電常數係小於氧化矽的介電常數。
在不同的實施例中，此絕緣結構可以包括含氟矽玻璃、摻雜碳之氧化矽以及旋塗高分子介電層之一。
在某些實施例中，一高分子薄膜覆蓋於該絕緣結構與該複數個閘極之上，其中該絕緣結構是空氣。
本發明之再一目的為提供一種積體電路裝置，包括複數個記憶胞串聯安排於一半導體主體之上，該些記憶胞由絕緣結構所分隔；複數個控制終端具有一深寬比大於3，該深寬比係等於該複數個控制終端的一高度與相鄰控制終端間的一寬度之一比值，該複數個控制終端係串聯安排以控制該些記憶胞；以及該絕緣結構相對於真空而言具有一介電常數係小於氧化矽的介電常數。
本發明提供一種可以抑制在次30奈米節點以下反及閘非揮發電荷捕捉快閃記憶裝置干擾的技術，可產生具有改善表現的高密度電荷捕捉記憶胞。此處所示的分析結果顯示出，因為此電荷捕捉記憶胞的等效氧化層(EOT)厚度(大於15奈米)係與此記憶胞的尺寸(F)相當，由施加電壓至相鄰字元線所導致的邊緣場干擾效應會比於相鄰記憶胞內程式化電荷所導致的干擾效應更嚴重。等效氧化層厚度(EOT)的定義是此介電材料的厚度乘上氧化矽與此介電材料介電常數的比值。
此處所描述的介於字元線之間的低介電常數間隔物同時對於由施加偏壓至相鄰字元線所導致的邊緣場干擾效應，以及於相鄰記憶胞內程式化電荷所導致的干擾效應兩者皆具有非常好的抑制功效。其結果是，具有半間距為15奈米及以下的反及閘陣列記憶胞顯示出具有較低的干擾。
此處所使用的”低介電常數”一詞是指介電常數小於二氧化矽的介電常數，其約為3.9。此處所使用的”低介電常數間隔物”是指包含一種或多種介電常數小於二氧化矽的介電常數(K<3.9)的介電材料填充於字元線之間的空間中，也可以是間隙填充的孔洞其可以大致或完全填滿介於字元線之間的空間，因此間隔物的等效介電常數會小於二氧化矽的介電常數。
使用此處所使用的低介電常數間隔物亦顯示出其也可以抑制短通道效應。此外，程式化/抹除效率也因為將電場侷限在此記憶胞的底穿隧介電層內而被改善。
第1圖顯示本發明形成於一半導體基板100之反及閘記憶裝置的剖面示意圖(並非依照比例繪示)。不同的反及閘記憶裝置實施例可以是沒有接面的或是有接面為基礎的，根據在一給定的反及閘記憶胞串列中介於相鄰的記憶胞之間是否有接面存在於半導體基板100內而定。此反及閘記憶胞串列包含記憶胞101、102和103，彼此之間由填入空隙間的低介電常數介電結構111和112所分隔。
穿隧介電層131包含，舉例而言，氧化矽或氮氧化矽，形成於此基板100的通道區域之上，一介電電荷儲存層141包含氮化矽，形成於穿隧介電層131之上，一阻擋介電層151在此例示中包含二氧化矽，形成於介電電荷儲存層141之上，一閘極161在此例示中包含P型或N型多晶矽，形成於阻擋介電層151之上。替代實施例中也可以使用多層的阻擋層。高功函數材料可以額外形成於閘極上或是取代閘極而與阻擋介電層151連接。這些高功函數材料可以是鉭、鈦、鉑、氮化鉭、氮化鈦等材料。各種可應用在閘極之高功函數材料可參見美國專利第6,912,163號。
此記憶胞可以藉由施加合適的電壓至記憶胞的閘極161及基板100以誘發一介於閘極161與基板100之間的電場。一個具有接面的實施例亦可以在基板內的摻雜區域具有偏壓。此記憶胞可以藉由，舉例而言，使用業界所熟知的技術之一(例如富勒-諾得漢(FN)穿隧，通道熱電子(CHE)等)，使電子穿隧進入電荷儲存層141中而進行程式化。此記憶胞可以藉由，舉例而言，使電洞自基板100穿隧進入電荷儲存層141中或是電子自電荷儲存層141中逃脫捕捉，而進行抹除。
在此所示的反及閘記憶裝置，此記憶胞102在閘極162接收一通過閘極電壓。沒有被侷限在記憶胞102內閘極和電荷儲存結構間的邊緣電場會產生。這些邊緣電場充滿了大部分的相鄰介電/絕緣結構111和112。因為選擇了低介電常數的材料來作為絕緣結構111和112，這些邊緣電場會被抑制進入相鄰記憶裝置101和103的電荷儲存結構中。在之前較大尺寸微影節點的技術世代中，因為電荷儲存結構的高度，以及其等效氧化層厚度相較於反及閘記憶裝置的間距是遠遠小於的關係，這些邊緣電場並不會如此地充滿相鄰電荷儲存結構之間的空隙中。在此處所描述的設計中，電荷儲存結構具有等效氧化層厚度示至少為反及閘記憶裝置間距的三分之一。
如何可以抑制邊緣電場的解釋如下述。根據法拉第定律，以下兩式相等：
1)一輪廓內的線性積分是(a)電場與(b)沿著此輪廓的向量增量dl兩者的向量乘積
2)一封閉於一輪廓內的表面負向積分是(a)磁場對時間的微分與(b)此表面的向量增量dS兩者的向量乘積
應用法拉第定律至分隔兩不同材料的一圓柱狀表面時，此電場的正切分量在沿著此兩個材料之間的介面是連續的。
根據高斯定律，以下兩式相等：
1)封閉於一體積內的表面積分是(a)電通量密度D與(b)此表面的向量增量dS兩者的向量乘積
2)在封閉於一體積內的每一體積增量dv之電荷密度的體積積分
應用高斯定律至分隔兩不同材料的一圓柱狀表面時，此電通量密度D的正交分量在沿著此兩個材料之間的介面是連續的，除了在此介面的表面電荷之外。
電通量密度D是相當於電場E乘上介電常數ε，其中介電常數ε是相對介電常數K與真空介電常數ε0 的乘積。因此，當應用高斯定律至一包含一低介電常數間隔物與一高介電常數字元線堆疊的一圓柱狀表面時，在此低介電常數間隔物中的一特定正交電場會與此高介電常數字元線堆疊的一較小正交電場對應，而以此低介電常數間隔物與高介電常數字元線堆疊的相對介電常數的比值等比例降低。
第2A圖為一電荷捕捉反及閘電荷捕捉記憶裝置的結構圖，其模擬結果將會在以下顯示。在替代實施例中，其他型態的陣列組態也可以被使用。
此裝置200包含作為裝置200中電荷捕捉記憶胞閘極之用的字元線220。此字元線220係在此陣列中記憶胞的穿隧介電層230、介電電荷儲存層232和阻擋介電層234之上。間隔物240係分隔字元線220。此裝置200亦包含位元線250，其係由淺溝渠隔離結構270分隔。
在以下顯示的模擬結果中，除了有特別說明之外，其字元線220包含P+摻雜多晶矽，此穿隧介電層230包含具有5奈米厚度的氧化矽層，此介電電荷儲存層232包含具有6奈米厚度的氮化矽層，此阻擋介電層234包含具有6奈米厚度的氧化矽層，此淺溝渠隔離結構包含氧化矽，及此基板/接面的摻雜濃度分別為10+18 與5X10+19 /cm3 。在以下顯示的模擬結果中，半間距係介於50到15奈米之間，而整個間距則為此記憶胞圖案的週期。可以理解的是，記憶裝置200中所使用這些材料、厚度、摻雜濃度等可以根據實施例的不同而作調整。
第2B圖顯示第2A圖中的記憶裝置200在預設偏壓條件下的一等效電路圖，是施加一讀取電壓於一選定的記憶胞5來評估其干擾問題。第2B圖中的讀取電壓包含施加7V至字元線220a和220c，施加0V至位元線250a和250c，施加1V至位元線250b，及將記憶胞3、6和9的源極接地。替代地，這些讀取電壓也可以是不同的。
第3A圖顯示對第2B圖中選定的記憶胞5鄰近被程式化記憶胞之不同干擾模式表。第一欄是此處所使用的干擾模式名稱，而第二欄列出每一干擾模式中記憶裝置200的哪些記憶胞被程式化。舉例而言，在”WL”干擾模式中，記憶胞4和6是在被程式化狀態，而記憶胞1、2、3、7、8和9是在抹除狀態。
在以下顯示的模擬結果中，在被程式化狀態的每一記憶胞，其介電電荷儲存層232具有2X10+19 /cm3 (相當於4.2V的臨界電壓偏移)的電子密度，而其他處於抹除狀態的記憶胞並沒有電荷儲存在層232中。替代地，每一狀態中的電子密度可以不相同。
第3B圖顯示對第2B圖中選定的記憶胞5(初始為抹除狀態)其因為第3A圖中的每一干擾模式之讀取電壓所造成的臨界電壓VT (干擾)之模擬改變示意圖。在第3B圖的結果中，介於字元線220之間的間隔物240包含介電係數為3.9的二氧化矽，及半間距(特徵尺寸)為25奈米。在第3B圖中，最大干擾係小於200mV。
上述模擬資料證明自相鄰記憶胞中被程式化的電荷儲存層所造成的臨界電壓干擾是可以忽略的。即使是在最糟糕的干擾模式”All”之下，所有的相鄰記憶胞皆被程式化，導致最大的臨界電壓干擾仍是小於0.2V。
第4圖顯示使用二氧化矽作為介於字元線220之間的間隔物240，記憶胞5與相鄰通過閘極字元線偏壓之間的干擾模擬結果。可以由第4圖看出，在半間距小於20奈米以下之後，由字元線偏壓所導致的干擾變得比較嚴重。也可以由圖中看出，較大的電壓施加在字元線220時，也會導致較大的臨界電壓偏移。當通過閘極電壓大於5V會對相鄰記憶胞產生顯著的臨界電壓干擾。在半間距為25奈米時，臨界電壓干擾大約是-0.5V。在半間距為15奈米時，臨界電壓干擾在通過閘極電壓為5V時大約是-1.3V，而在通過閘極電壓為7V時大約是-2.1V。因此，在半間距小於20奈米以下及通過閘極電壓大於5V以後，會導致通過閘極幫助開啟相鄰的記憶胞。當間距向下微縮時且具有固定的等效氧化層厚度，等效氧化層厚度與間距的比值會變得較大。而邊緣電場的影響也因此對應地變大，且一嚴重地Vt變動趨勢可以在傳統的氧化矽間隔物發現。
第5A圖顯示低介電常數間隔物於字元線WL之間具有抑制相鄰通過字元線WL的功效示意圖。特別是，第5A圖顯示具有空氣填充間隔物240(介電常數k大約是1)對於記憶胞5的模擬干擾圖。可以由第5A圖中看出，其相較於第4圖干擾被顯著的抑制。在半間距為25奈米時，臨界電壓干擾大約是-0.2V。在半間距為15奈米時，臨界電壓干擾在通過閘極電壓為5V時大約是-0.3V，而在通過閘極電壓為7V時大約是-0.7V。與第4圖相反的是，藉由使用低介電常數間隔物，此Vt變動趨勢可以被減緩。因此，介於相鄰反閘極記憶胞之間具有可接受邊緣電場的最小距離可以在具有可接受干擾值的間距中發現。介於相鄰反閘極記憶胞之間的最大距離，其中此低介電常數間隔物對抑制邊緣電場變得很有幫助，可以藉由比較第4圖與第5A圖而特徵化。
第5B圖顯示高介電常數氮化矽間隔物(介電常數k大約是7)，顯示於下方，與第5A圖具有空氣填充間隔物240(介電常數k大約是1)，顯示於上方，的抑制相鄰通過字元線WL干擾的電位分布示意圖。可以由第5B圖中看出，具有空氣而不是氮化矽之填充間隔物240，會使得記憶胞5的通道及電荷儲存結構上具有較小的靜電電位。具有空氣間隔物的電荷儲存結構上具有大致為0V的電位分布，而在通道的右端及穿隧介電結構的右下端會有約1V的些許電場穿透。對照而言，具有氮化矽間隔物的電荷儲存結構上僅在字元線及絕緣層上具有大致為0V的電位分布，而在整個電荷儲存結構、通道及穿隧介電結構上均會有約1V的電場穿透。
第6A圖顯示不同間隔物材料的底穿隧介電結構的電場分布示意圖。第6A圖顯示一個25奈米反及閘記憶裝置在+FN程式化條件(Vpgm/Vpass=20/10V)下，記憶胞5的介電電荷儲存層232之電場。可以由第6A圖中看出，當間隔物材料的介電常數降低時，則介電電荷儲存層232之電場會增加，且也會在字元線方向上變得更寬，因為間隔物會抑制邊緣電場在電荷儲存結構中存在。具有空氣間隔物的狀況下，上絕緣層及底穿隧介電結構兩者皆具有一側向大致均勻的約14V電壓。在具有氮化矽間隔物的狀況下，邊緣電場大致自電荷儲存結構進入間隔物，因此底穿隧介電結構具有一側向改變的電壓，在中央處約為13V，而在邊緣處約為11V。第6B圖顯示在變動的+FN程式化條件下，記憶胞5的介電電荷儲存層232在底穿隧介電結構中央處之模擬電場。此低介電常數間隔物增加了中央處的電場而減少了中央與邊緣之間的(電場)變化，暗示低介電常數間隔物可以改善程式化/抹除效率。這是因為低介電常數間隔物幫助將電場侷限住而因此在穿隧介電結構的中央處具有一較少劣化的電場。
第7A圖顯示根據本發明第一實施例具有低介電常數間隔物於字元線之間的記憶陣列剖面圖，字元線係作為電荷捕捉記憶胞的閘極之用。於圖案化字元線以在其間形成間隙之後，沈積具有良好間隙填充能力的材料700於字元線之上，所以包含沈積所使用氣體的空洞會保留在字元線之間，造成如第7A圖所示的香菇狀結構。一ONO堆疊介於閘極與基板之間。
第7B圖顯示根據本發明第二實施例具有低介電常數間隔物於字元線之間的記憶陣列簡化剖面圖。第7B圖中的字元線係較第7A圖中的更厚，造成介於字元線之間的開口具有更大的深寬比。此介於字元線之間的開口具有較大的深寬比可以防止後續形成的介電層800填入字元線之間的空間中而產生如圖所示的空洞。一ONO堆疊介於閘極與基板之間。若是高度/寬度比大於10的話會很難蝕刻。一深寬比，或是閘極高度/通道寬度，大於3的話，會是比較好的，因為相對窄的溝渠會在相鄰的記憶胞之間，使得較容易在相鄰的記憶胞之間形成空氣間隙。假如深寬比大於3的話，可以較容易在相鄰的記憶胞之間形成空氣間隙，因為比較難在溝渠中填入低介電常數材料。因此，在Kang等人論文中的額外步驟就變得不需要了。舉例而言，此絕緣結構(用來分隔相鄰記憶胞之間的電荷儲存結構)並不需要具有氮化矽側邊間隔物。
第8A圖顯示根據本發明第三實施例具有低介電常數間隔物於字元線之間的記憶陣列簡化剖面圖。在第8A圖中一薄膜高分子薄片形成在字元線之上而沒有填入開口之中，而產生如圖所示的空洞。一ONO堆疊介於閘極與基板之間。
第8B圖顯示根據本發明第四實施例具有低介電常數間隔物於字元線之間的記憶陣列簡化剖面圖。在第8B圖中字元線之間的空間係填入一種或多種介電常數小於二氧化矽的材料。這些空間可以藉由沈積低介電常數材料於字元線上及其之間的開口中，然後進行平坦化或是回蝕刻以裸露字元線的上表面。可以使用的低介電常數材料之範例為FSG(含氟矽玻璃，k<3.5)、黑鑽石(應用材料公司之商品，k=2.6~3.0)、SilK(k=2.6~2.8)以及Coral(k=2.7~2.9)。
關於本發明的額外細節可以參考本案發明人蕭先生等人發表名稱為“A Study of Stored Charge Interference and Fringing Field Effects in Sub-30nm Charge Trapping NAND Flash”的論文，在此引用作為參考資料。
此處所描述的記憶胞裝置是被用於矽-氧化矽-氮化矽-氧化矽-矽(SONOS)型態的記憶胞中。替代地，此低介電常數間隔物可以被用於其他型態的電荷捕捉記憶胞陣列中。舉例而言，此低介電常數間隔物可以被用於能隙工程矽-氧化矽-氮化矽-氧化矽-矽(BE-SONOS)裝置中。在一如此的實施例中，第2A圖中的穿隧介電層230可以由一多層堆疊穿隧介電結構取代，其包含一厚度最好小於2奈米(例如為1.3奈米)氧化矽層的底介電層，一厚度最好小於2.5奈米(例如為2奈米)氮化矽層的中間介電層於底介電層之上，及一厚度最好小於3.5奈米(例如為2.5奈米)氧化矽層的頂介電層於中間介電層之上。其他的厚度也可以被使用。能隙工程矽-氧化矽-氮化矽-氧化矽-矽(BE-SONOS)技術已被證明可以提供絕佳的表現，以克服其他傳統矽-氧化矽-氮化矽-氧化矽-矽(SONOS)型態的記憶胞所會遇到的抹除速度、持續力及電荷保存等問題。
關於能隙工程矽-氧化矽-氮化矽-氧化矽-矽(BE-SONOS)裝置的進一步資訊，可以參閱2008年7月30日所申請之名稱為“High-K Capped Blocking Dielectric Bandgap Engineering SONOS and MONOS”申請號12/182318的美國專利申請案。
第9圖為包含此處所描述的使用具有低介電常數間隔物之介電電荷捕捉記憶胞的記憶陣列912之積體電路900的簡化方塊圖。一字元線(或列)和區塊選擇解碼器914係耦接至，且與其電性通訊，複數條字元線916及串列選擇線。一位元線(或行)解碼器和驅動器918係耦接至，且與其電性通訊，複數位元線920，其係沿著記憶胞陣列912的行方向排列以自讀取資料，或是寫入資料至，記憶胞陣列912的記憶胞中。位址係透過匯流排922提供至字元線和區塊選擇解碼器914及位元線解碼器918。方塊924中的感應放大器與資料輸入結構，包含作為讀取、程式化和抹除模式的電流源，係透過匯流排926耦接至位元線解碼器918。資料係由積體電路900上的輸入/輸出埠透過資料輸入線928傳送至方塊924之資料輸入結構。在此例示的實施例中，其他電路930也包括在此積體電路900內，例如通用目的處理器或特殊用途電路，或是由此記憶陣列所支援的組合模組以提供單晶片系統功能。資料係由方塊924中的感應放大器，透過資料輸出線932，傳送至積體電路900上的輸入/輸出埠或其他積體電路900內或外之資料目的地。
此處所描述之記憶陣列912可以組態使用於NAND陣列、AND陣列或是NOR陣列，端視特定應用而定。
在此例示實施例中所使用的控制器，為一偏壓調整狀態機構934控制偏壓調整供應電壓及電流源936，例如提供給字元線和位元線的讀取、程式化、抹除、抹除確認及程式化確認電壓或電流，及使用一存取控制流程來控制字元線/源極線的操作。控制器934的應用可以使用，業界所熟知的技術，如特殊目的邏輯電路來實施。在另一實施例中，該控制器934包含一通用目的處理器，其可以實施在相同積體電路上，其執行一電腦程式以控制該裝置的操作。在另一實施例中，特殊目的邏輯電路和一通用目的處理器的組合可以被用來實施該控制器934。
第10圖為一NAND陣列中介電電荷捕捉記憶胞100的簡化示意圖，其使用一多層堆疊阻擋介電層及一能隙工程介電穿隧層。此記憶胞包括一通道10、一源極11與一汲極12於鄰接此通道的半導體主體內。一閘極於18電荷儲存結構之上，其包含多層堆疊介電材料的阻擋介電層、電荷捕捉層及穿隧層。
作為一代表性實施例中的閘極18，包括p+多晶矽。但也可以使用N+多晶矽。其它實施例中，閘極可使用金屬、金屬化合物或前二者之組合，像是鉑、氮化鉭、金屬矽化物、鋁或其他金屬或金屬化合物閘極材料(如鈦、氮化鈦、鉭、釕、銥、二氧化釕、二氧化銥、鎢、氮化鎢及其他物材料)。於某些實施例中，較佳係使用功函數大於4電子伏特之材料，更佳係使用功函數大於4.5電子伏特之材料。各種可應用在閘極終端之高功函數材料可參見美國專利第6,912,163號。該些材料通常係使用濺鍍或物理氣相沉積技術來沉積，且可利用活性離子蝕刻來進行圖案化。
在第10圖所示之實施例中，介電穿隧層包含複合材料，包括稱為電洞穿隧層的一第一層13，其為二氧化矽層於通道10的表面10a，係利用如現場蒸汽產生(in-situ steam generation，ISSG)之方法形成，並選擇性地利用沉積後一氧化氮退火或於沉積過程中加入一氧化氮之方式來進行氮化。第一層13中的二氧化矽之厚度係小於20埃，最好是15埃或更小。在一代表性實施例中為10埃或是12埃厚。
第二層(稱為能帶補償層)14之氮化矽層係位於第一層13之上，且其係利用像是低壓化學氣相沉積LPCVD之技術，於680℃下使用二氯矽烷(dichlorosilane，DCS)與氨之前驅物來形成。於其他製程中，能帶補償層包括氮氧化矽，其係利用類似之製程及一氧化二氮前驅物來形成。氮化矽層14之厚度係小於30埃，且較佳為25埃或更小。
第二二氧化矽層15(稱為隔離層)係位於氮化矽層14上，且其係利用像是LPCVD高溫氧化物HTO沉積之方式形成。第二二氧化矽層15係小於35埃，且較佳為25埃或更小。第一處之價帶能階係可使電場足以誘發電洞穿隧通過該第一處與半導體本體介面間的薄區域，且其亦足以提升第一處後之價帶能階，以有效消除第一處後的經處理之穿隧介電層內的電洞穿隧現象。此種結構，具有”倒U”形狀之價帶，除了可達成電場輔助之高速電洞穿隧外，其亦可在電場不存在或為了其他操作目的(像是從記憶胞讀取資料或程式化鄰近之記憶胞)而僅誘發小電場之情形下，有效的預防電荷流失通過經工程穿隧阻障結構。
於一代表性之裝置中，經工程穿隧介電層包含一超薄氧化矽層O1(例如小於等於18埃)、超薄氮化矽層N1(例如小於等於30埃)以及超薄氧化矽層O2(例如小於等於35埃)所組成，且其可在和半導體本體之介面起算的一個15埃或更小之補償下，增加約2.6電子伏特的價帶能階。藉由一低價帶能階區域(高電洞穿隧阻障)與高傳導帶能階，O2層可將N1層與電荷捕捉層分開一第二補償(例如從介面起算約30埃至45埃)。由於第二處距離介面較遠，足以誘發電洞穿隧之電場可提高第二處後的價帶能階，以使其有效地消除電洞穿隧阻障。因此，O2層並不會嚴重干擾電場輔助之電洞穿隧，同時又可增進經工程穿隧介電層在低電場時阻絕電荷流失的能力。
此處所描述的記憶胞包括閘極通常是多晶矽，例如n+多晶矽，或是例如是鋁的金屬。在替代實施例中，閘極可以包含功函數大於n+多晶矽的材料，例如p+多晶矽、鉑、氮化鉭、及其他具有合適的功函數、導電性和製程相容的材料。
關於工程介電穿隧層的詳細說明請同時配合參考第11和12圖。
於本實施例中，一電荷捕捉層16包括厚度大於等於50埃的氮化矽，舉例來說，厚度約70埃的氮化矽，且其係利用如LPCVD方式形成。本發明也可使用其他電荷捕捉材料與結構，包括像是氮氧化矽(Six Oy Nz )、高含矽量之氮化物、高含矽量之氧化物，包括內嵌奈米粒子的捕捉層等等。2006年11月23號公開，名稱為“Novel Low Power Non-Volatile Memory and Gate Stack”，發明人為Bhattacharyya的美國專利申請公開號第US 2006/0261401 A1號揭露了多種可使用的電荷捕捉材料。
在此實施例中的阻擋介電層包含一堆疊，其包括一緩衝層17A及一高介電常數覆蓋層17B。此處的高介電常數是指介電常數大於7，像是以下這些材料均具有此特性：三氧化二鋁、二氧化鉿、二氧化鋯、三氧化二鑭、氧矽化鋁、氧矽化鉿、氧矽化鋯等。
緩衝層是氧化矽，可以使用將氮化矽進行濕式轉換之濕爐管氧化製程。在其他實施例中則可以使用高溫氧化物(HTO)或是LPCVD沉積方式形成的氧化矽。一氧化鋁覆蓋介電層可先進行原子氣相沉積，之後並配合在約900℃下進行60秒快速熱退火以強化形成之薄膜。
藉由採用前述製程，得以形成缺陷極少的氧化矽層以及由高介電常數和高傳導帶補償材料(如氧化鋁)之覆蓋層，二者一同提供具有良好電荷維持特性與低抹除飽和電壓的阻擋介電層。因此，不但可降低EOT，還可降低操作電壓。
在一代表性實施例中，第一層13中的二氧化矽之厚度係為13埃；能帶補償層14之氮化矽層厚度係為20埃；隔離層15之二氧化矽層層厚度係為25埃；電荷捕捉層16之氮化矽層厚度係為70埃；及阻擋介電層17A、17B可以是厚度介於5到90埃之間的氧化矽，和具有厚度介於5到90埃之間的氧化鋁作為一覆蓋層。閘極材料可以是p+多晶矽(其功函數為5.1電子伏特)。為了改善保持特性，氧化矽之厚度最好是大於30埃。
此外，對於氧化矽(介電常數為3.9)與氧化鋁(介電常數約為8)之結合，發現阻擋介電層頂層17B的厚度與底層17B的厚度比值可以小於2。一般來說，頂層17B的厚度可以小於兩者之間介電常數的比值(8/3.9)乘上底層17A的厚度。因此，本實施例之阻擋介電層包括一與電荷捕捉介電層接觸之第一層17A以及一和通道表面及閘極之另一者接觸之第二層17B，其中第一層17A具有一介電常數κ1，第二層17B具有一大於κ1之介電常數κ2，且第二層之厚度係小於該第一層之厚度乘以κ2/κ1。對於氧化鋁作為頂覆蓋層，其介電常數約為8而電子阻障高度或傳導帶補償為大於3電子伏特以獲得抹除飽和VFB <-2V。由於氧化鋁之阻障高度通常與二氧化矽約略相等，具有N+多晶矽閘極之氧化鋁的電子阻障高度或傳導帶補償為約3.1電子伏特。
在此處所描述的記憶胞範例中，為了在低於20伏特獲得一合理的操作速度(程式化及抹除)，此介於閘極與通道之間的多層堆疊之整體等效氧化層厚度(EOT)(例如，高介電係數層-O-N-O-N-O ，及高介電係數層-O-N-O 高介電係數層-O-N-O)應小於160埃。此能隙工程(BE)ONO穿隧阻障層或是單一氧化矽穿隧氧化層的等效氧化層厚度(EOT)通常在40到55埃範圍之間，最好是在45到50埃範圍之間，及氮化矽電荷捕捉層的等效氧化層厚度(EOT)通常在25到40埃範圍之間，最好是在30到35埃範圍之間。因此，此處所描述的記憶胞其多層堆疊(例如氧化矽緩衝層和氧化鋁)之整體等效氧化層厚度(EOT)是小於95埃，最好是在75到85埃範圍之間。
第11圖為低電場下介電穿隧結構之傳導帶與價帶之能階示意圖，其中該介電穿隧結構包括第10圖所示之層13~15的堆疊，圖中可看出一「U形」傳導帶與一「倒U形」價帶。由圖右側開始，半導體本體之能隙乃於區域30，電洞穿隧層之價帶與傳導帶乃於區域31，補償層之能隙乃於區域32，隔離層之價帶與傳導帶乃於區域33，而電荷捕捉層之價帶與傳導帶乃於區域34。由於區域31、32、33內穿隧介電層的傳導帶相較於能陷之能階而言較高，故捕捉於電荷捕捉區34之電子(以一個圓圈內包著負號來表示)並無法穿隧至通道內的傳導帶。電子穿隧的機率與穿隧介電層內「U形」傳導帶下的區域相關聯，也與具有能陷之能階之一條至通道的水平線上的區域相關聯。因此，在低電場的條件下，電子穿隧現象不太可能發生。相同地，區域30內通道的價帶中的電洞則受到區域31、32、33全部厚度以及通道介面處高電洞穿隧阻障高度的阻擋，以致其無法穿隧至電荷捕捉層(區域34)。電洞穿隧的機率與穿隧介電層內「反U形」價帶上的區域相關聯，也與具有通道之能階的一條至電荷捕捉層之水平線下的區域相關聯。因此，在低電場的條件下，電洞穿隧現象不太可能發生。在一代表性實施例中，其中電洞穿隧層包括二氧化矽，約4.5電子伏特之電洞穿隧阻障高度可防止電洞穿隧。氮化矽內的價帶(1.9電子伏特)仍低於通道內的價帶，因此，穿隧介電結構之區域31、32、33內的價帶仍遠低於通道區域30內的價帶。據此，本發明一實施例所描述之穿隧層具有能帶補償特徵，包括位於半導體本體介面處之薄區域(區域31)內相對較大之電洞穿隧阻障高度，以及距通道表面不到2奈米處的第一位置的價帶能階之增加37。此外，藉由提供具有相對高穿隧阻障高度材料之薄層(區域33)，能帶補償特徵也包括與通道分開的第二位置的價帶能階之減少38，形成反U形的價帶形狀。相類似地，藉由選擇相同的材料，傳導帶係具有一U形的形狀。
第12圖顯示為了誘發電洞穿隧(於第12圖中，O1層的厚度約為15埃)，於穿隧區域31中施加約-12百萬伏特/公分之電場下介電穿隧結構之能帶圖。於電場中，價帶由通道表面處向上傾斜。因此，在離通道表面一補償距離處，穿隧介電結構內之價帶於價帶能階中明顯的增加，同時在圖中可見其增加到高過通道區域之價帶內的能帶能量。因此，當區域內(於第12圖中的陰影區域)之價帶能階與穿隧堆疊內傾斜之反U形價帶上的價帶能階之間的面積減少時，電洞穿隧的機率將大幅增加。於高電場下，能帶補償可有效地由穿隧介電層處消除區域32內之補償層與區域33內之隔離層的阻障效應。因此，在相對小電場(例如E小於14百萬伏特/公分)下，穿隧介電層可以產生較大的電洞穿隧電流。
隔離層(區域33)將補償層(區域32)與電荷捕捉層(區域34)隔離開，對於電子與電洞在低電場下，此可增加有效阻障能力，並增進電荷維持。
於本實施例中，補償層(區域32)的厚度必須夠薄，以致其具有可忽略之電荷捕捉效能。此外，補償層為介電層而不具導電性。因此，對於使用氮化矽的實施例，補償層的厚度較佳係小於30埃，而更佳係為25埃或更小。
對於採用二氧化矽的實施例來說，電洞穿隧區域31之厚度應小於20埃，且較佳係小於15埃。舉例來說，於一較佳實施例中，電洞穿隧區域31為13埃或10埃的二氧化矽，且其係經過如前所述之氮化處理，以得到超薄氮氧化矽。
本發明之實施例中，穿隧介電層可使用氧化矽、氮氧化矽及氮化矽之組合材料，且其中各層之間並無明顯的過渡狀態，只要該種組合材料可提供前述的反U形價帶。而在離有效電洞穿隧所需之通道表面該補償距離處，穿隧介電層之價帶能階具有變化。此外，其他材料的組合也可應用於能帶補償技術中。
對於依靠電洞穿隧之SONOS型記憶體的穿隧介電層來說，其重點在於提高「電洞穿隧」的效能而非電子穿隧，且目前此問題也已有了解決方案。舉例來說，對於利用厚度夠薄之二氧化矽來提供較大的電洞穿隧的穿隧介電結構而言，其厚度將會因為太薄而無法有效阻障電子穿隧引起的電荷流失。而藉由工程適當的處理則可增進電子穿隧的效能。據此，利用能隙工程將可提升利用電子穿隧而進行的程式化以及利用電洞穿隧而進行的抹除操作。
在某些替代實施例中，此多層穿隧堆疊可以用傳統MONOS裝置中的單一穿隧氧化層或是其他的穿隧結構取代。業界已熟知雖然傳統的MONOS裝置(穿隧氧化層厚度大於3奈米)具有良好的資料保持能力，但是因為氧化矽頂氧化層並不能很好地抑制閘極注射，所以其抹除飽和階級對NAND應用來說是太高的。
因此，MANOS/TANOS根據上述原因被提出，這些結構使用氧化鋁(介電常數約為8)來取代氧化矽(介電常數為3.9)。其抹除飽和階級被大幅地降低，因此，MANOS裝置具有較MONOS裝置為低的抹除飽和階級與較大的記憶區間。但是，使用單一層高介電常數介電層或許會造成新的可靠性問題。這是因為高介電常數介電層較傳統的氧化矽頂氧化層會有更高的漏電流。因此，使用單一層高介電常數介電層並不能提供資料保持可靠性。
如同此處所描述的，一層額外的高介電常數介電層覆蓋於MONOS的氧化矽頂氧化層之上。這種新的結構因為此緩衝層具有較低的漏電流即可以在捕捉層(氮化矽)與緩衝層(氧化矽)之間的介面形成深的陷阱，而具有良好的資料保持能力及讀取分布特性。此外，此上層高介電常數介電層可以因為其高介電常數而抑制閘極注射，因此本發明可以提供適合做為NAND應用之較低抹除飽和階級及較大的記憶區間。
第13圖為類似於第10圖之一電荷捕捉記憶胞的閘極堆疊簡化示意圖，顯示於一抹除程序時的動態電場。此閘極堆疊包含一電洞穿隧層43、能帶補償層44、以及一隔離層45，其組合係作為此裝置的介電穿隧層。一電荷捕捉層46在此顯示於介電穿隧層之上。一阻擋介電層包含一多層堆疊的緩衝層47A及覆蓋層47B以將閘極48與電荷捕捉層46分隔。在抹除程序時，電場會由施加於記憶胞的通道和閘極之偏壓VW 和VG 誘發，導致一穿過介電穿隧層43、44和45的電場ETUN 50以及一穿過阻擋介電層47A和47B的電場EB 51。此穿過介電穿隧層的電場ETUN 50大小足以誘發電洞穿隧電流52至電荷捕捉層46中。而因為其較高的介電常數比3.9/k，造成穿過阻擋介電層之覆蓋層47B的電場EB 51大小相對於穿過阻擋介電層之氧化矽緩衝層47A的大小被等比例減少了，其中3.9是二氧化矽的介電常數而k則是覆蓋層47B的介電常數。因此，因為閘極48的電子親和性，相對較低的電場EB 51及阻擋介電層47A/47B的厚度，電子穿隧電流53被有效的阻擋，允許較大的記憶區間而不會有抹除飽和效應。在此所教示的記憶裝置可以在抹除時施加至閘極和半導體主體偏壓足夠低的情況下，產生相對小電場(例如E小於14百萬伏特/公分)穿越穿隧介電層，而在阻擋介電層具有一相對應的較低電場。
第14A到14D圖顯示阻擋介電層的傳導帶圖式，其中第14A圖是單一氧化矽層、第14B圖是單一氧化鋁層、第14C圖是氧化矽/氧化鋁層堆疊的第一範例、而14D圖是氧化矽/氧化鋁層堆疊的第二範例，其具有較厚的氧化鋁厚度。由這些圖示中可以理解電子自閘極注入的穿隧機率。這些材料中的電場大小係由傳導帶的斜率表示。因此，在第14C和14D圖中標示為O3之二氧化矽緩衝層的對應區域，與氧化鋁覆蓋層的對應區域相較具有一較大的斜率。在閘極介面的傳導帶補償係由此傳導帶之階梯高度所反映。對第14A圖所示之能障工程SONOS裝置而言，因為電場是較大的關係所以即使通過一個相對大的傳導帶補償其穿隧機率是相對高的。對第14B圖所示之實施例其具有一氧化鋁阻擋介電層，因為由相對高的介電常數(例如大於7)導致的低傳導帶斜率之關係，且因為傳導帶補償仍維持在相對高(例如大於3eV)的情況下，所以其穿隧機率是相對小的。第14C和14D圖建議只要氧化鋁頂層的厚度大於一最小值的話，此具有氧化矽緩衝層及氧化鋁頂層的多層堆疊之閘極注入穿隧機率是差不多的。因此，第14C圖中具有較薄氧化鋁的實施例之穿隧機率是與第14D圖中具有較厚氧化鋁的實施例幾乎相同的。
雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。
100．．．基板
101、102、103．．．記憶胞
111、112．．．低介電常數介電結構
131、230．．．穿隧介電層
141、232．．．介電電荷儲存層
151、234．．．阻擋介電層
18、48、161．．．閘極
220a、220b、220c．．．字元線
250a、250b、250c．．．位元線
240．．．間隔物
270．．．淺溝渠隔離結構
700．．．填充材料
800．．．介電層
900．．．積體電路
912．．．記憶陣列
914．．．字元線(或列)和區塊選擇解碼器
916．．．字元線
918．．．位元線(或行)解碼器和驅動器
920．．．位元線
922、926．．．匯流排
924．．．感應放大器與資料輸入結構
928．．．資料輸入線
930．．．其他電路
932．．．資料輸出線
934．．．狀態機構
936．．．偏壓調整供應電壓及電流源
10．．．基板
10a．．．表面
11．．．源極
12．．．汲極
17A、47A．．．緩衝層
17B、47B．．．覆蓋層
43．．．電洞穿隧層
44．．．能帶補償層
45．．．隔離層
46．．．電荷捕捉層
52．．．電洞穿隧電流
53．．．電子穿隧電流
第1圖顯示一反及閘記憶裝置的剖面示意圖。
第2A圖為一電荷捕捉反及閘電荷捕捉記憶裝置的結構圖。
第2B圖顯示記憶裝置在預設偏壓條件下的一等效電路圖。
第3A圖顯示對第2B圖中選定的記憶胞5鄰近被程式化記憶胞之不同干擾模式表。
第3B圖顯示對第2B圖中選定的記憶胞5(初始為抹除狀態)其因為第3A圖中的每一干擾模式之讀取電壓所造成的干擾分布示意圖。。
第4圖顯示施加至鄰近記憶胞5的字元線偏壓的干擾結果。
第5A圖顯示低介電常數間隔物於字元線WL之間具有抑制相鄰通過字元線WL的功效示意圖。
第5B圖顯示具有抑制相鄰通過字元線WL干擾的電位分布示意圖。。
第6A圖顯示不同間隔物材料的底穿隧介電結構的電場分布示意圖。
第6B圖顯示在不同程式化電壓施加於被選取記憶胞時的底穿隧介電結構之電場示意圖。
第7A圖顯示根據本發明第一實施例具有低介電常數間隔物於字元線之間的記憶陣列剖面圖。
第7B圖顯示根據本發明第二實施例具有低介電常數間隔物於字元線之間的記憶陣列簡化剖面圖。
第8A圖顯示根據本發明第三實施例具有低介電常數間隔物於字元線之間的記憶陣列剖面圖。
第8B圖顯示根據本發明第四實施例具有低介電常數間隔物於字元線之間的記憶陣列簡化剖面圖。
第9圖為包含此處所描述的使用具有低介電常數間隔物之介電電荷捕捉記憶胞的記憶陣列之積體電路的簡化方塊圖。
第10圖為一NAND陣列中介電電荷捕捉記憶胞的簡化示意圖。
第11圖為低電場下介電穿隧結構之傳導帶與價帶之能階示意圖。
第12圖顯示於包含能帶補償技術的一介電穿隧層於施加高電場下之能帶圖。
第13圖為本發明一實施例之一電荷捕捉記憶胞於抹除操作時的電場及穿隧電流示意圖。
第14A到14D圖顯示阻擋介電層的傳導帶圖式，其中第14A圖是單一氧化矽層、第14B圖是單一氧化鋁層、第14C圖是氧化矽/氧化鋁層堆疊的第一範例、而14D圖是氧化矽/氧化鋁層堆疊的第二範例，其具有較厚的氧化鋁厚度。
100．．．基板
101、102、103．．．記憶胞
111、112．．．低介電常數介電結構
131．．．穿隧介電層
141．．．介電電荷儲存層
151．．．阻擋介電層
161．．．閘極

Claims (25)

  1. 一種積體電路記憶裝置，包括：一半導體主體；至少兩個電荷儲存結構串聯安排於該半導體主體之上，該些電荷儲存結構由複數個絕緣結構所分隔，該些電荷儲存結構包含介電電荷捕捉位置於複數個閘極的下方，該些電荷儲存結構包含一穿隧介電結構於該半導體主體之上，一電荷儲存層於該穿隧介電結構之上，以及一絕緣層於該電荷儲存層之上；以及該複數個閘極具有一深寬比大於3，該深寬比係等於該複數個閘極的一高度與介於該複數個閘極中相鄰閘極間的一通道寬度之一比值，該複數個閘極係串聯安排，以控制該閘極下方的該電荷儲存結構；以及該些絕緣結構相對於真空而言具有一介電常數係小於氧化矽的介電常數。
  2. 如申請專利範圍第1項所述之積體電路記憶裝置，其中該些閘極放置足夠地接近，而可以回應一個或多個的該閘極具有一通過閘極電壓，該些具有通過閘極電壓的閘極具有邊緣電場其佔據將相鄰電荷儲存結構與具有通過閘極電壓的閘極下方的該電荷儲存結構分隔之至少一個絕緣結構的絕大部分，其中該邊緣電場藉由該邊緣電場所佔據的該絕緣結構而抑制進入該相鄰電荷儲存結構中。
  3. 如申請專利範圍第1項所述之積體電路記憶裝置，其中該複數個電荷儲存結構的電荷儲存結構間之該絕緣結構是空氣，且缺乏側邊間隔物。
  4. 如申請專利範圍第1項所述之積體電路記憶裝置，其中該些閘極放置足夠地接近，而可以回應一個或多個的該閘極具有一通過閘極電壓，該些具有通過閘極電壓的閘極具有邊緣電場其佔據將相鄰電荷儲存結構與具有通過閘極電壓的閘極下方的該電荷儲存結構分隔之至少一個絕緣結構的絕大部分，其中該邊緣電場藉由該邊緣電場所佔據的該絕緣結構而抑制進入該相鄰電荷儲存結構中，以及其中該複數個電荷儲存結構的一完整間距導致該邊緣電場佔據的至少一個該絕緣結構的大部分，該絕緣結構可以將具有通過閘極電壓的閘極下方的該電荷儲存結構與該些相鄰電荷儲存結構分隔。
  5. 如申請專利範圍第1項所述之積體電路記憶裝置，其中該些閘極放置足夠地接近，而可以回應一個或多個的該閘極具有一通過閘極電壓，該些具有通過閘極電壓的閘極具有邊緣電場其佔據將相鄰電荷儲存結構與具有通過閘極電壓的閘極下方的該電荷儲存結構分隔之至少一個絕緣結構的絕大部分，其中該邊緣電場藉由該邊緣電場所佔據的該絕緣結構而抑制進入該相鄰電荷儲存結構中，以及其中該絕緣結構抑制該邊緣電場進入一通道區域中。
  6. 如申請專利範圍第1項所述之積體電路記憶裝置，其中回應一個或多個的該閘極具有一程式化閘極電壓，該些具有該程式化閘極電壓的閘極下方的該電荷儲存結構之絕緣層鄰近的邊緣電場，藉由具有該程式化閘極電壓的閘極下方的該電荷儲存結構與相鄰電荷儲存結構分隔之該些絕緣結構所抑制。
  7. 如申請專利範圍第1項所述之積體電路記憶裝置，其中回應一個或多個的該閘極具有一程式化閘極電壓，該些具有該程式化閘極電壓的閘極下方的該電荷儲存結構之穿隧介電結構鄰近 的邊緣電場，藉由具有該程式化閘極電壓的閘極下方的該電荷儲存結構與相鄰電荷儲存結構分隔之該些絕緣結構所抑制。
  8. 如申請專利範圍第1項所述之積體電路記憶裝置，其中回應一個或多個的該閘極具有一程式化閘極電壓，該些具有該程式化閘極電壓的閘極下方的該電荷儲存結構之穿隧介電結構鄰近的邊緣電場，藉由具有該程式化閘極電壓的閘極下方的該電荷儲存結構與相鄰電荷儲存結構分隔之該些絕緣結構所抑制，以致該穿隧介電結構具有由該邊緣電場造成的一橫向電壓變異在該穿隧介電結構的中央處與邊緣處的差值係小於1伏特。
  9. 如申請專利範圍第1項所述之積體電路記憶裝置，其中該絕緣結構相對於真空而言具有一介電常數係小於該穿隧介電結構材料的介電常數。
  10. 如申請專利範圍第1項所述之積體電路記憶裝置，其中該絕緣結構是空氣。
  11. 如申請專利範圍第1項所述之積體電路記憶裝置，其中該絕緣結構是含氟矽玻璃、摻雜碳之氧化矽以及旋塗高分子介電層之一。
  12. 如申請專利範圍第1項所述之積體電路記憶裝置，更包含：一高分子薄膜覆蓋於該絕緣結構與該複數個閘極之上，其中該絕緣結構是空氣。
  13. 如申請專利範圍第1項所述之積體電路記憶裝置，更包含：複數個香菇狀的介電結構覆蓋於該絕緣結構與該複數個閘極之上，其中該絕緣結構是空氣。
  14. 如申請專利範圍第1項所述之積體電路記憶裝置，更包含：複數個香菇狀的介電結構覆蓋於該絕緣結構與該複數個閘極之上，其中該複數個閘極具有一至少為3的深寬比。
  15. 如申請專利範圍第1項所述之積體電路記憶裝置，更包含：一控制器，用以施加複數個閘極電壓來設置該複數個閘極。
  16. 如申請專利範圍第1項所述之積體電路記憶裝置，其中該半導體主體之上的該穿隧介電結構含一第一氧化矽層鄰近該半導體主體的一通道且具有一小於等於18埃之厚度，一位於該第一氧化矽層上之氮化矽層具有一小於等於30埃之厚度，以及一位於該氮化矽層上之第二氧化矽層具有一小於等於35埃之厚度；以及該電荷儲存層包含氮化矽層具有一大於等於50埃之厚度；以及該絕緣層包含一氧化矽的阻擋介電層。
  17. 一種形成一積體電路記憶裝置的方法，包括：形成至少兩個電荷儲存結構串聯安排於一半導體主體之上，該些電荷儲存結構由複數個絕緣結構所分隔，該些電荷儲存結構包含介電電荷捕捉位置於複數個閘極的下方，該些電荷儲存結構包含一穿隧介電結構於該半導體主體之上，一電荷儲存層於該穿隧介電結構之上，以及一絕緣層於該電荷儲存層之上；以及形成該複數個閘極串聯安排，以控制該閘極下方的該電荷儲存結構，該複數個閘極具有一深寬比大於3，該深寬比係等於該複數個閘極的一高度與介於該複數個閘極中相鄰閘極間的一通道寬度之一比值；以及 形成該複數個絕緣結構以將該些電荷儲存結構分隔，該些絕緣結構相對於真空而言具有一介電常數係小於氧化矽的介電常數。
  18. 如申請專利範圍第17項所述之方法，其中該些閘極放置足夠地接近，而可以回應一個或多個的該閘極具有一通過閘極電壓，該些具有通過閘極電壓的閘極具有邊緣電場其佔據將相鄰電荷儲存結構與具有通過閘極電壓的閘極下方的該電荷儲存結構分隔之至少一個絕緣結構的絕大部分，其中該邊緣電場藉由該邊緣電場所佔據的該絕緣結構而抑制進入該相鄰電荷儲存結構中。
  19. 如申請專利範圍第17項所述之方法，其中該些閘極放置足夠地接近，而可以回應一個或多個的該閘極具有一程式化閘極電壓，該些具有程式化閘極電壓的閘極具有邊緣電場其佔據將相鄰電荷儲存結構與具有程式化閘極電壓的閘極下方的該電荷儲存結構分隔之至少一個絕緣結構的絕大部分，其中該邊緣電場藉由該邊緣電場所佔據的該絕緣結構而抑制進入該相鄰電荷儲存結構中。
  20. 一種操作一反及閘非揮發電荷捕捉記憶裝置的方法，包括：抑制一反及閘非揮發電荷捕捉記憶胞的邊緣電場與該反及閘非揮發電荷捕捉記憶裝置中的相鄰反及閘非揮發電荷捕捉記憶胞的一臨界電壓產生干擾，而具有絕緣結構將該反及閘非揮發電荷捕捉記憶裝置中的反及閘非揮發電荷捕捉記憶胞彼此分隔，該絕緣結構具有一相對於真空的介電常數係小於相對於氧化矽的介電常數，該反及閘非揮發電荷捕捉記憶胞及該相鄰反及閘非揮發電荷捕捉記憶胞具有複數個閘極，該複數個閘極具 有一深寬比大於3，該深寬比係等於該複數個閘極的一高度與介於該複數個閘極中相鄰閘極間的一通道寬度之一比值。
  21. 一種積體電路記憶裝置，包括：一半導體主體；至少兩個電荷儲存結構串聯安排於該半導體主體之上，該些電荷儲存結構由複數個絕緣結構所分隔，該些電荷儲存結構包含介電電荷捕捉位置於複數個閘極的下方，該些電荷儲存結構包含一穿隧介電結構於該半導體主體之上，一電荷儲存層於該穿隧介電結構之上，以及一絕緣層於該電荷儲存層之上；以及該複數個閘極係串聯安排，以控制該閘極下方的該電荷儲存結構；以及該些絕緣結構相對於真空而言具有一介電常數係小於氧化矽的介電常數；以及一高分子薄膜覆蓋於該絕緣結構與該複數個閘極之上，其中該絕緣結構是空氣。
  22. 如申請專利範圍第21項所述之積體電路記憶裝置，其中該絕緣結構是含氟矽玻璃、摻雜碳之氧化矽以及旋塗高分子介電層之一。
  23. 一種積體電路裝置，包括：複數個記憶胞串聯安排於一半導體主體之上，該些記憶胞由複數個絕緣結構所分隔；複數個控制終端串聯安排以控制該些記憶胞；以及 該些絕緣結構相對於真空而言具有一介電常數係小於氧化矽的介電常數；以及一高分子薄膜覆蓋於該絕緣結構與該複數個閘極之上，其中該絕緣結構是空氣。
  24. 如申請專利範圍第23項所述之積體電路記憶裝置，其中該絕緣結構是含氟矽玻璃、摻雜碳之氧化矽以及旋塗高分子介電層之一。
  25. 一種積體電路裝置，包括：複數個記憶胞串聯安排於一半導體主體之上，該些記憶胞由複數個絕緣結構所分隔；複數個控制終端具有一深寬比大於3，該深寬比係等於該複數個控制終端的一高度與相鄰控制終端間的一寬度之一比值，該複數個控制終端係串聯安排以控制該些記憶胞；以及該些絕緣結構相對於真空而言具有一介電常數係小於氧化矽的介電常數。
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