KR20120000339A - 반도체 소자의 제조 방법 - Google Patents

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장현석
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Abstract

워드 라인 간의 간섭 효과가 개선된 반도체 소자의 제조 방법이 제공된다. 이를 위해 본 발명은, 기판 상에 복수개의 게이트 패턴을 형성하는 단계, 상기 게이트 패턴 사이를 매립하는 제 1 절연층을 형성하는 단계, 상기 제 1 절연층을 소정 깊이만큼 식각하는 단계, 및 상기 게이트 패턴들 및 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계를 포함하고, 상기 게이트 패턴 사이에 저유전율 물질이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법을 개시한다.

Description

반도체 소자의 제조 방법{Method of fabricating semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 워드 라인 간의 간섭효과가 개선된 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에 따라 소자 분리층의 폭이 줄어들고, 인접한 워드 라인 사이 및 인접한 플로팅 게이트 사이의 간격이 가까워지고 있다. 따라서 워드 라인 사이 및 플로팅 게이트 사이의 간섭 커패시터(interference capacitor)에 의한 간섭 효과가 발생되어 셀 문턱전압(Vth) 시프트(shift)가 심화되고, 이로 인해 반도체 소자의 신뢰성이 저하되는 문제가 발생한다.
본 발명이 해결하고자 하는 과제는, 워드 라인 간의 간섭효과가 개선된 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 태양에 의한 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은, 기판 상에 복수개의 게이트 패턴을 형성하는 단계, 상기 게이트 패턴 사이를 매립하는 제 1 절연층을 형성하는 단계, 상기 제 1 절연층을 소정 깊이만큼 식각하는 단계, 및 상기 게이트 패턴들 및 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계를 포함하고, 상기 게이트 패턴 사이에 저유전율 물질이 형성될 수 있다.
상기 반도체 소자의 제조 방법의 일 예에 의하면, 상기 저유전율 물질은 에어갭(airgap)이고, 상기 에어갭은 상기 제 2 절연층을 형성하는 단계에 의해 형성되며, 상기 에어갭은 상기 제 2 절연층과 직접 접촉할 수 있다.
상기 반도체 소자의 제조 방법의 다른 예에 의하면, 상기 저유전율 물질은 에어갭, HSQ(hydrogen silsesquioxane), MSQ(methyl silsesquioxane), a-C:F(amorphous floro-carbon), SiOF, SiOC, 다공성(porous) SiO2 중에 선택되는 어느 하나 또는 이들의 조합을 포함할 수 있다.
상기 반도체 소자의 제조 방법의 다른 예에 의하면, 상기 게이트 패턴은 적어도 제 1 도전층 패턴 및 상기 제 1 도전층 패턴 상의 제 2 도전층 패턴을 포함하고, 상기 에어갭은 인접한 상기 제 2 도전층 패턴 사이에 형성될 수 있다.
상기 반도체 소자의 제조 방법의 다른 예에 의하면, 상기 에어갭은 인접한 상기 제 1 도전층 패턴 사이에 더 형성될 수 있다.
상기 반도체 소자의 제조 방법의 다른 예에 의하면, 상기 제 1 도전층 패턴의 측벽에 형성된 상기 제 1 절연층은 상기 에어갭에 의해 제 1 간격만큼 이격되고, 상기 반도체 소자의 제조 방법은, 상기 제 1 도전층 패턴의 측벽에 형성된 상기 제 1 절연층이 상기 제 1 간격보다 큰 제 2 간격만큼 이격되도록, 상기 제 1 절연층을 식각하는 단계를 더 포함할 수 있다.
상기 반도체 소자의 제조 방법의 다른 예에 의하면, 상기 에어갭은 상기 제 1 도전층 패턴과 직접 접촉할 수 있다.
상기 반도체 소자의 제조 방법의 다른 예에 의하면, 상기 반도체 소자의 제조 방법은, 상기 제 1 절연층을 식각하는 단계와 상기 제 2 절연층을 형성하는 단계 사이에, 상기 제 2 도전층 패턴의 측벽 및 상기 제 1 절연층 상에 제 3 절연층을 형성하는 단계 및 상기 제 3 절연층 및 상기 제 1 절연층을 차례로 식각하는 단계를 더 포함할 수 있다.
상기 반도체 소자의 제조 방법의 다른 예에 의하면, 상기 반도체 소자의 제조 방법은, 상기 제 3 절연층 및 상기 제 1 절연층을 차례로 식각하는 단계 이후에, 상기 제 2 도전층 패턴의 측벽 및 상기 제 1 절연층 상에 제 4 절연층을 형성하는 단계, 및 상기 제 4 절연층 및 상기 제 1 절연층을 차례로 식각하는 단계를 더 포함할 수도 있다.
상기 반도체 소자의 제조 방법의 다른 예에 의하면, 상기 제 3 절연층은 상기 제 1 절연층과 식각선택비를 가지고, 상기 제 3 절연층은 중심부 및 상기 중심부의 양 측에 위치하는 스페이서를 포함하며, 상기 제 3 절연층 및 상기 제 1 절연층을 차례로 식각하는 단계는, 상기 제 3 절연층의 중심부를 식각하는 단계, 상기 스페이서를 마스크로 상기 제 1 절연층을 식각하는 단계를 포함할 수 있다.
상기 반도체 소자의 제조 방법의 다른 예에 의하면, 상기 게이트 패턴을 형성하는 단계는, 상기 반도체 기판 상에 제 1 도전층 및 제 2 도전층을 차례로 형성하는 단계 및 상기 제 2 도전층 및 상기 제 1 도전층을 패터닝하여 상기 제 1 및 제 2 도전층 패턴을 형성하는 단계를 포함할 수 있다.
상기 반도체 소자의 제조 방법의 다른 예에 의하면, 상기 제 1 도전층과 상기 제 2 도전층 사이에 블로킹 절연층을 형성하는 단계를 더 포함하고, 상기 게이트 패턴은 상기 제 2 도전층, 상기 블로킹 절연층, 상기 제 1 도전층을 패터닝하여 형성될 수 있다.
상기 반도체 소자의 제조 방법의 다른 예에 의하면, 상기 제 2 도전층은 폴리실리콘층, 금속층, 상기 금속층의 질화물 및 상기 금속층의 실리사이드 중에 선택되는 어느 하나 또는 이들의 조합으로 이루어진 복수의 층들이 적층된 구조일 수 있다.
상기 반도체 소자의 제조 방법의 다른 예에 의하면, 상기 제 2 절연층은 낮은 스텝 커버리지(low step coverage)를 가지는 물질을 포함할 수 있다.
본 발명의 다른 태양에 의한 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은, 기판의 셀 영역 및 페리 영역 상에 복수개의 게이트 패턴들을 형성하는 단계로서, 상기 게이트 패턴들 각각은 적어도 제 1 도전층 패턴 및 상기 제 1 도전층 패턴 상의 제 2 도전층 패턴을 포함하는 단계, 상기 게이트 패턴들 사이를 매립하는 제 1 절연층을 형성하는 단계, 상기 게이트 패턴들 및 상기 제 1 절연층 상에 마스크층을 형성하는 단계, 상기 마스크층 중 상기 셀 영역에 형성된 상기 제 1 절연층 상에 위치한 마스크층을 제거하는 단계, 상기 마스크층에 의해 노출된 상기 제 1 절연층을 소정 깊이만큼 식각하는 단계, 및 상기 게이트 패턴들 및 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계를 포함하고, 상기 제 2 절연층과 상기 제 1 절연층 사이에 저유전율 물질이 형성될 수 있다.
상기 반도체 소자의 제조 방법의 일 예에 의하면, 상기 저유전율 물질은 에어갭, HSQ(hydrogen silsesquioxane), MSQ(methyl silsesquioxane), a-C:F(amorphous floro-carbon), SiOF, SiOC, 다공성(porous) SiO2 중에 선택되는 어느 하나 또는 이들의 조합을 포함할 수 있다.
상기 반도체 소자의 제조 방법의 다른 예에 의하면, 상기 마스크층을 형성하는 단계는, 상기 게이트 패턴들 및 상기 제 1 절연층 상에 음성(negative) 포토레지스트 층(phtororesist layer)을 형성하는 단계를 포함할 수 있다.
상기 반도체 소자의 제조 방법의 다른 예에 의하면, 상기 반도체 소자의 제조 방법의 상기 제 1 절연층을 식각하는 단계 동안, 상기 페리 영역에 형성된 마스크층에 의해, 상기 페리 영역 상의 제 1 절연층은 식각되지 않을 수 있다.
본 발명의 다른 태양에 의한 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은, 기판 상에 복수개의 게이트 패턴들을 형성하는 단계로서, 상기 게이트 패턴들 각각은 적어도 제 1 도전층 패턴 및 상기 제 1 도전층 패턴 상의 제 2 도전층 패턴을 포함하는 단계, 상기 게이트 패턴들 사이를 매립하는 제 1 절연층을 형성하는 단계, 상기 제 1 절연층을 소정 깊이만큼 식각하는 단계, 및 상기 제 2 도전층 패턴의 측벽 및 상기 제 1 절연층 상에 제 3 절연층을 형성하는 단계, 상기 제 3 절연층 및 상기 제 1 절연층을 차례로 식각하는 단계, 및 상기 게이트 패턴들 및 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계를 포함하고, 상기 제 2 절연층과 상기 제 1 절연층 사이에 에어갭이 형성될 수 있다.
상기 반도체 소자의 제조 방법의 일 예에 의하면, 상기 제 3 절연층은 상기 제 1 절연층과 식각선택비를 가지고, 상기 제 3 절연층은 중심부 및 상기 중심부의 양 측에 위치하는 스페이서를 포함하며, 상기 제 3 절연층 및 상기 제 1 절연층을 차례로 식각하는 단계는, 상기 제 3 절연층의 중심부를 식각하는 단계 및 상기 스페이서를 마스크로 상기 제 1 절연층을 식각하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 워드 라인 간의 간섭효과를 개선시킴으로써 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 1 내지 도 4는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다.
도 5 및 도 6는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다.
도 7 내지 도 12는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다.
도 13 내지 도 15는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다.
도 16 내지 도 24는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다.
도 25 및 도 26은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다.
도 27 및 도 28은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다.
도 29는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자를 포함하는 카드를 보여주는 개략도이다.
도 30은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1 내지 도 4는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다.
도 1을 참조하면, 기판(100) 상에 터널링 절연층(105)을 형성한다. 기판(100)은 반도체 기판(100)일 수 있으며, 예를 들어 실리콘, 실리콘-온-절연체(silicon-on-insulator), 실리콘-온-사파이어(silicon-on-sapphire), 게르마늄, 실리콘-게르마늄, 및 갈륨-비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다. 터널링 절연층(105)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중에 선택된 어느 하나 또는 이들의 조합으로 이루어진 복수의 층들이 적층된 것일 수 있다.
이후, 터널링 절연층(105) 상에 복수개의 게이트 패턴들(130)을 형성한다. 게이트 패턴들(130) 각각은 제 1 도전층 패턴(110), 블로킹 절연층(115), 제 2 도전층 패턴(120), 및 캡핑 절연층(125)을 포함할 수 있다.
제 1 도전층 패턴(110)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 보다 구체적으로, 터널링 절연층(105) 상에 화학기상증착(Chemical Vapor Deposition, CVD), 예를 들어 SiH4 또는 Si2H6와 PH3 가스를 이용한 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착하고, 불순물 도핑 공정을 수행함으로써 제 1 도전층 패턴(110)이 형성될 수 있다.
블로킹 절연층(115)은 제 1 도전층 패턴(110)의 표면 상에 하부 유전층(미도시), 고유전율 층(미도시), 및 상부 유전층(미도시)를 차례로 형성한 구조일 수 있다.
예를 들어, 상기 하부 유전층 및 상기 상부 유전층은 실리콘 산화층을 포함할 수 있다. 상기 하부 유전층 및 상기 상부 유전층이 실리콘 산화층일 경우, 동일한 물질 및 내부 구조를 가질 수 있고, SiO2, 탄소 도핑된 SiO2, 불소 도핑된 SiO2, 또는 다공성 SiO2 중 어느 하나 또는 그 이상을 포함하는 단일층일 수 있다. 또한, 상기 실리콘 산화층들은, 예를 들어, 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 SiH2Cl2와 H2O 가스를 소스(source) 가스로 이용한 고온 산화에 의하여 형성한 고온산화층(High Temperature Oxide, HTO)일 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
상기 고유전율 층은 실리콘 질화층 또는 실리콘 질화층에 비해 높은 유전율을 가질 수 있다. 상기 금속 산화층은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlO), 란탄 하프늄 산화물(LaHfO), 하프늄 알루미늄 산화물(HfAlO), 및 프라세오디뮴 산화물(Pr2O3) 중에 선택되는 어느 하나 또는 이들의 조합으로 이루어진 복수의 층들이 적층된 것일 수 있다.
제 2 도전층 패턴(120)은 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드(silicide), 및 이들의 조합을 포함할 수 있다. 보다 구체적으로, 제 2 도전층 패턴(120)은 폴리실리콘층, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 및 지르코늄(Zr)과 같은 금속층, 이들의 질화물, 및 이들의 실리사이드 중에 선택된 어느 하나 또는 이들의 조합으로 이루어진 복수의 층들이 적층된 것일 수 있다. 그러나, 상술한 제 2 도전층 패턴(120)의 층상 구조, 및 재료는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
이후, 게이트 패턴들(130) 사이에 제 1 절연층(140)을 형성한다. 제 1 절연층(140)은 캡핑 절연층(125)과 식각선택비를 가지는 물질일 수 있다. 예를 들어, 캡핑 절연층(125)은 실리콘 질화물일 수 있고, 제 1 절연층(140)은 캡핑 절연층(125)과 식각선택비를 가지는 실리콘 산화물일 수 있다.
도 2를 참조하면, 제 1 절연층(140)을 기판(100)과 수직한 방향으로 소정 깊이(d1)만큼 식각한다. 소정 깊이(d1)만큼 식각된 리세스는 제 2 도전층 패턴(120) 상에 위치할 수 있다. 즉, 소정 깊이(d1)는 제 2 도전층 패턴(120)의 두께보다 작을 수 있다. 더욱 구체적으로, 캡핑 절연층(125) 및 제 2 도전층 패턴(120)을 포함하는 게이트 패턴(130)에서, 소정 깊이(d1)는 캡핑 절연층(125)의 두께 및 제 2 도전층 패턴(120)의 두께의 합보다 작을 수 있다. 따라서 에어갭(160, 도 3 참조)이 인접한 제 2 도전층 패턴(120) 사이에 형성될 수 있다.
도 3을 참조하면, 게이트 패턴들(130) 및 제 1 절연층(140) 상에 제 2 절연층(150)을 형성한다. 이 경우 제 1 절연층(140)과 제 2 절연층(150) 사이에 에어갭(airgap, 160)이 형성될 수 있다. 제 2 절연층(150)의 증착에 의해 에어갭(160)이 원활하게 형성될 수 있도록, 제 2 절연층(150)은 낮은 스텝 커버리지를 가지는 물질일 수 있다. 상기 물질은 예를 들어, O3-TEOS(tetra ortho silicate glass) 또는 USG(undoped silicate glass)일 수 있다. 또한 제 2 절연층(150)이 낮은 스텝 커버리지를 가지도록 제 2 절연층(150)의 증착 속도 및 바이어스 파워와 방향 등이 조절될 수 있다.
비록 도면에 도시하지는 않았지만, 제 1 절연층(140) 상에 제 2 절연층(150) 사이에 에어갭(160)이 아닌 다른 저유전율 물질이 형성될 수 있다. 이 경우 제 1 절연층(140) 상에 상기 저유전율 물질을 형성하고, 상기 저유전율 물질 상에 제 2 절연층(150)이 형성될 수 있다. 상기 저유전율 물질은 에어갭(160), HSQ(hydrogen silsesquioxane), MSQ(methyl silsesquioxane), a-C:F(amorphous floro-carbon), SiOF, SiOC, 다공성(porous) SiO2 중에 선택되는 어느 하나 또는 이들의 조합을 포함할 수 있다.
도 4를 참조하면, 제 2 절연층(150)에 대한 평탄화 공정을 수행한다. 상기 평탄화는 화학 기계적 연마(chemical mechanical polishing, CMP) 공정, 에치 백(etch back) 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 통해 수행될 수 있다.
도 5 및 도 6는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다. 이 실시예에 따른 반도체 소자의 제조 방법은, 전술한 도 1 내지 도 4의 반도체 소자의 제조 방법을 일부 변형한 것이다. 이하 두 실시예들에서 중복되는 설명은 생략하기로 한다.
도 5를 참조하면, 제 1 절연층(140)을 기판(100)과 수직한 방향으로 소정 깊이(d2)만큼 식각한다. 소정 깊이(d2)만큼 식각된 리세스는 제 2 도전층 패턴(120) 아래 및 제 1 도전층 패턴(110) 상에 위치할 수 있다. 즉, 소정 깊이(d2)는 제 2 도전층 패턴(120)의 두께보다 크고, 제 2 도전층 패턴(120)의 두께 및 제 1 도전층 패턴(110)의 두께의 합보다 작을 수 있다. 더욱 구체적으로, 캡핑 절연층(125) 및 제 2 도전층 패턴(120)을 포함하는 게이트 패턴(130)에서, 소정 깊이(d2)는 캡핑 절연층(125)의 두께 및 제 2 도전층 패턴(120)의 두께의 합보다 클 수 있다. 또한 소정 깊이(d2)는 캡핑 절연층(125)의 두께, 제 2 도전층 패턴(120)의 두께, 및 제 1 도전층 패턴(110)의 두께의 합보다 작을 수 있다.
도 6을 참조하면, 게이트 패턴들(130) 및 제 1 절연층(140) 상에 제 2 절연층(150)을 형성하고, 제 2 절연층(150)에 대한 평탄화 공정을 수행한다. 따라서 에어갭(160)은 인접한 제 2 도전층 패턴(120) 사이 및 인접한 제 1 도전층 패턴(110) 사이에 형성될 수 있다.
도 7 내지 도 12는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다. 이 실시예에 따른 반도체 소자의 제조 방법은, 전술한 도 1 내지 도 4의 반도체 소자의 제조 방법을 일부 변형한 것이다. 이하 두 실시예들에서 중복되는 설명은 생략하기로 한다.
도 7을 참조하면, 제 1 절연층(140)을 기판(100)과 수직한 방향으로 소정 깊이만큼 식각한다. 상기 소정 깊이는 제 2 도전층 패턴(120)의 두께보다 작을 수 있으며, 캡핑 절연층(125) 및 제 2 도전층 패턴(120)을 포함하는 게이트 패턴에서, 상기 소정 깊이는 캡핑 절연층(125)의 두께 및 제 2 도전층 패턴(120)의 두께의 합보다 작을 수 있음은 상술한 바와 같다. 제 1 절연층(140)이 식각됨으로써, 캡핑 절연층(125) 및 제 2 도전층 패턴(120)의 측벽이 노출될 수 있다.
도 8 및 도 9를 참조하면, 제 1 절연층(140) 상에 제 3 절연층(142)을 형성한다. 제 3 절연층(142)은 우수한 스텝 커버리지를 가지는 물질일 수 있다. 또한, 제 3 절연층(142)은 제 1 절연층(140)과 동일한 식각선택비를 가지는 물질일 수 있다. 상기 물질은 예를 들어, 고온 산화막(hot temperature oxide)과 같은 퍼니스 증착 산화막일 수 있다. 우수한 스텝 커버리지를 가지는 제 3 절연층(142)을 증착시킴으로써, 제 2 도전층 패턴(120) 및 캡핑 절연층(125)의 측벽들에 제 3 절연층(142)이 형성될 수 있다. 이후 제 3 절연층(142) 및 제 1 절연층(140)을 차례로 식각한다. 따라서 이전 식각에 의해 형성된 상기 소정 깊이의 리세스보다 더욱 깊은 리세스가 형성될 수 있고, 제 3 절연층(142)에 의해 상기 식각 공정 동안 제 2 도전층 패턴(120)의 손상을 방지할 수 있다.
도 10 및 도 11을 참조하면, 도 8 및 도 9의 식각 공정에 의해 형성된 리세스보다 더 깊은 리세스를 형성하기 위해 추가적인 식각 공정을 수행한다. 상기 추가적인 식각 공정은 도 8 및 도 9의 식각 공정과 유사하다. 즉, 제 1 절연층(140), 제 2 도전층 패턴(120)의 측벽, 및 캡핑 절연층(125)의 측벽 상에 우수한 스텝 커버리지를 가지는 제 4 절연층(144)을 형성하고, 제 4 절연층(144) 및 제 1 절연층(140)을 차례로 식각한다.
도 12를 참조하면, 게이트 패턴들(130) 및 제 1 절연층(140) 상에 제 2 절연층(150)을 형성하고, 제 2 절연층(150)에 대한 평탄화 공정을 수행한다. 따라서 에어갭(160)은 인접한 제 2 도전층 패턴(120) 사이 및 인접한 제 1 도전층 패턴(110) 사이에 형성될 수 있고, 에어갭(160)은 상기 제 2 도전층 패턴(120)과 직접 접촉할 수도 있다.
도 13 내지 도 15는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다. 이 실시예에 따른 반도체 소자의 제조 방법은, 전술한 도 7 내지 도 12의 반도체 소자의 제조 방법을 일부 변형한 것이다. 이하 두 실시예들에서 중복되는 설명은 생략하기로 한다.
도 13을 참조하면, 도 7과 같이 제 1 절연층(140)을 소정 깊이만큼 식각한다. 제 1 절연층(140)이 식각됨으로써, 캡핑 절연층(125) 및 제 2 도전층 패턴(120)의 측벽이 노출될 수 있음은 상술한 바와 같다.
도 14를 참조하면, 캡핑 절연층(125)을 제거하고, 노출된 제 2 도전층 패턴(120)의 실리사이드화(silicidation) 공정이 수행된다. 예를 들어, 상기 실리사이드화 공정을 수행하기 위해, 제 2 도전층 패턴(120)은 폴리실리콘일 수 있고, 상기 폴리실리콘 상에 코발트(Co) 또는 티타늄(Ti)과 같은 내화성(refractory) 금속(미도시)을 증착시킨다. 이후 제 1 절연층(140) 상에 형성된 상기 내화성 금속을 제거하고, 제 2 도전층 패턴 상에 형성된 내화성 금속을 열처리함으로써 제 2 도전층 패턴(120)과 접촉하는 폴리사이드(300)가 형성될 수 있다. 상기 실리사이드화 공정에 의해 제 2 도전층 패턴(120)의 저항이 감소될 수 있다.
도 15를 참조하면, 도 8 내지 도 12와 유사한 공정을 수행하여 에어갭(160)을 형성한다. 에어갭(160)의 형성 공정과 폴리사이드(300)의 형성 공정이 연속적으로 수행될 수 있으므로, 워드 라인 간의 간섭 효과가 개선됨과 동시에 워드 라인의 전기적 저항 또한 감소될 수 있다.
도 16 내지 도 24는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다. 이 실시예에 따른 반도체 소자의 제조 방법은, 전술한 도 1 내지 도 4의 반도체 소자의 제조 방법을 일부 변형한 것이다. 이하 두 실시예들에서 중복되는 설명은 생략하기로 한다.
도 16을 참조하면, 기판(100)의 셀 영역(C) 및 페리 영역(P) 상에 복수개의 게이트 패턴들(130)을 형성한다. 게이트 패턴들(130) 각각이 적어도 제 1 도전층 패턴(110), 블로킹 절연층(115), 제 2 도전층 패턴(120), 및 캡핑 절연층(125)을 포함할 수 있음은 상술한 바와 같다. 셀 영역(C)의 게이트 패턴의 경우, 게이트 패턴이 플래시 메모리 셀로서 동작하도록, 제 1 도전층 패턴(110)은 블로킹 절연층(115)에 의해 제 2 도전층 패턴(120)과 전기적으로 분리될 수 있다. 페리 영역(P)의 게이트 패턴의 경우, 게이트 패턴이 트랜지스터로서 동작하도록, 제 1 도전층 패턴(110)과 제 2 도전층 패턴(120)이 블로킹 절연층(115)에 의해 제 2 도전층 패턴(120)과 전기적으로 분리되지 않고, 서로가 전기적으로 연결될 수 있다.
도 17및 도 18을 참조하면, 셀 영역(C) 및 페리 영역(P)의 제 1 절연층(140) 및 캡핑 절연층(125) 상에 마스크층(200)을 형성한다. 마스크층(200)은 마스크 절연층(210) 및 마스크 절연층(210) 상에 형성된 포토레지스트 층(photoresist layer, 220)을 포함할 수 있다.
이후, 셀 영역(C)의 포토레지스트 층(220)을 노광 및 현상하여 마스크 절연층(210) 상에 포토레지스트 패턴(220a)을 형성한다. 포토레지스트 패턴(220a)은 캡핑 절연층(125)과 대응되는 마스크 절연층(210) 부분을 선택적으로 덮은 형상을 갖도록 형성될 수 있다. 이후, 상기 제 1 포토레지스트 패턴(220a)을 식각 마스크로 이용하여 마스크 절연층(210)을 식각한다. 따라서 마스크층(200) 중 셀 영역(C)에 형성된 제 1 절연층(140) 상에 위치한 마스크층(200)이 제거되고, 마스크층(200)에 의해 제 1 절연층(140)이 노출될 수 있다.
도 19를 참조하면, 마스크층(200)에 의해 노출된 제 1 절연층(140)을 소정 깊이만큼 식각한다. 마스크층(200)은 제 1 절연층(140)을 식각하기 위한 식각 마스크로서의 기능을 수행할 수 있다. 이 경우 페리 영역(P)에 형성된 마스크층(200)은 제거되지 않을 수 있고, 따라서 페리 영역(P)의 게이트 패턴 및 제 1 절연층(140)은, 셀 영역(C)의 제 1 절연층(140) 식각 공정 및 이후의 식각 공정들에 의한 영향을 받지 않을 수 있다.
마스크층(200) 내 포토레지스트 층(220)은 빛이 조사되는 영역의 구조가 강해져 현상 공정시 빛에 노출되지 않은 부분이 제거되는 음성(negative) 포토레지스트 층일 수 있다. 상기 음성 포토레지스트 층에 의해, 제 1 절연층(140) 식각 공정시 균일한 리세스 특성이 확보될 수 있다.
도 20내지 도 22를 참조하면, 제 1 절연층(140) 상에 제 3 절연층(142)을 형성한다. 제 3 절연층(142)은 우수한 스텝 커버리지를 가지는 물질일 수 있다. 상기 물질은 예를 들어, 고온 산화막(hot temperature oxide)과 같은 퍼니스(furnace) 증착 산화막일 수 있다. 도 7 내지 도 12의 실시예에서와 같이, 제 3 절연층(142)은 제 1 절연층(140)과 동일한 식각선택비를 가지는 물질일 수 있다. 이후 제 3 절연층(142) 및 제 1 절연층(140)을 차례로 식각한다. 따라서 이전 식각에 의해 형성된 소정 깊이의 리세스보다 더욱 깊은 리세스가 형성될 수 있다.
또한, 제 3 절연층(142)은 제 1 절연층(140)과 서로 다른 식각선택비를 가지는 물질일 수도 있다. 이 경우 제 3 절연층(142)은 제 1 절연층(140)을 식각하기 위한 식각 마스크로서 기능할 수 있다. 더욱 구체적으로, 제 3 절연층(142)은 중심부(250a) 및 상기 중심부(250a)의 양 측에 위치하는 스페이서(250b)를 포함할 수 있다. 제 1 절연층(140)을 식각하기 위해, 먼저 제 3 절연층(142)의 중심부(250a)를 식각한다. 스페이서(250b)를 잔존시킨 채 중심부(250a)만을 식각하기 위해, 예를 들어 제 3 절연층(142)의 비등방성 식각(anisotropic etching) 공정이 수행될 수 있다. 이후, 스페이서(250b)를 마스크로 제 1 절연층(140)을 추가적으로 식각한다. 제 1 절연층(140)과 식각선택비를 가지는 스페이서(250b)에 의해, 제 1 절연층(140)의 식각 공정 동안 발생할 수 있는 게이트 패턴(130)의 측벽의 손상을 방지할 수 있다.
도 23 및 도 24를 참조하면, 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 셀 영역(C) 및 페리 영역(P)의 마스크층(200)을 제거한다. 이후, 게이트 패턴들(130) 및 제 1 절연층(140) 상에 낮은 스텝 커버리지를 가지는 제 2 절연층(150)을 형성하고, 제 2 절연층(150)에 대한 평탄화 공정을 수행한다. 따라서 제 1 절연층(140)과 제 2 절연층(150) 사이에 에어갭(160)이 형성된다. 제 1 절연층(140) 상에 제 2 절연층(150) 사이에 에어갭(160)이 아닌 다른 저유전율 물질이 형성될 수도 있음은 상술한 바와 같다.
도 25 및 도 26은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다. 이 실시예에 따른 반도체 소자의 제조 방법은, 전술한 도 13 내지 도 21의 반도체 소자의 제조 방법을 일부 변형한 것이다. 이하 두 실시예들에서 중복되는 설명은 생략하기로 한다.
도 25 및 도26을 참조하면, 도 20에서의 마스크층(200)의 애싱 및/또는 스트립 공정을 수행하기 전, 제 1 절연층(140) 하부를 추가적으로 식각한다. 제 1 도전층 패턴(110)의 측벽에 형성된 제 1 절연층(140)이 제 1 간격(W1)만큼 이격된 경우, 상기 추가적인 제 1 절연층(140) 하부의 식각 공정에 의해, 제 1 도전층 패턴(110)의 측벽에 형성된 제 1 절연층(140)이 제 1 간격(W1)보다 큰 제 2 간격(W2)만큼 이격될 수 있다. 상기 식각 공정은 건식(dry) 식각 방식 및/또는 습식(wet) 식각 방식으로 수행될 수 있다.
도 27 및 도 28은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다. 이 실시예에 따른 반도체 소자의 제조 방법은, 전술한 도 22 및 도 23의 반도체 소자의 제조 방법을 일부 변형한 것이다. 이하 두 실시예들에서 중복되는 설명은 생략하기로 한다.
도 27 및 도 28을 참조하면, 추가적인 제 1 절연층(140) 하부의 식각 공정이 수행됨으로써 제 1 도전층 패턴(110)의 측벽 상에 위치하는 제 1 절연층(140)이 제거될 수 있고, 따라서 제 1 도전층 패턴(110)이 노출될 수 있다. 이 경우 제 1 절연층(140)과 제 2 절연층(150) 사이에 형성된 에어갭(160)은 제 1 도전층 패턴(110)과 직접 접촉할 수 있다.
도 29는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자를 포함하는 카드(1000)를 보여주는 개략도이다.
도 29를 참조하면, 컨트롤러(1010)와 메모리(1020)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 컨트롤러(1010)에서 명령을 내리면, 메모리(1020)는 데이터를 전송할 수 있다. 메모리(1020)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자를 포함할 수 있다. 상기 반도체 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응하여 "NAND" 및 "NOR" 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(1020)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(1000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(1000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 30은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자를 포함하는 시스템(1100)을 보여주는 개략도이다.
도 30을 참조하면, 시스템(1100)은 컨트롤러(1110), 입/출력 장치(1120), 메모리(1130) 및 인터페이스(1140)을 포함할 수 있다. 시스템(1100)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 컨트롤러(1110)는 프로그램을 실행하고, 시스템(1100)을 제어하는 역할을 할 수 있다. 컨트롤러(1110)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(1120)는 시스템(1100)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1100)은 입/출력 장치(1130)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1120)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(1130)는 컨트롤러(1110)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 컨트롤러(1110)에서 처리된 데이터를 저장할 수 있다. 메모리(1130)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자를 포함할 수 있다. 인터페이스(1140)는 상기 시스템(1100)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 컨트롤러(1110), 입/출력 장치(1120), 메모리(1130) 및 인터페이스(1140)는 버스(1150)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(1100)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 기판 상에 복수개의 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 사이를 매립하는 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층을 소정 깊이만큼 식각하는 단계; 및
    상기 게이트 패턴들 및 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계를 포함하고,
    상기 게이트 패턴 사이에 저유전율 물질이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 저유전율 물질은 에어갭(airgap)이고,
    상기 에어갭은 상기 제 2 절연층을 형성하는 단계에 의해 형성되며,
    상기 에어갭은 상기 제 2 절연층과 직접 접촉하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 저유전율 물질은 에어갭, HSQ(hydrogen silsesquioxane), MSQ(methyl silsesquioxane), a-C:F(amorphous floro-carbon), SiOF, SiOC, 다공성(porous) SiO2 중에 선택되는 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 게이트 패턴은 적어도 제 1 도전층 패턴 및 상기 제 1 도전층 패턴 상의 제 2 도전층 패턴을 포함하고,
    상기 에어갭은 인접한 상기 제 2 도전층 패턴 사이에 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 에어갭은 인접한 상기 제 1 도전층 패턴 사이에 더 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 도전층 패턴의 측벽에 형성된 상기 제 1 절연층은 상기 에어갭에 의해 제 1 간격만큼 이격되고,
    상기 반도체 소자의 제조 방법은,
    상기 제 1 도전층 패턴의 측벽에 형성된 상기 제 1 절연층이 상기 제 1 간격보다 큰 제 2 간격만큼 이격되도록, 상기 제 1 절연층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 에어갭은 상기 제 1 도전층 패턴과 직접 접촉하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 절연층을 식각하는 단계와 상기 제 2 절연층을 형성하는 단계 사이에, 상기 제 2 도전층 패턴의 측벽 및 상기 제 1 절연층 상에 제 3 절연층을 형성하는 단계; 및
    상기 제 3 절연층 및 상기 제 1 절연층을 차례로 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 3 절연층 및 상기 제 1 절연층을 차례로 식각하는 단계 이후에,
    상기 제 2 도전층 패턴의 측벽 및 상기 제 1 절연층 상에 제 4 절연층을 형성하는 단계; 및
    상기 제 4 절연층 및 상기 제 1 절연층을 차례로 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제 3 절연층은 상기 제 1 절연층과 식각선택비를 가지고,
    상기 제 3 절연층은 중심부 및 상기 중심부의 양 측에 위치하는 스페이서를 포함하며,
    상기 제 3 절연층 및 상기 제 1 절연층을 차례로 식각하는 단계는,
    상기 제 3 절연층의 중심부를 식각하는 단계;
    상기 스페이서를 마스크로 상기 제 1 절연층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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