KR100794085B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 125000006850 spacer group Chemical group 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims abstract description 27
- 150000004767 nitrides Chemical class 0.000 claims abstract description 16
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 2
- 239000012159 carrier gas Substances 0.000 claims description 2
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 2
- 238000010926 purge Methods 0.000 claims description 2
- 230000008021 deposition Effects 0.000 abstract description 7
- 239000011800 void material Substances 0.000 abstract description 7
- 238000005137 deposition process Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 17
- 230000004888 barrier function Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- Ceramic Engineering (AREA)
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 스페이서 산화막 증착 시 게이트 패턴들 사이에 발생하는 보이드가 후속 스페이서 형성 공정시 오픈된 후 버퍼 산화막 공정으로 보이드의 개구부를 막음으로써, 후속 질화막 증착 공정시 보이드 내로 질화막이 증착되는 것을 방지하는 플래시 메모리 소자의 제조 방법을 개시한다.
보이드, 스페이서 산화막, 질화막
Description
도 1은 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 산화막
102 : 플로팅 게이트용 도전막 103 : 유전체막
104 : 콘트롤 게이트용 도전막 105 : 금속 전극층
106 : 하드 마스크막 107 : 스페이서 산화막
108 : 버퍼 산화막 109 : 질화막
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 플래시 메모리 소자의 전기적 특성을 개선시키는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리는 전기적으로 프로그램(Program)과 소거(erase)가 가능하며, 전원이 공급되지 않는 상태에서도 데이터가 삭제되지 않고 저장 가능한 비휘발성 메모리이다.
플래시 메모리에는 고속 랜덤 엑세스(High speed random access)가 가능한 노어형 플래시 메모리(NOR Type Flash Memory)와 프로그램 및 소거 속도가 우수하고, 고집적화가 가능한 낸드형 플래시 메모리(NAND Type Flash Memory)가 있다.
이 중 낸드형 플래시 메모리는 단위 셀(unit cell)들이 직렬로 연결되어 하나의 스트링(string)을 구성한다. 각 스트링의 일단에는 플래시 메모리의 동작 시 각각의 스트링에 선택적으로 전위를 제공하기 위해 비트라인과 연결되는 드레인 영역이 형성된다.
도 1은 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 산화막(11), 플로팅 게이트(12), 유전체막(13), 콘트롤 게이트(14), 금속 전극(15), 및 하드 마스크(16)를 순차적으로 적층하여 형성한 후, 식각 공정을 진행하여 게이트 패턴을 형성한다. 그 후, 드레인 또는 소스 선택 트랜지스터들의 콘택을 형성하기 위한 스페이서 산화막(17)을 형성하게 된다. 이때 게이트들 간의 공간은 스페이서 산화막(17)으로 매립된다. 이때 게이트 패턴들 사이의 공간을 매립한 스페이서 산화막(17) 내에는 보이드(Void)가 존재한다. 보이드는 스페이서 식각 공정시 노출되어 개구부를 갖게 된다. 이후, CMP 공정 및 콘택 식각 공정시 장벽 역할을 하게되는 질화막(18)을 형성하게 된다. 질화막(18)은 스텝 커버레이지가 우수하여 보이드를 따라서 증착된다. 이를 방지하기 위하여 식각 공정시 보이드가 개구부를 갖지 않도록 스페이서 산화막(17)을 두껍게 형성하게 되면 스페이서의 두께가 두꺼워져 후속 콘택 형성시 공정 마진이 부족하게 된다. 보이드 내에 형성된 질화막(18)은 유전율이 높아 게이트 간의 간섭전하를 증가시키고 이로 인하여 프로그램 및 소거 문턱 전압에 영향을 주게 되어 소자의 전기적 특성을 열화시키게 된다.
본 발명이 이루고자 하는 기술적 과제는 스페이서 산화막 증착 시 게이트 패턴들 사이에 발생하는 보이드가 후속 스페이서 형성 공정시 오픈된 후 버퍼 산화막 공정으로 보이드의 개구부를 막음으로써, 후속 질화막 증착 공정시 보이드 내로 질화막이 증착되는 것을 방지하는 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 터널 산화막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 금속 전극층, 및 하드 마스크막을 순차적으로 적층하는 단계와, 상기 하드 마스크막, 상기 금속 전극층, 상기 콘트롤 게이트용 도전막, 상기 유전체막, 상기 플로팅 게이트용 도전막, 및 상기 터널 산화막을 순차적으로 식각하여 게이트 패턴들을 형성하는 단계와, 전체 구조 상에 스페이서 형성을 위한 스페이서 산화막을 형성하는 단계와, 상기 스페이서 산화막을 식각하여 스페이서를 형성하는 단계dhk, 상기 스페이서를 포함한 전체 구조 상에 버퍼 산화막을 형성하는 단계, 및 전체 구조 상에 질화막을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 산화막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 콘트롤 게이트용 도전막(104), 금속 전극층(105), 및 하드 마스크(106)를 순차적으로 적층하여 형성한다. 그 후 식각 공정을 실시하여 하드 마스크(106), 금속 전극층(105), 콘트롤 게이트용 도전막(104), 유전체 막(103), 플로팅 게이트용 도전막(102), 및 터널 산화막(101)을 부분 식각하여 게이트 패턴을 형성한다. 이후 소스 및 드레인 영역을 형성하기 위한 이온 주입 공정을 실시한다.
도 3을 참조하면, 게이트 패턴을 포함한 전체 구조 상에 소스 및 드레인 선택 트랜지스터의 스페이서(미도시)를 형성하기 위한 스페이서 산화막(107)을 증착한다. 이때 게이트 패턴 사이에 매립되는 스페이서 산화막(107) 내에 보이드가 발생하게 된다. 스페이서 산화막(107)은 저압화학 기상 증착 방식으로 형성한다. 또한 스페이서 산화막(107)은 DCS-HTO, MS-HTO, TEOS 등으로 형성하는 것이 바람직하다.
도 4를 참조하면, 스페이서 형성을 위한 식각 공정을 진행한다. 이때 스페이서 산화막(107)이 식각되어 스페이서 산화막(107) 내에 존재하는 보이드가 노출되어 개구부를 갖게 된다.
도 5를 참조하면, 스페이서 산화막(107)을 포함한 전체 구조 상에 버퍼 산화막(108)을 형성하여 보이드의 개구부를 막는다. 버퍼 산화막(108)은 매엽식의 저압화학 기상 증착 방식으로 형성하는 것이 바람직하다. 이는 스텝 커버레이지를 낮게 하기 위함으로 소스 및 드레인 선택 트렌지스터(미도시)의 사이드 월에 증착되는 두께보다 게이트 패턴 상에 형성되는 두께가 두껍게 형성되도록 하기 위함이다. 이때 게이트 패턴 상에 형성되는 두께가 사이드 월에 증착되는 두께의 약 두배 정도되도록 하는 것이 바람직하다.
버퍼 산화막(108) 형성 공정을 상세히 설명하면 다음과 같다.
증착 공정은 매엽식 저압화학 기상 증착 장비를 사용하는 것이 바람직하며 750℃~800℃의 온도에서 형성하는 것이 바람직하다. 증착 소스 가스는 산소 소스로 N2O를, 실리콘 소스로 DCS(SiH2Cl2)를, 퍼지 및 반송 가스로는 질소가스를 사용하는 것이 바람직하다. N2O와 DCS(SiH2Cl2)의 플로우 양은 10000 : 30 내지 300 : 1sccm으로 하는 것이 바람직하다. 증착 압력은 50~300Torr로 하는 것이 바람직하다.
상술한 바와 같은 조건으로 버퍼 산화막(108)을 증착할 경우 일반적인 산화막의 굴절율 1.46 보다 작은 1.41~1.44의 굴절율을 갖게 된다. 또한 산소와 실리콘의 비율이 2.18 이상이 된다. 이처럼 산소와 실리콘의 비율이 높고, 낮은 굴절율로 인하여 스텝 커버레이지가 낮게 된다. 이로 인하여 보이드의 개구부를 막을수 있는 충분한 두께가 형성되어지는 반면, 드레인 및 소스 선택 트랜지스터의 사이드 월에 형성되는 두께는 이보다 50%수준으로 증착된다.
그 후, 버퍼 산화막(108)을 포함한 전체 구조 상에 질화막(109)을 형성한다.
본 발명에 따르면 게이트 패턴 사이에 보이드가 존재함에도 불구하고, 스페이서 산화막(108)으로 보이드의 개구부를 막아 질화막(109) 증착 공정시 질화막(109)이 보이드 내로 침투하는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 스페이서 산화막 증착 시 게이트 패턴들 사이에 발생하는 보이드가 후속 스페이서 형성 공정시 오픈된 후 버퍼 산화막 공정으로 보이드의 개구부를 막음으로써, 후속 질화막 증착 공정시 보이드 내로 질화막이 증착되는 것을 방지하여 간섭 전하를 감소시켜 소자의 전기적 특성 열화를 방지할 수 있다.
Claims (9)
- 반도체 기판 상에 터널 산화막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 금속 전극층, 및 하드 마스크막을 순차적으로 적층하는 단계;상기 하드 마스크막, 상기 금속 전극층, 상기 콘트롤 게이트용 도전막, 상기 유전체막, 상기 플로팅 게이트용 도전막, 및 상기 터널 산화막을 순차적으로 식각하여 게이트 패턴들을 형성하는 단계;전체 구조 상에 스페이서 형성을 위한 스페이서 산화막을 형성하는 단계;상기 스페이서 산화막을 식각하여 스페이서를 형성하는 단계;상기 스페이서를 포함한 전체 구조 상에 버퍼 산화막을 형성하는 단계; 및전체 구조 상에 질화막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서 산화막은 저압화학 기상 증착 방식으로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서 산화막은 DCS-HTO, MS-HTO, 또는 TEOS 중 어느 하나로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 버퍼 산화막은 매엽식 저압화학 기상 증착 장비를 사용하여 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서 형성 단계는 상기 게이트 패턴 사이의 상기 스페이서 산화막 내의 보이드가 노출되어 개구부를 갖도록 식각하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 버퍼 산화막은 750℃~800℃의 온도에서 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 버퍼 산화막은 증착 소스 가스는 산소 소스로 N2O를, 실리콘 소스로 DCS(SiH2Cl2)를, 퍼지 및 반송 가스로는 질소가스를 사용하는 플래시 메모리 소자의 제조 방법.
- 제 7 항에 있어서,상기 N2O와 상기 DCS(SiH2Cl2)의 플로우 양은 10000 : 30 내지 300 : 1sccm인 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 버퍼 산화막은 50~300Torr의 압력에서 형성하는 플래시 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060058634A KR100794085B1 (ko) | 2006-06-28 | 2006-06-28 | 플래시 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060058634A KR100794085B1 (ko) | 2006-06-28 | 2006-06-28 | 플래시 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080000822A KR20080000822A (ko) | 2008-01-03 |
| KR100794085B1 true KR100794085B1 (ko) | 2008-01-10 |
Family
ID=39212934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060058634A KR100794085B1 (ko) | 2006-06-28 | 2006-06-28 | 플래시 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100794085B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101408782B1 (ko) | 2008-02-15 | 2014-06-19 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
| US8946804B2 (en) | 2012-03-30 | 2015-02-03 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120000339A (ko) | 2010-06-25 | 2012-01-02 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040019191A (ko) * | 2002-08-26 | 2004-03-05 | 삼성전자주식회사 | 플래시 메모리 소자 제조 방법 |
| KR20050022624A (ko) * | 2003-08-29 | 2005-03-08 | 삼성전자주식회사 | 플래쉬 메모리 소자의 제조 방법 |
-
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- 2006-06-28 KR KR1020060058634A patent/KR100794085B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040019191A (ko) * | 2002-08-26 | 2004-03-05 | 삼성전자주식회사 | 플래시 메모리 소자 제조 방법 |
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| Title |
|---|
| 10-2004-19191 |
| 10-2005-22624 |
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| KR101901779B1 (ko) | 2012-03-30 | 2018-09-28 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
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| Publication number | Publication date |
|---|---|
| KR20080000822A (ko) | 2008-01-03 |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20101224 Year of fee payment: 4 |
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