KR20060131006A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 프로그램 및 소거 동작시 유지 시간을 개선하여, 신뢰성 있는 반도체 소자의 제조 공정에 관한 것이다. 이를 위해 본 발명은, 반도체 기판 상에 형성된 터널 산화막, 상기 터널 산화막 상에 전하 트랩층으로써 형성된 실리콘 질화막/실리콘/실리콘 질화막, 상기 실리콘 질화막/실리콘/실리콘 질화막 상에 형성된 유전체막 및 상기 유전체막 상에 형성된 게이트 전극을 구비하는 반도체 소자가 제공된다.
또한, 반도체 기판 상에 터널 산화막을 증착하는 단계, 상기 터널 산화막 상에 전하 저장 효율을 증대하기 위해 다층을 갖는 전하 트랩층을 증착하는 단계, 상기 전하 트랩층 상에 유전체막을 증착하는 단계, 상기 유전체막 상에 게이트 전도막을 증착하는 단계 및 상기 게이트 전도막이 증착된 기판을 선택적 식각하여 셀 프로파일을 형성하는 단계가 제공된다.
전하 트랩층, 실리콘 질화막/실리콘/실리콘 질화막, 게이트 전도막, 우전체막, 터널 산화막
Description
도 1은 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도.
도 2는 종래 기술에 따른 반도체 소자의 유지 시간에 따른 문턱 전압의 변화를 나타낸 그래프.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
201 : 반도체 기판 202 : 터널 산화막
203 : 실리콘 질화막 204 : 실리콘
205 : 실리콘 질화막 206 : 전하 트랩층
207 : 유전체막 208 : 게이트 전도막
209 : 소스/드레인영역 210 : 스페이서
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정에 관한 것이다.
데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은, 일반적으로, 휘발성(volatile) 또는 불휘발성(non-volatile) 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자들은 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 불휘발성 메모리 소자는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라 서 이동 전화 시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리 카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나, 자주 중단되거나, 또는 낮은 파워 사용이 요구되는 상황에서는 불휘발성 메모리 소자들이 폭넓게 사용된다.
일반적으로 불휘발성 메모리 소자의 셀 트랜지스터들은 적층된 게이트(stacked gate) 구조를 갖는다. 적층된 게이트 구조는, 셀 트랜지스터의 채널 영역 위에서 순차적으로 적층되는 게이트 절연막, 플로팅 게이트 전극, 게이트간 절연막 및 컨트롤 게이트 전극을 포함한다. 반면에 SONOS 구조를 갖는 불휘발성 메모리 소자는, 내부에 채널 영역이 형성되는 실리콘막, 터널링층을 형성하는 산화막, 차폐층으로 사용되는 질화막, 및 컨트롤 게이트 전극으로 사용되는 실리콘막을 갖는다.
도 1은 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.
도 1을 참조하여, 반도체 기판(101) 상에 활성영역과 소자분리영역을 정의하 는 소자분리막을 형성한 후, 터널 산화막(102)를 증착한다.
이어서, 상기 터널 산화막(102) 상에 전하 트랩층으로써, 질화막(103)을 증착한 후, 상기 질화막(103) 상에 유전체막(104)를 증착한다.
이어서, 상기 유전체막(104) 상에 게이트 전도막(105)을 증착한 후, 상기 게이트 전도막(105)이 증착된 기판에 게이트 패턴을 형성하기 위한 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 장벽으로 상기 게이트 전도막(105), 유전체막(104), 질화막(103)을 식각한다.
이어서, 상기 게이트 패턴 양측의 상기 기판에 불순물을 이온주입하여 소스/드레인영역(106)을 형성한 후, 상기 게이트 패턴의 양측벽에 스페이서(107)를 형성한다.
도 2는 종래 기술에 따른 반도체 소자의 유지 시간에 따른 문턱 전압의 변화를 나타낸 그래프이다.
도 2를 참조하면, 프로그램(A) 및 소거(B) 동작을 수행한 후, 일정 시간이 지남에 따라 상기 문턱 전압이 변화되는 것을 확인할 수 있다.
상기와 같이 문턱 전압의 변화로 인하여 상기 반도체 소자이 오동작 되는 문제점이 발생하게 된다.
즉, 종래 기술에서는 상기 전하 트랩층으로써 질화막을 사용한다. 그런데 상기 질화막은 프로그램 및 소거 동작이 반복 됨에 따라 상기 질화막의 본드 브레이크 형성으로 인하여 문턱 전압이 변화되어 상기 반도체 소자의 오동작을 유발시킨다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 프로그램 및 소거 동작시 유지 시간을 개선하여, 신뢰성 있는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 반도체 기판 상에 형성된 터널 산화막, 상기 터널 산화막 상에 전하 트랩층으로써 형성된 실리콘 질화막/실리콘/실리콘 질화막, 상기 실리콘 질화막/실리콘/실리콘 질화막 상에 형성된 유전체막 및 상기 유전체막 상에 형성된 게이트 전극을 구비하는 반도체 소자가 제공된다.
또한, 반도체 기판 상에 터널 산화막을 증착하는 단계, 상기 터널 산화막 상에 전하 저장 효율을 증대하기 위해 다층을 갖는 전하 트랩층을 증착하는 단계, 상기 전하 트랩층 상에 유전체막을 증착하는 단계, 상기 유전체막 상에 게이트 전도막을 증착하는 단계 및 상기 게이트 전도막이 증착된 기판을 선택적 식각하여 셀 프로파일을 형성하는 단계가 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 단면도 이다.
본 발명에 따른 반도체 소자의 제조 공정은 우선, 도 3a에 도시된 바와 같이, 반도체 기판(201) 상에 활성영역과 소자분리영역을 정의하는 소자분리막을 형성한 후, 터널 산화막(202)를 증착한다.
이때, 상기 터널 산화막(202)은 열산화막 또는 실리콘산화막 또는 상기 실리콘산화막 보다 유전율이 높은 유전체막 중 어느 하나를 선택하여 두께가 80~110Å으로 CVD 방식 또는 ALD 중 어느 하나를 선택하여 형성하는 것이 바람직하다.
이어서, 상기 터널 산화막(202) 상에 실리콘 질화막(203)/실리콘(204)/실리콘 질화막(205)을 순차적으로 증착하여 전하 트랩층(206)을 형성한다.
이때, 상기 전하 트랩층(206)은 실리콘 질화막(203)/실리콘(204)/실리콘 질화막(205)이 여러층으로 반복해서 더 적층되는 것이 바람직하며, 상기 실리콘 질화막(203)/실리콘(204)/실리콘 질화막(205)은 각각의 두께가 50Å이고, 전하 저장 능력을 향상시키기 위하여 N2, O2, H2O, D2O, H2, D2 가스 중 어느 하나를 선택하여 RTP 또는 페어니즈에서 열처리 공정을 수행하는 것이 바람직하다.
이어서, 상기 전하 트랩층(206) 상에 유전체막(207)를 증착한다.
이때, 상기 유전체막(207)은 열산화막 또는 실리콘산화막 또는 상기 실리콘산화막 보다 유전율이 높은 유전체막 중 어느 하나를 선택하여 두께가 80~110Å인 것이 바람직하다.
이어서, 상기 유전체막(207) 상에 게이트 전도막(208)을 증착한다.
다음으로, 도 3b에 도시된 바와 같이, 상기 게이트 전도막(208)이 증착된 기판에 게이트 패턴을 형성하기 위한 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 장벽으로 상기 게이트 전도막(208), 유전체막(207), 전하 트랩층(206)을 식각한다.
이어서, 상기 게이트 패턴 양측의 상기 기판에 불순물을 이온주입하여 소스/드레인영역(209)을 형성한 후, 상기 게이트 패턴의 양측벽에 스페이서(210)를 형성한다.
즉, 본 발명에서는 전하 트랩층(206)으로써, 실리콘 질화막(203)/실리콘(204)/실리콘 질화막(205)을 사용한다.
상기 실리콘 질화막(203)/실리콘(204)/실리콘 질화막(205)은 각각의 계면과의 상호 반응에 의해서 더 많은 트랩 사이트(Trap Site)가 형성되어 프로그램 및 소거 동작이 더욱 쉬어지고, 우수한 유지 시간(Retention Time)을 갖는 반도체 소자를 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 전하 트랩층으로써, 실리콘 질화막/ 실리콘/실리콘 질화막을 사용하는데, 실리콘 질화막/실리콘/실리콘 질화막은 각각의 계면과의 상호 반응에 의해서 더 많은 트랩 사이트(Trap Site)가 형성되어 프로그램 및 소거 동작이 더욱 쉬어지고, 오퍼레이션 윈도우(Operation Window)가 넓기 때문에 오퍼레이션 전압이 감소하게 된다.
따라서, 우수한 유지 시간(Retention Time)을 갖는 반도체 소자를 얻을 수 있다.
Claims (10)
- 반도체 기판 상에 형성된 터널 산화막;상기 터널 산화막 상에 전하 트랩층으로써 형성된 실리콘 질화막/실리콘/실리콘 질화막;상기 실리콘 질화막/실리콘/실리콘 질화막 상에 형성된 유전체막; 및상기 유전체막 상에 형성된 게이트 전극을 구비하는 반도체 소자.
- 제1항에 있어서,상기 실리콘 질화막/실리콘/실리콘 질화막은 여러층으로 반복해서 적층된 것을 특징으로 하는 반도체 소자.
- 제1항 또는 제2항에 있어서,상기 실리콘 질화막/실리콘/실리콘 질화막은 각각의 두께가 50Å인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 터널 산화막은 열산화막 또는 실리콘산화막 또는 상기 실리콘산화막 보다 유전율이 높은 유전체막 중 어느 하나를 선택하여 두께가 80~110Å인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 유전체막은 열산화막 또는 실리콘산화막 또는 상기 실리콘산화막 보다 유전율이 높은 유전체막 중 어느 하나를 선택하여 두께가 80~110Å인 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 터널 산화막을 증착하는 단계;상기 터널 산화막 상에 전하 저장 효율을 증대하기 위해 다층을 갖는 전하 트랩층을 증착하는 단계;상기 전하 트랩층 상에 유전체막을 증착하는 단계;상기 유전체막 상에 게이트 전도막을 증착하는 단계; 및상기 게이트 전도막이 증착된 기판을 선택적 식각하여 셀 프로파일을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제6항에 있어서,상기 실리콘 질화막/실리콘/실리콘 질화막은 여러층으로 반복해서 적층된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항 또는 제7항에 있어서,상기 실리콘 질화막/실리콘/실리콘 질화막은 각각의 두께가 50Å이고, 전하 저장 능력을 향상시키기 위하여 N2, O2, H2O, D2O, H2, D2 가스 중 어느 하나를 선택하여 RTP 또는 페어니즈에서 열처리 공정을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서,상기 터널 산화막은 열산화막 또는 실리콘산화막 또는 상기 실리콘산화막 보다 유전율이 높은 유전체막 중 어느 하나를 선택하여 두께가 80~110Å으로 CVD 방식 또는 ALD 중 어느 하나를 선택하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서,상기 유전체막은 열산화막 또는 실리콘산화막 또는 상기 실리콘산화막 보다 유전율이 높은 유전체막 중 어느 하나를 선택하여 두께가 80~110Å으로 형성하는 것을 특징으로 하는 반도체 소자.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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