KR100833423B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성한 후 반도체 기판의 소정 영역이 노출되도록 층간 절연막을 식각하여 콘택홀을 형성하는 단계와, 콘택홀 측면에 절연막을 형성하는 단계와, 콘택홀 내에 도전층을 형성하여 콘택 플러그를 형성하는 단계를 포함함으로써, 드레인 콘택 플러그와 버추얼 파워(Virtual Power) 라인 간의 거리를 확보하여 쇼트(short)를 방지할 수 있다.
콘택 플러그, 질화막, 쇼트, 버추얼 파워 라인

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
도 1은 비트 라인 선택부의 구성을 설명하기 위한 회로도이다.
도 2는 비트 라인 선택부의 비트 라인과 비트 라인 선택 트랜지스터의 접합부를 연결시키는 콘택 플러그, 그리고 버추얼 파워(Virtual Power; VIRPWR) 라인의 제조 단면을 도시한 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 층간 절연막
104 : 드레인 콘택홀 106 : 스페이서
108 : 도전층 110 : 드레인 콘택 플러그
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 드레인 콘택 플러그와 버추얼 파워(Virtual Power; VIRPWR) 라인 간의 거리를 확보하여 쇼트(short)를 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
플래시 메모리의 소거 동작은 플로팅 게이트의 전자를 F-N 터널링(Fowler-Nordheim tunneling) 반도체 기판으로 빼냄으로써 수행되어지면, 이 소거 동작은 반도체 기판에 약 20V의 고전압을 인가함으로써 행해진다. 이때, 소자는 메모리 셀 어레이 내에 저장된 데이터를 독출하기 위해 페이지 버퍼(page buffer)를 구비하는데, 페이지 버퍼는 비트 라인 선택부를 통해 메모리 셀 어레이의 비트 라인과 연결된다.
도 1은 비트 라인 선택부의 구성을 설명하기 위한 회로도이다.
도 1을 참조하면, 이븐 비트 라인 선택 트랜지스터(HV1)와 오드 비트 라인 선택 트랜지스터(HV2)는 이븐 및 오드 비트 라인 바이어스 신호(DISCHe 및 DISCHo)에 따라 인접한 이븐 비트 라인(BLe)과 오드 비트 라인(BLo) 중 어느 하나를 선택하기 위해 이븐 비트 라인(BLe)과 오드 비트 라인(BLo) 간에 직렬 접속되는데, 이들 트랜지스터(HV1 및 HV2)를 통해 버추얼 파워(VIRPWR)가 비트 라인으로 인가된다. 또한, 연결 노드(SO)와 이븐 비트 라인(BLe)을 접속시키는 접속 트랜지스터(HV3)와 연결 노드(SO)와 오드 비트 라인(BLo)을 접속시키는 접속 트랜지스터(HV4)가 구성되는데, 이들은 이븐 및 오드 비트 라인 선택 신호(BSLe 및 BSLo)에 따라 구동된다. 한편, 비트 라인 선택 트랜지스터들(HV1 및HV2)과 접속 트랜지스터들(HV3 및 HV4)은 각각 고전압 NMOS 트랜지스터로 구성되며, 연결 노드(SO)는 비트 라인 선택부와 페이지 버퍼의 연결 노드이다.
상기와 같이 구성된 비트 라인 선택부는 노드(Q1)에서 이븐 비트 라인(BLe)과 선택 트랜지스터(HV1)의 접합부가 연결되며, 이븐 비트 라인 바이어스 신호(DISCHe)에 따라 선택 트랜지스터(HV1)가 구동되어 버추얼 파워(VIRPWR) 라인을 통해 인가되는 접지 전압(Vss) 또는 전원 전압(Vcc)이 비트 라인으로 인가된다. 또한, 노드(Q2)에서 오드 비트 라인(BLo)과 선택 트랜지스터(HV2)의 접합부가 연결되며, 오드 비트 라인 바이어스 신호(DISCHo)에 따라 선택 트랜지스터(HV2)가 구동되어 버추얼 파워(VIRPWR) 라인을 통해 인가되는 접지 전압(Vss) 또는 전원 전압(Vcc)이 비트 라인으로 인가된다.
도 2는 비트 라인 선택부의 비트 라인과 비트 라인 선택 트랜지스터의 접합부를 연결시키는 콘택 플러그, 그리고 버추얼 파워(VIRPWR) 라인의 제조 단면을 도시한 단면도이다.
도 2를 참조하면, 소정의 구조가 형성된 반도체(21) 상부에 층간 절연막(22)이 형성되고, 층간 절연막(22)의 소정 영역에 비트 라인 선택 트랜지스터의 접합부(미도시)와 연결되는 콘택 플러그(23)가 형성되어 있다. 또한, 비트 라인(24)과 콘택 플러그(23)가 서로 연결되고, 콘택 플러그(23)와 버추얼 파워(VIRPWR) 라인(25)이 소정의 간격으로 이격되어 있다. 또한, 비트 라인(24)과 버추얼 파워 라인(25) 사이는 절연막(26)에 의해 절연된 상태를 유지한다.
그러나, 상기와 같은 단면 구조를 갖는 비트 라인 선택부는 콘택 플러그(23)와 셀 동작에 따라 전원이 변화하는 버추얼 파워 라인(25) 간의 거리를 충분히 확 보하지 못하여 싸이클링(Cycling) 테스트시 누설 패스(path)가 형성되어 소거 동작시 페일이 발생되어 소자의 신뢰성을 저하시키게 된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 드레인 콘택홀 측면에 절연막을 형성하여 드레인 콘택 플러그와 버추얼 파워 라인 간의 거리를 충분히 확보함으로써 쇼트를 방지할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성한 후 상기 반도체 기판의 소정 영역이 노출되도록 상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀 측면에 절연막을 형성하는 단계와, 상기 콘택홀 내에 도전층을 형성하여 콘택 플러그를 형성하는 단계와,상기 절연막 상부의 일부를 제거하는 단계와, 상기 도전층 상부 일부를 식각하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예를 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도로서, NAND 플래시 메모리 소자에 서 비트 라인과 페이지 버퍼를 연결시키는 비트 라인 선택부와 고전압 트랜지스터의 드레인 콘택 플러그를 형성하는 방법을 설명하기 위한 것이다.
도 3a를 참조하면, 고전압 트랜지스터를 포함하는 소정의 구조가 형성된 반도체 기판(100) 상부에 층간 절연막(102)을 형성한 후 반도체 기판(100)의 소정 영역 예컨데, 고전압 트랜지스터의 드레인이 노출되도록 층간 절연막(102)을 식각하여 드레인 콘택홀(104)을 형성한다. 드레인 콘택홀(104) 내에 절연막(106)을 형성한 후 에치백(etch back) 공정으로 드레인 콘택홀(104) 측면에만 절연막(106)이 잔류하도록 한다. 이때, 절연막(106)은 30Å 내지 100Å의 두께로 형성하고, 산화막과의 습식 식각 선택비를 확보할 수 있는 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방법을 이용한 질화막으로 형성한다. 바람직하게는 Si3N4를 이용하여 형성한다.
도 3b를 참조하면, 드레인 콘택홀(104)이 매립되도록 전체 구조 상부에 도전층(108)을 형성한다. 이때, 도전층(108)은 폴리실리콘막으로 형성하는 것이 바람직하다. 층간 절연막(102) 상부가 노출될 때까지 도전층(108)을 연마하여 절연막(106)과 도전층(108)으로 구성된 드레인 콘택 플러그(110)를 형성한다.
도 3c를 참조하면, 습식 식각 공정을 실시하여 절연막(106) 상부의 일부를 제거한다. 이때, 습식 식각 공정시 H3PO4 용액을 이용하고, 절연막(106)은 50Å 내지 100Å의 두께 정도 제거된다.
도 3d를 참조하면, 건식 식각 공정을 실시하여 도전층(108) 상부 모서리 부 분을 둥글게(a) 형성한다. 이때, 건식 식각 공정은 등방성 식각 공정이 가능한 장비인 캐소드(cathode) 전극에 바이어스(bias)가 걸리지 않는 마이크로웨이브(microwace) 장비 또는 ICP(Inductively Coupled Plasma) 타입의 소오스가 장착되어 있는 장비를 사용한다. 또한, 건식 식각 공정시 등방성 식각이 용이한 SF6 및 Cl2 가스를 혼합한 혼합 가스를 이용하되, 절연막과의 식각 선택비 조절이 필요한 경우 SF6 및 Cl2 가스에 산소(O2) 가스를 첨가하여 이용한다. 여기서, 산소(O2) 가스는 SF6 및 Cl2 가스의 5% 내지 10% 정도의 양을 첨가하여 이용한다. 건식 식각외에 Hot SC-1 용액을 이용한 식각 공정을 수행하여도 무방하다. 이러한 식각 공정을 통하여 도전층(108)이 100Å 내지 300Å 내외로 식각되도록 한다.
상기와 같이, 습식 식각 공정을 실시하여 절연막(106) 상부의 일부를 제거함으로써, 건식 식각 공정시 도전층(108) 상부 모서리 부분을 더욱더 둥글게 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 도전층의 상부 모서리를 둥글게 형성함으로써 전계가 집중되는 것을 방지할 수 있다.
둘째, 드레인 콘택홀 측면에 절연막을 형성함으로써 드레인 콘택 플러그와 버추얼 파워 라인 간의 거리를 충분히 확보하여 쇼트를 방지할 수 있다.

Claims (12)

  1. 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성한 후 상기 반도체 기판의 소정 영역이 노출되도록 상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 측면에 절연막을 형성하는 단계;
    상기 콘택홀 내에 도전층을 형성하여 콘택 플러그를 형성하는 단계;
    상기 절연막 상부의 일부를 제거하는 단계; 및
    상기 도전층 상부 일부를 식각하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 절연막은 CVD 또는 ALD 방법을 이용한 질화막으로 형성하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 절연막은 30Å 내지 100Å의 두께로 형성하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 절연막 상부의 일부를 제거하는 단계는 습식 식각 공정으로 실시되는 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 습식 식각 공정은 H3PO4 용액을 이용하고, 상기 절연막은 50Å 내지 100Å의 두께 정도 제거되는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 도전층 일부를 식각하는 공정은 마이크로웨이브 장비 또는 ICP 타입의 소오스가 장착되어 있는 장비를 사용하는 건식 식각 공정을 이용하는 반도체 소자의 제조방법.
  7. 제6항에 있어서, 상기 건식 식각 공정은 SF6 및 Cl2 가스를 혼합한 혼합 가스를 이용하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 SF6 및 Cl2 가스에 산소(O2) 가스를 첨가하여 이용하는 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 산소(O2) 가스는 상기 SF6 및 Cl2 가스의 5% 내지 10% 정도의 양을 첨가하여 이용하는 반도체 소자의 제조방법.
  10. 제1항에 있어서, 상기 도전층 일부를 식각하는 공정은 Hot SC-1 용액을 이용하여 수행하는 반도체 소자의 제조방법.
  11. 제1항에 있어서, 상기 도전층 상부 일부를 식각하는 공정에 의하여, 상기 도전층 상부 모서리가 둥글게 형성되는 반도체 소자의 제조방법.
  12. 제1항에 있어서, 상기 도전층 상부 일부를 식각하는 공정에 의하여, 상기 도전층은 100Å 내지 300Å의 두께로 식각되는 반도체 소자의 제조방법.
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