KR100641362B1 - 이중 확산방지막을 갖는 배선구조 및 그 제조방법 - Google Patents

이중 확산방지막을 갖는 배선구조 및 그 제조방법 Download PDF

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Abstract

이중 확산방지막을 갖는 배선구조 및 그 제조방법을 제공한다. 상기 배선구조는 비아홀 또는 트렌치 형태의 라인구조를 갖는 층간절연막을 구비한다. 상기 층간절연막은 실리콘산화막, SiOC, SiOCH 및 SiOF으로 이루어진 일군으로부터 선택된 어느 하나의 물질막으로 구성된다. 상기 비아홀 또는 트렌치 형태의 라인구조 내부에 콘포말한 금속확산방지막이 배치된다. 상기 비아홀 또는 상기 트렌치 형태의 라인구조의 측벽들 상의 상기 금속확산방지막을 덮는 절연확산방지 스페이서가 배치된다. 상기 절연확산방지 스페이서는 100Å 내지 1000Å의 두께를 갖는다. 상기 비아홀 내부 또는 상기 트렌치 형태의 라인구조 내부를 채우는 구리배선이 배치된다.
비아홀, 트렌치 형태의 라인구조, 금속확산방지막, 절연확산방지 스페이서, 구리배선, 화학기계적 연마공정

Description

이중 확산방지막을 갖는 배선구조 및 그 제조방법{Interconnection structure having double diffusion barrier layer and method of fabricating the same}
도 1a 내지 도 1c는 종래기술에 따른 확산방지막을 갖는 배선구조의 제조방법을 설명하기 위한 단면도들이다.
도 2는 도 1a 내지 도 1c의 제조방법에 의해 제작된 배선구조의 SEM 측정사진이다.
도 3a 내지 도 3c는 종래기술에 따른 확산방지막을 갖는 비아 콘택플러그 제조방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시예들에 따른 이중 확산방지막을 갖는 배선구조의 제조방법을 설명하기 위한 공정 순서도이다.
도 5a 내지 도 5i는 본 발명의 실시예들에 따른 이중 확산방지막을 갖는 배선구조의 제조방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예들에 따른 이중 확산방지막을 갖는 비아 콘택플러그 배선구조의 제조방법을 설명하기 위한 공정 순서도이다.
도 7a 내지 도 7e는 본 발명의 다른 실시예들에 따른 이중 확산방지막을 갖는 비아 콘택플러그 배선구조의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 이중 확산방지막을 갖는 배선구조 및 그 제조방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라, 다층의 금속배선들(multi-layered metal interconnection)을 채택하는 기술이 널리 사용되고 있다. 특히, 상기 다층의 금속배선들은 상기 반도체소자의 성능(performance)을 향상시키기 위하여 낮은 비저항(low resistivity) 및 높은 신뢰성(high reliability)을 갖는 금속막으로 형성되어야 하며, 또한, 상기 다층의 금속배선들 사이의 절연막은 유전율이 낮은 저유전막(low-k dielectric layer)으로 형성되어야 한다. 상기 금속막으로 구리막이 널리 사용되고 있다. 그러나, 상기 구리막을 통상의 사진/식각 공정을 사용하여 패터닝하는 것이 어렵다. 이에 따라, 상기 구리막과 같은 금속막을 패터닝하기 위한 기술로서 다마신 공정(damascene process)이 사용되고 있다.
상기 다마신 공정은 하부 금속배선과 전기적으로 접속되는 상부 구리배선을 형성하는 데 널리 사용된다. 이 경우에, 상기 상부 구리배선은 층간절연막 내에 형성되는 비아홀 및 트렌치 영역을 채운다. 상기 비아홀은 상기 하부 금속배선의 소정영역을 노출시키도록 형성되고, 상기 트렌치는 상기 비아홀의 상부를 가로지르는 라인 형태의 그루브를 갖도록 형성된다. 이때, 상기 상부 구리배선은 층간절연막 내로 구리 확산이 발생하여 소자 특성에 치명적인 영향을 주게 된다. 따라서, 구리 확산을 방지할 수 있는 확산방지막이 층간절연막과 구리배선 사이에 형성되어야 한다.
도 1a 내지 도 1c는 종래기술에 따른 확산방지막을 갖는 배선구조의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체기판(105) 상에 하부절연막(110)을 형성한다. 상기 하부절연막(110) 내에 통상의 다마신 기술을 사용하여 하부배선(112)을 형성한다. 상기 하부배선(112)은 구리막 또는 텅스텐막으로 형성될 수 있다.
상기 하부배선(112)을 갖는 반도체기판 상에 층간절연막(117)을 형성한다. 상기 층간절연막(117)은 반도체소자의 동작속도를 향상시키고, 상기 층간절연막(117) 내에 계면이 형성되는 것을 방지하기 위하여 단일 저유전막(a single low-k dielectric layer)으로 형성하는 것이 바람직하다. 상기 단일 저유전막은 탄소, 불소 또는 수소를 함유하는 실리콘 산화막, 예컨대 SiOC막, SiOCH막 또는 SiOF막으로 형성할 수 있다. 상기 층간절연막(117)은 다공질 스폰지 형상을 갖는다. 상기 층간절연막(117)은 이후 공정으로부터 손상을 받아 저유전막 특성이 저하될 수 있다. 따라서, 상기 층간절연막(117)의 특성을 보호하기 위해 상기 층간절연막(117) 상에 캐핑막(120)을 형성할 수 있다. 상기 캐핑막(120)은 TEOS(tetra ethyl orth osilicate)막 또는 USG(undoped silicate glass)막으로 형성할 수 있다. 상기 캐핑막(120) 상에 마스크막을 형성한다. 상기 마스크막을 패터닝하여 마스크 패턴(123)을 형성한다. 상기 마스크 패턴(123)은 포토레지스트막 또는 하드마스크막으로 형성할 수 있다.
상기 마스크 패턴(123)을 식각마스크로 이용하여 상기 캐핑막(120) 및 상기 층간절연막을 차례로 식각하여 상기 하부배선(112)을 노출시키는 비아홀(125)을 형성한다. 이어, 상기 비아홀(125)을 갖는 반도체기판 상에 상기 비아홀(125)을 매립하는 희생막을 형성한다. 상기 희생막은 이후 공정에서 상기 비아홀(125)의 프로파일의 변형을 방지하기 위해 형성한다. 상기 희생막은 수소가 함유된 산화막(hydro-silses-quioxane layer; HSQ layer) 또는 유기실록산으로 형성할 수 있다.
상기 희생막, 마스크 패턴(123), 캐핑막(120) 및 층간절연막(117)을 차례로 패터닝하여 상기 비아홀(125) 상부를 가로지르며, 상기 층간절연막(117) 내에 위치하는 트렌치 영역(135)을 형성한다. 이때, 상기 예비비아홀(125) 내에 희생막이 잔존하게 된다. 이어, 상기 잔존하는 희생막을 제거하여 상기 비아홀(125) 저면에 상기 하부배선(112)을 노출시킨다.
도 1b를 참조하면, 상기 트렌치 영역(135)을 갖는 반도체기판 상에 상부배선막(150)을 형성한다. 상기 상부배선막(150)은 금속확산방지막(metal barrier layer; 140) 및 구리배선막(146)을 차례로 적층시키어 형성할 수 있다. 상기 금속확산방지막(140)은 탄탈륨(Ta), 탄탈륨 질화막(TaN), 타이타늄(Ti) 또는 타이타늄 질화막(TiN)으로 형성할 수 있다. 상기 구리배선막(146)은 차례로 적층된 구리씨드막(142) 및 구리막(145)으로 구성된다. 상기 구리씨드막(142)은 스퍼터 방법을 이용하여 형성하고, 상기 구리막(145)은 상기 구리씨드막(142)을 이용하여 전기도금(electroplating) 법으로 형성한다.
도 1c를 참조하면, 상기 상부배선막(150)을 갖는 반도체기판을 상기 캐핑막 (120)이 노출될때까지 평탄화시킨다. 그 결과, 상기 트렌치 영역(135) 및 상기 최종비아홀(125) 내부를 채우는 상부배선(150a)이 형성된다. 상기 평탄화 공정에서 상기 마스크 패턴(123)이 동시에 제거될 수 있다. 상기 상부배선(150a)은 평탄화된 금속확산방지막(140a) 및 구리배선(146a)으로 구성된다. 상기 구리배선(146a)은 평탄화된 구리씨드막(142a) 및 평탄화된 구리막(145a)으로 구성된다.
상기 평탄화 공정은 화학기계적 연마공정(chemical mechanical polishing; CMP)을 사용하여 실시될 수 있다. 이때, 상기 화학기계적 연마공정 시 물 또는 과산화수소가 포함된 슬러리(S)를 사용한다. 따라서, 상기 화학기계적 연마공정 시 상기 구리배선(146a)과 상기 금속확산방지막(140a)의 계면에서 갈바닉 부식(Galvanic corrosion) 반응이 일어나게 된다. 상기 구리배선(146a)과 상기 금속확산방지막(140a)의 계면에서 화학기계적 연마공정 중에 부식반응이 일어나는 현상을 'A'영역을 확대하여 나타내었다. 상기 구리배선(146a)은 상기 금속확산방지막(140a) 예를들어, 탄탈륨막과 비교하여 산화-환원에 대한 전극전위가 낮아 상기 구리배선(146a)의 표면에 부식이 일어나며, 상기 탄탈륨막에 의해 상기 부식 속도가 증가하게 된다. 상기 부식 메카니즘은 구리(Cu)가 슬러리(S) 내의 물 또는 과산화수소에서 전기분해 되어 Cu2+와 전자(e)들로 분해된다. 그 결과, 상기 구리배선(146a)에 움푹 들어간 홈들(G1)이 형성된다. 상기 홈들(G1)에 의해 상기 트렌치 영역(135) 내에 상기 구리배선(146a)의 폭이 좁아지는 영역이 발생하게 된다. 따라서, 상기 좁아진 영역의 배선에서 전기저항이 증가하여 반도체소자의 성능이 떨어 질 수 있게 된다.
도 2는 도 1a 내지 도 1c의 제조방법에 의해 제작된 배선구조의 SEM 측정사진이다.
도 2를 참조하면, 구리배선(250)들이 층간절연막(217) 또는 캐핑막을 사이에 두고 나란히 배열되어 있다. 상기 구리배선(250)의 경계면에 갈바닉 부식에 의한 홈들(G1)이 형성된 것을 알 수 있다.
도 3a 내지 도 3c는 종래기술에 따른 확산방지막을 갖는 비아 콘택플러그 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체기판(305) 상에 하부절연막(310)을 형성한다. 상기 하부절연막(310) 내에 통상의 다마신 기술을 사용하여 하부배선(312)을 형성한다. 상기 하부배선(312)은 구리막 또는 텅스텐막으로 형성될 수 있다. 상기 하부배선(312)을 갖는 반도체기판 상에 층간절연막(317) 및 마스크막을 차례로 형성한다. 상기 마스크막을 패터닝하여 마스크 패턴(323)을 형성한다. 상기 마스크 패턴(323)은 포토레지스트막 또는 하드마스크막으로 형성할 수 있다. 상기 마스크 패턴(323)을 식각마스크로 이용하여 상기 층간절연막(317)을 식각하여 상기 하부배선(312)을 노출시키는 비아홀(325)을 형성한다.
도 3b를 참조하면, 상기 마스크 패턴(323)을 제거한다. 이어, 상기 비아홀(325)을 갖는 반도체기판 상에 콘포말한 금속확산방지막(340)을 형성한다. 상기 금속확산방지막(340)은 탄탈륨(Ta), 탄탈륨 질화막(TaN), 타이타늄(Ti) 또는 타이타늄 질화막(TiN)으로 형성할 수 있다. 상기 금속확산방지막(340)을 갖는 반도체기판 상에 콘포말한 구리씨드막(342)을 형성한다. 상기 구리씨드막(342)은 스퍼터 방법을 이용하여 형성한다. 상기 구리씨드막(342)을 갖는 반도체기판 상에 상기 비아홀(325)을 매립하는 구리막(345)을 형성한다. 상기 구리막(345)은 상기 구리씨드막(342)을 씨드층으로 하여 전기도금법을 이용하여 형성한다.
도 3c를 참조하면, 상기 구리막(345)을 갖는 반도체기판을 상기 층간절연막(317)이 노출될때까지 평탄화시킨다. 그 결과, 상기 비아홀(325) 내부를 채우는 비아 콘택플러그(350)가 형성된다. 상기 비아 콘택플러그(350)는 평탄화된 금속확산방지막(340a), 평탄화된 구리씨드막(342a) 및 평탄화된 구리막(345a)으로 구성된다.
상기 평탄화 공정은 화학기계적 연마공정(chemical mechanical polishing; CMP)을 사용하여 실시될 수 있다. 이때, 상기 화학기계적 연마공정 시 물 또는 과산화수소가 포함된 슬러리를 사용한다. 따라서, 상기 화학기계적 연마공정 시 상기 구리씨드막(342a)을 포함한 구리막(345a)과 상기 금속확산방지막(340a)의 계면에서 갈바닉 부식(Galvanic corrosion) 반응이 일어나게 된다. 상기 구리막(345a)은 상기 금속확산방지막(340a) 예를들어, 탄탈륨막과 비교하여 산화-환원에 대한 전극전위가 낮아 상기 구리막(345a)의 표면에 부식이 일어나며, 상기 탄탈륨막에 의해 상기 부식 속도가 증가하게 된다. 상기 부식 메카니즘은 구리가 슬러리 내의 물 또는 과산화수소에서 전기분해 되어 Cu2+와 전자(e)들로 분해된다. 그 결과, 상기 구리막(345a)의 부식에 의해 비아 리세스(via recess) 영역(G2)이 발생하게 된다. 상기 비아 리세스 영역(G2)에 의해 이후 형성될 상부배선과의 콘택 불량이 발생할 확률이 높아지며, 또한 상부에 형성될 막들이 상기 비아 리세스 영역(G2) 때문에 불균일한 높이를 갖게 된다.
따라서, 구리배선을 형성하기 위한 구리막의 화학기계적 연마공정 시 발생하는 구리막 부식을 방지할 수 있는 배선구조의 제조방법에 대한 연구가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 구리배선을 형성하기 위한 구리막의 화학기계적 연마공정 시 발생하는 구리막 부식을 방지하기에 적합한 이중 확산방지막을 갖는 배선구조 및 그 제조방법을 제공하는 데 있다.
본 발명의 실시예들은 이중 확산방지막을 갖는 배선구조를 제공한다. 상기 배선구조는 비아홀 또는 트렌치 형태의 라인구조를 갖는 층간절연막을 구비한다. 상기 층간절연막은 실리콘산화막, SiOC, SiOCH 및 SiOF으로 이루어진 일군으로부터 선택된 어느 하나의 물질막으로 구성된다. 상기 비아홀 또는 트렌치 형태의 라인구조 내부에 콘포말한 금속확산방지막이 배치된다. 상기 비아홀 또는 상기 트렌치 형태의 라인구조의 측벽들 상의 상기 금속확산방지막을 덮는 절연확산방지 스페이서가 배치된다. 상기 절연확산방지 스페이서는 100Å 내지 1000Å의 두께를 갖는다. 상기 비아홀 내부 또는 상기 트렌치 형태의 라인구조 내부를 채우는 구리배선이 배치된다.
상기 금속확산방지막은 단일막 또는 이중막인 것이 바람직하다. 상기 금속확산방지막은 Ta, TaN, Ti 및 TiN으로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막일 수 있다.
상기 절연확산방지 스페이서는 SiN, SiC, SiOF 및 SiOC로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막인 것이 바람직하다.
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상기 구리배선은 차례로 적층된 구리씨드막 및 구리막으로 구성될 수 있다.
본 발명의 다른 실시예들은 이중 확산방지막을 갖는 배선구조의 제조방법을 제공한다. 이 방법은 반도체기판 상에 하부배선을 형성하는 것을 포함한다. 상기 하부배선을 갖는 반도체기판 상에 비아홀 또는 트렌치 형태의 라인구조를 갖는 층간절연막을 형성한다. 상기 층간절연막을 갖는 반도체기판 상에 콘포말한 금속확산방지막을 형성한다. 상기 금속 확산방지막을 갖는 반도체기판 상에 콘포말한 절연확산방지막을 형성한다. 상기 절연확산방지막을 갖는 반도체기판을 에치백하여, 상기 비아홀 또는 트렌치 형태의 라인구조의 측벽들에 절연확산방지 스페이서를 형성한다. 상기 절연확산방지 스페이서를 갖는 반도체기판 상에 상기 비아홀 또는 트렌치 형태의 라인구조의 내부를 채우는 구리배선막을 형성한다. 상기 구리배선막을 갖는 반도체기판을 상기 층간절연막 상부가 노출될때까지 평탄화하여 구리배선을 형성하되, 상기 평탄화 공정은 제 1차 화학기계적 연마공정 및 제 2차 화학기계적 연마공정으로 행해진다.
상기 하부배선을 갖는 반도체기판 상에 비아홀을 갖는 층간절연막을 형성하는 것은, 상기 하부배선을 갖는 반도체기판 상에 층간절연막을 형성할 수 있다. 이 어, 상기 층간절연막 상에 마스크막을 형성한다. 상기 마스크막을 패터닝하여 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각마스크로 이용하여 상기 층간절연막을 식각하여 상기 하부배선을 노출시키는 비아홀을 형성한다.
상기 하부배선을 갖는 반도체기판 상에 트렌치 형태의 라인구조를 갖는 층간절연막을 형성하는 것은, 상기 비아홀을 갖는 반도체기판 상에 상기 비아홀을 매립하는 희생막을 형성할 수 있다. 이어, 상기 희생막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 희생막, 상기 마스크 패턴 및 상기 층간절연막을 차례로 건식 식각한다. 그 결과, 상기 비아홀의 상부를 가로지르며, 상기 층간절연막 내에 위치하는 트렌치 형태의 라인구조가 형성된다. 이어, 상기 포토레지스트 패턴 및 상기 희생막을 차례로 제거하여 상기 하부배선을 노출시킨다.
상기 금속확산방지막은 단일막 또는 이중막으로 형성할 수 있다. 상기 금속확산방지막은 Ta, TaN, Ti 및 TiN으로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막으로 형성하는 것이 바람직하다.
상기 절연확산방지막을 갖는 반도체기판을 에치백하여, 상기 비아홀 또는 트렌치 형태의 라인구조의 측벽들에 절연확산방지 스페이서를 형성할 때, 상기 비아홀 또는 트렌치 형태의 라인구조의 저면에 상기 금속확산방지막이 노출될 때까지 에치백하는 것이 바람직하다.
상기 절연확산방지막은 SiN, SiC, SiOF 및 SiOC로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막으로 형성할 수 있다.
상기 절연확산방지막은 100Å 내지 1000Å의 두께로 형성할 수 있다.
상기 층간절연막은 실리콘산화막, SiOC, SiOCH 및 SiOF으로 이루어진 일군으로부터 선택된 어느 하나의 물질막으로 형성하는 것이 바람직하다.
상기 구리배선은 차례로 적층된 구리씨드막 및 구리막으로 형성할 수 있다.
상기 구리배선을 형성하는 것은, 상기 절연확산방지 스페이서를 갖는 반도체기판 상에 콘포말한 구리씨드막을 형성할 수 있다. 이어, 상기 구리씨드막을 갖는 반도체기판 상에 상기 비아홀 또는 트렌치 형태의 라인구조의 내부를 채우는 구리막을 형성한다. 상기 구리막을 갖는 반도체기판을 상기 층간절연막 상부가 노출될때까지 평탄화시킨다.
상기 구리씨드막은 스퍼터 방법을 이용하여 형성하는 것이 바람직하다.
상기 구리막은 전기도금(electroplating)법을 이용하여 형성할 수 있다.
상기 평탄화 공정은 화학기계적 연마공정(chemical mechanical polishing; CMP)방법을 이용할 수 있다.
상기 제 1차 화학기계적 연마공정에 의해 상기 층간절연막 상부의 구리배선막을 제거하여 상기 금속확산방지막을 노출시킬 수 있다. 이어, 상기 제 2차 화학기계적 연마공정에 의해 상기 층간절연막 상부의 상기 금속확산방지막을 제거하여 상기 층간절연막 상부를 노출시킨다. 또한, 이와 동시에 상기 비아홀 또는 트렌치 형태의 라인구조 상부의 상기 금속확산방지막, 절연확산방지 스페이서 및 구리배선막 일부를 제거할 수 있다.
상기 제 1차 및 제 2차 화학기계적 연마공정 시 성분이 다른 슬러리를 사용하는 것이 바람직하다. 상기 제 1차 및 제 2차 화학기계적 연마공정 시 물 또는 과산화수소가 포함된 슬러리를 사용할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명의 실시예들에 따른 이중 확산방지막을 갖는 배선구조의 제조방법을 설명하기 위한 공정 순서도(process flow chart)이고, 도 5a 내지 도 5i는 본 발명의 실시예들에 따른 이중 확산방지막을 갖는 배선구조의 제조방법을 설명하기 위한 단면도들이다.
도 4 및 도 5a를 참조하면, 반도체기판(505) 상에 하부절연막(510)을 형성한다. 상기 하부절연막(510) 내에 통상의 다마신 기술을 사용하여 하부배선(512)을 형성한다(도 4의 단계 F1). 상기 하부배선(512)은 구리막 또는 텅스텐막으로 형성할 수 있다.
상기 하부배선(512)을 갖는 반도체기판 상에 식각저지막(515), 층간절연막(517) 및 캐핑막(520)을 차례로 형성한다(도 4의 단계 F2). 상기 식각저지막(515) 은 상기 층간절연막(517)에 대하여 식각선택비를 갖는 절연성 질화막(insulating nitride layer) 또는 절연성 탄화막(insulating carbide layer)으로 형성하는 것이 바람직하다. 상기 절연성 질화막은 실리콘 질화막(SiN), 실리콘 탄질화막(SiCN) 또는 붕소 질화막(boron nitride layer; BN)으로 형성할 수 있고, 상기 절연성 탄화막은 실리콘 탄화막(SiC)으로 형성할 수 있다.
상기 층간절연막(517)은 반도체소자의 동작속도를 향상시키고, 상기 층간절연막(517) 내에 계면이 형성되는 것을 방지하기 위하여 단일 저유전막(a single low-k dielectric layer)으로 형성하는 것이 바람직하다. 상기 단일 저유전막은 탄소, 불소 또는 수소를 함유하는 실리콘 산화막, 예컨대 SiOC막, SiOCH막 또는 SiOF막으로 형성할 수 있다. 상기 층간절연막(517)은 다공질 스폰지 형상을 갖는다. 상기 층간절연막(517)은 이후 공정으로부터 손상을 받아 저유전막 특성이 저하될 수 있다. 따라서, 상기 캐핑막(520)은 상기 층간절연막(517)의 특성을 보호하기 위해 형성할 수 있다.
상기 캐핑막(520)은 절연성 산화막, 절연성 질화막 또는 절연성 탄화막으로 형성하는 것이 바람직하다. 상기 절연성 산화막은 실리콘 산화막(SiO2), TEOS(tetra ethyl ortho silicate)막 또는 LTO(low temperature oxide)막으로 형성할 수 있고, 상기 절연성 질화막은 실리콘 질화막(SiN), 실리콘 탄질화막(SiCN) 또는 붕소 질화막(BN)으로 형성할 수 있고, 상기 절연성 탄화막은 실리콘 탄화막(SiC)으로 형성할 수 있다.
상기 캐핑막(520) 상에 마스크막을 형성한다. 상기 마스크막을 패터닝하여 마스크 패턴(523)을 형성한다. 상기 마스크 패턴(523)은 포토레지스트 패턴 또는 하드마스크 패턴으로 형성할 수 있다. 상기 하드마스크 패턴은 상기 층간절연막(517)에 대해 높은 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 상기 하드마스크 패턴은 SiC 또는 SiN으로 형성할 수 있다.
도 4 및 도 5b를 참조하면, 상기 마스크 패턴(523)을 식각마스크로 이용하여 상기 캐핑막(520) 및 층간절연막(517)을 차례로 건식 식각한다. 그 결과, 상기 하부배선(512) 상부의 상기 식각저지막(515)을 노출시키는 예비비아홀(525)이 형성된다(도 4의 단계 F3). 상기 마스크 패턴(523)을 포토레지스트 패턴으로 형성한 경우, 상기 예비비아홀(525)을 형성한 후 상기 마스크 패턴(523)을 제거할 수 있다.
도 4 및 도 5c를 참조하면, 상기 예비비아홀(525)을 갖는 반도체기판 상에 상기 예비비아홀(525)을 매립하는 희생막(530)을 형성한다(도 4의 단계 F4). 상기 희생막(530) 상에 포토레지스트 패턴(532)을 형성한다. 상기 희생막(530)은 이후 공정에서 상기 예비비아홀(525)의 프로파일의 변형을 방지하기 위해 형성한다. 상기 희생막(530)은 상기 층간절연막(517)에 대하여 습식식각 선택비를 갖는 막으로 형성할 수 있다. 상기 희생막(530)은 수소가 함유된 산화막(hydro-silses-quioxane layer; HSQ layer) 또는 유기실록산으로 형성할 수 있다.
도 4 및 도 5d를 참조하면, 상기 포토레지스트 패턴(532)을 식각마스크로 이용하여 상기 희생막(530), 상기 마스크 패턴(523), 상기 캐핑막(520) 및 상기 층간절연막(517)을 차례로 식각한다. 그 결과, 상기 예비비아홀(525) 상부를 가로지르며, 상기 층간절연막(517) 내에 위치하는 트렌치 형태의 라인구조(535)가 형성된다 (도 4의 단계 F5). 또한, 상기 예비비아홀(525) 내에 희생막(530a)이 잔존하게 된다.
도 4 및 도 5e를 참조하면, 상기 예비비아홀(525) 내의 상기 희생막(530a) 및 상기 층간절연막(517) 상부의 상기 희생막(530)을 제거한다(도 4의 단계 F6). 상기 희생막들(530 및 530a)은 습식용액을 사용하여 제거할 수 있다. 그 결과, 상기 예비비아홀(525) 저면에 상기 식각저지막(515)이 노출된다. 상기 희생막(530a)은 상기 층간절연막(517)에 대하여 습식식각 선택비를 가지므로, 상기 층간절연막(517)의 표면 식각손상이 방지된다.
상기 예비비아홀(525) 저면에 노출된 상기 식각저지막(515)을 제거하여 상기 하부배선(512)을 노출시키는 최종비아홀(525a)을 형성한다(도 4의 단계 F7). 상기 식각저지막(515)은 건식식각을 이용하여 제거한다. 상기 식각저지막(515)이 식각되는 동안 상기 마스크 패턴(523)이 일부 식각될 수 도 있다.
도 4 및 도 5f를 참조하면, 상기 최종비아홀(325a)을 갖는 반도체기판 상에 콘포말한 금속확산방지막(540) 및 콘포말한 절연확산방지막(541)을 차례로 형성한다(도 4의 단계 F8). 상기 금속확산방지막(540)은 단일막 또는 이중막으로 형성할 수 있다. 상기 금속확산방지막(540)은 탄탈륨(Ta), 탄탈륨질화막(TaN), 타이타늄(Ti) 및 타이타늄질화막(TiN)으로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막으로 형성하는 것이 바람직하다. 상기 절연확산방지막(541)은 SiN, SiC, SiOF 및 SiOC로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막으로 형성할 수 있다. 상기 절연확산방지막(541)은 100Å 내지 1000Å의 두께로 형성하는 것이 바람직하다.
도 4 및 도 5g를 참조하면, 상기 절연확산방지막(541)을 갖는 반도체기판을 에치백하여, 상기 최종비아홀(525a) 및 상기 트렌치 형태의 라인구조(535)의 측벽들에 절연확산방지 스페이서들(541a)을 형성한다(도 4의 단계 F9). 이때, 상기 최종비아홀(525a) 저면에 상기 금속확산방지막(540)이 모두 노출될 때까지 에치백한다.
도 4 및 도 5h를 참조하면, 상기 절연확산방지 스페이서(541a)를 갖는 반도체기판 상에 콘포말한 구리씨드막(542)을 형성한다. 이어, 상기 구리씨드막(542)을 갖는 반도체기판 상에 상기 최종비아홀(525a) 및 트렌치 형태의 라인구조(535)의 내부를 채우는 구리막(545)을 형성한다. 상기 차례로 적층된 구리씨드막(542) 및 구리막(545)은 구리배선막(550)을 구성한다(도 4의 단계 F10). 상기 구리씨드막(542)은 스퍼터 방법을 이용하여 형성하는 것이 바람직하다. 상기 구리막(545)은 상기 구리시드막(542)을 씨드층으로 이용하여 전기도금(electroplating)법으로 형성할 수 있다.
도 4 및 도 5i를 참조하면, 상기 구리배선막(550)을 갖는 반도체기판을 상기 캐핑막(520)이 노출될때까지 평탄화시킨다. 상기 평탄화 공정은 화학기계적 연마공정(chemical mechanical polishing; CMP)방법을 이용할 수 있다(도 4의 단계 F11). 그 결과, 상기 최종비아홀(525a) 및 상기 트렌치 형태의 라인구조(535)의 내부에 구리배선(550a)이 형성된다(도 4의 단계 F12). 상기 구리배선(550a)은 평탄화된 구리씨드막(542a) 및 평탄화된 구리막(545a)로 구성된다. 또한, 이와동시에 평탄화된 절연확산방지 스페이서(541a) 및 평탄화된 금속확산방지막(540a)이 형성된다. 이때, 상기 캐핑막(520)이 일부 제거될 수 도 있다.
상기 화학기계적 연마공정 방법은 제 1차 화학기계적 연마공정 및 제 2차 화학기계적 연마공정으로 행해지는 것이 바람직하다. 상기 제 1차 화학기계적 연마공정에 의해 상기 캐핑막(520) 상부의 상기 구리배선막(550)을 제거하여 상기 금속확산방지막(540)을 노출시킬 수 있다. 이어, 상기 제 2차 화학기계적 연마공정에 의해 상기 캐핑막(520) 상부의 상기 금속확산방지막(540)을 제거하여 상기 캐핑막(520) 상부를 노출시킬 수 있다. 또한, 이와 동시에 상기 트렌치 형태의 라인구조(535) 상부의 상기 금속확산방지막(540), 절연확산방지 스페이서(541a) 및 구리배선막(550) 일부를 제거할 수 있다. 상기 제 1차 및 제 2차 화학기계적 연마공정 시 성분이 다른 슬러리를 사용하는 것이 바람직하다. 상기 제 1차 및 제 2차 화학기계적 연마공정 시 물 또는 과산화수소가 포함된 슬러리를 사용할 수 있다.
상기에 설명한 바와 같이, 상기 금속확산방지막(540a)과 구리배선(550a) 사이에 상기 절연확산방지 스페이서(541a)를 형성한다. 따라서, 상기 물 또는 과산화수소가 포함된 슬러리를 사용하여 화학기계적 연마공정을 행할 때 종래기술에서 구리배선(550a)에 발생하던 갈바닉 부식(Galvanic corrosion)을 방지할 수 있데 된다. 'B' 영역을 확대하여 살펴보면, 상기 절연확산방지 스페이서(541a)가 상기 구리배선(550a)과 상기 금속확산방지막(540a)을 전기적으로 절연시키는 것을 알 수 있다.
도 6은 본 발명의 다른 실시예들에 따른 이중 확산방지막을 갖는 비아 콘택 플러그 배선구조의 제조방법을 설명하기 위한 공정 순서도(process flow chart)이고, 도 7a 내지 도 7e는 본 발명의 다른 실시예들에 따른 이중 확산방지막을 갖는 비아 콘택플러그 배선구조의 제조방법을 설명하기 위한 단면도들이다.
도 6 및 도 7a를 참조하면, 반도체기판(705) 상에 하부절연막(710)을 형성한다. 상기 하부절연막(710) 내에 통상의 다마신 기술을 사용하여 하부배선(712)을 형성한다(도 6의 단계 S1). 상기 하부배선(712)은 구리막 또는 텅스텐막으로 형성할 수 있다.
상기 하부배선(712)을 갖는 반도체기판 상에 층간절연막(717)을 형성한다. 상기 층간절연막(717) 상에 캐핑막(720)을 형성할 수 있다(도 6의 단계 S2). 상기 층간절연막(517)은 실리콘 산화막 또는 저유전막으로 형성할 수 있다. 상기 저유전막을 사용할 경우 반도체소자의 동작속도를 향상시킬 수 있게 된다. 상기 저유전막은 탄소, 불소 또는 수소를 함유하는 실리콘 산화막, 예컨대 SiOC막, SiOCH막 또는 SiOF막으로 형성할 수 있다. 상기 저유전막은 다공질 스폰지 형상을 갖는다. 따라서, 상기 층간절연막(517)을 저유전막으로 형성할 경우 이후 공정에서 손상을 받아 저유전막 특성이 저하될 수 있다. 따라서, 상기 캐핑막(720)은 상기 층간절연막(717)의 특성을 보호하기 위해 형성될 수 있다.
상기 캐핑막(720)은 절연성 산화막, 절연성 질화막 또는 절연성 탄화막으로 형성하는 것이 바람직하다. 상기 절연성 산화막은 실리콘 산화막(SiO2), TEOS(tetra ethyl ortho silicate)막 또는 LTO(low temperature oxide)막으로 형성할 수 있고, 상기 절연성 질화막은 실리콘 질화막(SiN), 실리콘 탄질화막(SiCN) 또는 붕소 질화막(BN)으로 형성할 수 있고, 상기 절연성 탄화막은 실리콘 탄화막(SiC)으로 형성할 수 있다.
상기 캐핑막(720) 상에 마스크막을 형성한다. 상기 마스크막을 패터닝하여 마스크 패턴(723)을 형성한다. 상기 마스크 패턴(723)은 포토레지스트 패턴 또는 하드마스크 패턴으로 형성할 수 있다. 상기 하드마스크 패턴은 상기 층간절연막(717)에 대해 높은 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 상기 하드마스크 패턴은 SiC 또는 SiN으로 형성할 수 있다.
도 6 및 도 7b를 참조하면, 상기 마스크 패턴(723)을 식각마스크로 이용하여 상기 캐핑막(720) 및 층간절연막(717)을 차례로 건식 식각한다. 그 결과, 상기 하부배선(712)을 노출시키는 비아홀(725)이 형성된다(도 6의 단계 S3).
도 6 및 도 7c를 참조하면, 상기 마스크 패턴(723)을 포토레지스트 패턴으로 형성한 경우, 상기 비아홀(725)을 형성한 후 상기 마스크 패턴(723)을 제거할 수 있다. 상기 비아홀(725)을 갖는 반도체기판 상에 콘포말한 금속확산방지막(740)을 형성한다(도 6의 단계 S4). 이어, 상기 금속확산방지막(740)을 갖는 반도체기판 상에 콘포말한 절연확산방지막(741)을 형성한다(도 6의 단계 S5). 상기 금속확산방지막(740)은 단일막 또는 이중막으로 형성할 수 있다. 상기 금속확산방지막(740)은 탄탈륨(Ta), 탄탈륨질화막(TaN), 타이타늄(Ti) 및 타이타늄질화막(TiN)으로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막으로 형성하는 것이 바람직하다. 상기 절연확산방지막(741)은 SiN, SiC, SiOF 및 SiOC로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막으로 형성할 수 있다. 상기 절연확산방지막(741)은 100Å 내지 1000Å의 두께로 형성하는 것이 바람직하다.
도 6 및 도 7d를 참조하면, 상기 절연확산방지막(741)을 갖는 반도체기판을 에치백하여, 상기 비아홀(725)의 측벽들에 절연확산방지 스페이서(741a)들을 형성한다(도 6의 단계 S6). 이때, 상기 비아홀(725) 저면에 상기 금속확산방지막(740)이 모두 노출될 때까지 에치백한다.
상기 절연확산방지 스페이서(741a)들을 갖는 반도체기판 상에 콘포말한 구리씨드막(742)을 형성한다. 이어, 상기 구리씨드막(742)을 갖는 반도체기판 상에 상기 비아홀(725)의 내부를 채우는 구리막(745)을 형성한다. 상기 차례로 적층된 구리씨드막(742) 및 상기 구리막(745)은 구리배선막(750)을 구성한다(도 6의 단계 S7). 상기 구리씨드막(742)은 스퍼터 방법을 이용하여 형성하는 것이 바람직하다. 상기 구리막(745)은 상기 구리시드막(742)을 씨드층으로 이용하여 전기도금(electroplating)법으로 형성할 수 있다.
도 6 및 도 7e를 참조하면, 상기 구리배선막(750)을 갖는 반도체기판을 상기 캐핑막(720)이 노출될때까지 평탄화시킨다. 상기 평탄화 공정은 화학기계적 연마공정(chemical mechanical polishing; CMP)방법을 이용할 수 있다(도 6의 단계 S8). 그 결과, 상기 비아홀(725)의 내부를 채우는 비아 콘택플러그 구조의 구리배선(750a)이 형성된다(도 6의 단계 S9). 상기 구리배선(750a)은 평탄화된 구리씨드막(742a) 및 평탄화된 구리막(745a)으로 구성된다. 또한, 이와동시에 평탄화된 절연확산방지 스페이서(741a) 및 평탄화된 금속확산방지막(740a)이 형성된다. 이때, 상 기 캐핑막(720)이 일부 제거될 수 도 있다.
상기 화학기계적 연마공정 방법은 제 1차 화학기계적 연마공정 및 제 2차 화학기계적 연마공정으로 행해지는 것이 바람직하다. 상기 제 1차 화학기계적 연마공정에 의해 상기 캐핑막(720) 상부의 상기 구리배선막(750)을 제거하여 상기 금속확산방지막(740)을 노출시킬 수 있다. 이어, 상기 제 2차 화학기계적 연마공정에 의해 상기 캐핑막(720) 상부의 상기 금속확산방지막(740)을 제거하여 상기 캐핑막(720) 상부를 노출시킬 수 있다. 또한, 이와 동시에 상기 비아홀(725) 상부의 상기 금속확산방지막(740), 절연확산방지 스페이서(741a) 및 구리배선막(750) 일부를 제거할 수 있다. 상기 제 1차 및 제 2차 화학기계적 연마공정 시 성분이 다른 슬러리를 사용하는 것이 바람직하다. 상기 제 1차 및 제 2차 화학기계적 연마공정 시 물 또는 과산화수소가 포함된 슬러리를 사용할 수 있다.
상기에 설명한 바와 같이, 상기 금속확산방지막(740a)과 구리배선(750a) 사이에 상기 절연확산방지 스페이서(741a)를 형성한다. 따라서, 상기 물 또는 과산화수소가 포함된 슬러리를 사용하여 화학기계적 연마공정을 행할 때, 종래기술에서 비아 콘택플러그 구조의 구리배선에서 발생하던 갈바닉 부식(Galvanic corrosion)에 의한 비아 리세스(via recess) 현상을 방지할 수 있게 된다. 'C' 영역을 확대하여 살펴보면, 상기 절연확산방지 스페이서(741a)가 상기 구리배선(750a)과 상기 금속확산방지막(740a)을 전기적으로 절연시키는 것을 알 수 있다.
도 5i 및 도 7e를 다시 참조하여 본 발명의 또 다른 실시예들에 따른 이중 확산방지막을 갖는 배선구조들을 설명하기로 한다.
도 5i는 본 발명의 또 다른 실시예들에 따른 이중 확산방지막을 갖는 배선구조를 설명하기 위한 단면도이다.
도 5i를 참조하면, 상기 배선구조는 반도체기판(505) 상에 하부절연막(510)이 배치된다. 상기 하부절연막(510) 내에 하부배선(512)이 배치된다. 상기 하부배선(512)은 구리막 또는 텅스텐막일 수 있다. 상기 하부배선(512) 상에 식각저지막(515)이 배치될 수 있다. 상기 식각저지막(515) 상에 층간절연막(517)이 배치된다.상기 층간절연막(517) 상에 캐핑막(520)이 배치될 수 있다.
상기 층간절연막(517)은 실리콘산화막, SiOC, SiOCH 및 SiOF으로 이루어진 일군으로부터 선택된 어느 하나의 물질막일 수 있다. 상기 식각저지막(515)은 절연성 질화막(insulating nitride layer) 또는 절연성 탄화막(insulating carbide layer)인 것이 바람직하다. 상기 절연성 질화막은 실리콘 질화막(SiN), 실리콘 탄질화막(SiCN) 또는 붕소 질화막(boron nitride layer; BN)일 수 있고, 상기 절연성 탄화막은 실리콘 탄화막(SiC)일 수 있다. 상기 캐핑막(520) 절연성 산화막, 절연성 질화막 또는 절연성 탄화막일 수 있다. 상기 절연성 산화막은 실리콘 산화막(SiO2), TEOS(tetra ethyl ortho silicate)막 또는 LTO(low temperature oxide)막일 수 있고, 상기 절연성 질화막은 실리콘 질화막(SiN), 실리콘 탄질화막(SiCN) 또는 붕소 질화막(BN)일 수 있고, 상기 절연성 탄화막은 실리콘 탄화막(SiC)일 수 있다.
상기 캐핑막(520)을 관통하면서 상기 층간절연막(517) 내부에 트렌치 형태의 라인구조(535)가 배치된다. 상기 트렌치 형태의 라인구조(535) 하부의 상기 층간절 연막(517) 및 식각저지막(515)을 관통하여 상기 하부배선(512)을 노출시키는 최종비아홀(525a)이 배치된다. 상기 최종비아홀(525a) 및 상기 트렌치 형태의 라인구조(535) 내부에 콘포말한 금속확산방지막(540a)이 배치된다. 상기 최종비아홀(525a) 및 상기 트렌치 형태의 라인구조(535) 측벽들의 상기 금속확산방지막(540a)을 덮는 절연확산방지 스페이서(541a)가 배치된다. 상기 최종비아홀(525a) 내부 및 상기 트렌치 형태의 라인구조(535) 내부를 채우는 구리배선(550a)이 배치된다. 상기 구리배선(550a)은 차례로 적층된 구리씨드막(542a) 및 구리막(545a)으로 구성될 수 있다.
상기 금속확산방지막(540a)은 단일막 또는 이중막인 것이 바람직하다. 상기 금속확산방지막(540a)은 Ta, TaN, Ti 및 TiN으로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막일 수 있다. 상기 절연확산방지 스페이서(541a)는 SiN, SiC, SiOF 및 SiOC로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막인 것이 바람직하다. 상기 절연확산방지 스페이서(541a)의 두께가 100Å 내지 1000Å인 것이 바람직하다.
상기에 설명한 바와 같이, 상기 금속확산방지막(540a)과 구리배선(550a) 사이에 상기 절연확산방지 스페이서(541a)가 배치된다. 'B' 영역을 확대하여 살펴보면, 상기 절연확산방지 스페이서(541a)가 상기 구리배선(550a)과 상기 금속확산방지막(540a)을 전기적으로 절연시키는 것을 알 수 있다.
도 7e는 본 발명의 또 다른 실시예들에 따른 이중 확산방지막을 갖는 비아 콘택플러그 배선구조를 설명하기 위한 단면도이다.
도 7e를 참조하면, 상기 배선구조는 반도체기판(705) 상에 하부절연막(710)이 배치된다. 상기 하부절연막(710) 내에 하부배선(712)이 배치된다. 상기 하부배선(712)은 구리막 또는 텅스텐막일 수 있다. 상기 하부배선(712) 상에 층간절연막(717)이 배치된다. 상기 층간절연막(717) 상에 캐핑막(720)이 배치될 수 있다. 상기 층간절연막(717)은 실리콘산화막, SiOC, SiOCH 및 SiOF으로 이루어진 일군으로부터 선택된 어느 하나의 물질막일 수 있다. 상기 캐핑막(720) 절연성 산화막, 절연성 질화막 또는 절연성 탄화막일 수 있다. 상기 절연성 산화막은 실리콘 산화막(SiO2), TEOS(tetra ethyl ortho silicate)막 또는 LTO(low temperature oxide)막일 수 있고, 상기 절연성 질화막은 실리콘 질화막(SiN), 실리콘 탄질화막(SiCN) 또는 붕소 질화막(BN)일 수 있고, 상기 절연성 탄화막은 실리콘 탄화막(SiC)일 수 있다.
상기 캐핑막(720) 및 상기 층간절연막(717)을 관통하여 상기 하부배선(712)을 노출시키는 비아홀(725)이 배치된다. 상기 비아홀(725) 내부에 콘포말한 금속확산방지막(740a)이 배치된다. 상기 비아홀(725) 측벽들의 상기 금속확산방지막(740a)을 덮는 절연확산방지 스페이서(741a)가 배치된다. 상기 비아홀(725) 내부를 채우는 비아 콘택플러그 구조의 구리배선(750a)이 배치된다. 상기 구리배선(750a)은 차례로 적층된 구리씨드막(742a) 및 구리막(745a)으로 구성될 수 있다.
상기 금속확산방지막(740a)은 단일막 또는 이중막인 것이 바람직하다. 상기 금속확산방지막(740a)은 Ta, TaN, Ti 및 TiN으로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막일 수 있다. 상기 절연확산방지 스페이서(741a)는 SiN, SiC, SiOF 및 SiOC로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막인 것이 바람직하다. 상기 절연확산방지 스페이서(741a)의 두께가 100Å 내지 1000Å인 것이 바람직하다.
상기에 설명한 바와 같이, 상기 금속확산방지막(740a)과 구리배선(750a) 사이에 상기 절연확산방지 스페이서(741a)가 배치된다. 'C' 영역을 확대하여 살펴보면, 상기 절연확산방지 스페이서(741a)가 상기 구리배선(750a)과 상기 금속확산방지막(740a)을 전기적으로 절연시키는 것을 알 수 있다.
상기와 같이 이루어진 본 발명에 의하면, 다마신 공정을 이용하여 배선구조를 형성할 때, 금속확산방지막과 구리배선 사이에 절연확산방지 스페이서를 형성하여 상기 금속확산방지막과 구리배선을 전기적으로 절연시킨다. 따라서, 물 또는 과산화수소가 포함된 슬러리를 사용하여 화학기계적 연마공정을 행할 때 종래기술에서 구리배선에 발생하던 갈바닉 부식(Galvanic corrosion)을 방지할 수 있데 된다. 그 결과, 일정한 폭을 가진 트렌치 형태의 라인구조 배선을 형성할 수 있게 되며, 또한, 비아 콘택플러그의 비아 리세스(via recess) 현상을 방지할 수 있게 된다. 따라서, 고집적 반도체소자의 배선구조 불량을 최소화할 수 있게 된다.

Claims (25)

  1. 비아홀 또는 트렌치 형태의 라인구조를 갖되, 실리콘산화막, SiOC, SiOCH 및 SiOF으로 이루어진 일군으로부터 선택된 어느 하나의 물질막으로 구성된 층간절연막;
    상기 비아홀 또는 트렌치 형태의 라인구조 내부에 배치된 콘포말한 금속확산방지막;
    상기 비아홀 또는 상기 트렌치 형태의 라인구조의 측벽들 상의 상기 금속확산방지막을 덮되, 100Å 내지 1000Å의 두께를 갖는 절연확산방지 스페이서; 및
    상기 비아홀 내부 또는 상기 트렌치 형태의 라인구조 내부를 채우는 구리배선을 포함하는 배선구조.
  2. 제 1 항에 있어서,
    상기 금속확산방지막은 단일막 또는 이중막인 것을 특징으로 하는 배선구조.
  3. 제 2 항에 있어서,
    상기 금속확산방지막은 Ta, TaN, Ti 및 TiN으로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막인 것을 특징으로 하는 배선구조.
  4. 제 1 항에 있어서,
    상기 절연확산방지 스페이서는 SiN, SiC, SiOF 및 SiOC로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막인 것을 특징으로 하는 배선구조.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 구리배선은 차례로 적층된 구리씨드막 및 구리막으로 구성되는 것을 특징으로 하는 배선구조.
  8. 반도체기판 상에 하부배선을 형성하고,
    상기 하부배선을 갖는 반도체기판 상에 비아홀 또는 트렌치 형태의 라인구조를 갖는 층간절연막을 형성하고,
    상기 층간절연막을 갖는 반도체기판 상에 콘포말한 금속확산방지막을 형성하고,
    상기 금속 확산방지막을 갖는 반도체기판 상에 콘포말한 절연확산방지막을 형성하고,
    상기 절연확산방지막을 갖는 반도체기판을 에치백하여, 상기 비아홀 또는 트렌치 형태의 라인구조의 측벽들에 절연확산방지 스페이서를 형성하고,
    상기 절연확산방지 스페이서를 갖는 반도체기판 상에 상기 비아홀 또는 트렌치 형태의 라인구조의 내부를 채우는 구리배선막을 형성하고,
    상기 구리배선막을 갖는 반도체기판을 상기 층간절연막 상부가 노출될때까지 평탄화하여 구리배선을 형성하되, 상기 평탄화 공정은 제 1차 화학기계적 연마공정 및 제 2차 화학기계적 연마공정으로 행해지는 것을 포함하는 배선구조의 제조방법.
  9. 제 8 항에 있어서,
    상기 하부배선을 갖는 반도체기판 상에 비아홀을 갖는 층간절연막을 형성하는 것은,
    상기 하부배선을 갖는 반도체기판 상에 층간절연막을 형성하고,
    상기 층간절연막 상에 마스크막을 형성하고,
    상기 마스크막을 패터닝하여 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각마스크로 이용하여 상기 층간절연막을 식각하여 상기 하부배선을 노출시키는 비아홀을 형성하는 것을 특징으로 하는 배선구조의 제조방법.
  10. 제 9 항에 있어서,
    상기 하부배선을 갖는 반도체기판 상에 트렌치 형태의 라인구조를 갖는 층간절연막을 형성하는 것은,
    상기 비아홀을 갖는 반도체기판 상에 상기 비아홀을 매립하는 희생막을 형성하고,
    상기 희생막 상에 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 희생막, 상기 마스크 패턴 및 상기 층간절연막을 차례로 건식 식각하여 상기 비아홀의 상부를 가로지르며, 상기 층간절연막 내에 위치하는 트렌치 형태의 라인구조를 형성하고,
    상기 포토레지스트 패턴 및 상기 희생막을 차례로 제거하여 상기 하부배선을 노출시키는 것을 특징으로 하는 배선구조의 제조방법.
  11. 제 8 항에 있어서,
    상기 금속확산방지막은 단일막 또는 이중막으로 형성하는 것을 특징으로 하는 배선구조의 제조방법.
  12. 제 11 항에 있어서,
    상기 금속확산방지막은 Ta, TaN, Ti 및 TiN으로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막으로 형성하는 것을 특징으로 하는 배선구조의 제조방법.
  13. 제 8 항에 있어서,
    상기 절연확산방지막을 갖는 반도체기판을 에치백하여, 상기 비아홀 또는 트 렌치 형태의 라인구조의 측벽들에 절연확산방지 스페이서를 형성할 때, 상기 비아홀 또는 트렌치 형태의 라인구조의 저면에 상기 금속확산방지막이 노출될 때까지 에치백하는 것을 특징으로 하는 배선구조의 제조방법.
  14. 제 8 항에 있어서,
    상기 절연확산방지막은 SiN, SiC, SiOF 및 SiOC로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막으로 형성하는 것을 특징으로 하는 배선구조의 제조방법.
  15. 제 8 항에 있어서,
    상기 절연확산방지막은 100Å 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 배선구조의 제조방법.
  16. 제 8 항에 있어서,
    상기 층간절연막은 실리콘산화막, SiOC, SiOCH 및 SiOF으로 이루어진 일군으로부터 선택된 어느 하나의 물질막으로 형성하는 것을 특징으로 하는 배선구조의 제조방법.
  17. 제 8 항에 있어서,
    상기 구리배선은 차례로 적층된 구리씨드막 및 구리막으로 형성하는 것을 특 징으로 하는 배선구조의 제조방법
  18. 제 17 항에 있어서,
    상기 구리배선을 형성하는 것은,
    상기 절연확산방지 스페이서를 갖는 반도체기판 상에 콘포말한 구리씨드막을 형성하고,
    상기 구리씨드막을 갖는 반도체기판 상에 상기 비아홀 또는 트렌치 형태의 라인구조의 내부를 채우는 구리막을 형성하고,
    상기 구리막을 갖는 반도체기판을 상기 층간절연막 상부가 노출될때까지 평탄화시키는 것을 특징으로 하는 배선구조의 제조방법.
  19. 제 18 항에 있어서,
    상기 구리씨드막은 스퍼터 방법을 이용하여 형성하는 것을 특징으로 하는 배선구조의 제조방법.
  20. 제 18 항에 있어서,
    상기 구리막은 전기도금(electroplating)법을 이용하여 형성하는 것을 특징으로 하는 배선구조의 제조방법.
  21. 제 8 항에 있어서,
    상기 평탄화 공정은 화학기계적 연마공정(chemical mechanical polishing; CMP)방법을 이용하는 것을 특징으로 하는 배선구조의 제조방법.
  22. 삭제
  23. 제 8 항에 있어서,
    상기 제 1차 화학기계적 연마공정에 의해 상기 층간절연막 상부의 구리배선막을 제거하여 상기 금속확산방지막을 노출시키고,
    상기 제 2차 화학기계적 연마공정에 의해 상기 층간절연막 상부의 상기 금속확산방지막을 제거하여 상기 층간절연막 상부를 노출시키고, 이와 동시에 상기 비아홀 또는 트렌치 형태의 라인구조 상부의 상기 금속확산방지막, 절연확산방지 스페이서 및 구리배선막 일부를 제거하는 것을 특징으로 하는 배선구조의 제조방법.
  24. 제 8 항에 있어서,
    상기 제 1차 및 제 2차 화학기계적 연마공정 시 성분이 다른 슬러리를 사용하는 것을 특징으로 하는 배선구조의 제조방법.
  25. 제 24 항에 있어서,
    상기 제 1차 및 제 2차 화학기계적 연마공정 시 물 또는 과산화수소가 포함된 슬러리를 사용하는 것을 특징으로 하는 배선구조의 제조방법.
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