CN109300875B - 内连线结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种内连线结构，其包括第一介电层、第一导体层、第二导体层、覆盖层以及介层窗。第一介电层具有第一沟道及第二沟道。第一导体层位在第一沟道中。第二导体层位于第二沟道中，且第二导体层的顶面低于第一介电层的顶面。覆盖层覆盖第一介电层、第一导体层以及第二导体层，且覆盖层具有暴露部分第一导体层的介层窗开口。介层窗位在第一导体层上以及第一导体层与第二导体层之间的第一介电层上，且介层窗填入介层窗开口中并电性连接至第一导体层。介层窗开口覆盖第二导体层。避免第二导体层与介层窗之间的距离小于偏移阈值而产生短路的问题。可提升介层窗与第一导体层之间的重叠裕度，进而提升内连线结构的可信度。

Description

内连线结构及其制造方法
技术领域
本发明属于半导体器件领域，涉及一种内连线结构及其制造方法。
背景技术
随着半导体元件逐渐缩小，内连线结构中的上层导电元件与其下方的下层导电元件的重叠裕度(overlay window)也会变小，因此容易发生对准偏差而导致半导体元件的可信度降低。举例来说，内连线结构的介电层中具有多个导体层，介层窗位于相对应的导体层上并与其电性连接，当介层窗发生严重对准偏差时，其除了位于相对应的导体层上之外，还会延伸覆盖相邻的两个导体层之间的介电层上。如此一来，在高操作电压的情况下，介层窗或导体层中的金属离子易穿过此介电层，并迁移至邻近的导体层(未与介层窗直接接触)而产生短路的问题。因此，如何提升内连线结构的可信度，实为目前研发人员亟待解决的议题之一。
发明内容
本发明提供一种具有良好可信度的内连线结构及其制造方法。
本发明的一实施例提供一种内连线结构，其包括第一介电层、第一导体层、第二导体层、覆盖层以及介层窗。第一介电层具有第一沟道及第二沟道。第一导体层位在第一沟道中。第二导体层位于第二沟道中，且第二导体层的顶面低于第一介电层的顶面。覆盖层覆盖第一介电层、第一导体层以及第二导体层，且覆盖层具有暴露部分第一导体层的介层窗开口。介层窗位在第一导体层上以及第一导体层与第二导体层之间的第一介电层上，且介层窗填入介层窗开口中并电性连接至第一导体层。其中介层窗开口覆盖第二导体层。
在本发明的一实施例中，第一导体层的顶面低于第一介电层的顶面。
在本发明的一实施例中，介层窗与第二导体层之间的最小距离大于或等于偏移阈值Ds，且Ds＝8nm。
在本发明的一实施例中，覆盖层填满第二沟道。
在本发明的一实施例中，介层窗与第二导体层之间在Y方向上具有第二距离y，且y≥Ds。
在本发明的一实施例中，还包括覆盖覆盖层且围绕介层窗的第二介电层。
本发明的一实施例提供一种内连线结构的制造方法，其包括以下步骤。在第一介电层中形成第一沟道及第二沟道。在第一沟道及第二沟道中填入导体材料层。移除部分导体材料层，以分别在第一沟道及第二沟道中形成第一导体层及第二导体层，且第一导体层与第二导体层的顶面低于第一介电层的顶面。在第一介电层、第一导体层以及第二导体层上形成覆盖层。在覆盖层上形成第二介电层。在覆盖层及第二介电层中形成介层窗，其中介层窗形成在第一导体层上以及第一导体层与第二导体层之间的第一介电层上，且电性连接至第一导体层。其中介层窗开口覆盖第二导体层。
在本发明的一实施例中，介层窗与第二导体层之间的最小距离大于或等于偏移阈值Ds，且Ds＝8nm。
在本发明的一实施例中，覆盖层填满第二沟道。
在本发明的一实施例中，介层窗与第二导体层之间在Y方向上具有第二距离y，且y≥Ds。
基于上述，在本发明实施例所提出的内连线结构及其制造方法中，由于第二导体层的顶面低于第一介电层的顶面，因此可扩大第二导体层与介层窗之间的最小距离，避免两者之间的距离小于偏移阈值(shift threshold)而产生短路的问题，使得内连线结构在维持微型化设计的情况下，仍可提升介层窗与第一导体层之间的重叠裕度，进而提升内连线结构的可信度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1F为依照本发明一实施例的内连线结构的制造方法的剖面示意图。
图2为依照本发明另一实施例的内连线结构的剖面示意图。
图3为依照本发明又一实施例的内连线结构的剖面示意图。
【符号说明】
100：基底；
102：第一介电层；
104：第一沟道；
104a、106a：凹陷；
106：第二沟道；
108、108a、108b：导体材料层；
110：第一导体层；
112：第二导体层；
114：覆盖层；
116：第二介电层；
117、317：介层窗开口；
1118：图案化掩膜层；
120、320：介层窗；
W1、W2：宽度；
d：厚度；
Ds：偏移阈值；
X：X方向；
Y：Y方向；
x：第一距离；
y：第二距离。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以采用各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的元件，以下段落将不再一一赘述。
图1A至图1F为依照本发明一实施例的内连线结构的制造方法的剖面示意图。图2为依照本发明另一实施例的内连线结构的剖面示意图。图3为依照本发明又一实施例的内连线结构的剖面示意图。
请参照图1A，提供基底100。基底100包括半导体基底。半导体基底例如是掺杂硅基底、未掺杂硅基底或绝缘体上覆硅(SOI)基底。掺杂硅基底可以为P型掺杂、N型掺杂或其组合。在一些实施例中，基底100还包括内层介电层和/或接触窗，但本发明不以此为限。在另一些实施例中，基底100包括内层介电层和/或接触窗，且还包括金属层间介电层(IMD)、多重金属内连线的导体层和/或介层窗。
接着，在基底100上形成第一介电层102。第一介电层102的材料例如是介电材料。介电材料例如是氧化硅、四乙氧基硅氧烷(TEOS)氧化硅、氮化硅、氮氧化硅、无掺杂硅玻璃(USG)、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、介电常数低于4的低介电常数材料或其组合。低介电常数材料例如是氟掺杂硅玻璃(FSG)、硅倍半氧化物、芳香族碳氢化合物(Aromatichydrocarbon)、有机硅酸盐玻璃、聚对二甲苯(Parylene)、氟化聚合物(Fluoro-Polymer)、聚芳醚(Poly(arylethers))、多孔聚合物(Porous polymer)或其组合。硅倍半氧化物例如是氢硅倍半氧化物(Hydrogen silsesquioxnane，HSQ)、甲基硅倍半氧化物(Methylsilsesquioxane，MSQ)或混合有机硅烷聚合物(Hybrido-organo siloxane polymer，HOSP)。芳香族碳氢化合物例如是SiLK。有机硅酸盐玻璃例如是碳黑(black diamond，BD)、3MS或4MS。氟化聚合物例如是PFCB、CYTOP、Teflon。聚芳醚例如是PAE-2或FLARE。多孔聚合物例如是XLK、Nanofoam、Awrogel或Coral。第一介电层102的形成方法例如是原子层沉积法(ALD)、化学气相沉积法(CVD)、旋涂法(SOG)或其组合。
然后，在第一介电层102中形成第一沟道104及第二沟道106。在一些实施例中，在第一介电层102中形成第一沟道104及第二沟道106的方法可以是先在第一介电层102上形成图案化掩膜层(未绘示)。接着，移除图案化掩膜层所暴露的第一介电层102，以在第一介电层102中形成第一沟道104及第二沟道106。之后，移除图案化掩膜层。移除图案化掩膜层所暴露的第一介电层102的方法可以采用刻蚀，例如是干刻蚀、湿刻蚀或其组合。移除图案化掩膜层的方法例如是灰化工艺(Ash)。
而后，在第一沟道104及第二沟道106中填入导体材料层108，且导体材料108还覆盖第一介电层102且填满第一沟道104及第二沟道106。导体材料层108例如是金属、金属合金、金属氮化物、金属硅化物或其组合。在一些示范实施例中，金属与金属合金例如是铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铂(Pt)、铬(Cr)、钼(Mo)或其合金。金属氮化物例如是氮化钛、氮化钨、氮化钽、氮化硅钽(TaSiN)、氮化硅钛(TiSiN)、氮化硅钨(WSiN)或其组合。金属硅化物例如是硅化钨、硅化钛、硅化钴、硅化锆、硅化铂、硅化钼、硅化铜、硅化镍或其组合。导体材料层108的形成方法例如是原子层沉积法(ALD)、化学气相沉积法(CVD)、物理气相沉积法(PVD)或其组合。
请同时参照图1A及图1B，移除位于第一介电层102上的导体材料层108，以分别在第一沟道104及第二沟道106中形成导体材料层108a及导体材料层108b。移除位于第一介电层102上的导体材料层108的方法例如是对导体材料层108进行平坦化工艺。平坦化工艺例如是化学机械研磨工艺(CMP)。在一些实施例中，导体材料层108a及导体材料层108b的顶面与第一介电层102的顶面共平面。
请同时参照图1B及图1C，移除部分导体材料层108a及导体材料层108b，以分别在第一沟道104及第二沟道106中形成第一导体层110及第二导体层112，其中第一导体层110与第二导体层112的顶面低于第一介电层102的顶面。也就是说，第一导体层110与第二导体层112的顶面分别与第一介电层102的侧壁定义出凹陷(recess)104a及凹陷106a。如此一来，后续在第一导体层110上形成与其电性连接的介层窗120和第二导体层112之间的最小距离能够扩大，故即便在形成介层窗120时发生对准偏差，介层窗120与第二导体层112之间的距离仍然能大于偏移阈值Ds。因此，在高操作电压的情况下，可避免介层窗120中的导体离子(例如金属离子)迁移至第二导体层112而产生短路的问题，进而提升内连线结构的可信度。上述偏移阈值Ds表示介层窗120中的导体离子无法经由覆盖层114和/或第一介电层102迁移至第二导体层112的最小距离。在一些实施例中，上述偏移阈值Ds可通过以下式(1)获得：
式(1)
Figure GDA0002402770160000061
在式(1)中，Ds表示偏移阈值；W110表示第一导体层110的宽度；W120表示介层窗120的宽度；W102表示相邻的两个导体层之间的第一介电层的宽度(例如第一导体层110和第二导体层112之间的第一介电层102的宽度)；S120表示介层窗120的最大容许偏移误差值(maximum overlay shift specification)。
举例来说，第一导体层110的宽度为161nm；介层窗120的宽度为151nm；第一导体层110和第二导体层112之间的第一介电层102的宽度为15nm；介层窗120的最大容许偏移误差值为12nm，在此情况下，偏移阈值Ds为8nm([(61-151)]/2+15-12)。
在一些实施例中，可以通过刻蚀中回蚀(etching back)的方式来移除部分导体材料层108a及部分导体材料层108b，但本发明不以此为限。在一些实施例中，还可选择性地移除位于第二沟道106中的导体材料层108b，使得第二导体层112的顶面低于第一介电层102的顶面，而第一导体层110的顶面则与第一介电层102的顶面共平面。
请同时参照图1C及图1D，在第一介电层102、第一导体层110以及第二导体层112上形成覆盖层114。覆盖层114的材料例如是氮化硅(SiN)、碳化硅(SiC)、碳氧化硅(SiCO)、氮碳化硅(SiNC)或其组合，但本发明不以此为限。在一些实施例中，覆盖层114共形地(conformally)形成于凹陷104a、凹陷106a和第一介电层102的表面。换句话说，覆盖层114覆盖第一沟道104和第二沟道106的侧壁以及第一导体层110、第二导体层112和第一介电层102的顶面。在另一些实施例中，第一沟道104的宽度W1大于第二沟道106的宽度W2，因此，在覆盖层114的厚度d大于或等于第二沟道106的宽度W2的一半(d≥W2/2)的情况下，覆盖层114共形地形成于凹陷104a和第一介电层102的表面，并填满凹陷106a。也就是说，覆盖层114不仅覆盖第一沟道104和第二沟道106的侧壁以及第一导体层110、第二导体层112和第一介电层102的顶面，其还填满第二沟槽106。在一些实施例中，第一沟道104的宽度W1为161nm；第二沟道106的宽度W2为27nm；第一沟道104与第二沟道106之间的第一介电层102的宽度为15nm。
请参照图1E，在覆盖层114上形成第二介电层116。第二介电层116的材料例如是介电材料。介电材料例如是氧化硅、四乙氧基硅氧烷(TEOS)氧化硅、氮化硅、氮氧化硅、无掺杂硅玻璃(USG)、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、介电常数低于4的低介电常数材料或其组合。低介电常数材料例如是氟掺杂硅玻璃(FSG)、硅倍半氧化物、芳香族碳氢化合物(Aromatic hydrocarbon)、有机硅酸盐玻璃、聚对二甲苯(Parylene)、氟化聚合物(Fluoro-Polymer)、聚芳醚(Poly(arylethers))、多孔聚合物(Porous polymer)或其组合。硅倍半氧化物例如是氢硅倍半氧化物(Hydrogen silsesquioxnane，HSQ)、甲基硅倍半氧化物(Methyl silsesquioxane，MSQ)或混合有机硅烷聚合物(Hybrido-organo siloxanepolymer，HOSP)。芳香族碳氢化合物例如是SiLK。有机硅酸盐玻璃例如是碳黑(blackdiamond，BD)、3MS或4MS。氟化聚合物例如是PFCB、CYTOP、Teflon。聚芳醚例如是PAE-2或FLARE。多孔聚合物例如是XLK、Nanofoam、Awrogel或Coral。第二介电层116的形成方法例如是ALD、CVD、SOG或其组合。
请同时参照图1E及图1F，在覆盖层114及第二介电层116中形成介层窗120。介层窗120形成于第一导体层110上以及第一导体层110与第二导体层112之间的第一介电层102上，且电性连接至第一导体层110。介层窗120的材料例如是金属、金属合金、金属氮化物、金属硅化物或其组合。在一些示范实施例中，金属与金属合金例如是铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铂(Pt)、铬(Cr)、钼(Mo)或其合金。金属氮化物例如是氮化钛、氮化钨、氮化钽、氮化硅钽(TaSiN)、氮化硅钛(TiSiN)、氮化硅钨(WSiN)或其组合。金属硅化物例如是硅化钨、硅化钛、硅化钴、硅化锆、硅化铂、硅化钼、硅化铜、硅化镍或其组合。在一些实施例中，形成介层窗120的方法可以是先在第二介电层116上形成图案化掩膜层118。接着，利用覆盖层114刻蚀停止层，移除图案化掩膜层118所暴露的第二介电层116。之后，移除第二介电层116所暴露的覆盖层114，以形成暴露第一导体层110的介层窗开口117。然后，移除图案化掩膜层118。最后，在介层窗开口117中填入导体材料(例如，其材料如同介层窗120的材料)并对其进行平坦化工艺(例如CMP)，以在覆盖层114及第二介电层116中形成介层窗120。移除第二介电层116的方法可以是采用刻蚀，例如是干刻蚀、湿刻蚀或其组合。在一些实施例中，移除第二介电层116的方法是采用选择性刻蚀法(selective etch process)，但本发明不以此为限。移除覆盖层114的方法可以是采用刻蚀，例如是干刻蚀、湿刻蚀或其组合。在一些实施例中，移除覆盖层114的方法是采用时间模式刻蚀(time mode etching)，但本发明不以此为限。在介层窗开口117中填入导体材料的方法例如是ALD、CVD、PVD或其组合。移除图案化掩膜层118的方法例如是灰化工艺。
请同时参照图1F及图2，介层窗120与第二导体层112之间的最小距离大于偏移阈值Ds。如此一来，可避免在高操作电压的情况下，介层窗120中的导体离子(例如金属离子)迁移至第二导体层112而产生短路的问题，进而提升内连线结构的可信度。在一些实施例中，介层窗120与第二导体层112之间于X方向及Y方向上分别具有第一距离x及第二距离y，如图2所示。在y≥Ds的情况下，即便介层窗120覆盖于第二导体层112上(即x＝0)，介层窗120与第二导体层112之间的覆盖层114仍具有足够的厚度来阻挡介层窗120中的金属离子(例如铜离子)迁移至第二导体层112，以避免短路的现象发生。在另一些实施例中，如图2所示，在x≥Ds且y＞0(第二导体层112的顶面低于第一介电层102的顶面)的情况下，介层窗120并未覆盖第二导体层112，且介层窗120与第二导体层112之间的最小距离(虚线所示的距离，即
Figure GDA0002402770160000081
)大于偏移阈值Ds。另外，随着介层窗120与第一导体层110之间的对准偏移误差越小(即x越大)，介层窗120与第二导体层112之间的最小距离越大，更不会有短路的问题产生。也就是说，通过第二导体层112的顶面低于第一介电层102的顶面的设计(y＞0)，使得内连线结构不仅能够维持微型化设计，且可进一步提升介层窗120与第一导体层110之间的重叠裕度。在一些实施例中，介层窗120的最大宽度(例如位于第一介电层102上的介层窗120的宽度)为151nm。
举例来说，介层窗120与第二导体层112之间的偏移阈值Ds为8nm(即介层窗120的最大容许偏移误差值为12nm)。在第二导体层112的顶面与第一介电层102的顶面为共平面(即y＝0)，且第一距离x为6nm的情况下(即介层窗120的偏移量大于最大容许偏移误差值)，介层窗120与第二导体层112之间的最小距离为6nm，其小于偏移阈值Ds，故易产生短路的问题。但是，在第二导体层112的顶面低于第一介电层102的顶面，且第二距离y为8nm的情况下，介层窗120与第二导体层112之间的最小距离从6nm增加为10nm
Figure GDA0002402770160000091
其大于偏移阈值Ds，故即便介层窗120的偏移量大于最大容许偏移误差值仍可避免短路的问题产生。也就是说，在不增加第一导体层110的宽度W1的情况下，即便使用相同的工艺机台来形成内连线结构(即机台的分辨率极限相同)，也可使得介层窗120与第二导体层112之间的最小距离大于或等于偏移阈值Ds。
另外，如图2所示，在一些实施例中，由于覆盖层114未填满第二沟道106，因此，后续形成于覆盖层114上的第二介电层116会填入第二沟道106。如此一来，在形成介层窗开口117的工艺中，以覆盖层114为刻蚀终止层来移除图案化掩膜层所暴露的第二介电层116的步骤，将会使介层窗开口117向下延伸至位于第二沟道106中的覆盖层114上，导致介层窗120与第二导体层112之间的最短距离变小。因此，在覆盖层114未填满于第二沟道106的情况下，介层窗120未覆盖于第二导体层112的上方(即x＞0)，以避免介层窗120与第二导体层112之间的最短距离变小而导致短路的问题产生。
此外，如图3所示，在一些实施例中，介层窗320的宽度大于第一导体层110的宽度，且介层窗320填满了第一导体层110上的凹陷104a(见图1C)。也就是说，即便介层窗320和第一导体层110之间没有发生对准偏差，介层窗320仍然会覆盖第一导体层110和第二导体层112之间的第一介电层102，甚至是覆盖部分第二导体层112。因此，通过第二导体层112的顶面低于第一介电层102的顶面的设计，可扩大第二导体层112与介层窗320之间的最小距离(如第二距离y所示)，故仍可避免两者之间的距离小于偏移阈值而产生短路的问题。
以下，将通过图1F及图2来说明本实施例的内连线结构。此外，本实施例的内连线结构的制造方法虽然是以上述制造方法为例进行说明，但本发明的内连线结构的制造方法并不以此为限。
请参照图1F，内连线结构包括第一介电层102、第一导体层110、第二导体层112、覆盖层114以及介层窗120。第一介电层102具有第一沟道104及第二沟道106。第一导体层110位在第一沟道104中。第二导体层112位于第二沟道106中，且第二导体层112的顶面低于第一介电层102的顶面。覆盖层114覆盖第一介电层102、第一导体层110以及第二导体层112，且覆盖层114具有暴露部分第一导体层110的介层窗开口117。介层窗120位于第一导体层110上以及第一导体层110与第二导体层112之间的第一介电层102上，且介层窗120填入介层窗开口117中并电性连接至第一导体层110。此外，介层窗120与第二导体层112之间的最小距离大于或等于偏移阈值Ds。在一些实施例中，在覆盖层114填满第二沟道106，且介层窗120覆盖第二导体层112的情况下，介层窗120与第二导体层112之间于Y方向上具有第二距离y，且y≥Ds。在另一些实施例中，如图2所示，在覆盖层114覆盖第二沟道106的侧壁与第二导体层112的顶面，而未填满第二沟道106的情况下，介层窗120与第二导体层112之间于X方向及Y方向上分别具有第一距离x及第二距离y，且x＞0nm。如此一来，介层窗120与第二导体层112之间的距离为虚线所示的距离(即
Figure GDA0002402770160000101
)。在一些实施例中，偏移阈值Ds为8nm。在一些实施例中，第一导体层110的顶面可选择性地低于第一介电层102的顶面。在一些实施例中，内连线结构还包括第二介电层116，其覆盖覆盖层114且围绕介层窗120。另外，内连线结构中的各构件的材料、设置方式、形成方法与功效已于上述图1A至图1F的制造方法中进行详尽地说明，故在此不再赘述。
综上所述，上述实施例所述的内连线结构及其制造方法中，由于第二导体层的顶面低于第一介电层的顶面，因此可扩大第二导体层与介层窗之间的最小距离，避免两者之间的距离小于偏移阈值而产生短路的问题，使得内连线结构在维持微型化设计的情况下，仍可提升介层窗与第一导体层之间的重叠裕度，进而提升内连线结构的可信度。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有本领域公知常识的技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当以权利要求所界定的为准。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种内连线结构，包括：
第一介电层，具有第一沟道及第二沟道；
第一导体层，位于所述第一沟道中；
第二导体层，位于所述第二沟道中，且所述第二导体层的顶面低于所述第一介电层的顶面；
覆盖层，覆盖所述第一介电层、所述第一导体层以及所述第二导体层，且所述覆盖层具有暴露部分所述第一导体层的介层窗开口；以及
介层窗，位于所述第一导体层上以及所述第一导体层与所述第二导体层之间的所述第一介电层上，且所述介层窗填入所述介层窗开口中并电性连接至所述第一导体层；
其中，所述介层窗与所述第二导体层之间的最小距离大于或等于偏移阈值Ds，所述偏移阈值Ds表示介层窗中的导体离子无法经由覆盖层和/或第一介电层迁移至第二导体层的最小距离。
2.根据权利要求1所述的内连线结构，其中，所述第一导体层的顶面低于所述第一介电层的顶面。
3.根据权利要求1所述的内连线结构，其中，所述偏移阈值Ds满足：Ds＝8nm。
4.根据权利要求3所述的内连线结构，其中，所述覆盖层填满所述第二沟道。
5.根据权利要求4所述的内连线结构，其中，所述介层窗与所述第二导体层之间在Y方向上具有第二距离y，且y≥Ds。
6.根据权利要求1所述的内连线结构，还包括：
第二介电层，覆盖所述覆盖层且围绕所述介层窗。
7.一种内连线结构的制造方法，包括：
在第一介电层中形成第一沟道及第二沟道；
在所述第一沟道及所述第二沟道中填入导体材料层；
移除部分所述导体材料层，以分别在所述第一沟道及所述第二沟道中形成第一导体层及第二导体层，且所述第一导体层与所述第二导体层的顶面低于所述第一介电层的顶面；
在所述第一介电层、所述第一导体层以及所述第二导体层上形成覆盖层；
在所述覆盖层上形成第二介电层；以及
在所述覆盖层及所述第二介电层中形成介层窗，其中，所述介层窗形成于所述第一导体层上以及所述第一导体层与所述第二导体层之间的所述第一介电层上，且电性连接至所述第一导体层；
其中，所述介层窗与所述第二导体层之间的最小距离大于或等于偏移阈值Ds，所述偏移阈值Ds表示介层窗中的导体离子无法经由覆盖层和/或第一介电层迁移至第二导体层的最小距离。
8.根据权利要求7所述的内连线结构的制造方法，其中，所述偏移阈值Ds满足：Ds＝8nm。
9.根据权利要求8所述的内连线结构的制造方法，其中，所述覆盖层填满所述第二沟道。
10.根据权利要求9所述的内连线结构的制造方法，其中，所述介层窗与所述第二导体层之间在Y方向上具有第二距离y，且y≥Ds。
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