KR100800957B1 - 스플릿 게이트 구조의 플래시 메모리 제조방법 - Google Patents
스플릿 게이트 구조의 플래시 메모리 제조방법 Download PDFInfo
- Publication number
- KR100800957B1 KR100800957B1 KR1020030101942A KR20030101942A KR100800957B1 KR 100800957 B1 KR100800957 B1 KR 100800957B1 KR 1020030101942 A KR1020030101942 A KR 1020030101942A KR 20030101942 A KR20030101942 A KR 20030101942A KR 100800957 B1 KR100800957 B1 KR 100800957B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- etching
- polysilicon
- floating gate
- flash memory
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 230000005641 tunneling Effects 0.000 claims abstract description 5
- 238000002955 isolation Methods 0.000 claims abstract description 4
- 239000004065 semiconductor Substances 0.000 claims abstract description 4
- 125000006850 spacer group Chemical group 0.000 claims abstract description 4
- 239000000203 mixture Substances 0.000 claims description 2
- 238000001020 plasma etching Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Non-Volatile Memory (AREA)
Abstract
본 발명은 스플릿 게이트 구조의 플래시 메모리 제조방법에 관한 것으로, 보다 자세하게는 특정조건의 고밀도 플라즈마를 사용함으로써 컨트롤 게이트와 플로팅 게이트의 높은 단차로 인해 발생하는 잔류 폴리실리콘을 제거할 수 있는 방법에 관한 것이다.
본 발명의 스플릿 게이트 구조의 플래시 메모리 제조방법은 소자분리막이 형성된 반도체 기판의 상부에 터널링 산화막과 폴리실리콘을 증착하고 식각하여 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트의 측벽에 스페이서를 형성한 후, 게이트 절연막과 폴리실리콘을 증착하고 식각하여 컨트롤 게이트를 형성하는 단계; 및 상기 컨트롤 게이트 영역을 포토레지스트 패턴으로 가리고 플로팅 게이트 영역에 잔류하는 폴리실리콘을 식각하여 제거하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 스플릿 게이트 구조의 플래시 메모리 제조방법은 특정조건의 고밀도 플라즈마를 사용함으로써 컨트롤 게이트와 플로팅 게이트의 높은 단차로 인해 발생하는 잔류 폴리실리콘을 제거할 수 있는 효과가 있다.
스플릿 게이트, 고밀도 플라즈마
Description
도 1 내지 도 4는 본 발명에 의한 스플릿 게이트 구조의 플래시 메모리 제조방법.
본 발명은 스플릿 게이트(split gate) 구조의 플래시 메모리(flash memory) 제조방법에 관한 것으로, 보다 자세하게는 특정조건의 고밀도 플라즈마를 사용함으로써 컨트롤(control) 게이트와 플로팅(floating) 게이트의 높은 단차로 인해 발생하는 잔류 폴리실리콘을 제거할 수 있는 방법에 관한 것이다.
일반적으로, 플래시 메모리(flash memory) 소자는 프로그래밍 및 소거 특성을 구비한 이피롬(Electrically Programmable Read-Only Memory; EPROM)과 전기적으로 프로그램 및 소거 특성을 확보하는 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM)의 장점을 살려 제조된 메모리 소자이다. 이러한 플래시 소자는 대체로 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현하며 전기적으로 프로그래밍과 소거를 수행한다. 이와 같은 특성을 갖는 플래시 메모리 소자는 실리콘 기판상에 형성된 박막의 터널 산화막과, 절연막의 개재하에 적층된 플로팅 게이트 및 컨트롤 게이트를 포함하여 이루어진다.
그 중에서 스플릿(split) 게이트 구조의 플래시 메모리는 플로팅(floating) 게이트와 컨트롤(control) 게이트가 분리된 구조를 갖는다. 플로팅 게이트는 외부와 전기적으로 완전히 절연시킨 고립된 구조를 갖는데 이 플로팅 게이트로의 전자주입(쓰기)과 방출(지우기)에 따라 메모리 셀(cell)의 전류가 변하는 성질을 이용하여 정보를 저장한다. 플로팅 게이트로의 전자 주입은 채널(Channel)에서의 열전자(Hot electron)를 이용한 CHEI(channel hot electron injection) 방식으로 이루어 지며, 전자 방출은 플로팅 게이트와 제어 게이트 사이의 절연막을 통한 F-N(Fowler-Nordheim) 터널링(tunnelling)이 이용된다.
하지만 플로팅 게이트와 컨트롤 게이트의 높은 단차로 인해 컨트롤 게이트를 형성하기 위한 식각공정시 실리콘이 완전히 제거되지 않고 잔류하는 문제점이 발생하게 된다. 이렇게 잔류하는 전극과 전극사이에 존재하여 전자의 이동 흐름을 방해하게 된다. 특히 플래시 메모리의 경우에는 프로그래밍 및 소거 동작을 매번 반복하게 되는데 이러한 실리콘 잔류물이 방해요소로 작용하여 소자의 특성을 떨어뜨리게 된다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 특정조건의 고밀도 플라즈마를 사용함으로써 컨트롤 게이트와 플로팅 게이트의 높은 단차로 인해 발생하는 잔류 폴리실리콘을 제거할 수 있는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소자분리막이 형성된 반도체 기판의 상부에 터널링 산화막과 폴리실리콘을 증착하고 식각하여 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트의 측벽에 스페이서를 형성한 후, 게이트 절연막과 폴리실리콘을 증착하고 식각하여 컨트롤 게이트를 형성하는 단계; 및 상기 컨트롤 게이트 영역을 포토레지스트 패턴으로 가리고 플로팅 게이트 영역에 잔류하는 폴리실리콘을 식각하여 제거하는 단계로 이루어진 스플릿 게이트 구조의 플래시 메모리 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 1은 플로팅 게이트를 형성하기 위해 포토레지스트(photoresist) 패턴을 형성한 단계를 보여주는 단면도이다. 소자분리막(2)이 형성된 반도체 기판(1)의 상부에 터널링(tunneling) 산화막(3)과 폴리실리콘(4) 그리고 게이트 질화막(5)을 순서대로 적층하고 패턴(6)을 형성한다.
다음, 도 2는 컨트롤 게이트를 형성하기 위한 패턴을 형성한 단계를 보여주는 단면도이다. 우선 상기 플로팅 게이트의 패턴을 식각마스크로 하여 고밀도 플라즈마를 이용한 식각을 실시하여 플로팅 게이트를 형성한다. 이때 상기 고밀도 플라즈마를 이용한 식각은, SF6/O2 혼합가스를 이용해 30 내지 100mTorr의 압력에서 400 내지 800W의 소오스 파워와 0 내지 10W의 바이어스 파워를 이용해 실시한다. 상기 SF6/O2 혼합가스는 30 내지 100sccm의 SF6와 5 내지 20sccm의 O2
를 혼합한 가스이다. 이후 질화막을 적층하고 식각하여 플로팅 게이트 스페이서(spacer, 7)를 형성한다. 이후 게이트 산화막(8)과 폴리실리콘(9)을 적층하고 컨트롤 게이트를 형성하기위한 포토레지스트 패턴(10)을 형성한다.
다음, 도 3은 잔류 폴리실리콘을 제거하기 위해 패턴(11)을 형성한 단계를 보여주는 단면도이다. 우선 상기 컨트롤 게이트를 형성하기 위한 포토레지스트 패턴을 식각 마스크로 하여 상기 고밀도 플라즈마와 동일한 조건으로 식각을 실시하여 컨트롤 게이트를 형성한다. 이후 컨트롤 게이트 영역을 가리는 패턴을 형성하여 플로팅 게이트 영역의 측벽에 잔류하는 폴리실리콘을 상기 고밀도 플라즈마와 동일한 조건으로 식각을 실시하여 제거한다.
다음, 도 4는 스플릿 게이트 구조의 플로팅 게이트와 컨트롤 게이트가 형성된 단면도이다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명 하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 스플릿 게이트 구조의 플래시 메모리 제조방법은 특정조건의 고밀도 플라즈마를 사용함으로써 컨트롤 게이트와 플로팅 게이트의 높은 단차로 인해 발생하는 잔류 폴리실리콘을 제거할 수 있는 효과가 있다.
Claims (4)
- 스플릿 게이트 구조의 플래시 메모리 제조방법에 있어서,소자분리막이 형성된 반도체 기판의 상부에 터널링 산화막과 폴리실리콘을 증착하고 식각하여 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트의 측벽에 스페이서를 형성한 후, 게이트 절연막과 폴리실리콘을 증착하고 식각하여 컨트롤 게이트를 형성하는 단계;상기 컨트롤 게이트 영역을 포토레지스트 패턴으로 가리고 플로팅 게이트 영역에 잔류하는 폴리실리콘을 식각하여 제거하는 단계;를 포함하여 이루어짐을 특징으로 하는 스플릿 게이트 구조의 플래시 메모리 제조방법.
- 제 1항에 있어서,상기 플로팅 게이트와 컨트롤 게이트를 형성하기 위한 식각 및 잔류 폴리실리콘을 제거하기 위한 식각은 고밀도 플라즈마를 이용한 식각임을 특징으로 하는 스플릿 게이트 구조의 플래시 메모리 제조방법.
- 제 2항에 있어서,상기 고밀도 플라즈마 식각은 SF6/O2 혼합가스를 이용해 30 내지 100mTorr의 압력에서 400 내지 800W의 소오스 파워와 0 내지 10W의 바이어스 파워를 이용해 실시함을 특징으로 하는 스플릿 게이트 구조의 플래시 메모리 제조방법.
- 제 3항에 있어서,상기 SF6/O2 혼합가스는 30 내지 100sccm의 SF6와 5 내지 20sccm의 O2 를 혼합한 가스임을 특징으로 하는 스플릿 게이트 구조의 플래시 메모리 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030101942A KR100800957B1 (ko) | 2003-12-31 | 2003-12-31 | 스플릿 게이트 구조의 플래시 메모리 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030101942A KR100800957B1 (ko) | 2003-12-31 | 2003-12-31 | 스플릿 게이트 구조의 플래시 메모리 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050071095A KR20050071095A (ko) | 2005-07-07 |
KR100800957B1 true KR100800957B1 (ko) | 2008-02-04 |
Family
ID=37261079
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030101942A KR100800957B1 (ko) | 2003-12-31 | 2003-12-31 | 스플릿 게이트 구조의 플래시 메모리 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100800957B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100976797B1 (ko) * | 2008-06-20 | 2010-08-20 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010103072A (ko) * | 2001-08-25 | 2001-11-23 | 최웅림 | 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법 |
KR20010107127A (ko) * | 2000-05-25 | 2001-12-07 | 박종섭 | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 |
KR20030050091A (ko) * | 2001-12-18 | 2003-06-25 | 삼성전자주식회사 | 플래시 메모리 형성 방법 |
-
2003
- 2003-12-31 KR KR1020030101942A patent/KR100800957B1/ko not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010107127A (ko) * | 2000-05-25 | 2001-12-07 | 박종섭 | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 |
KR20010103072A (ko) * | 2001-08-25 | 2001-11-23 | 최웅림 | 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법 |
KR20030050091A (ko) * | 2001-12-18 | 2003-06-25 | 삼성전자주식회사 | 플래시 메모리 형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR20050071095A (ko) | 2005-07-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6358796B1 (en) | Method to fabricate a non-smiling effect structure in split-gate flash with self-aligned isolation | |
US6977200B2 (en) | Method of manufacturing split-gate memory | |
KR100953050B1 (ko) | 비휘발성 메모리 소자 및 그의 제조 방법 | |
US7829412B2 (en) | Method of manufacturing flash memory device | |
KR100806787B1 (ko) | 플래쉬 반도체 소자의 제조방법 | |
US7892959B2 (en) | Method of manufacturing flash memory device with reduced void generation | |
JP2009177124A (ja) | 非揮発性メモリ素子の製造方法 | |
KR100800957B1 (ko) | 스플릿 게이트 구조의 플래시 메모리 제조방법 | |
US6518103B1 (en) | Method for fabricating NROM with ONO structure | |
KR100800379B1 (ko) | 비휘발성 메모리 소자의 게이트 제조방법 | |
US6706601B1 (en) | Method of forming tiny silicon nitride spacer for flash EPROM by using dry+wet etching technology | |
KR20080064306A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
KR100843031B1 (ko) | 비휘발성 메모리 소자의 콘택 형성 방법 | |
US6908813B2 (en) | Method of forming tiny silicon nitride spacer for flash EPROM by fully wet etching technology | |
US6849499B2 (en) | Process for flash memory cell | |
KR100810417B1 (ko) | 플래시 메모리 소자의 게이트 형성 방법 | |
KR101008222B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
KR100833423B1 (ko) | 반도체 소자의 제조방법 | |
US6207502B1 (en) | Method of using source/drain nitride for periphery field oxide and bit-line oxide | |
US20040262664A1 (en) | Non-volatile memory cell with dielectric spacers along sidewalls of a component stack, and method for forming same | |
US20050116280A1 (en) | Flash process for stacking poly etching | |
KR20100081601A (ko) | 불휘발성 메모리 소자의 제조 방법 | |
KR100731077B1 (ko) | 노어형 플래시 메모리 소자의 공통 소스 라인 형성 방법 | |
KR100661232B1 (ko) | 플래시 소자의 오엔오 잔유물 제거방법 | |
KR100497195B1 (ko) | 플래쉬 메모리 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
N231 | Notification of change of applicant | ||
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20111220 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |