KR100976797B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 반도체 기판에 ONO(oxide-nitride-oxide)층을 형성하고, 형성된 ONO층을 식각하여 홈을 형성하는 단계, 상기 홈 상에 수직 구조물 패턴을 상기 ONO층보다 높게 형성하는 단계, 상기 수직 구조물 패턴의 측벽에 스페이서 산화막 및 제1 게이트 폴리를 순차로 형성하고 상기 제1 게이트 폴리의 측벽의 일부 영역에 질화막 스페이서를 형성하는 단계, 상기 질화막 스페이서를 제거하고 제1 게이트 폴리의 측벽에 스페이서 형태의 제2 게이트 폴리를 형성하는 단계, 및 상기 수직 구조물 패턴을 제거하여 서로 대칭적으로 분리된 제1 스플릿 게이트 및 제2 스플릿 게이트를 형성하는 단계를 포함한다.
플래쉬 메모리(flash memory)
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 스플릿 게이트형(split gate type) 반도체 메모리 소자에 관한 것이다.
비휘발성 반도체 메모리 소자는 전기적으로 데이터의 소거와 저장이 가능하고 전원이 공급되지 않더라도 데이터의 보존이 가능하기 때문에 이동 통신 시스템, 메모리 카드 등을 포함한 다양한 분야에서 그 응용이 증가하는 추세이다.
이러한 비휘발성 메모리 소자 가운데 플래쉬 메모리(Flash memory)는 셀 단위의 프로그램이 가능하며, 블록 또는 섹터 단위의 소거가 가능한 메모리 소자이다.
플래시 반도체 메모리 장치는 플로팅 게이트 물질로서 도핑된 폴리 실리콘과 같은 도전 물질을 사용하기 때문에, 고집적화시 인접한 게이트 구조물들 간에 기생 캐패시턴스가 커진다는 문제가 있다. 플래시 반도체 메모리 장치의 이러한 문제를 해소하기 위해, SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor) 혹은 MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)와 같은 MOIOS(Metal-Oxide- Insulator-Oxide-Semiconductor) 메모리 소자로 불리는 비휘발성 반도체 메모리 장치가 개발되었다. 여기서, SONOS는 컨트롤 게이트 물질로 실리콘을 사용하고, MONOS는 컨트롤 게이트 물질로 금속을 사용한다.
MOIOS 메모리 소자는 전하를 저장하는 수단으로서 플로팅 게이트 대신에 실리콘 질화막(Si3N4)과 같은 트랩 질화막(charge trap layer)을 사용한다. 즉, MOIOS 메모리 소자는 플래시 반도체 메모리 장치의 메모리 셀의 구성에서 기판과 컨트롤 게이트 사이의 적층물(플로팅 게이트와 그 상하에 적층된 절연층들로 구성된 적층물)을 산화막(Oxide), 질화막(Nitride) 및 산화막(Oxide)이 순차적으로 적층된 적층물(ONO)로 대체한 것이다. 상기 MOIOS 메모리 소자는 질화막에 전하가 트랩됨에 따라 문턱전압(threshold voltage)이 이동(shift)되는 특성을 이용한다.
MOIOS 메모리 소자는 스택 게이트형, 스플릿 게이트 형 또는 이들의 조합으로 구현될 수 있다. 여기서 스플릿 게이트 형 SONOS 메모리 소자의 경우 질화막의 길이에 의하여 셀의 특성이 좌우될 수 있다.
일반적으로 ONO막을 기판에 순차적으로 증착한 후 포토 레지스트 패턴을 이용하여 상기 증착된 ONO막을 식각하여 스플릿 게이트를 형성한다. 이때 포토 레지스트 패턴을 형성하기 위한 포토리쏘그라피(photography) 공정의 오버레이 변화(overlay variation)에 기인하여 분리되는 스플릿 게이트의 질화막의 길이에 차이가 발생될 수 있다.
도 1a 및 도 1b는 일반적인 SONOS 스플릿 게이트의 형성 공정을 나타내는 단면도이다. 도 1a에 도시된 바와 같이, 기판(미도시) 상에 ONO층, 즉 제1 산화 막(110), 질화막(120), 및 제2 산화막(130)을 순차적으로 형성한다. 이어서 포토 리쏘그라피 공정을 수행하여 스플릿 게이트 형성을 위한 포토 레지스트 패턴(140)을 형성한다.
도 1b에 도시된 바와 같이, 상기 포토 레지스트 패턴(140)을 마스크로 이용하여 상기 제2 산화막(130) 및 상기 질화막(120)을 식각하여 스플릿된 제2 산화막(130-1, 130-2) 및 스플릿된 질화막(120-1, 120-2)을 형성한다. 이어서 상기 포토 레지스트 패턴(150)을 제거한다.
도 1a에 도시된 포토 레지스트 패턴 형성 공정 수행에서 포토(photo)의 최소 선폭(critical demension) 및 오버 레이 변동(overlay variation)에 기인하여 포토 레지스트 패턴(140)의 오정렬이 발생될 수 있고, 오정렬된 포토 레지스트 패턴(140)을 이용하여 상기 제2 산화막(130) 및 상기 질화막(120)을 패터닝할 경우 스플릿된 제1 질화막(120-1)의 길이(L1)와 스플릿된 제2 질화막(120-2)의 길이(L2, 예컨대, L2 > L1)가 서로 달라질 수 있다.
상기 스플릿된 제1 질화막(120-1) 및 제2 질화막(120-2)이 길이가 서로 다르게 형성될 경우 메모리 셀(예컨대, flash memory cell)의 트랩 질화막(charge trap layer)의 길이가 균일하지 않아 메모리 셀(memory cell) 특성의 균일성이 감소되어 반도체 소자의 신뢰성이 나빠질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 포토리쏘그라피 공정의 오버레이 변 동에 따른 셀의 특성의 변동을 방지할 수 있는 반도체 소자의 형성 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판에 ONO(oxide-nitride-oxide)층을 형성하고, 형성된 ONO층을 식각하여 홈을 형성하는 단계, 상기 홈 상에 수직 구조물 패턴을 상기 ONO층보다 높게 형성하는 단계, 상기 수직 구조물 패턴의 측벽에 스페이서 산화막 및 제1 게이트 폴리를 순차로 형성하고 상기 제1 게이트 폴리의 측벽의 일부 영역에 질화막 스페이서를 형성하는 단계, 상기 질화막 스페이서를 제거하고 제1 게이트 폴리의 측벽에 스페이서 형태의 제2 게이트 폴리를 형성하는 단계, 및 상기 수직 구조물 패턴을 제거하여 서로 대칭적으로 분리된 제1 스플릿 게이트 및 제2 스플릿 게이트를 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 소자의 제조 방법은 스플릿 게이트들이 샐프-얼라인되어 대칭적으로 형성됨에 따라 스플릿되는 각 게이트에 포함된 트랩층의 길이를 대칭적으로 형성함으로써 메모리 소자에 포함된 각 셀의 특성에 변동(variation)이 없도록 하는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음 과 같다.
도 2a 내지 도 2m은 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 나타내는 단면도이다.
먼저 도 2a에 도시된 바와 같이, 반도체 기판(210, 예컨대, P형 기판)에 활성 영역(213) 및 소자 분리 영역(215)을 형성한다. 상기 활성 영역(213)은 p형 우물(p-well) 또는 n형 우물(n-well)일 수 있다.
예컨대, 반도체 기판(210) 상에 에피텍셜층(epitaxial layer)을 성장시킨 후 상기 에피텍셜층에 p형 불순물인 붕소(boron)로 약하게 도핑한다. 그리고 포토리소그래피(photolithography)를 이용하여 상기 활성 영역(213)을 형성하기 위한 마스크(미도시)를 상기 반도체 기판(210) 상에 형성하고, 형성된 마스크(미도시)를 이용하여 n형 불순물(예컨대, 인(phosphorus))을 고에너지로 상기 에피텍셜층에 이온 주입하여 n형 우물을 형성할 수 있다. 이때 필요에 따라서 셀의 문턱 전압을 맞추기 위하여 추가적인 불순물 주입이 수행될 수 있다. 이하 설명의 편의를 위하여 상기 반도체 기판(210)은 상기 에피텍셜층을 포함할 수 있다.
상기 소자 분리 영역(215)은 R-LOCOS(Recessed-Local Oxidation of Silicon) 공정 또는 STI(Shallow trench isolation) 공정을 통하여 형성될 수 있다. 상술한 바와 달리 소자 분리 영역을 먼저 반도체 기판(210)에 형성한 후 선택적인 이온 주입 공정을 수행하여 웰(예컨대, n-well)을 형성할 수도 있다.
다음으로 도 2b에 도시된 바와 같이, 상기 반도체 기판(210)의 활성 영역(213) 상에 ONO층(220)을 형성한다. 상기 ONO층(220)은 터널 산화막(222), 전하 트랩층(223) 및 버퍼 산화막(224)을 포함한다.
예컨대, 먼저 상기 활성 영역(213) 상에 실리콘옥사이드를 열산화 방식으로 50Å~80Å 정도 성장시킴으로써 상기 터널 산화막(222)을 형성할 수 있다. 또한 Al2O3 같은 높은 k 유전체 물질을 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition) 방식으로 상기 활성 영역(213) 상에 증착시킴으로써 상기 터널 산화막(222)을 형성할 수 있다.
다음으로 CVD 방식을 이용하여 상기 터널 산화막(222) 상에 질화막(SixNy(x,y는 자연수))을 70Å~100Å 정도 증착함으로써 상기 트랩 질화막(223)을 형성할 수 있다. 이어서 CVD 방식을 이용하여 상기 트랩 질화막(223) 상에 실리콘 산화막을 50Å~80Å 정도 증착함으로써 상기 버퍼 산화막(224)을 형성할 수 있다.
다음으로 포토리쏘그라피(photolithography) 공정을 수행하여 상기 ONO층(220) 상에, 즉 상기 버퍼 산화막(224) 상에 포토레지스트 패턴(225)을 형성한다. 상기 포토레지스트 패턴(225)은 상기 버퍼 산화막(224)의 일부 영역을 노출시킬 수 있다.
다음으로 도 2c에 도시된 바와 같이, 상기 포토레지스트 패턴(225)을 식각 마스크로 이용하여 상기 버퍼 산화막(224) 및 상기 트랩 질화막(223)을 식각하고, 상기 터널 산화막(222)의 일부 영역(227)을 노출시킨다.
예컨대, 상기 버퍼 산화막(224)은 건식 식각으로 제거되고, 상기 트랩 질화막(223)은 건식 또는 습식 식각으로 제거될 수 있으며, 이때 상기 터널 산화 막(222)은 식각 정지층(stopping layer)의 역할을 한다. 상기 포토레지스트 패턴(225)을 애싱(ashing) 및 스트립(strip) 공정을 통하여 제거한다.
다음으로 도 2d에 도시된 바와 같이, 노출된 터널 산화막(222)의 일부 영역(227) 상에 수직 구조물(230)을 형성한다. 예컨대, CVD 방법을 이용하여 상기 터널 산화막(222)의 일부 영역(227)이 노출된 반도체 기판(210) 상에 질화막 또는 실리콘옥사이드막을 3000Å~ 4000Å 정도 증착한다. 이어서 포토리쏘그라피 공정 및 에칭 공정을 수행하여 상기 증착된 질화막 또는 실리콘옥사이드막을 패턴닝함으로써, 상기 터널 산화막(222)의 일부 영역(227) 상에 상기 수직 구조물(230)을 형성할 수 있다. 이때 상기 수직 구조물(230)은 상기 트랩 질화막(223) 및 상기 버퍼 산화막(224)보다 더 두껍게 형성된다.
다음으로 도 2e에 도시된 바와 같이, 상기 수직 구조물(230) 패턴닝을 위한 식각 공정 후 상기 트랩 질화막(223) 상에 잔류하는 버퍼 산화막(224)을 제거한 후 상기 트랩 질화막(223) 상부, 및 상기 수직 구조물(230)의 측벽과 상부를 덮는 제1 산화막(232)을 형성한다.
예컨대, 상기 버퍼 산화막(224)을 제거한 후, 처음에는 열산화 방식으로 산화막을 성장시킨 후 하부의 트랩 질화막(223)의 막질 개선을 위해 습식 산화 방식을 이용하여 상기 제1 산화막(232)을 형성할 수 있다. 이때 형성되는 제1 산화막(232)의 두께는 60Å~90Å일 수 있다.
이어서 CVD 방식을 이용하여 상기 제1 산화막(232) 상에 폴리실리콘을 1000Å ~ 1500Å의 두께로 증착하여 폴리실리콘층(240)을 형성하고, 상기 폴리실리콘 층(240) 상에 제1 질화막(242)을 50Å~150Å의 두께로 증착한다.
다음으로 도 2f에 도시된 바와 같이, 상기 제1 질화막(242) 및 상기 폴리실리콘층(240)을 에치백(etch-back)한다. 상기 수직 구조물(230)의 상부가 노출될 때까지 상기 제1 질화막(242) 및 상기 폴리실리콘층(240)을 에치백한다.
상기 수직 구조물(230)의 상부에 위치하는 제1 질화막(242) 및 폴리실리콘층(240)은 모두 제거되나, 상기 수직 구조물의 측벽(230)에 위치한 폴리실리콘층(240)은 잔류하며, 잔류하는 폴리실리콘층의 측벽의 일부 영역에 에치백되지 않은 제1 질화막(242-1)이 잔류한다.
또한 상기 에치백 공정을 통하여 상기 터널 산화막(222)의 일부가 노출되도록 상기 폴리실리콘층(240), 상기 제1 산화막(232), 및 상기 트랩 질화막(233)의 일부가 에치백될 수 있다.
따라서 상기 에치백 공정을 통하여 상기 제1 산화막(232)은 상기 수직 구조물(230)의 측벽에 스페이서 형태의 제1 산화막(232)을 형성한다. 또한 상기 에치백 공정을 통하여 상기 폴리실리콘층(240)은 상기 수직 구조물(230)의 측벽, 즉 상기 스페이서 형태의 제1 산화막(232) 상에 스페이서(spacer) 형태의 제1 게이트 폴리(240-1)를 형성하며, 상기 제1 게이트 폴리(240-1)의 측벽 일부 영역에는 상기 에치백 공정에서 에치백되지 않은 제1 질화막(242-1, 이하 "스페이서 질화막"이라 한다.)이 잔류한다.
다음으로 도 2g에 도시된 바와 같이, 상기 에치백 공정 수행 후 노출된 터널 산화막(222)은 상기 에치백 공정에서 손상(예컨대, 플라즈마 데미지)을 받아 표면 이 균일하지 않으므로 제거한다. 상기 터널 산화막(222)이 제거됨으로써 노출되는 반도체 기판(210) 상에 열산화 방식으로 제2 산화막(250)을 성장시킨다. 상기 제2 산화막(250)은 주변 트랜지스터(미도시)의 게이트 산화막(미도시) 형성시 함께 형성될 수 있다.
상기 제2 산화막(250) 형성을 위한 열산화 공정에서 폴리실리콘으로 이루어진 상기 제1 게이트 폴리(240-1) 상부도 산화가 일어나지만, 상기 제1 게이트 폴리240-1)의 측벽 일부 영역에 형성된 스페이서 질화막(242-1)은 폴리실리콘의 산화를 방지한다. 따라서 상기 스페이서 질화막(242-1)이 형성된 상기 제1 게이트 폴리(240-1)의 측벽 일부 영역에는 산화가 일어나지 않는다.
다음으로 도 2h에 도시된 바와 같이, 상기 제1 게이트(240-1)의 측벽 일부 영역에 형성된 스페이서 질화막(242-1)을 습식 식각을 이용하여 제거한다.
다음으로 도 2i에 도시된 바와 같이, 상기 스페이서 질화막(242-1)이 제거된 제1 게이트 폴리(240-1) 측벽에 제2 게이트 폴리(255)를 스페이서 형태로 형성한다. 예컨대, CVD 방식으로 폴리실리콘을 상기 스페이서 질화막(242-1)이 제거된 제1 게이트 폴리(240-1)가 형성된 반도체 기판(210) 상에 1500Å ~ 2000Å의 두께로 증착하고, 증착된 폴리실리콘을 에치백하여 상기 제2 게이트 폴리(255)를 형성할 수 있다.
상기 제2 게이트 폴리(255)는 상기 제1 게이트 폴리(240-1)의 측벽에 스페이서 형태로 형성될 수 있다. 이때 상기 제2 게이트 폴리(255)는 상기 스페이서 질화막(242-1)이 제거된 부분에서 상기 제1 게이트 폴리(240-1)와 접촉하므로 전기적으 로 연결될 수 있다. 이는 상기 스페이서 질화막(242-1)이 제거된 부분에는 상기 제2 산화막(250)이 형성되지 않기 때문이다. 주변 트랜지스터의 게이트 폴리 형성을 위한 포토리쏘그라피 및 식각 공정시 도 2i에 도시된 부분은 포토레지스트에 의하여 블로킹된다.
다음으로 도 2j에 도시된 바와 같이, 상기 수직 구조물(230)을 제거한다. 상기 수직 구조물(230)은 건식 식각 또는 습식 식각으로 제거될 수 있다. 예컨대, 상기 수직 구조물(230)이 나이트라이드(Nitride)인 경우 인산을 이용한 습식 식각을 통하여 제거할 수 있다. 상기 수직 구조물(230)을 식각한 후 상기 수직 구조물(230) 하부에 남아있는 터널 산화막(222)을 제거한다. 상기 수직 구조물(230) 하부에 남아있는 터널 산화막(222)은 상기 수직 구조물(230) 식각 공정시 손상을 받기 때문이다.
상기 수직 구조물(230)이 제거됨으로써 상기 반도체 기판(210) 상에는 제1 스플릿 게이트(280) 및 제2 스플릿 게이트(285)가 형성되며, 상기 제1 스플릿 게이트(280) 및 상기 제2 스플릿 게이트(285)는 서로 대칭적으로 셀프-얼라인되어 형성될 수 있다.
따라서 상기 제1 스플릿 게이트(280)의 제1 트랩 질화막(223-1)과 상기 제2 스플릿 게이트(285)의 제2 트랩 질화막(223-2) 각각의 길이가 동일하게 형성될 수 있다. 이로 인하여 상기 제1 스플릿 게이트(280)을 포함하는 메모리 셀과 상기 제2 스플릿 게이트(285)를 포함하는 메모 셀 각각의 특성에 서로 차이에 없는 메모리 소자(예컨대, 플래쉬 메모리(flash memory)가 구현될 수 있다.
이어서 상기 수직 구조물(230) 하부에 남아있는 터널 산화막(222)을 제거함으로써 노출되는 반도체 기판(210) 상에 열산화 방식을 이용하여 제3 산화막(260)을 형성한다.
다음으로 도 2k에 도시된 바와 같이, 포토리쏘그라피(photolithography) 공정을 이용한 포토레지스트 패터닝 공정 및 불순물 이온 주입 공정을 수행하여 상기 제3 산화막(260) 하부의 반도체 기판(210) 내에 상기 제1 스플릿 게이트(280) 및 상기 제2 스플릿 게이트(285)를 위한 공통 소스 영역(265)을 형성한다.
예컨대, 포토리쏘그라피 공정을 수행하여 상기 제3 산화막(260)만을 노출시키는 제1 이온 주입 마스크(290)를 상기 반도체 기판(210) 상에 형성하고, 상기 제1 이온 주입 마스크(290)를 이용하여 불순물 이온(예컨대, 비소(As) 또는 보론(Boron))을 주입하여 상기 제3 산화막(260) 하부의 반도체 기판(210) 내에 상기 공통 소스 영역(265)을 형성한다.
다음으로 도 2l에 도시된 바와 같이, 포토리쏘그라피 공정을 이용한 포토레지스트 패터닝 공정 및 불순물 이온 주입 공정을 수행하여 상기 제1 스플릿 게이트(280)의 제2 게이트 폴리(255) 및 상기 제2 스플릿 게이트(285)의 제2 게이트 폴리(255) 각각에 인접한 활성 영역(213)에 드레인 영역(270)을 형성한다.
예컨대, 포토리쏘그라피 공정을 수행하여 상기 제3 산화막(260)을 노출시키지 않고, 상기 제1 및 제2 스플릿 게이트(280, 285)의 제2 게이트 폴리(255) 각각에 인접한 활성 영역(213)을 노출시키는 제2 이온 주입 마스크(295)를 상기 반도체 기판(210) 상에 형성하고, 상기 제2 이온 주입 마스크(295)를 이용하여 불순물 이 온(예컨대, 비소(As) 또는 보론(Boron))을 주입하여 상기 제1 스플릿 게이트(280)의 제2 게이트 폴리(255) 및 상기 제2 스플릿 게이트(285)의 제2 게이트 폴리(255) 각각에 인접한 활성 영역(213)에 드레인 영역(270)을 형성한다.
다음으로 도 2m에 도시된 바와 같이 일반적인 스탠다드 로직(standard logic) 공정에서 사용되는 방법에 따라 상기 공통 소스 영역(265) 및 상기 드레인 영역(270) 형성 이후의 공정이 진행될 수 있다.
예컨대, 반도체 기판(210) 전면에 절연막(미도시)을 증착한 후 에치백 공정을 수행하여 상기 제1 스플릿 게이트(280)의 제2 게이트 폴리(255) 및 상기 제2 스플릿 게이트(285)의 제2 게이트 폴리(255) 각각의 측벽 및 제1 산화막(232) 측벽에 스페이서(spacer, 310)를 형성한다. 상기 스페이서(310) 형성 후 선택적 불순물 이온 주입 공정을 수행하여 LDD(Lightly doped drain, 275) 영역을 형성할 수 있다.
다음으로 살리사이드(salicide) 공정을 수행하여 상기 공통 소스 영역(265) 및 상기 드레인 영역(270) 표면의 반도체 기판에 살리사이드(320)를 형성한 후 반도체 기판(210) 전면에 절연막(277) 및 층간 절연막(330)을 증착한다.
다음으로 상기 층간 절연막(330) 내에 상기 드레인 영역(270)에 대응하여 비아홀을 형성한 후 비아 홀 내부에 텅스텐 등의 도전 물질을 매립하여 콘택(340)을 형성한다.
상술한 바와 같이 본 발명의 실시 예에 따른 반도체 메모리 소자의 제조 방법은 스플릿 게이트들이 샐프-얼라인되어 대칭적으로 형성됨에 따라 스플릿되는 각 게이트(285, 286)에 포함된 트랩층(223)의 길이를 대칭적으로 형성함으로써 메모리 소자에 포함된 각 셀의 특성에 변동(variation)이 없도록 할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a 및 도 1b는 일반적인 SONOS 스플릿 게이트의 형성 공정을 나타내는 단면도이다.
도 2a 내지 도 2m은 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 나타내는 단면도이다.
<도면 주요 부분에 대한 부호의 설명>
210: 반도체 기판, 215: 소자 분리막,
220: ONO층, 225: 포토 레지스트 패턴,
227: 홈, 230: 수직 구조물 패턴,
2401-: 제1 게이트 폴리, 255: 제2 게이트 폴리,
280: 제1 스플릿 게이트, 285: 제2 스플릿 게이트,
265: 공통 소스 영역, 270: 드레인 영역.
Claims (7)
- 반도체 기판에 ONO(oxide-nitride-oxide)층을 형성하고, 형성된 ONO층을 식각하여 홈을 형성하는 단계;상기 홈 상에 수직 구조물 패턴을 상기 ONO층보다 높게 형성하는 단계;상기 수직 구조물 패턴의 측벽에 스페이서 산화막 및 제1 게이트 폴리를 순차로 형성하고, 상기 제1 게이트 폴리의 측벽의 일부 영역에 질화막 스페이서를 형성하는 단계;상기 질화막 스페이서를 제거하고 제1 게이트 폴리의 측벽에 스페이서 형태의 제2 게이트 폴리를 형성하는 단계; 및상기 수직 구조물 패턴을 제거하여 서로 대칭적으로 분리된 제1 스플릿 게이트 및 제2 스플릿 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 홈을 형성하는 단계는,반도체 기판 상에 50Å~80Å 두께의 터널 산화막, 70Å~100Å 두께의 트랩 질화막, 및 50Å~80Å 두께의 버퍼 산화막을 순차적으로 증착하여 상기 ONO층을 형성하는 단계;상기 버퍼 산화막 상에 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 버퍼 산화막 및 상 기 트랩 질화막을 식각하여 상기 터널 산화막의 일부 영역을 노출시키는 상기 홈을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서, 상기 수직 구조물 패턴을 상기 ONO층보다 높게 형성하는 단계는,CVD법을 이용하여 상기 홈이 형성된 반도체 기판 상에 질화막 또는 실리콘옥사이드막을 3000Å~ 4000Å 정도 증착하는 단계;포토리쏘그라피 공정 및 에칭 공정을 수행하여 상기 증착된 질화막 또는 실리콘옥사이드막을 패턴닝하여 상기 노출된 터널 산화막의 일부 영역 상에 상기 수직 구조물 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제3항에 있어서, 상기 제1 게이트 폴리의 측벽의 일부 영역에 질화막 스페이서를 형성하는 단계는,상기 수직 구조물 패턴의 상부 및 측벽을 덮도록 산화막, 폴리실리콘층, 및 질화막을 순차적으로 형성하는 단계; 및상기 산화막, 상기 폴리실리콘층, 및 상기 질화막을 상기 수직 구조물 패턴의 상부 및 상기 터널 산화막의 일부가 노출될 때까지 에치백하여 상기 수직 구조물 패턴의 측벽에 상기 스페이서 산화막, 스페이서 형태의 상기 제1 게이트 폴리를 형성하고, 상기 제1 게이트 폴리의 측벽 일부 영역에 에치백되지 않은 질화막을 잔류시켜 상기 질화막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서, 상기 반도체 소자의 제조 방법은,상기 질화막 스페이서를 형성하는 단계와 상기 스페이서 형태의 제2 게이트 폴리를 형성하는 단계 사이에 에치백에 의하여 노출된 터널 산화막의 일부를 제거함으로써 노출되는 반도체 기판 상에 열산화 방식으로 산화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서, 상기 반도체 소자의 제조 방법은,상기 제1 스플릿 게이트 및 제2 스플릿 게이트를 형성하는 단계 이후에 상기 수직 구조물 패턴을 제거함으로써 노출되는 터널 산화막을 제거하는 단계;상기 터널 산화막이 제거됨으로써 노출되는 반도체 기판 상에 열산화 방식을 이용하여 산화막을 형성하는 단계; 및포토리쏘그라피 공정을 이용한 포토레지스트 패터닝 공정 및 불순물 이온 주입 공정을 수행하여 상기 산화막 하부의 반도체 기판 내에 상기 제1 스플릿 게이트 및 상기 제2 스플릿 게이트를 위한 공통 소스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서, 상기 반도체 소자의 제조 방법은,상기 공통 소스 영역을 형성하는 단계 이후에 포토리쏘그라피 공정을 이용한 포토레지스트 패터닝 공정 및 불순물 이온 주입 공정을 수행하여 상기 제1 스플릿 게이트의 제2 게이트 폴리 및 상기 제2 스플릿 게이트의 제2 게이트 폴리 각각에 인접한 반도체 기판에 드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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