KR100497195B1 - 플래쉬 메모리 및 그 제조방법 - Google Patents

플래쉬 메모리 및 그 제조방법 Download PDF

Info

Publication number
KR100497195B1
KR100497195B1 KR10-2003-0006404A KR20030006404A KR100497195B1 KR 100497195 B1 KR100497195 B1 KR 100497195B1 KR 20030006404 A KR20030006404 A KR 20030006404A KR 100497195 B1 KR100497195 B1 KR 100497195B1
Authority
KR
South Korea
Prior art keywords
floating gate
oxide film
forming
flash memory
semiconductor substrate
Prior art date
Application number
KR10-2003-0006404A
Other languages
English (en)
Other versions
KR20040069851A (ko
Inventor
고관주
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR10-2003-0006404A priority Critical patent/KR100497195B1/ko
Publication of KR20040069851A publication Critical patent/KR20040069851A/ko
Application granted granted Critical
Publication of KR100497195B1 publication Critical patent/KR100497195B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

플래쉬 메모리 및 그 제조방법에 관한 것으로, 그 목적은 플래쉬 메모리의 소거 효율을 향상시키는 것이다. 이를 위해 본 발명에서는 a) 반도체 기판 상에 희생 산화막을 플로팅 게이트의 높이에 해당하는 두께로 형성한 후, 상기 희생 산화막을 선택적으로 식각하여 플로팅 게이트구를 형성하는 단계; b) 상기 플로팅 게이트구를 통해 노출되는 반도체 기판 상에 플로팅 게이트 산화막을 형성하는 단계; c) 상기 플로팅 게이트 산화막 상에 제1 다결정 실리콘층을 형성하여 상기 플로팅 게이트구를 매립하는 플로팅 게이트―여기서, 플로팅 게이트는 자신의 중앙부에서 양측 에지 영역으로 플로팅 게이트 선폭 내에서 원호 형상을 가짐―를 형성하는 단계; d) 상기 희생 산화막을 제거하는 단계; e) 상기 플로팅 게이트 및 반도체 기판 상에 상기 플로팅 게이트를 감싸도록 100∼1000Å의 두께로 절연막을 형성하고, 상기 절연막 상에 제2 다결정 실리콘층을 증착하여 콘트롤 게이트를 형성하는 단계; 및 f) 상기 콘트롤 게이트를 선택적으로 식각하는 단계를 포함하여 플래쉬 메모리를 제조한다.

Description

플래쉬 메모리 및 그 제조방법 {Flash memory and fabrication method thereof}
본 발명은 플래쉬 메모리 및 그 제조방법에 관한 것으로, 더욱 상세하게는 소거 효율을 향상시킨 플래쉬 메모리 및 그 제조방법에 관한 것이다.
일반적으로 플래쉬 메모리는 종래 이피롬(erasable programmable read only memory: EPROM)과 이이피롬(electrically erasable PROM: EEPROM)의 장점을 동시에 구현하고자 하는데서 출발한 것으로, 전기적으로 데이터의 프로그래밍과 소거가 가능하면서도 간단한 제조 공정 및 소형화된 칩 사이즈 등의 면에서 낮은 제조 단가를 지향한다.
또한, 플래쉬 메모리는 전원이 끊겨도 데이터가 소멸되지 않는 비휘발성 반도체 메모리이지만 정보의 프로그래밍과 소거가 시스템 내에서 전기적으로 용이하게 이루어진다는 점에서 램(random access memory: RAM)의 성격을 가지므로, 메모리 카드나 휴대용 사무자동화 기기의 하드 디스크를 대체하는 기억 장치 등에 이용되고 있다.
이러한 플래쉬 메모리에서 데이터의 프로그래밍은 핫 일렉트론(hot electron)의 주입에 의해 이루어진다. 즉, 소스와 드레인 간에 걸리는 포텐셜 차이에 의해 채널 내에서 핫 일렉트론이 발생되면 그 중 게이트를 이루는 다결정 실리콘과 산화막 사이의 포텐셜 장벽인 3.1eV 이상의 에너지를 얻은 일부 일렉트론이 콘트롤 게이트에 걸리는 높은 전기장에 의해 플로팅 게이트로 이동하여 저장된다.
따라서, 일반적인 MOS 소자에서는 핫 일렉트론이 소자의 열화 원인이 되기 때문에 가능한 억제시키는 방향으로 소자 설계가 이루어지지만, 플래쉬 메모리에서는 이러한 핫 일렉트론을 생성시키는 방향으로 소자 설계가 이루어진다.
그러면, 도 1을 참조하여 종래 플래쉬 메모리를 개략적으로 설명한다. 도 1은 종래 플래쉬 메모리의 구조가 도시된 단면도이다. 도 1에 도시된 바와 같이, 플래쉬 메모리에서 데이터의 프로그래밍은 전자가 반도체 기판(1)으로부터 터널 산화막(2)을 터널링하여 플로팅 게이트(3)로 이동함으로써 이루어지고, 데이터의 소거는 플로팅 게이트(3)에 저장되어 있던 전자가 로코스(local oxidation of silicon: LOCOS) 산화막(4)을 관통하여 콘트롤 게이트(5)로 이동함으로써 이루어진다.
이와 같이 종래 플래쉬 메모리에서는 소거 효율을 높이기 위해 플로팅 게이트(3) 위에 실리콘을 열산화하여 로코스 산화막(4)을 성장시켜 플로팅 게이트(3)의 가장자리를 뾰족하게 만들었다.
그러나, 로코스 산화막(4)은 두께가 두꺼워 전자의 이동이 어렵기 때문에 소거 효율이 낮은 문제점이 있었다.
상기 문제점을 해결하기 위한 본 발명의 목적은, 가장자리가 뾰족한 형상의 플로팅 게이트를 형성하며, 플로팅 게이트 상에 원하는 얇은 두께의 절연막을 형성함으로써, 플래쉬 메모리의 소거 효율을 향상시키는 플래쉬 메모리 및 그 제조방법을 제공하기 위한 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 희생 산화막을 증착 및 선택적 식각하여 플로팅 게이트구를 형성하고 여기에 플로팅 게이트 산화막을 형성하고 다결정 실리콘층을 매립한 후 에치백함으로써 가장자리가 뾰족한 형상의 플로팅 게이트―여기서, 플로팅 게이트는 자신의 중앙부에서 양측 에지 영역으로 플로팅 게이트 선폭 내에서 원호 형상을 가짐―를 형성하며, 플로팅 게이트 상에 원하는 얇은 두께의 절연막을 형성하는 것을 특징으로 한다.
즉, 본 발명에 따른 플래쉬 메모리 제조 방법은, a) 반도체 기판 상에 희생 산화막을 플로팅 게이트의 높이에 해당하는 두께로 형성한 후, 상기 희생 산화막을 선택적으로 식각하여 플로팅 게이트구를 형성하는 단계; b) 상기 플로팅 게이트구를 통해 노출되는 반도체 기판 상에 플로팅 게이트 산화막을 형성하는 단계; c) 상기 플로팅 게이트 산화막 상에 제1 다결정 실리콘층을 형성하여 상기 플로팅 게이트구를 매립하는 플로팅 게이트―여기서, 플로팅 게이트는 자신의 중앙부에서 양측 에지 영역으로 플로팅 게이트 선폭 내에서 원호 형상을 가짐―를 형성하는 단계; d) 상기 희생 산화막을 제거하는 단계; d) 상기 희생 산화막을 제거하는 단계; e) 상기 플로팅 게이트 및 반도체 기판 상에 상기 플로팅 게이트를 감싸도록 100∼1000Å의 두께로 절연막을 형성하고, 상기 절연막 상에 제2 다결정 실리콘층을 증착하여 콘트롤 게이트를 형성하는 단계; 및 f) 상기 콘트롤 게이트를 선택적으로 식각하는 단계를 포함하여 이루어진다.
이하, 본 발명에 따른 플래쉬 메모리 및 그 제조방법에 대해 상세히 설명한다.
도 2d는 본 발명의 일실시예에 따른 플래쉬 메모리가 도시된 단면도로서, 이에 도시된 바와 같이, 본 발명의 일실시예에 따른 플래쉬 메모리는 반도체 기판(11)의 소정 영역에 형성된 플로팅 게이트 산화막(13)과, 플로팅 게이트 산화막(13)의 상부에 형성되고, 상부의 가장자리가 뾰족한 형상을 가지는 플로팅 게이트(14'), 반도체 기판(11) 및 플로팅 게이트(14') 상에 형성되고, 균일한 두께를 가지는 절연막(15), 및 절연막 상에 형성된 콘트롤 게이트(16')로 이루어진 구성이다.
이때, 상기 절연막(15)은 산화막-질화막-산화막의 3층 구조 또는 산화막의 단일 구조로 이루어질 수 있으며, 1000Å 이하의 두께를 가지는 것이 바람직하다.
그러면, 이러한 구조의 플래쉬 메모리를 제조하는 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 플래쉬 메모리의 제조방법이 도시된 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 희생 산화막(12)을 플로팅 게이트의 높이 해당하는 두께로 형성한 후, 이를 선택적으로 식각하여 플로팅 게이트구(100)를 형성한다.
이때, 희생 산화막(12)의 두께는 2000∼4000Å 정도가 되도록 형성한다.
이어서, 플로팅 게이트구(100)를 통해 노출된 반도체 기판(11) 상에 플로팅 게이트 산화막(13)을 형성하고, 그 위에 제1 다결정실리콘층(14)을 형성하여 플로팅 게이트구(100)를 매립한다.
다음으로, 도 2b에 도시된 바와 같이, 제1 다결정실리콘층(14)을 에치백하여 플로팅 게이트구(100)의 내부에 남김으로써 다결정 실리콘으로 이루어지고 플로팅 게이트구의 내부에 위치하는 형태의 플로팅 게이트(14')를 형성한다. 이때, 상기 플로팅 게이트는 자신의 중앙부에서 양측 에지 영역으로 플로팅 게이트 선폭 내에서 원호 형상을 갖는다.
다음으로, 도 2c에 도시된 바와 같이, 잔존하는 희생 산화막(12)을 습식식각하여 완전히 제거한다.
그 결과, 제조된 플로팅 게이트(14')는 가장자리가 뾰족한 형상을 가지므로 이 곳에 응력이 집중되어 전자의 이동이 쉬워지며 따라서 소거 효율을 높일 수 있다.
이어서, 플로팅 게이트(14')를 포함하여 반도체 기판(11)의 상부 전면에 절연막(15)을 형성하고, 절연막(15) 위에 제2 다결정 실리콘층(16)을 형성한다.
이때, 상기 절연막(15)은 제1 산화막, 질화막, 및 제2 산화막을 순차적으로 적층하여 3층 구조로 형성할 수도 있고, 또는 산화막의 단일층 구조로 형성할 수도 있다.
또한, 상기 절연막(15)은 소거효율을 높이기 위해 원하는 두께로 형성할 수 있으며, 바람직하게는 1000Å 이하의 두께로 형성할 수 있다.
다음, 도 2d에 도시된 바와 같이, 프로그래밍 효율을 높이기 위해 제2 다결정 실리콘층(16)을 선택적으로 식각하여 원하는 콘트롤 게이트 구조를 만듦으로써 다결정 실리콘으로 이루어진 콘트롤 게이트(16')를 완성한다.
이로써, 본 발명의 일실시예에 따른 플래쉬 메모리의 제조가 완료된다.
본 발명에 따르면, 희생 산화막을 증착 및 선택적 식각하여 플로팅 게이트구를 형성하고 여기에 플로팅 게이트 산화막을 형성하고 다결정 실리콘층을 매립한 후 에치백함으로써 가장자리가 뾰족한 형상의 플로팅 게이트를 형성하며, 플로팅 게이트 상에 원하는 얇은 두께의 절연막을 형성하기 때문에, 종래 두꺼운 LOCOS 산화막으로 인해 저하되었던 소거 효율을 향상시킬 수 있다.
도 1은 종래 플래쉬 메모리의 구조가 도시된 단면도이다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 플래쉬 메모리의 제조방법이 도시된 단면도이다.

Claims (8)

  1. 반도체 기판의 소정영역에 형성된 플로팅 게이트 산화막;
    상기 플로팅 게이트 산화막의 상부에 형성되고, 상부의 가장자리가 뾰족한 형상을 가지며, 자신의 중앙부에서 양측 에지 영역으로 플로팅 게이트 선폭 내에서 원호 형상으로 형성되는 플로팅 게이트;
    상기 반도체 기판 및 상기 플로팅 게이트 상에 형성되고, 균일한 두께를 가지는 절연막; 및
    상기 절연막 상에 형성된 콘트롤 게이트
    를 포함하는 플래쉬 메모리.
  2. 제1항에 있어서,
    상기 절연막은 산화막-질화막-산화막의 3층 구조 또는 산화막의 단일 구조로 이루어진 것을 특징으로 하는 플래쉬 메모리.
  3. 제1항 또는 제2항에 있어서,
    상기 절연막은 1000Å 이하의 두께를 가지는 것을 특징으로 하는 플래쉬 메모리.
  4. a) 반도체 기판 상에 희생 산화막을 플로팅 게이트의 높이에 해당하는 두께로 형성한 후, 상기 희생 산화막을 선택적으로 식각하여 플로팅 게이트구를 형성하는 단계;
    b) 상기 플로팅 게이트구를 통해 노출되는 반도체 기판 상에 플로팅 게이트 산화막을 형성하는 단계;
    c) 상기 플로팅 게이트 산화막 상에 제1 다결정 실리콘층을 형성하여 상기 플로팅 게이트구를 매립하는 플로팅 게이트―여기서, 플로팅 게이트는 자신의 중앙부에서 양측 에지 영역으로 플로팅 게이트 선폭 내에서 원호 형상을 가짐―를 형성하는 단계;
    d) 상기 희생 산화막을 제거하는 단계;
    e) 상기 플로팅 게이트 및 반도체 기판 상에 상기 플로팅 게이트를 감싸도록 100∼1000Å의 두께로 절연막을 형성하고, 상기 절연막 상에 제2 다결정 실리콘층을 증착하여 콘트롤 게이트를 형성하는 단계; 및
    f) 상기 콘트롤 게이트를 선택적으로 식각하는 단계
    를 포함하는 플래쉬 메모리 제조방법.
  5. 제4항에 있어서,
    상기 a) 단계의 희생 산화막은 2000∼4000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 제조방법.
  6. 제4항에 있어서,
    상기 c) 단계는, 상기 플로팅 게이트 산화막을 포함하여 상기 희생산화막의 상부 전면에 상기 플로팅 게이트구를 매립하도록 제1다결정 실리콘층을 형성한 후, 상기 희생산화막이 노출될 때까지 상기 제1 다결정 실리콘층을 에치백하는 플래쉬 메모리 제조방법.
  7. 제4항에 있어서,
    상기 d) 단계는 상기 희생산화막을 습식식각하여 제거하는 플래쉬 메모리 제조방법.
  8. 제4항 내지 제7항 중 어느 한 항에 있어서,
    상기 e) 단계의 절연막은 제1 산화막, 질화막 및 제2 산화막의 3층 구조로 형성하거나, 또는 산화막의 단일층 구조로 형성하는 것을 특징으로 하는 플래쉬 메모리 제조방법.
KR10-2003-0006404A 2003-01-30 2003-01-30 플래쉬 메모리 및 그 제조방법 KR100497195B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0006404A KR100497195B1 (ko) 2003-01-30 2003-01-30 플래쉬 메모리 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0006404A KR100497195B1 (ko) 2003-01-30 2003-01-30 플래쉬 메모리 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20040069851A KR20040069851A (ko) 2004-08-06
KR100497195B1 true KR100497195B1 (ko) 2005-06-23

Family

ID=37358521

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0006404A KR100497195B1 (ko) 2003-01-30 2003-01-30 플래쉬 메모리 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100497195B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101051810B1 (ko) * 2004-12-30 2011-07-25 매그나칩 반도체 유한회사 비휘발성 메모리 소자의 셀 및 그 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221206A (ja) * 1994-01-27 1995-08-18 Sanyo Electric Co Ltd 不揮発性半導体記憶装置の製造方法
KR0123235B1 (ko) * 1993-12-29 1997-11-12 김주용 플래쉬 이이피롬 셀 제조방법
JPH1065026A (ja) * 1996-08-19 1998-03-06 Sanyo Electric Co Ltd 不揮発性半導体記憶装置の製造方法
US6165845A (en) * 1999-04-26 2000-12-26 Taiwan Semiconductor Manufacturing Company Method to fabricate poly tip in split-gate flash
KR20010084627A (ko) * 2000-02-28 2001-09-06 박종섭 반도체장치의 비휘발성 메모리 소자 및 그 제조방법
US6495420B2 (en) * 2001-02-12 2002-12-17 Vanguard International Semiconductor Corporation Method of making a single transistor non-volatile memory device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0123235B1 (ko) * 1993-12-29 1997-11-12 김주용 플래쉬 이이피롬 셀 제조방법
JPH07221206A (ja) * 1994-01-27 1995-08-18 Sanyo Electric Co Ltd 不揮発性半導体記憶装置の製造方法
JPH1065026A (ja) * 1996-08-19 1998-03-06 Sanyo Electric Co Ltd 不揮発性半導体記憶装置の製造方法
US6165845A (en) * 1999-04-26 2000-12-26 Taiwan Semiconductor Manufacturing Company Method to fabricate poly tip in split-gate flash
KR20010084627A (ko) * 2000-02-28 2001-09-06 박종섭 반도체장치의 비휘발성 메모리 소자 및 그 제조방법
US6495420B2 (en) * 2001-02-12 2002-12-17 Vanguard International Semiconductor Corporation Method of making a single transistor non-volatile memory device

Also Published As

Publication number Publication date
KR20040069851A (ko) 2004-08-06

Similar Documents

Publication Publication Date Title
TWI606583B (zh) Non-volatile memory device method
JP5781733B2 (ja) 不揮発性メモリセル及びその製造方法
JP2009158857A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2008503080A (ja) 分離領域上に消去ゲートを有する不揮発性メモリ
US6977200B2 (en) Method of manufacturing split-gate memory
US6720219B2 (en) Split gate flash memory and formation method thereof
JP2004104125A (ja) 不揮発性メモリ装置の製造方法
KR100606928B1 (ko) 비휘발성 메모리 장치 및 그 제조방법
KR20080009445A (ko) 플래쉬 반도체 소자의 제조방법
US6495420B2 (en) Method of making a single transistor non-volatile memory device
US7118969B2 (en) Method of manufacturing a floating gate and method of manufacturing a non-volatile semiconductor memory device comprising the same
KR20040055360A (ko) 플래쉬 메모리의 제조방법
KR100497195B1 (ko) 플래쉬 메모리 및 그 제조방법
US20030170953A1 (en) Method for forming the self-aligned buried n+ type to diffusion process in etox flash cell
US7541639B2 (en) Memory device and method of fabricating the same
US7208374B2 (en) Method for manufacturing a non-volatile memory device
US9997527B1 (en) Method for manufacturing embedded non-volatile memory
KR100665834B1 (ko) 스플리트 게이트형 플래시 메모리 소자 제조방법
KR100800902B1 (ko) 플래시 메모리 소자 제조 방법
KR100467816B1 (ko) 저전압 구동 플래쉬 메모리 및 그 제조 방법
US6207502B1 (en) Method of using source/drain nitride for periphery field oxide and bit-line oxide
KR20040049874A (ko) 플래쉬 메모리 및 그 제조방법
US20050142757A1 (en) Methods of fabricating nonvolatile memory device
KR100617074B1 (ko) 플래쉬 이이피롬 셀 및 그의 제조방법
JPH10229137A (ja) 不揮発性半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120521

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee