JPH1065026A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH1065026A JPH1065026A JP8217430A JP21743096A JPH1065026A JP H1065026 A JPH1065026 A JP H1065026A JP 8217430 A JP8217430 A JP 8217430A JP 21743096 A JP21743096 A JP 21743096A JP H1065026 A JPH1065026 A JP H1065026A
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Abstract
(57)【要約】
【課題】 フローティングゲートの尖鋭部の角度設計の
自由度を増す不揮発性半導体記憶装置の製造方法を提供
する。 【解決手段】 半導体基板１１上にＬＯＣＯＳ酸化膜を
形成し、該ＬＯＣＯＳ酸化膜を除去して前記基板１１に
段差部を形成した後、全面にゲート絶縁膜１４及びポリ
シリコン膜を順次形成し、前記段差部内のポリシリコン
膜上にＬＯＣＯＳ酸化膜１８を形成する。次に、前記Ｌ
ＯＣＯＳ酸化膜１８をマスクにして前記ポリシリコン膜
をエッチング・除去して、前記段差部内に該段差部のス
ロープを利用して鋭角な尖鋭部１９Ａを有するフローテ
ィングゲート１９を形成するものである。
自由度を増す不揮発性半導体記憶装置の製造方法を提供
する。 【解決手段】 半導体基板１１上にＬＯＣＯＳ酸化膜を
形成し、該ＬＯＣＯＳ酸化膜を除去して前記基板１１に
段差部を形成した後、全面にゲート絶縁膜１４及びポリ
シリコン膜を順次形成し、前記段差部内のポリシリコン
膜上にＬＯＣＯＳ酸化膜１８を形成する。次に、前記Ｌ
ＯＣＯＳ酸化膜１８をマスクにして前記ポリシリコン膜
をエッチング・除去して、前記段差部内に該段差部のス
ロープを利用して鋭角な尖鋭部１９Ａを有するフローテ
ィングゲート１９を形成するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の製造方法に関し、更に詳しく言えば、スプリッ
トゲート型のフラッシュメモリに蓄えられた情報の消去
特性を向上することを目的とする。
憶装置の製造方法に関し、更に詳しく言えば、スプリッ
トゲート型のフラッシュメモリに蓄えられた情報の消去
特性を向上することを目的とする。
【０００２】
【従来の技術】以下で、従来例に係わる不揮発性半導体
記憶装置であるスプリットゲート型フラッシュメモリの
製造方法について図面を参照しながら説明する。このス
プリットゲート型フラッシュメモリは、図１６に示すよ
うにコントロールゲート７が絶縁膜６を介してフローテ
ィングゲート５の上部から側部にかけて形成されて成る
フラッシュメモリである。
記憶装置であるスプリットゲート型フラッシュメモリの
製造方法について図面を参照しながら説明する。このス
プリットゲート型フラッシュメモリは、図１６に示すよ
うにコントロールゲート７が絶縁膜６を介してフローテ
ィングゲート５の上部から側部にかけて形成されて成る
フラッシュメモリである。
【０００３】これを作成するには、先ず、図１３に示す
ように半導体基板１上にＳｉＯ2 膜から成るゲート絶縁
膜２とポリシリコン膜３を順次形成し、該ポリシリコン
膜３上にＬＯＣＯＳ酸化膜４を形成する。次に、図１４
に示すようにＬＯＣＯＳ酸化膜４をマスクにしてポリシ
リコン膜３をエッチング・除去し、フローティングゲー
ト５を形成する。
ように半導体基板１上にＳｉＯ2 膜から成るゲート絶縁
膜２とポリシリコン膜３を順次形成し、該ポリシリコン
膜３上にＬＯＣＯＳ酸化膜４を形成する。次に、図１４
に示すようにＬＯＣＯＳ酸化膜４をマスクにしてポリシ
リコン膜３をエッチング・除去し、フローティングゲー
ト５を形成する。
【０００４】次いで、前記絶縁膜２をフッ酸系のエッチ
ング液で等方性エッチングしてフローティングゲート直
下にのみ残存するようにエッチング・除去した後に、図
１５に示すように熱酸化膜から成る絶縁膜６を形成す
る。その後、前記絶縁膜６の上にポリシリコン膜を形成
してフローティングゲート５の上部から側部にかけて残
存するようにパターニングしてコントロールゲート７を
形成し、こうして形成されたフローティングゲート５及
びコントロールゲート７をマスクにして、不純物を半導
体基板１上に注入してソース・ドレイン領域８、９を形
成する。これにより、図１６に示すようなスプリットゲ
ート型フラッシュメモリが形成される。
ング液で等方性エッチングしてフローティングゲート直
下にのみ残存するようにエッチング・除去した後に、図
１５に示すように熱酸化膜から成る絶縁膜６を形成す
る。その後、前記絶縁膜６の上にポリシリコン膜を形成
してフローティングゲート５の上部から側部にかけて残
存するようにパターニングしてコントロールゲート７を
形成し、こうして形成されたフローティングゲート５及
びコントロールゲート７をマスクにして、不純物を半導
体基板１上に注入してソース・ドレイン領域８、９を形
成する。これにより、図１６に示すようなスプリットゲ
ート型フラッシュメモリが形成される。
【０００５】尚、上記のスプリットゲート型フラッシュ
メモリにおいて、書き込み対象のメモリセル（以下、選
択セルと称する。）のトランジスタをＯＮさせて、電子
をフローティングゲート５に注入することによりプログ
ラムの書き込みをしていた。
メモリにおいて、書き込み対象のメモリセル（以下、選
択セルと称する。）のトランジスタをＯＮさせて、電子
をフローティングゲート５に注入することによりプログ
ラムの書き込みをしていた。
【０００６】
【発明が解決しようとする課題】上記従来の不揮発性半
導体記憶装置の製造方法によると、図１４に示すように
ＬＯＣＯＳ酸化膜４をマスクにしてポリシリコン膜３を
エッチング・除去し、フローティングゲート５を形成す
ることで、フローティングゲート５の上部の角部に尖鋭
部を形成し、電界集中を発生し易くさせて、電子の消去
効率を向上させている。
導体記憶装置の製造方法によると、図１４に示すように
ＬＯＣＯＳ酸化膜４をマスクにしてポリシリコン膜３を
エッチング・除去し、フローティングゲート５を形成す
ることで、フローティングゲート５の上部の角部に尖鋭
部を形成し、電界集中を発生し易くさせて、電子の消去
効率を向上させている。
【０００７】しかしながら、前述した尖鋭部の角度は、
酸化時の条件で決まってしまうため、消去効率を向上さ
せるには、例えば、絶縁膜６を薄くするとか、高電圧を
かける、イオン注入量を調整する等の他のパラメータで
制御するしかなかった。従って、本発明では前記フロー
ティングゲートの尖鋭部の角度設計の自由度を増す不揮
発性半導体記憶装置の製造方法を提供することを目的と
する。
酸化時の条件で決まってしまうため、消去効率を向上さ
せるには、例えば、絶縁膜６を薄くするとか、高電圧を
かける、イオン注入量を調整する等の他のパラメータで
制御するしかなかった。従って、本発明では前記フロー
ティングゲートの尖鋭部の角度設計の自由度を増す不揮
発性半導体記憶装置の製造方法を提供することを目的と
する。
【０００８】
【課題を解決するための手段】そこで、本発明は半導体
基板１１上にＬＯＣＯＳ酸化膜１３を形成し、該ＬＯＣ
ＯＳ酸化膜１３を除去して前記基板１１に段差部１１Ａ
を形成した後、全面にゲート絶縁膜１４及びポリシリコ
ン膜１５を順次形成し、前記段差部１１Ａ内のポリシリ
コン膜１５上にＬＯＣＯＳ酸化膜１８を形成する。次
に、前記ＬＯＣＯＳ酸化膜１８をマスクにして前記ポリ
シリコン膜１５をエッチング・除去して、前記段差部１
１Ａ内に該段差部１１Ａのスロープを利用して鋭角な尖
鋭部１９Ａを有するフローティングゲート１９を形成す
るものである。
基板１１上にＬＯＣＯＳ酸化膜１３を形成し、該ＬＯＣ
ＯＳ酸化膜１３を除去して前記基板１１に段差部１１Ａ
を形成した後、全面にゲート絶縁膜１４及びポリシリコ
ン膜１５を順次形成し、前記段差部１１Ａ内のポリシリ
コン膜１５上にＬＯＣＯＳ酸化膜１８を形成する。次
に、前記ＬＯＣＯＳ酸化膜１８をマスクにして前記ポリ
シリコン膜１５をエッチング・除去して、前記段差部１
１Ａ内に該段差部１１Ａのスロープを利用して鋭角な尖
鋭部１９Ａを有するフローティングゲート１９を形成す
るものである。
【０００９】また、半導体基板３１上にフローティング
ゲート形成領域を挟むようにＬＯＣＯＳ酸化膜３３を形
成し、該ＬＯＣＯＳ酸化膜３３を除去して前記フローテ
ィングゲート形成領域が他の領域より高くなるように段
差部３１Ａを形成した後、全面にゲート絶縁膜３４及び
ポリシリコン膜３５を順次形成し、少なくとも前記段差
部３１Ａ上の前記ポリシリコン膜３５上にＬＯＣＯＳ酸
化膜３８を形成する。次に、前記ＬＯＣＯＳ酸化膜３８
をマスクにして前記ポリシリコン膜３５をエッチング・
除去して前記段差部３１Ａ上に該段差部３１Ａのスロー
プを利用して鈍角な尖鋭部３９Ａを有するフローティン
グゲート３９を形成するものである。
ゲート形成領域を挟むようにＬＯＣＯＳ酸化膜３３を形
成し、該ＬＯＣＯＳ酸化膜３３を除去して前記フローテ
ィングゲート形成領域が他の領域より高くなるように段
差部３１Ａを形成した後、全面にゲート絶縁膜３４及び
ポリシリコン膜３５を順次形成し、少なくとも前記段差
部３１Ａ上の前記ポリシリコン膜３５上にＬＯＣＯＳ酸
化膜３８を形成する。次に、前記ＬＯＣＯＳ酸化膜３８
をマスクにして前記ポリシリコン膜３５をエッチング・
除去して前記段差部３１Ａ上に該段差部３１Ａのスロー
プを利用して鈍角な尖鋭部３９Ａを有するフローティン
グゲート３９を形成するものである。
【００１０】
【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置の製造方法の一実施の形態について説明する。本
発明の一実施の形態に係わる不揮発性半導体記憶装置
は、図７に示すようにコントロールゲート２１が絶縁膜
２０を介してフローティングゲート１９の上部から側部
にかけて形成されて成ることを特徴とするスプリットゲ
ート型フラッシュメモリである。
憶装置の製造方法の一実施の形態について説明する。本
発明の一実施の形態に係わる不揮発性半導体記憶装置
は、図７に示すようにコントロールゲート２１が絶縁膜
２０を介してフローティングゲート１９の上部から側部
にかけて形成されて成ることを特徴とするスプリットゲ
ート型フラッシュメモリである。
【００１１】先ず、図１に示すように半導体基板１１上
に形成された開口を有するＳｉＮ膜１２をマスクにして
約９００℃の温度で熱酸化して、前記ＳｉＮ膜１２の開
口にＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜
１３を形成する。次に、前記ＳｉＮ膜１２及びＬＯＣＯ
Ｓ酸化膜１３を除去することで、図２に示すように半導
体基板１１上に段差部１１Ａを形成する。
に形成された開口を有するＳｉＮ膜１２をマスクにして
約９００℃の温度で熱酸化して、前記ＳｉＮ膜１２の開
口にＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜
１３を形成する。次に、前記ＳｉＮ膜１２及びＬＯＣＯ
Ｓ酸化膜１３を除去することで、図２に示すように半導
体基板１１上に段差部１１Ａを形成する。
【００１２】続いて、図３に示すようにＳｉＯ2 膜から
成るゲート絶縁膜１４を約９００℃のドライ酸化で形成
し、膜厚約１５００Åのポリシリコン膜１５を形成す
る。その後、前記ポリシリコン膜１５上にＳｉＮ膜１６
を堆積し、その下層に少なくとも前記段差部１１Ａが含
まれる領域に開口１７を形成した後に、図４に示すよう
にポリシリコン膜１５を約９００℃の温度で熱酸化して
ＳｉＮ膜１６の開口１７にＬＯＣＯＳ酸化膜１８を形成
する。
成るゲート絶縁膜１４を約９００℃のドライ酸化で形成
し、膜厚約１５００Åのポリシリコン膜１５を形成す
る。その後、前記ポリシリコン膜１５上にＳｉＮ膜１６
を堆積し、その下層に少なくとも前記段差部１１Ａが含
まれる領域に開口１７を形成した後に、図４に示すよう
にポリシリコン膜１５を約９００℃の温度で熱酸化して
ＳｉＮ膜１６の開口１７にＬＯＣＯＳ酸化膜１８を形成
する。
【００１３】次に、ＬＯＣＯＳ酸化膜１８をマスクにし
て図５に示すように例えば流量８０ｓｃｃｍのＣｌ2 ガ
ス、流量５ｓｃｃｍのＯ2 ガスを用いて、圧力５ｍＴｏ
ｒｒ、ＰＦパワー５０Ｗ、マグネトロン２５０ｍＡの条
件で残余のポリシリコン膜１５をエッチングして完全に
選択除去してフローティングゲート１９を形成する。こ
のとき、フローティングゲート１９の角部に形成される
尖鋭部１９Ａの角度は、半導体基板１１上に形成した段
差部１１Ａのスロープを利用することで、例えば従来と
同じ酸化条件でＬＯＣＯＳ酸化膜を形成したとしても図
１６に示す従来のフローティングゲートの尖鋭部の角度
に比して、より鋭角に形成できる。例えば、段差部約３
００Å（ＬＯＣＯＳ膜約５００Å）で約５度鋭角にな
る。
て図５に示すように例えば流量８０ｓｃｃｍのＣｌ2 ガ
ス、流量５ｓｃｃｍのＯ2 ガスを用いて、圧力５ｍＴｏ
ｒｒ、ＰＦパワー５０Ｗ、マグネトロン２５０ｍＡの条
件で残余のポリシリコン膜１５をエッチングして完全に
選択除去してフローティングゲート１９を形成する。こ
のとき、フローティングゲート１９の角部に形成される
尖鋭部１９Ａの角度は、半導体基板１１上に形成した段
差部１１Ａのスロープを利用することで、例えば従来と
同じ酸化条件でＬＯＣＯＳ酸化膜を形成したとしても図
１６に示す従来のフローティングゲートの尖鋭部の角度
に比して、より鋭角に形成できる。例えば、段差部約３
００Å（ＬＯＣＯＳ膜約５００Å）で約５度鋭角にな
る。
【００１４】次いで、フッ酸系のエッチング液を用いて
フローティングゲート１９直下の領域以外に形成された
第１のゲート絶縁膜１４を除去した後、全面を約９５０
℃の温度で熱酸化することにより、膜厚２５０Å程度の
熱酸化膜を形成し、図６に示すように前記絶縁膜１４や
ＬＯＣＯＳ酸化膜１８と共に一体化された絶縁膜２０を
形成する。
フローティングゲート１９直下の領域以外に形成された
第１のゲート絶縁膜１４を除去した後、全面を約９５０
℃の温度で熱酸化することにより、膜厚２５０Å程度の
熱酸化膜を形成し、図６に示すように前記絶縁膜１４や
ＬＯＣＯＳ酸化膜１８と共に一体化された絶縁膜２０を
形成する。
【００１５】次いで、ポリシリコン膜を約１５００Å程
度、ＷＳｉｘ膜を約１５００Å程度順次形成し、フロー
ティングゲート１９の上部から側部にかけて残存するよ
うにパターニングしてコントロールゲート２１を形成
し、フローティングゲート１９及びコントロールゲート
２１をマスクにして不純物を半導体基板１１に注入して
ソース・ドレイン領域２２、２３を形成することによ
り、図７に示すようなスプリットゲート型フラッシュメ
モリが形成される。
度、ＷＳｉｘ膜を約１５００Å程度順次形成し、フロー
ティングゲート１９の上部から側部にかけて残存するよ
うにパターニングしてコントロールゲート２１を形成
し、フローティングゲート１９及びコントロールゲート
２１をマスクにして不純物を半導体基板１１に注入して
ソース・ドレイン領域２２、２３を形成することによ
り、図７に示すようなスプリットゲート型フラッシュメ
モリが形成される。
【００１６】以上説明したように、半導体基板１１に形
成した段差部１１Ａにフローティングゲート１９を形成
することで、例えば、従来と同様の酸化条件でフローテ
ィングゲート形成用のＬＯＣＯＳ酸化膜を形成したとし
ても、前記段差部１１Ａのスロープにより、更に尖鋭部
を鋭角に形成でき、鋭角にすることで、更に電界集中が
発生し易くなり、より低電圧版に対応できる。
成した段差部１１Ａにフローティングゲート１９を形成
することで、例えば、従来と同様の酸化条件でフローテ
ィングゲート形成用のＬＯＣＯＳ酸化膜を形成したとし
ても、前記段差部１１Ａのスロープにより、更に尖鋭部
を鋭角に形成でき、鋭角にすることで、更に電界集中が
発生し易くなり、より低電圧版に対応できる。
【００１７】また、本発明の他の実施の形態を図８乃至
図１２に基づき説明する。先ず、図８に示すように半導
体基板３１上のフローティングゲート形成領域上に形成
されたＳｉＮ膜３２をマスクにして約９００℃の温度で
熱酸化して、前記ＳｉＮ膜３２でマスクされていない領
域にＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜
３３を形成する。
図１２に基づき説明する。先ず、図８に示すように半導
体基板３１上のフローティングゲート形成領域上に形成
されたＳｉＮ膜３２をマスクにして約９００℃の温度で
熱酸化して、前記ＳｉＮ膜３２でマスクされていない領
域にＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜
３３を形成する。
【００１８】次に、前記ＳｉＮ膜３２及びＬＯＣＯＳ酸
化膜３３を除去することで、図９に示すように半導体基
板３１上のフローティングゲート形成領域に他の領域よ
り高い段差部３１Ａを形成する。続いて、図１０に示す
ようにＳｉＯ2 膜から成るゲート絶縁膜３４を約９００
℃のドライ酸化で形成し、膜厚約１５００Åのポリシリ
コン膜３５を形成する。その後、前記ポリシリコン膜３
５上にＳｉＮ膜３６を堆積し、その下層に少なくとも前
記段差部３１Ａが含まれる領域に開口３７を形成した後
に、図１１に示すようにポリシリコン膜３５を約９００
℃の温度で熱酸化してＳｉＮ膜３６の開口３７にＬＯＣ
ＯＳ酸化膜３８を形成する。
化膜３３を除去することで、図９に示すように半導体基
板３１上のフローティングゲート形成領域に他の領域よ
り高い段差部３１Ａを形成する。続いて、図１０に示す
ようにＳｉＯ2 膜から成るゲート絶縁膜３４を約９００
℃のドライ酸化で形成し、膜厚約１５００Åのポリシリ
コン膜３５を形成する。その後、前記ポリシリコン膜３
５上にＳｉＮ膜３６を堆積し、その下層に少なくとも前
記段差部３１Ａが含まれる領域に開口３７を形成した後
に、図１１に示すようにポリシリコン膜３５を約９００
℃の温度で熱酸化してＳｉＮ膜３６の開口３７にＬＯＣ
ＯＳ酸化膜３８を形成する。
【００１９】次に、ＬＯＣＯＳ酸化膜３８をマスクにし
て図１２に示すように例えば流量８０ｓｃｃｍのＣｌ2
ガス、流量５ｓｃｃｍのＯ2 ガスを用いて、圧力５ｍＴ
ｏｒｒ、ＰＦパワー５０Ｗ、マグネトロン２５０ｍＡの
条件で残余のポリシリコン膜３５をエッチングして完全
に選択除去してフローティングゲート３９を形成する。
て図１２に示すように例えば流量８０ｓｃｃｍのＣｌ2
ガス、流量５ｓｃｃｍのＯ2 ガスを用いて、圧力５ｍＴ
ｏｒｒ、ＰＦパワー５０Ｗ、マグネトロン２５０ｍＡの
条件で残余のポリシリコン膜３５をエッチングして完全
に選択除去してフローティングゲート３９を形成する。
【００２０】このとき、フローティングゲート３９の角
部に形成される尖鋭部３９Ａの角度は、半導体基板３１
上に形成した段差部３１Ａのスロープを利用すること
で、例えば従来と同じ酸化条件でＬＯＣＯＳ酸化膜を形
成したとしても図１６に示す従来のフローティングゲー
トの尖鋭部の角度に比して、鈍角に形成できる。例え
ば、３００Åの段差で約７度鈍角になる。
部に形成される尖鋭部３９Ａの角度は、半導体基板３１
上に形成した段差部３１Ａのスロープを利用すること
で、例えば従来と同じ酸化条件でＬＯＣＯＳ酸化膜を形
成したとしても図１６に示す従来のフローティングゲー
トの尖鋭部の角度に比して、鈍角に形成できる。例え
ば、３００Åの段差で約７度鈍角になる。
【００２１】以下、前述した第１の実施の形態と同様に
して、フローティングゲート３９を被覆する絶縁膜を形
成し、該フローティングゲート３９の上部から側部にか
けてコントロールゲートを形成し、フローティングゲー
ト３９及びコントロールゲートをマスクにして不純物を
半導体基板３１に注入してソース・ドレイン領域を形成
することにより、スプリットゲート型フラッシュメモリ
が形成される。
して、フローティングゲート３９を被覆する絶縁膜を形
成し、該フローティングゲート３９の上部から側部にか
けてコントロールゲートを形成し、フローティングゲー
ト３９及びコントロールゲートをマスクにして不純物を
半導体基板３１に注入してソース・ドレイン領域を形成
することにより、スプリットゲート型フラッシュメモリ
が形成される。
【００２２】以上説明したように、他の実施の形態の不
揮発性半導体記憶装置は、半導体基板３１に形成した段
差部３１Ａにフローティングゲート３９を形成すること
で、例えば、従来と同様の酸化条件でフローティングゲ
ート形成用のＬＯＣＯＳ酸化膜を形成したとしても、前
記段差部３１Ａのスロープにより、フローティングゲー
トの尖鋭部を鈍角に形成することができる。
揮発性半導体記憶装置は、半導体基板３１に形成した段
差部３１Ａにフローティングゲート３９を形成すること
で、例えば、従来と同様の酸化条件でフローティングゲ
ート形成用のＬＯＣＯＳ酸化膜を形成したとしても、前
記段差部３１Ａのスロープにより、フローティングゲー
トの尖鋭部を鈍角に形成することができる。
【００２３】このように本発明では、従来、フローティ
ングゲートの尖鋭部の角度は、酸化時の条件に束縛され
ていたが、本発明を適用することで尖鋭部の角度を自由
に設定できる。
ングゲートの尖鋭部の角度は、酸化時の条件に束縛され
ていたが、本発明を適用することで尖鋭部の角度を自由
に設定できる。
【００２４】
【発明の効果】以上、本発明によれば半導体基板に形成
した段差部にフローティングゲートを形成することで、
その段差部のスロープを利用してフローティングゲート
の尖鋭部の角度を自由に設定できるため、従来のように
尖鋭部の角度が、酸化時の条件に束縛されることがな
く、本発明を適用することで尖鋭部の角度設計の自由度
が増大する。
した段差部にフローティングゲートを形成することで、
その段差部のスロープを利用してフローティングゲート
の尖鋭部の角度を自由に設定できるため、従来のように
尖鋭部の角度が、酸化時の条件に束縛されることがな
く、本発明を適用することで尖鋭部の角度設計の自由度
が増大する。
【図１】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第１の断面図である。
置の製造方法を示す第１の断面図である。
【図２】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第２の断面図である。
置の製造方法を示す第２の断面図である。
【図３】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第３の断面図である。
置の製造方法を示す第３の断面図である。
【図４】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第４の断面図である。
置の製造方法を示す第４の断面図である。
【図５】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第５の断面図である。
置の製造方法を示す第５の断面図である。
【図６】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第６の断面図である。
置の製造方法を示す第６の断面図である。
【図７】本発明の一実施の形態の不揮発性半導体記憶装
置の製造方法を示す第７の断面図である。
置の製造方法を示す第７の断面図である。
【図８】本発明の他の実施の形態の不揮発性半導体記憶
装置の製造方法を示す第１の断面図である。
装置の製造方法を示す第１の断面図である。
【図９】本発明の他の実施の形態の不揮発性半導体記憶
装置の製造方法を示す第２の断面図である。
装置の製造方法を示す第２の断面図である。
【図１０】本発明の他の実施の形態の不揮発性半導体記
憶装置の製造方法を示す第３の断面図である。
憶装置の製造方法を示す第３の断面図である。
【図１１】本発明の他の実施の形態の不揮発性半導体記
憶装置の製造方法を示す第４の断面図である。
憶装置の製造方法を示す第４の断面図である。
【図１２】本発明の他の実施の形態の不揮発性半導体記
憶装置の製造方法を示す第５の断面図である。
憶装置の製造方法を示す第５の断面図である。
【図１３】従来の不揮発性半導体記憶装置の製造方法を
示す第１の断面図である。
示す第１の断面図である。
【図１４】従来の不揮発性半導体記憶装置の製造方法を
示す第２の断面図である。
示す第２の断面図である。
【図１５】従来の不揮発性半導体記憶装置の製造方法を
示す第３の断面図である。
示す第３の断面図である。
【図１６】従来の不揮発性半導体記憶装置の製造方法を
示す第４の断面図である。
示す第４の断面図である。
Claims (4)
- 【請求項１】 半導体基板上に第１の選択酸化膜を形成
する工程と、 前記第１の選択酸化膜を除去して前記基板に段差部を形
成した後に全面にゲート絶縁膜及びポリシリコン膜を順
次形成し、少なくとも前記段差部内の前記ポリシリコン
膜上に第２の選択酸化膜を形成する工程と、 前記第２の選択酸化膜をマスクにして前記ポリシリコン
膜をエッチング・除去してフローティングゲートを形成
する工程と、 全面を酸化して絶縁膜を形成した後に前記フローティン
グゲートの上部から側部にかけてコントロールゲートを
形成する工程と、 前記フローティングゲート及びコントロールゲートをマ
スクにして不純物を前記基板に注入してソース・ドレイ
ン領域を形成する工程とを有することを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項２】 半導体基板上に第１の選択酸化膜を形成
する工程と、 前記第１の選択酸化膜を除去して前記基板に段差部を形
成した後に全面にゲート絶縁膜及びポリシリコン膜を順
次形成し、少なくとも前記段差部内の前記ポリシリコン
膜上に第２の選択酸化膜を形成する工程と、 前記第２の選択酸化膜をマスクにして前記ポリシリコン
膜をエッチング・除去して、前記段差部内に該段差部の
スロープを利用して鋭角な尖鋭部を有するフローティン
グゲートを形成する工程と、 全面を酸化して前記フローティングゲートを被覆するよ
うに絶縁膜を形成した後に前記フローティングゲートの
上部から側部にかけてコントロールゲートを形成する工
程と、 前記フローティングゲート及びコントロールゲートをマ
スクにして不純物を前記基板に注入してソース・ドレイ
ン領域を形成する工程とを有することを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項３】 半導体基板上にある領域を挟むように第
１の選択酸化膜を形成する工程と、 前記第１の選択酸化膜を除去して前記領域が他の領域よ
り高くなるように段差部を形成し全面にゲート絶縁膜及
びポリシリコン膜を順次形成した後に少なくとも前記段
差部上の前記ポリシリコン膜上に第２の選択酸化膜を形
成する工程と、 前記第２の選択酸化膜をマスクにして前記ポリシリコン
膜をエッチング・除去してフローティングゲートを形成
する工程と、 全面を酸化して絶縁膜を形成した後に前記フローティン
グゲートの上部から側部にかけてコントロールゲートを
形成する工程と、 前記フローティングゲート及びコントロールゲートをマ
スクにして不純物を前記基板に注入してソース・ドレイ
ン領域を形成する工程とを有することを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項４】 半導体基板上にフローティングゲート形
成領域を挟むように第１の選択酸化膜を形成する工程
と、 前記第１の選択酸化膜を除去して前記フローティングゲ
ート形成領域が他の領域より高くなるように段差部を形
成した後に全面にゲート絶縁膜及びポリシリコン膜を順
次形成し、少なくとも前記段差部上の前記ポリシリコン
膜上に第２の選択酸化膜を形成する工程と、 前記第２の選択酸化膜をマスクにして前記ポリシリコン
膜をエッチング・除去して前記段差部上に該段差部のス
ロープを利用して鈍角な尖鋭部を有するフローティング
ゲートを形成する工程と、 全面を酸化して絶縁膜を形成した後に前記フローティン
グゲートの上部から側部にかけてコントロールゲートを
形成する工程と、 前記フローティングゲート及びコントロールゲートをマ
スクにして不純物を前記基板に注入してソース・ドレイ
ン領域を形成する工程とを有することを特徴とする不揮
発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21743096A JP3433016B2 (ja) | 1996-08-19 | 1996-08-19 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21743096A JP3433016B2 (ja) | 1996-08-19 | 1996-08-19 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065026A true JPH1065026A (ja) | 1998-03-06 |
| JP3433016B2 JP3433016B2 (ja) | 2003-08-04 |
Family
ID=16704102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21743096A Expired - Fee Related JP3433016B2 (ja) | 1996-08-19 | 1996-08-19 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3433016B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040049874A (ko) * | 2002-12-05 | 2004-06-14 | 아남반도체 주식회사 | 플래쉬 메모리 및 그 제조방법 |
| KR100497195B1 (ko) * | 2003-01-30 | 2005-06-23 | 동부아남반도체 주식회사 | 플래쉬 메모리 및 그 제조방법 |
| KR100676598B1 (ko) | 2005-04-01 | 2007-01-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1996
- 1996-08-19 JP JP21743096A patent/JP3433016B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040049874A (ko) * | 2002-12-05 | 2004-06-14 | 아남반도체 주식회사 | 플래쉬 메모리 및 그 제조방법 |
| KR100497195B1 (ko) * | 2003-01-30 | 2005-06-23 | 동부아남반도체 주식회사 | 플래쉬 메모리 및 그 제조방법 |
| KR100676598B1 (ko) | 2005-04-01 | 2007-01-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7595252B2 (en) | 2005-04-01 | 2009-09-29 | Hynix Semiconductor Inc. | Method of manufacturing a semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3433016B2 (ja) | 2003-08-04 |
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