JP3028412B2 - フラッシュメモリセル製造方法 - Google Patents
フラッシュメモリセル製造方法Info
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- JP3028412B2 JP3028412B2 JP9351541A JP35154197A JP3028412B2 JP 3028412 B2 JP3028412 B2 JP 3028412B2 JP 9351541 A JP9351541 A JP 9351541A JP 35154197 A JP35154197 A JP 35154197A JP 3028412 B2 JP3028412 B2 JP 3028412B2
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- Japan
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- insulating film
- forming
- gate
- erase gate
- substrate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【０００１】
【発明の属する技術分野】本発明は半導体フラッシュメ
モリセル(Flash Memory Cell)製造方法に係り、詳しく
は、セルサイズの縮小化、データ消去(Erase) 時の消去
特性を改善し、トポロジ(topology)を向上させることが
できる技術に関する。
モリセル(Flash Memory Cell)製造方法に係り、詳しく
は、セルサイズの縮小化、データ消去(Erase) 時の消去
特性を改善し、トポロジ(topology)を向上させることが
できる技術に関する。
【０００２】
【従来の技術】半導体フラッシュメモリセルに関する技
術において、集積度を増大させるための構造と製造工程
を単純化し且つ容易にしようとする努力が続いている。
半導体フラッシュメモリセルに関連した技術内容が米国
特許第5,070,032 号に公開されたことがある。
術において、集積度を増大させるための構造と製造工程
を単純化し且つ容易にしようとする努力が続いている。
半導体フラッシュメモリセルに関連した技術内容が米国
特許第5,070,032 号に公開されたことがある。
【０００３】従来の半導体フラッシュメモリセルのう
ち、埋込形データラインと酸化膜を蒸着して素子を隔離
膜として用いる構造がある。以下、添付図面参照して従
来のフラッシュメモリセル製造方法を簡略に説明する。
図１１はこのような従来のフラッシュメモリセルの一例
を示す図面である。
ち、埋込形データラインと酸化膜を蒸着して素子を隔離
膜として用いる構造がある。以下、添付図面参照して従
来のフラッシュメモリセル製造方法を簡略に説明する。
図１１はこのような従来のフラッシュメモリセルの一例
を示す図面である。
【０００４】図１１の右の部分の図面は左の部分のＲ−
Ｒ線に沿って切断された断面図であり、図１１の左の部
分の図面は図１１の右の部分のＬ−Ｌ線に沿って切断さ
れた断面図である。この方法はまず、半導体基板１０上
にデータライン１８を形成するために、イオン注入工程
によって埋込形Ｎ＋を形成し、高温低圧酸化膜( ＨＬ
Ｄ：High Temterature and Low Pressure Dielec
tric) を形成し、素子隔離酸化膜パターン１９を形成し
てアクティブ領域とフィールド領域を区分する。
Ｒ線に沿って切断された断面図であり、図１１の左の部
分の図面は図１１の右の部分のＬ−Ｌ線に沿って切断さ
れた断面図である。この方法はまず、半導体基板１０上
にデータライン１８を形成するために、イオン注入工程
によって埋込形Ｎ＋を形成し、高温低圧酸化膜( ＨＬ
Ｄ：High Temterature and Low Pressure Dielec
tric) を形成し、素子隔離酸化膜パターン１９を形成し
てアクティブ領域とフィールド領域を区分する。
【０００５】次に、アクティブ領域にゲート酸化膜１１
を形成し、その上にポリシリコンを形成しパターニング
してフローティングゲート１２を形成し、再び酸化工程
によって酸化膜を形成するか、酸化膜を形成してフロー
ティングゲートを絶縁したのち、ポリシリコンを形成し
パターニングしてコントロールゲート１３を形成する。
を形成し、その上にポリシリコンを形成しパターニング
してフローティングゲート１２を形成し、再び酸化工程
によって酸化膜を形成するか、酸化膜を形成してフロー
ティングゲートを絶縁したのち、ポリシリコンを形成し
パターニングしてコントロールゲート１３を形成する。
【０００６】この次、絶縁層１７を形成してコントロー
ルゲートを絶縁させた後、再びポリシリコンを形成しパ
ターニングして消去ゲート１４を形成する。この後、再
び絶縁層１７を形成し、ゲートと必要なコンタクト支点
にコンタクトホールを形成したのち、その上にメタル層
を形成しパターニングして配線１５を形成する。次に、
ＢＰＳＧなどからパッシベーション層１６を形成してフ
ラッシュメモリセル形成工程を完了する。
ルゲートを絶縁させた後、再びポリシリコンを形成しパ
ターニングして消去ゲート１４を形成する。この後、再
び絶縁層１７を形成し、ゲートと必要なコンタクト支点
にコンタクトホールを形成したのち、その上にメタル層
を形成しパターニングして配線１５を形成する。次に、
ＢＰＳＧなどからパッシベーション層１６を形成してフ
ラッシュメモリセル形成工程を完了する。
【０００７】このように構成されたフラッシュメモリセ
ルをプログラミングする場合には、コントロールゲート
とデータラインに高い電圧を加えて、ゲート絶縁膜の縁
部を利用してフローティングゲートに電子を注入して、
プログラミングする。そして、プログラミングされたデ
ータを消去するときは、消去ゲートに高い電圧を加え
て、フローティングゲートに注入された電子がフローテ
ィングゲートと消去ゲートとの間にある絶縁膜を通過し
て抜け出るようにして、プログラミングされたデータを
削除する。
ルをプログラミングする場合には、コントロールゲート
とデータラインに高い電圧を加えて、ゲート絶縁膜の縁
部を利用してフローティングゲートに電子を注入して、
プログラミングする。そして、プログラミングされたデ
ータを消去するときは、消去ゲートに高い電圧を加え
て、フローティングゲートに注入された電子がフローテ
ィングゲートと消去ゲートとの間にある絶縁膜を通過し
て抜け出るようにして、プログラミングされたデータを
削除する。
【０００８】
【発明が解決しようとする課題】このような従来の技術
としては、消去ゲート１４が素子隔離酸化膜上に形成さ
れるので、表面にその他の部分との段差が増加して平坦
化しにくく、且つ消去ゲート１４を形成するために深い
エッチ工程とプラグ工程を行う必要があるので、工程が
ややこしくて不良発生の虞がある。
としては、消去ゲート１４が素子隔離酸化膜上に形成さ
れるので、表面にその他の部分との段差が増加して平坦
化しにくく、且つ消去ゲート１４を形成するために深い
エッチ工程とプラグ工程を行う必要があるので、工程が
ややこしくて不良発生の虞がある。
【０００９】また、アクティブ領域とフィールド領域と
の区分け（素子隔離）を、素子隔離酸化膜パターン１９
を形成することで行なう構成であったため、良好な隔離
特性を維持するためには、素子隔離酸化膜パターン１９
を縮小、延いてはセルサイズを縮小することも難しかっ
た。本発明の目的は、素子隔離のためにトレンチを利用
することにより、セルサイズを縮めることができるよう
にすると共に、３層のポリ構造を持っているにもかから
わずトレンチ形成部に位置する隔離層上に消去ゲートを
形成させて消去ゲートの高さを低めて段差を小さくして
平坦化や工程の簡略化により信頼性を高められるように
し、なおかつ、フローティングゲートが消去ゲートの左
右端部の上下に接合されてフローティングゲートと消去
ゲートの接触面積を増加させることにより、消去特性を
向上させることができるようにすることにある。
の区分け（素子隔離）を、素子隔離酸化膜パターン１９
を形成することで行なう構成であったため、良好な隔離
特性を維持するためには、素子隔離酸化膜パターン１９
を縮小、延いてはセルサイズを縮小することも難しかっ
た。本発明の目的は、素子隔離のためにトレンチを利用
することにより、セルサイズを縮めることができるよう
にすると共に、３層のポリ構造を持っているにもかから
わずトレンチ形成部に位置する隔離層上に消去ゲートを
形成させて消去ゲートの高さを低めて段差を小さくして
平坦化や工程の簡略化により信頼性を高められるように
し、なおかつ、フローティングゲートが消去ゲートの左
右端部の上下に接合されてフローティングゲートと消去
ゲートの接触面積を増加させることにより、消去特性を
向上させることができるようにすることにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるフラッシュメモリセルの製造方法は、
基板に第１方向に延びるトレンチを形成する工程と、前
記基板内に前記第１方向と交差する第２方向に延びる不
純物埋込層を形成する工程と、前記基板全面に第１絶縁
膜を形成する工程と、前記トレンチに対応する第１絶縁
膜上に前記第１方向に延びる消去ゲートを形成する工程
と、前記消去ゲートをマスクとして前記第１絶縁膜を過
度エッチングして前記消去ゲートの端部の下面を露出さ
せる工程と、前記基板の全面に第２絶縁膜を形成する工
程と、前記第２方向には前記消去ゲートの上面、側面、
及び下面端部に対応し、前記第１方向には前記不純物埋
込層の一定領域に対応するように、前記第２絶縁膜上
に、第１フローティングゲートを形成する工程と、前記
基板の全面に第３絶縁膜を形成する工程と、前記トレン
チの間の領域に対応する前記第３絶縁膜上に前記第１方
向に延びるコントロールゲートを形成する工程と、前記
第１フローティングゲートと前記第３絶縁膜を選択的エ
ッチングして前記消去ゲート上面の前記第１方向に延び
る中央領域を露出させる工程と、を含んでなることを特
徴とする。
に、本発明によるフラッシュメモリセルの製造方法は、
基板に第１方向に延びるトレンチを形成する工程と、前
記基板内に前記第１方向と交差する第２方向に延びる不
純物埋込層を形成する工程と、前記基板全面に第１絶縁
膜を形成する工程と、前記トレンチに対応する第１絶縁
膜上に前記第１方向に延びる消去ゲートを形成する工程
と、前記消去ゲートをマスクとして前記第１絶縁膜を過
度エッチングして前記消去ゲートの端部の下面を露出さ
せる工程と、前記基板の全面に第２絶縁膜を形成する工
程と、前記第２方向には前記消去ゲートの上面、側面、
及び下面端部に対応し、前記第１方向には前記不純物埋
込層の一定領域に対応するように、前記第２絶縁膜上
に、第１フローティングゲートを形成する工程と、前記
基板の全面に第３絶縁膜を形成する工程と、前記トレン
チの間の領域に対応する前記第３絶縁膜上に前記第１方
向に延びるコントロールゲートを形成する工程と、前記
第１フローティングゲートと前記第３絶縁膜を選択的エ
ッチングして前記消去ゲート上面の前記第１方向に延び
る中央領域を露出させる工程と、を含んでなることを特
徴とする。
【００１１】また、本発明によるフラッシュメモリセル
の他の製造方法は、基板に第１方向に延びるトレンチを
形成する工程と、前記基板内に前記第１方向と交差する
第２方向に延びる不純物埋込層を形成する工程と、前記
基板の全面に第１絶縁膜を形成する工程と、前記トレン
チに対応する第１絶縁膜上に前記第１方向に延びる消去
ゲートを形成する工程と、前記消去ゲートをマスクとし
て前記第１絶縁膜を過度エッチングして前記消去ゲート
の端部の下面を露出させる工程と、前記基板の全面に第
２絶縁膜を形成する工程と、前記第２方向には前記消去
ゲートの上面、側面、及び下面端部に対応し、前記第１
方向には前記不純物埋込層の一定領域に対応するよう
に、前記第２絶縁膜上に、第１フローティングゲートを
形成する工程と、前記基板の全面に第３絶縁膜を形成す
る工程と、前記トレンチの間の領域に対応する前記第３
絶縁膜上にコントロールゲートを形成する工程と、を含
んでなることを特徴とする。
の他の製造方法は、基板に第１方向に延びるトレンチを
形成する工程と、前記基板内に前記第１方向と交差する
第２方向に延びる不純物埋込層を形成する工程と、前記
基板の全面に第１絶縁膜を形成する工程と、前記トレン
チに対応する第１絶縁膜上に前記第１方向に延びる消去
ゲートを形成する工程と、前記消去ゲートをマスクとし
て前記第１絶縁膜を過度エッチングして前記消去ゲート
の端部の下面を露出させる工程と、前記基板の全面に第
２絶縁膜を形成する工程と、前記第２方向には前記消去
ゲートの上面、側面、及び下面端部に対応し、前記第１
方向には前記不純物埋込層の一定領域に対応するよう
に、前記第２絶縁膜上に、第１フローティングゲートを
形成する工程と、前記基板の全面に第３絶縁膜を形成す
る工程と、前記トレンチの間の領域に対応する前記第３
絶縁膜上にコントロールゲートを形成する工程と、を含
んでなることを特徴とする。
【００１２】上記の各構成によれば、素子隔離のために
トレンチを設けたことで、素子隔離特性を高められるの
で、セルサイズを縮小することが可能である。また、３
層のポリ構造を持っているにもかからわずトレンチ形成
部に位置する絶縁膜（隔離層）上に消去ゲートを形成さ
せて消去ゲートの高さを低めることができるので、その
他の部分との段差を小さくでき、平坦化や工程の簡略化
が図れ、延いては品質（信頼性など）を高めることがで
きる。
トレンチを設けたことで、素子隔離特性を高められるの
で、セルサイズを縮小することが可能である。また、３
層のポリ構造を持っているにもかからわずトレンチ形成
部に位置する絶縁膜（隔離層）上に消去ゲートを形成さ
せて消去ゲートの高さを低めることができるので、その
他の部分との段差を小さくでき、平坦化や工程の簡略化
が図れ、延いては品質（信頼性など）を高めることがで
きる。
【００１３】なお、第１絶縁膜は酸化膜と窒化膜から順
次形成することができ、また、前記消去ゲート端部の下
面を露出させるために、前記第１絶縁膜を所定厚さまで
除去したのち、所定厚さまで除去された前記第１絶縁膜
をウェットエッチングするようにすることができる。
次形成することができ、また、前記消去ゲート端部の下
面を露出させるために、前記第１絶縁膜を所定厚さまで
除去したのち、所定厚さまで除去された前記第１絶縁膜
をウェットエッチングするようにすることができる。
【００１４】
【発明の実施の形態】本発明にかかる実施の形態を、添
付の図面を参照しつつ説明する。本発明の第１の実施形
態を説明すると下記の通りである。図１は本発明に基づ
いて製造されたフラッシュメモリセルのレイアウトを説
明するための図面であり、図２乃至図８は本発明の第１
の実施形態によるフラッシュメモリセル製造方法の一例
を説明するために主要工程別に示す断面図である。
付の図面を参照しつつ説明する。本発明の第１の実施形
態を説明すると下記の通りである。図１は本発明に基づ
いて製造されたフラッシュメモリセルのレイアウトを説
明するための図面であり、図２乃至図８は本発明の第１
の実施形態によるフラッシュメモリセル製造方法の一例
を説明するために主要工程別に示す断面図である。
【００１５】まず、図２に示すように、素子隔離のため
に基板２０に、第１方向（図１のＢ−Ｂ’に沿う方向）
に選択エッチングしてトレンチ２１を形成し、第１方向
と交差する第２方向（図１のＡ−Ａ’に沿う方向）に選
択的にイオン注入とアニーリング工程によって埋込形デ
ータライン（不純物埋込層）２２を形成する。次に、図
３に示すように、第１絶縁膜を形成するために基板２０
全面に酸化膜２３を形成し、その上に窒化膜２４を形成
する。
に基板２０に、第１方向（図１のＢ−Ｂ’に沿う方向）
に選択エッチングしてトレンチ２１を形成し、第１方向
と交差する第２方向（図１のＡ−Ａ’に沿う方向）に選
択的にイオン注入とアニーリング工程によって埋込形デ
ータライン（不純物埋込層）２２を形成する。次に、図
３に示すように、第１絶縁膜を形成するために基板２０
全面に酸化膜２３を形成し、その上に窒化膜２４を形成
する。
【００１６】以後、図４に示すように、第１ポリシリコ
ン層を形成し、第１方向に選択エッチングして前記トレ
ンチ上部に消去ゲート(Erase Gate) ２５を形成する
が、この時、前記第１絶縁膜の窒化膜２４が所定厚さだ
けエッチングされるようにオーバエッチして形成する。
図４にはこのように所定厚さにエッチングされた窒化膜
２４’が示されている。
ン層を形成し、第１方向に選択エッチングして前記トレ
ンチ上部に消去ゲート(Erase Gate) ２５を形成する
が、この時、前記第１絶縁膜の窒化膜２４が所定厚さだ
けエッチングされるようにオーバエッチして形成する。
図４にはこのように所定厚さにエッチングされた窒化膜
２４’が示されている。
【００１７】続いて、図５に示すように、所定厚さにエ
ッチングされた窒化膜２４’をウェットエッチングの方
法でトレンチ２１と消去ゲート２５の間の部分を残した
まま等方性エッチングして、隔離層２４”を形成するこ
とにより、前記消去ゲート２５の上面、側面及び端部の
下面が露出される構造を得る。そして、図６に示すよう
に、露出された前記消去ゲート２５の表面上に第２絶縁
膜２７を形成し、基板２０の全面に第２ポリシリコン層
を形成した後、前記第２方向に選択エッチングして前記
埋込形データライン２２と同一の方向に第１フローティ
ングゲート２６を形成する。この際、前記第１絶縁膜の
酸化膜２３の一部がエッチング液によってエッチングさ
れる場合もあって酸化膜としての特性が低下するので、
前記隔離層２４”を形成してから露出された前記酸化膜
２３をエッチングして除去したのち、図６に示された前
記第２絶縁膜２７を前記消去ゲート２５の表面だけでな
く前記基板２０上にも形成して、フローティングゲート
絶縁膜として形成することもできる。第１フローティン
グゲート２６は絶縁膜を間において消去ゲート２５の両
側端部を囲む形態に形成されることにより、第１フロー
ティングゲート２６と消去ゲート２５の接触面積が広ま
る。
ッチングされた窒化膜２４’をウェットエッチングの方
法でトレンチ２１と消去ゲート２５の間の部分を残した
まま等方性エッチングして、隔離層２４”を形成するこ
とにより、前記消去ゲート２５の上面、側面及び端部の
下面が露出される構造を得る。そして、図６に示すよう
に、露出された前記消去ゲート２５の表面上に第２絶縁
膜２７を形成し、基板２０の全面に第２ポリシリコン層
を形成した後、前記第２方向に選択エッチングして前記
埋込形データライン２２と同一の方向に第１フローティ
ングゲート２６を形成する。この際、前記第１絶縁膜の
酸化膜２３の一部がエッチング液によってエッチングさ
れる場合もあって酸化膜としての特性が低下するので、
前記隔離層２４”を形成してから露出された前記酸化膜
２３をエッチングして除去したのち、図６に示された前
記第２絶縁膜２７を前記消去ゲート２５の表面だけでな
く前記基板２０上にも形成して、フローティングゲート
絶縁膜として形成することもできる。第１フローティン
グゲート２６は絶縁膜を間において消去ゲート２５の両
側端部を囲む形態に形成されることにより、第１フロー
ティングゲート２６と消去ゲート２５の接触面積が広ま
る。
【００１８】この後、図７に示すように、基板２０の全
面に第３絶縁膜２８を形成し、第３絶縁膜２８上に第３
ポリシリコン層を形成したのち、第３ポリシリコン層を
第１方向に選択エッチングして、前記トレンチ２１の間
に対応する位置に長くコントロールゲート３０を形成す
る。この次、図８に示すように、コントロールゲート３
０の間に位置しているフローティングゲート２６’の所
定部分を第１方向にエッチングして各メモリセル当たり
一つずつフローティングゲート２６’が形成される。
面に第３絶縁膜２８を形成し、第３絶縁膜２８上に第３
ポリシリコン層を形成したのち、第３ポリシリコン層を
第１方向に選択エッチングして、前記トレンチ２１の間
に対応する位置に長くコントロールゲート３０を形成す
る。この次、図８に示すように、コントロールゲート３
０の間に位置しているフローティングゲート２６’の所
定部分を第１方向にエッチングして各メモリセル当たり
一つずつフローティングゲート２６’が形成される。
【００１９】前記フローティングゲート２６’は前記第
２絶縁膜２７を間において前記消去ゲート２５の側面及
び上、下端部の縁部を囲む形態に形成されるので、従来
の構造に比して消去ゲート２５と接触する面積が広がる
ことにより、消去特性を向上させることができる。以
後、一般的な方法によって絶縁膜形成工程、パッシベー
ション層形成工程、コンタクトホール形成工程、及び配
線形成工程などを施してセル製造工程を完了する。
２絶縁膜２７を間において前記消去ゲート２５の側面及
び上、下端部の縁部を囲む形態に形成されるので、従来
の構造に比して消去ゲート２５と接触する面積が広がる
ことにより、消去特性を向上させることができる。以
後、一般的な方法によって絶縁膜形成工程、パッシベー
ション層形成工程、コンタクトホール形成工程、及び配
線形成工程などを施してセル製造工程を完了する。
【００２０】次に、本発明の第２の実施形態に係る方法
について説明する。この方法は図２乃至図５に示す方法
及び形状と同一になるように、基板２０に、トレンチ２
１と埋込形データライン２２と１絶縁膜である酸化膜２
３及び窒化膜２４と消去ゲート２５とを形成し、窒化膜
２４’を等方性エッチングして隔離層２４”を形成する
ことにより、前記消去ゲートの側面及び端部の下面が露
出される構造に作る。
について説明する。この方法は図２乃至図５に示す方法
及び形状と同一になるように、基板２０に、トレンチ２
１と埋込形データライン２２と１絶縁膜である酸化膜２
３及び窒化膜２４と消去ゲート２５とを形成し、窒化膜
２４’を等方性エッチングして隔離層２４”を形成する
ことにより、前記消去ゲートの側面及び端部の下面が露
出される構造に作る。
【００２１】この後、図９に示すように、露出された前
記消去ゲート２５の表面上に第２絶縁膜２７を形成し、
基板２０の全面に第２ポリシリコン層を形成した後、第
１方向及び第２方向に選択エッチングしてフローティン
グゲート４６を形成する。この際、前記第１絶縁膜であ
る酸化膜２３の一部がエッチング液によってエッチング
される場合もあって酸化膜としての特性が低下するの
で、前記隔離層２４”を形成してから露出された前記酸
化膜２３をエッチングして除去したのち、図９に示され
た前記第２絶縁膜２７を前記消去ゲート２５表面だけで
なく前記基板２０上にも形成して、フローティングゲー
ト絶縁膜として形成することもできる。このフローティ
ングゲート４６は各セル当たり一つずつ形成され、ま
た、第２絶縁膜２７を間において前記消去ゲート２５の
側面及び上、下端部の縁部を囲む形態に形成されるの
で、従来の構造に比して消去ゲート２５と接触する面積
が広がることにより、消去特性を向上させることができ
る。
記消去ゲート２５の表面上に第２絶縁膜２７を形成し、
基板２０の全面に第２ポリシリコン層を形成した後、第
１方向及び第２方向に選択エッチングしてフローティン
グゲート４６を形成する。この際、前記第１絶縁膜であ
る酸化膜２３の一部がエッチング液によってエッチング
される場合もあって酸化膜としての特性が低下するの
で、前記隔離層２４”を形成してから露出された前記酸
化膜２３をエッチングして除去したのち、図９に示され
た前記第２絶縁膜２７を前記消去ゲート２５表面だけで
なく前記基板２０上にも形成して、フローティングゲー
ト絶縁膜として形成することもできる。このフローティ
ングゲート４６は各セル当たり一つずつ形成され、ま
た、第２絶縁膜２７を間において前記消去ゲート２５の
側面及び上、下端部の縁部を囲む形態に形成されるの
で、従来の構造に比して消去ゲート２５と接触する面積
が広がることにより、消去特性を向上させることができ
る。
【００２２】この次、図１０に示すように、基板２０の
全面に第３絶縁膜４８を形成し、第３絶縁膜上に第３ポ
リシリコン層を形成した後、第３ポリシリコン層を第１
方向に選択エッチングして、前記トレンチ２１の間に対
応する位置に長くコントロールゲート５０を形成する。
以後、一般的な方法によって絶縁膜形成工程、パッシベ
ーション層形成工程、コンタクトホール形成工程、及び
配線形成工程などを施してセル製造工程を完了する。
全面に第３絶縁膜４８を形成し、第３絶縁膜上に第３ポ
リシリコン層を形成した後、第３ポリシリコン層を第１
方向に選択エッチングして、前記トレンチ２１の間に対
応する位置に長くコントロールゲート５０を形成する。
以後、一般的な方法によって絶縁膜形成工程、パッシベ
ーション層形成工程、コンタクトホール形成工程、及び
配線形成工程などを施してセル製造工程を完了する。
【００２３】説明した上記工程によって製造されたフラ
ッシュメモリセルの動作は、埋込形データライン２２と
コントロールゲート３０，５０を利用してフローティン
グゲート２６，４６に電子を注入するか、または注入し
ないことによって、メモリセルをプログラミングする。
また、プログラミングされたデータを消去するために
は、消去ゲート２５を利用してフローティングゲートに
注入された電子を抜け出してデータを消去する。このよ
うなプログラミングと消去動作は従来のフラッシュメモ
リセルを動作させる方式と同一にする。
ッシュメモリセルの動作は、埋込形データライン２２と
コントロールゲート３０，５０を利用してフローティン
グゲート２６，４６に電子を注入するか、または注入し
ないことによって、メモリセルをプログラミングする。
また、プログラミングされたデータを消去するために
は、消去ゲート２５を利用してフローティングゲートに
注入された電子を抜け出してデータを消去する。このよ
うなプログラミングと消去動作は従来のフラッシュメモ
リセルを動作させる方式と同一にする。
【００２４】なお、上記各実施形態によれば、素子隔離
のためにトレンチ２１を設けたことで、素子隔離特性を
高められるので、セルサイズを縮小することが可能であ
る。また、上記各実施形態によれば、３層のポリ構造を
持っているにもかからわずトレンチ形成部に位置する隔
離層２４上に消去ゲート２５を形成させて消去ゲートの
高さを低めることができるので、その他の部分との段差
を小さくでき、平坦化や工程の簡略化が図れ、延いては
品質（信頼性など）を高めることができる。
のためにトレンチ２１を設けたことで、素子隔離特性を
高められるので、セルサイズを縮小することが可能であ
る。また、上記各実施形態によれば、３層のポリ構造を
持っているにもかからわずトレンチ形成部に位置する隔
離層２４上に消去ゲート２５を形成させて消去ゲートの
高さを低めることができるので、その他の部分との段差
を小さくでき、平坦化や工程の簡略化が図れ、延いては
品質（信頼性など）を高めることができる。
【００２５】そして、第２の実施形態によれば、第１の
実施形態と同様の作用効果を奏することができると共
に、異なる製造工程を提供することができる。
実施形態と同様の作用効果を奏することができると共
に、異なる製造工程を提供することができる。
【００２６】
【発明の効果】以上説明したように、本発明による製造
されたフラッシュメモリセルはトレンチを利用して素子
隔離をするので、セルサイズを縮めることができ、３層
のポリシリコン構造を持っていることにもかかわらずト
レンチ形成部に位置する隔離層上に消去ゲートを形成す
るので、段差を減らすことができる。
されたフラッシュメモリセルはトレンチを利用して素子
隔離をするので、セルサイズを縮めることができ、３層
のポリシリコン構造を持っていることにもかかわらずト
レンチ形成部に位置する隔離層上に消去ゲートを形成す
るので、段差を減らすことができる。
【００２７】尚、フローティングゲートが消去ゲートの
左右端部の上下に広い接合面積をもって結合されている
ので、消去特性を向上させることができ、段差に有利な
ので、コントロールゲート形成後の工程を容易に遂行す
ることができる。
左右端部の上下に広い接合面積をもって結合されている
ので、消去特性を向上させることができ、段差に有利な
ので、コントロールゲート形成後の工程を容易に遂行す
ることができる。
【図１】本発明により製造されたフラッシュメモリセル
の一部領域のレイアウト図である。
の一部領域のレイアウト図である。
【図２】（Ａ）は、第１の実施形態の製造工程図（その
１、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形態
の製造工程図（その１、図１のＢ−Ｂ’断面）。
１、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形態
の製造工程図（その１、図１のＢ−Ｂ’断面）。
【図３】（Ａ）は、第１の実施形態の製造工程図（その
２、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形態
の製造工程図（その２、図１のＢ−Ｂ’断面）。
２、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形態
の製造工程図（その２、図１のＢ−Ｂ’断面）。
【図４】（Ａ）は、第１の実施形態の製造工程図（その
３、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形態
の製造工程図（その３、図１のＢ−Ｂ’断面）。
３、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形態
の製造工程図（その３、図１のＢ−Ｂ’断面）。
【図５】（Ａ）は、第１の実施形態の製造工程図（その
４、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形態
の製造工程図（その４、図１のＢ−Ｂ’断面）。
４、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形態
の製造工程図（その４、図１のＢ−Ｂ’断面）。
【図６】（Ａ）は、第１の実施形態の製造工程図（その
５、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形態
の製造工程図（その５、図１のＢ−Ｂ’断面）。
５、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形態
の製造工程図（その５、図１のＢ−Ｂ’断面）。
【図７】（Ａ）は、第１の実施形態の製造工程図（その
６、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形態
の製造工程図（その６、図１のＢ−Ｂ’断面）。
６、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形態
の製造工程図（その６、図１のＢ−Ｂ’断面）。
【図８】（Ａ）は、第１の実施形態の製造工程図（その
７、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形態
の製造工程図（その７、図１のＢ−Ｂ’断面）。
７、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形態
の製造工程図（その７、図１のＢ−Ｂ’断面）。
【図９】（Ａ）は、第２の実施形態の製造工程図（その
１、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形態
の製造工程図（その１、図１のＢ−Ｂ’断面）。
１、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形態
の製造工程図（その１、図１のＢ−Ｂ’断面）。
【図１０】（Ａ）は、第２の実施形態の製造工程図（そ
の２、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形
態の製造工程図（その２、図１のＢ−Ｂ’断面）。
の２、図１のＡ−Ａ’断面）。（Ｂ）は、第１の実施形
態の製造工程図（その２、図１のＢ−Ｂ’断面）。
【図１１】従来のフラッシュメモリセル製造方法を説明
する図。
する図。
２１ トレンチ ２２ 埋込形データライン（不純物埋込層） ２３ 第１酸化膜（第１絶縁膜） ２４ 窒化膜（第１絶縁膜） ２５ 消去ゲート ２６ 第１フローティングゲート ２７ 第２絶縁膜 ２８ 第３絶縁膜 ３０ コントロールゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−89566（ＪＰ，Ａ) 特開 平７−130894（ＪＰ，Ａ) 特開 平８−241932（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (7)
- 【請求項１】基板に第１方向に延びるトレンチを形成す
る工程と、 前記基板内に前記第１方向と交差する第２方向に延びる
不純物埋込層を形成する工程と、 前記基板全面に第１絶縁膜を形成する工程と、 前記トレンチに対応する第１絶縁膜上に前記第１方向に
延びる消去ゲートを形成する工程と、 前記消去ゲートをマスクとして前記第１絶縁膜を過度エ
ッチングして前記消去ゲートの端部の下面を露出させる
工程と、 前記基板の全面に第２絶縁膜を形成する工程と、 前記第２方向には前記消去ゲートの上面、側面、及び下
面端部に対応し、前記第１方向には前記不純物埋込層の
一定領域に対応するように、前記第２絶縁膜上に、第１
フローティングゲートを形成する工程と、 前記基板の全面に第３絶縁膜を形成する工程と、 前記トレンチの間の領域に対応する前記第３絶縁膜上に
前記第１方向に延びるコントロールゲートを形成する工
程と、 前記第１フローティングゲートと前記第３絶縁膜を選択
的エッチングして前記消去ゲート上面の前記第１方向に
延びる中央領域を露出させる工程と、 を含んでなることを特徴とするフラッシュメモリセル製
造方法。 - 【請求項２】基板に第１方向に延びるトレンチを形成す
る工程と、 前記基板内に前記第１方向と交差する第２方向に延びる
不純物埋込層を形成する工程と、 前記基板の全面に第１絶縁膜を形成する工程と、 前記トレンチに対応する第１絶縁膜上に前記第１方向に
延びる消去ゲートを形成する工程と、 前記消去ゲートをマスクとして前記第１絶縁膜を過度エ
ッチングして前記消去ゲートの端部の下面を露出させる
工程と、 前記基板の全面に第２絶縁膜を形成する工程と、 前記第２方向には前記消去ゲートの上面、側面、及び下
面端部に対応し、前記第１方向には前記不純物埋込層の
一定領域に対応するように、前記第２絶縁膜上に、第１
フローティングゲートを形成する工程と、 前記基板の全面に第３絶縁膜を形成する工程と、 前記トレンチの間の領域に対応する前記第３絶縁膜上に
コントロールゲートを形成する工程と、 を含んでなることを特徴とするフラッシュメモリセル製
造方法。 - 【請求項３】前記消去ゲートの端部の下面を露出させる
工程で、前記第１絶縁膜を所定厚さまで除去したのち、
所定厚さまで除去された前記第１絶縁膜をウェットエッ
チングすることを特徴とする請求項１又は請求項２に記
載のフラッシュメモリセル製造方法。 - 【請求項４】前記消去ゲートの端部の下面を露出させる
工程で、前記第１絶縁膜をウェットエッチングして形成
することを特徴とする請求項１又は請求項２に記載のフ
ラッシュメモリセル製造方法。 - 【請求項５】前記消去ゲートの端部の下面を露出させる
工程が、前記第１絶縁膜をウェットエッチングして前記
トレンチ内部と前記消去ゲート下部にだけ絶縁膜を残し
て絶縁膜隔離層を形成する工程を含んで構成されること
を特徴とする請求項１〜請求項４の何れか１つに記載の
フラッシュメモリセル製造方法。 - 【請求項６】前記第１絶縁膜を形成する工程で、酸化膜
と窒化膜を順次形成することを特徴とする請求項１〜請
求項５の何れか１つに記載のフラッシュメモリセル製造
方法。 - 【請求項７】前記第２絶縁膜がシリコン酸化膜から形成
されることを特徴とする請求項１〜請求項６の何れか１
つに記載のフラッシュメモリセル製造方法。
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP3028412B2 true JP3028412B2 (ja) | 2000-04-04 |
Family
ID=19490272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| US (2) | US6060359A (ja) |
| JP (1) | JP3028412B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4099196A (en) * | 1977-06-29 | 1978-07-04 | Intel Corporation | Triple layer polysilicon cell |
| US5268319A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| US5070032A (en) * | 1989-03-15 | 1991-12-03 | Sundisk Corporation | Method of making dense flash eeprom semiconductor memory structures |
| US5343063A (en) * | 1990-12-18 | 1994-08-30 | Sundisk Corporation | Dense vertical programmable read only memory cell structure and processes for making them |
| US5544103A (en) * | 1992-03-03 | 1996-08-06 | Xicor, Inc. | Compact page-erasable eeprom non-volatile memory |
| US5455792A (en) * | 1994-09-09 | 1995-10-03 | Yi; Yong-Wan | Flash EEPROM devices employing mid channel injection |
| KR0151623B1 (ko) * | 1994-12-07 | 1998-10-01 | 문정환 | 이이피롬 셀 및 그 제조방법 |
| US5686332A (en) * | 1995-11-13 | 1997-11-11 | United Microelectronics Corporation | Process for fabricating flash memory devices |
-
1997
- 1997-10-31 US US08/962,295 patent/US6060359A/en not_active Expired - Lifetime
- 1997-12-19 JP JP9351541A patent/JP3028412B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-13 US US09/417,486 patent/US6175133B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6175133B1 (en) | 2001-01-16 |
| US6060359A (en) | 2000-05-09 |
| JPH10189784A (ja) | 1998-07-21 |
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