JPH10189784A - フラッシュメモリセル及びその製造方法 - Google Patents
フラッシュメモリセル及びその製造方法Info
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- JPH10189784A JPH10189784A JP9351541A JP35154197A JPH10189784A JP H10189784 A JPH10189784 A JP H10189784A JP 9351541 A JP9351541 A JP 9351541A JP 35154197 A JP35154197 A JP 35154197A JP H10189784 A JPH10189784 A JP H10189784A
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
共に、消去特性を向上させたフラッシュメモリセル及び
その製造方法を提供すること。 【解決手段】基板20にトレンチ21を形成する工程と、基
板20内にトレンチ21と交差する方向に不純物埋込層22を
形成する工程と、基板20全面に第1絶縁膜23,24を形成
する工程と、トレンチ22に対応する第1絶縁膜23,24上
に消去ゲート25を形成する工程と、消去ゲート25をマス
クとして第1絶縁膜23,24を過度エッチングして消去ゲ
ート25の端部の下面を露出させる工程と、基板20の全面
に第2絶縁膜27を形成する工程と、第2絶縁膜上に第1
フローティングゲート26を形成する工程と、基板20の全
面に第3絶縁膜28を形成する工程と、トレンチ21の間の
領域に対応する第3絶縁膜28上にコントロールゲート30
を形成する工程と、第1フローティングゲート26と第3
絶縁膜28を選択的エッチングして消去ゲート25の中央領
域を露出させる工程と、を含んで構成する。
Description
モリセル(Flash Memory Cell) 及びその製造方法に係
り、詳しくは、セルサイズの縮小化、データ消去(Eras
e) 時の消去特性を改善し、トポロジ(topology)を向上
させることができる技術に関する。
術において、集積度を増大させるための構造と製造工程
を単純化し且つ容易にしようとする努力が続いている。
半導体フラッシュメモリセルに関連した技術内容が米国
特許第5,070,032 号に公開されたことがある。
ち、埋込形データラインと酸化膜を蒸着して素子を隔離
膜として用いる構造がある。以下、添付図面参照して従
来のフラッシュメモリセル製造方法を簡略に説明する。
図11はこのような従来のフラッシュメモリセルの一例
を示す図面である。
R線に沿って切断された断面図であり、図11の左の部
分の図面は図11の右の部分のL−L線に沿って切断さ
れた断面図である。この方法はまず、半導体基板10上
にデータライン18を形成するために、イオン注入工程
によって埋込形N+を形成し、高温低圧酸化膜( HL
D:High Temterature and Low Pressure Dielec
tric) を形成し、素子隔離酸化膜パターン19を形成し
てアクティブ領域とフィールド領域を区分する。
を形成し、その上にポリシリコンを形成しパターニング
してフローティングゲート12を形成し、再び酸化工程
によって酸化膜を形成するか、酸化膜を形成してフロー
ティングゲートを絶縁したのち、ポリシリコンを形成し
パターニングしてコントロールゲート13を形成する。
ルゲートを絶縁させた後、再びポリシリコンを形成しパ
ターニングして消去ゲート14を形成する。この後、再
び絶縁層17を形成し、ゲートと必要なコンタクト支点
にコンタクトホールを形成したのち、その上にメタル層
を形成しパターニングして配線15を形成する。次に、
BPSGなどからパッシベーション層16を形成してフ
ラッシュメモリセル形成工程を完了する。
ルをプログラミングする場合には、コントロールゲート
とデータラインに高い電圧を加えて、ゲート絶縁膜の縁
部を利用してフローティングゲートに電子を注入して、
プログラミングする。そして、プログラミングされたデ
ータを消去するときは、消去ゲートに高い電圧を加え
て、フローティングゲートに注入された電子がフローテ
ィングゲートと消去ゲートとの間にある絶縁膜を通過し
て抜け出るようにして、プログラミングされたデータを
削除する。
としては、消去ゲート14が素子分離酸化膜上に形成さ
れるので、表面にその他の部分との段差が増加して平坦
化しにくく、且つ消去ゲートを形成するために深いエッ
チ工程とプラグ工程を行う必要があるので、工程がやや
こしくて不良発生の虞がある。
の区分け(素子隔離)を、素子隔離酸化膜パターン19
を形成することで行なう構成であったため、良好な隔離
特性を維持するためには、素子隔離酸化膜パターン19
を縮小、延いてはセルサイズを縮小することも難しかっ
た。本発明の目的は、素子隔離のためにトレンチを利用
することにより、セルサイズを縮めることができるよう
にすると共に、3層のポリ構造を持っているにもかから
わずトレンチ形成部に位置する隔離層上に消去ゲートを
形成させて消去ゲートの高さを低めて段差を小さくして
平坦化や工程の簡略化により信頼性を高められるように
し、なおかつ、フローティングゲートが消去ゲートの左
右端部の上下に接合されてフローティングゲートと消去
ゲートの接触面積を増加させることにより、消去特性を
向上させることができるようにすることにある。
に、本発明によるフラッシュメモリセルの製造方法は、
基板に第1方向に延びるトレンチを形成する工程と、前
記基板内に前記第1方向と交差する第2方向に延びる不
純物埋込層を形成する工程と、前記基板全面に第1絶縁
膜を形成する工程と、前記トレンチに対応する第1絶縁
膜上に前記第1方向に延びる消去ゲートを形成する工程
と、前記消去ゲートをマスクとして前記第1絶縁膜を過
度エッチングして前記消去ゲートの端部の下面を露出さ
せる工程と、前記基板の全面に第2絶縁膜を形成する工
程と、前記第2方向には前記消去ゲートの上面、側面、
及び下面端部に対応し、前記第1方向には前記不純物埋
込層の一定領域に対応するように、前記第2絶縁膜上
に、第1フローティングゲートを形成する工程と、前記
基板の全面に第3絶縁膜を形成する工程と、前記トレン
チの間の領域に対応する前記第3絶縁膜上に前記第1方
向に延びるコントロールゲートを形成する工程と、前記
第1フローティングゲートと前記第3絶縁膜を選択的エ
ッチングして前記消去ゲート上面の前記第1方向に延び
る中央領域を露出させる工程と、を含んでなることを特
徴とする。
の他の製造方法は、基板に第1方向に延びるトレンチを
形成する工程と、前記基板内に前記第1方向と交差する
第2方向に延びる不純物埋込層を形成する工程と、前記
基板の全面に第1絶縁膜を形成する工程と、前記トレン
チに対応する第1絶縁膜上に前記第1方向に延びる消去
ゲートを形成する工程と、前記消去ゲートをマスクとし
て前記第1絶縁膜を過度エッチングして前記消去ゲート
の端部の下面を露出させる工程と、前記基板の全面に第
2絶縁膜を形成する工程と、前記第2方向には前記消去
ゲートの上面、側面、及び下面端部に対応し、前記第1
方向には前記不純物埋込層の一定領域に対応するよう
に、前記第2絶縁膜上に、第1フローティングゲートを
形成する工程と、前記基板の全面に第3絶縁膜を形成す
る工程と、前記トレンチの間の領域に対応する前記第3
絶縁膜上にコントロールゲートを形成する工程と、を含
んでなることを特徴とする。
トレンチを設けたことで、素子隔離特性を高められるの
で、セルサイズを縮小することが可能である。また、3
層のポリ構造を持っているにもかからわずトレンチ形成
部に位置する絶縁膜(隔離層)上に消去ゲートを形成さ
せて消去ゲートの高さを低めることができるので、その
他の部分との段差を小さくでき、平坦化や工程の簡略化
が図れ、延いては品質(信頼性など)を高めることがで
きる。
次形成することができ、また、前記消去ゲート端部の下
面を露出させるために、前記第1絶縁膜を所定厚さまで
除去したのち、所定厚さまで除去された前記第1絶縁膜
をウェットエッチングするようにすることができる。
尚、本発明によるフラッシュメモリセルは、半導体基板
に第1方向に延びて形成された隔離層と、前記隔離層上
部に前記隔離層より広い幅を持つように形成された消去
ゲートと、前記基板内に前記第1方向と交差する第2方
向に延びて形成された埋込形データラインと、前記消去
ゲートの側面及び端部の上、下面と前記埋込形データラ
インの一定領域上に絶縁膜を介在させて形成されたフロ
ーティングゲートと、前記消去ゲートの間の領域に対応
する前記フローティングゲート及び前記基板上に絶縁膜
を介在させて形成されたコントロールゲートと、を含ん
でなることを特徴とする。
付の図面を参照しつつ説明する。本発明の第1の実施形
態を説明すると下記の通りである。図1は本発明に基づ
いて製造されたフラッシュメモリセルのレイアウトを説
明するための図面であり、図2乃至図8は本発明の第1
の実施形態によるフラッシュメモリセル製造方法の一例
を説明するために主要工程別に示す断面図である。
に基板20に、第1方向(図1のB−B’に沿う方向)
に選択エッチングしてトレンチ21を形成し、第1方向
と交差する第2方向(図1のA−A’に沿う方向)に選
択的にイオン注入とアニーリング工程によって埋込形デ
ータライン(不純物埋込層)22を形成する。次に、図
3に示すように、第1絶縁膜を形成するために基板20
全面に酸化膜23を形成し、その上に窒化膜24を形成
する。
ン層を形成し、第1方向に選択エッチングして前記トレ
ンチ上部に消去ゲート(Erase Gate) 25を形成する
が、この時、前記第1絶縁膜の窒化膜24が所定厚さだ
けエッチングされるようにオーバエッチして形成する。
図4にはこのように所定厚さにエッチングされた窒化膜
24’が示されている。
ッチングされた窒化膜24’をウェットエッチングの方
法でトレンチ21と消去ゲート25の間の部分を残した
まま等方性エッチングして、隔離層24”を形成するこ
とにより、前記消去ゲート25の上面、側面及び端部の
下面が露出される構造を得る。そして、図6に示すよう
に、露出された前記消去ゲート25の表面上に第2絶縁
膜27を形成し、基板20の全面に第2ポリシリコン層
を形成した後、前記第2方向に選択エッチングして前記
埋込形データライン22と同一の方向に第1フローティ
ングゲート26を形成する。この際、前記第1絶縁膜の
酸化膜23の一部がエッチング液によってエッチングさ
れる場合もあって酸化膜としての特性が低下するので、
前記隔離層24”を形成してから露出された前記酸化膜
23をエッチングして除去したのち、図6に示された前
記第2絶縁膜27を前記消去ゲート25の表面だけでな
く前記基板20上にも形成して、フローティングゲート
絶縁膜として形成することもできる。第1フローティン
グゲート26は絶縁膜を間において消去ゲート25の両
側端部を囲む形態に形成されることにより、フローティ
ングゲート26と消去ゲート25の接触面積が広まる。
面に第3絶縁膜を形成し、第3絶縁膜上に第3ポリシリ
コン層を形成したのち、第3ポリシリコン層を第1方向
に選択エッチングして、前記トレンチ21の間に対応す
る位置に長くコントロールゲート30を形成する。この
次、図8に示すように、コントロールゲート30の間に
位置している第1フローティングゲート26’の所定部
分を第1方向にエッチングして各メモリセル当たり一つ
ずつフローティングゲート26’が形成される。
2絶縁膜27を間において前記消去ゲート25の側面及
び上、下端部の縁部を囲む形態に形成されるので、従来
の構造に比して消去ゲート25と接触する面積が広がる
ことにより、消去特性を向上させることができる。以
後、一般的な方法によって絶縁膜形成工程、パッシベー
ション層形成工程、コンタクトホール形成工程、及び配
線形成工程などを施してセル製造工程を完了する。
について説明する。この方法は図2乃至図5に示す方法
及び形状と同一になるように、基板20に、トレンチ2
1と埋込形データライン22と1絶縁膜である酸化膜2
3及び窒化膜24と消去ゲート25とを形成し、窒化膜
24’を等方性エッチングして隔離層24”を形成する
ことにより、前記消去ゲートの側面及び端部の下面が露
出される構造に作る。
記消去ゲート25の表面上に第2絶縁膜27を形成し、
基板20の全面に第2ポリシリコン層を形成した後、第
1方向及び第2方向に選択エッチングしてフローティン
グゲート46を形成する。この際、前記第1絶縁膜であ
る酸化膜23の一部がエッチング液によってエッチング
される場合もあって酸化膜としての特性が低下するの
で、前記隔離層24”を形成してから露出された前記酸
化膜23をエッチングして除去したのち、図9に示され
た前記第2絶縁膜27を前記消去ゲート25表面だけで
なく前記基板20上にも形成して、フローティングゲー
ト絶縁膜として形成することもできる。このフローティ
ングゲート46は各セル当たり一つずつ形成され、ま
た、第2絶縁膜27を間において前記消去ゲート25の
側面及び上、下端部の縁部を囲む形態に形成されるの
で、従来の構造に比して消去ゲート25と接触する面積
が広がることにより、消去特性を向上させることができ
る。
全面に第3絶縁膜48を形成し、第3絶縁膜上に第3ポ
リシリコン層を形成した後、第3ポリシリコン層を第1
方向に選択エッチングして、前記トレンチ21の間に対
応する位置に長くコントロールゲート50を形成する。
以後、一般的な方法によって絶縁膜形成工程、パッシベ
ーション層形成工程、コンタクトホール形成工程、及び
配線形成工程などを施してセル製造工程を完了する。
ッシュメモリセルの動作は、埋込形データライン22と
コントロールゲート30,50を利用してフローティン
グゲート26,46に電子を注入するか、または注入し
ないことによって、メモリセルをプログラミングする。
また、プログラミングされたデータを消去するために
は、消去ゲート25を利用してフローティングゲートに
注入された電子を抜け出してデータを消去する。このよ
うなプログラミングと消去動作は従来のフラッシュメモ
リセルを動作させる方式と同一にする。
のためにトレンチ21を設けたことで、素子隔離特性を
高められるので、セルサイズを縮小することが可能であ
る。また、上記各実施形態によれば、3層のポリ構造を
持っているにもかからわずトレンチ形成部に位置する隔
離層24上に消去ゲート25を形成させて消去ゲートの
高さを低めることができるので、その他の部分との段差
を小さくでき、平坦化や工程の簡略化が図れ、延いては
品質(信頼性など)を高めることができる。
実施形態と同様の作用効果を奏することができると共
に、異なる製造工程を提供することができる。
されたフラッシュメモリセルはトレンチを利用して素子
隔離をするので、セルサイズを縮めることができ、3層
のポリシリコン構造を持っていることにもかかわらずト
レンチ形成部に位置する隔離層上に消去ゲートを形成す
るので、段差を減らすことができる。
左右端部の上下に広い接合面積をもって結合されている
ので、消去特性を向上させることができ、段差に有利な
ので、コントロールゲート形成後の工程を容易に遂行す
ることができる。
イアウト図である。
1、図1のA−A’断面)。(B)は、第1の実施形態
の製造工程図(その1、図1のB−B’断面)。
2、図1のA−A’断面)。(B)は、第1の実施形態
の製造工程図(その2、図1のB−B’断面)。
3、図1のA−A’断面)。(B)は、第1の実施形態
の製造工程図(その3、図1のB−B’断面)。
4、図1のA−A’断面)。(B)は、第1の実施形態
の製造工程図(その4、図1のB−B’断面)。
5、図1のA−A’断面)。(B)は、第1の実施形態
の製造工程図(その5、図1のB−B’断面)。
6、図1のA−A’断面)。(B)は、第1の実施形態
の製造工程図(その6、図1のB−B’断面)。
7、図1のA−A’断面)。(B)は、第1の実施形態
の製造工程図(その7、図1のB−B’断面)。
1、図1のA−A’断面)。(B)は、第1の実施形態
の製造工程図(その1、図1のB−B’断面)。
2、図1のA−A’断面)。(B)は、第1の実施形態
の製造工程図(その2、図1のB−B’断面)。
る図。
Claims (10)
- 【請求項1】基板に第1方向に延びるトレンチを形成す
る工程と、 前記基板内に前記第1方向と交差する第2方向に延びる
不純物埋込層を形成する工程と、 前記基板全面に第1絶縁膜を形成する工程と、 前記トレンチに対応する第1絶縁膜上に前記第1方向に
延びる消去ゲートを形成する工程と、 前記消去ゲートをマスクとして前記第1絶縁膜を過度エ
ッチングして前記消去ゲートの端部の下面を露出させる
工程と、 前記基板の全面に第2絶縁膜を形成する工程と、 前記第2方向には前記消去ゲートの上面、側面、及び下
面端部に対応し、前記第1方向には前記不純物埋込層の
一定領域に対応するように、前記第2絶縁膜上に、第1
フローティングゲートを形成する工程と、 前記基板の全面に第3絶縁膜を形成する工程と、 前記トレンチの間の領域に対応する前記第3絶縁膜上に
前記第1方向に延びるコントロールゲートを形成する工
程と、 前記第1フローティングゲートと前記第3絶縁膜を選択
的エッチングして前記消去ゲート上面の前記第1方向に
延びる中央領域を露出させる工程と、 を含んでなることを特徴とするフラッシュメモリセル製
造方法。 - 【請求項2】基板に第1方向に延びるトレンチを形成す
る工程と、 前記基板内に前記第1方向と交差する第2方向に延びる
不純物埋込層を形成する工程と、 前記基板の全面に第1絶縁膜を形成する工程と、 前記トレンチに対応する第1絶縁膜上に前記第1方向に
延びる消去ゲートを形成する工程と、 前記消去ゲートをマスクとして前記第1絶縁膜を過度エ
ッチングして前記消去ゲートの端部の下面を露出させる
工程と、 前記基板の全面に第2絶縁膜を形成する工程と、 前記第2方向には前記消去ゲートの上面、側面、及び下
面端部に対応し、前記第1方向には前記不純物埋込層の
一定領域に対応するように、前記第2絶縁膜上に、第1
フローティングゲートを形成する工程と、 前記基板の全面に第3絶縁膜を形成する工程と、 前記トレンチの間の領域に対応する前記第3絶縁膜上に
コントロールゲートを形成する工程と、 を含んでなることを特徴とするフラッシュメモリセル製
造方法。 - 【請求項3】前記消去ゲートの端部の下面を露出させる
工程で、前記第1絶縁膜を所定厚さまで除去したのち、
所定厚さまで除去された前記第1絶縁膜をウェットエッ
チングすることを特徴とする請求項1又は請求項2に記
載のフラッシュメモリセル製造方法。 - 【請求項4】前記消去ゲートの端部の下面を露出させる
工程で、前記第1絶縁膜をウェットエッチングして形成
することを特徴とする請求項1又は請求項2に記載のフ
ラッシュメモリセル製造方法。 - 【請求項5】前記消去ゲートの端部の下面を露出させる
工程が、前記第1絶縁膜をウェットエッチングして前記
トレンチ内部と前記消去ゲート下部にだけ絶縁膜を残し
て絶縁膜隔離層を形成する工程を含んで構成されること
を特徴とする請求項1〜請求項4の何れか1つに記載の
フラッシュメモリセル製造方法。 - 【請求項6】前記第1絶縁膜を形成する工程で、酸化膜
と窒化膜を順次形成することを特徴とする請求項1〜請
求項5の何れか1つに記載のフラッシュメモリセル製造
方法。 - 【請求項7】前記第2絶縁膜がシリコン酸化膜から形成
されることを特徴とする請求項1〜請求項6の何れか1
つに記載のフラッシュメモリセル製造方法。 - 【請求項8】半導体基板に第1方向に延びて形成された
隔離層と、 前記隔離層上部に前記隔離層より広い幅を持つように形
成された消去ゲートと、 前記基板内に前記第1方向と交差する第2方向に延びて
形成された埋込形データラインと、 前記消去ゲートの側面及び端部の上、下面と前記埋込形
データラインの一定領域上に絶縁膜を介在させて形成さ
れたフローティングゲートと、 前記消去ゲートの間の領域に対応する前記フローティン
グゲート及び前記基板上に絶縁膜を介在させて形成され
たコントロールゲートと、 を含んでなることを特徴とするフラッシュメモリセル。 - 【請求項9】前記隔離層は酸化膜と窒化膜からなること
を特徴とする請求項8に記載のフラッシュメモリセル。 - 【請求項10】前記隔離層は前記消去ゲート下端部の中
心部分で接触されるように形成されることを特徴とする
請求項8又は請求項9に記載のフラッシュメモリセル。
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