JP2000269450A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000269450A JP2000269450A JP11073074A JP7307499A JP2000269450A JP 2000269450 A JP2000269450 A JP 2000269450A JP 11073074 A JP11073074 A JP 11073074A JP 7307499 A JP7307499 A JP 7307499A JP 2000269450 A JP2000269450 A JP 2000269450A
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Abstract
(57)【要約】
【課題】 フラッシュＥＥＰＲＯＭにおいて、周辺回路
が形成される部分の素子領域の端部の曲率をメモリセル
アレイ部の端部の曲率に比べ、大きくすることによっ
て、トランジスタのリーク電流を小さくし、消費電力を
少なくする。 【解決手段】メモリセルトランジスタが複数個形成さ
れ、メモリセルトランジスタの素子領域が埋め込み素子
分離領域により絶縁分離されたメモリセルアレイ領域
と、メモリセルアレイの周辺回路トランジスタが複数個
形成され、周辺回路トランジスタの素子領域が埋め込み
素子分離領域により絶縁分離された周辺トランジスタ領
域とを具備し、周辺トランジスタの素子領域の端部の曲
率がメモリセルトランジスタの素子領域の端部の曲率に
比べて実質的に大きく設定されている。
が形成される部分の素子領域の端部の曲率をメモリセル
アレイ部の端部の曲率に比べ、大きくすることによっ
て、トランジスタのリーク電流を小さくし、消費電力を
少なくする。 【解決手段】メモリセルトランジスタが複数個形成さ
れ、メモリセルトランジスタの素子領域が埋め込み素子
分離領域により絶縁分離されたメモリセルアレイ領域
と、メモリセルアレイの周辺回路トランジスタが複数個
形成され、周辺回路トランジスタの素子領域が埋め込み
素子分離領域により絶縁分離された周辺トランジスタ領
域とを具備し、周辺トランジスタの素子領域の端部の曲
率がメモリセルトランジスタの素子領域の端部の曲率に
比べて実質的に大きく設定されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に埋め込み素子分離領域により
絶縁分離された素子領域の端部の形状およびその制御方
法に関するもので、例えば一括消去型の不揮発性半導体
メモリであるＮＯＲ型フラッシュＥＥＰＲＯＭ、メモリ
混載ロジック集積回路などに使用されるものである。
その製造方法に係り、特に埋め込み素子分離領域により
絶縁分離された素子領域の端部の形状およびその制御方
法に関するもので、例えば一括消去型の不揮発性半導体
メモリであるＮＯＲ型フラッシュＥＥＰＲＯＭ、メモリ
混載ロジック集積回路などに使用されるものである。
【０００２】
【従来の技術】図７（ａ）乃至図８（ｃ）は、従来の埋
め込み素子分離を用いたフラッシュＥＥＰＲＯＭの製造
工程の一部を示している。
め込み素子分離を用いたフラッシュＥＥＰＲＯＭの製造
工程の一部を示している。
【０００３】まず、図７（ａ）に示すように、半導体基
板１０１のメモリセルアレイ領域および周辺トランジス
タ領域にそれぞれのトランジスタの閾値がそれぞれ所望
の値となるように不純物を導入した後、基板上全面にメ
モリセルトランジスタのトンネル酸化膜となる酸化膜１
０２を形成し、その上に不純物としてリンが導入された
ポリシリコン膜１０３、ＣＶＤ（化学気相成長）窒化膜
およびＣＶＤ酸化膜の積層膜１０４を堆積する。
板１０１のメモリセルアレイ領域および周辺トランジス
タ領域にそれぞれのトランジスタの閾値がそれぞれ所望
の値となるように不純物を導入した後、基板上全面にメ
モリセルトランジスタのトンネル酸化膜となる酸化膜１
０２を形成し、その上に不純物としてリンが導入された
ポリシリコン膜１０３、ＣＶＤ（化学気相成長）窒化膜
およびＣＶＤ酸化膜の積層膜１０４を堆積する。
【０００４】次に、基板上にレジストパターン（図示せ
ず）を形成し、これを用いて前記積層膜１０４をパター
ニングした後に前記レジストパターンを除去する。
ず）を形成し、これを用いて前記積層膜１０４をパター
ニングした後に前記レジストパターンを除去する。
【０００５】この後、図７（ｂ）に示すように、前記パ
ターニングされた積層膜１０４をマスクとして、素子分
離領域形成予定部分に対応するポリシリコン膜１０３、
ゲート酸化膜１０２、シリコン基板１０１を除去するこ
とにより、浅いトレンチを形成する。
ターニングされた積層膜１０４をマスクとして、素子分
離領域形成予定部分に対応するポリシリコン膜１０３、
ゲート酸化膜１０２、シリコン基板１０１を除去するこ
とにより、浅いトレンチを形成する。
【０００６】次に、図７（ｃ）に示すように、前記トレ
ンチに埋め込み絶縁体である例えばＬＰ−ＴＥＯＳ（Lo
w Pressure Tetra-Ethl-Oxide-Silicon ）膜１０５を埋
め込む。この後、ＣＭＰ（Chemical Mechanical Polish
ing ）法またはエッチバック法により全面を平坦化し、
埋め込み絶縁体を積層膜１０４の途中まで後退させる。
この後、ウエットエッチング処理を行い、積層膜１０４
を完全に除去する。
ンチに埋め込み絶縁体である例えばＬＰ−ＴＥＯＳ（Lo
w Pressure Tetra-Ethl-Oxide-Silicon ）膜１０５を埋
め込む。この後、ＣＭＰ（Chemical Mechanical Polish
ing ）法またはエッチバック法により全面を平坦化し、
埋め込み絶縁体を積層膜１０４の途中まで後退させる。
この後、ウエットエッチング処理を行い、積層膜１０４
を完全に除去する。
【０００７】次に、図８（ａ）に示すように、不純物と
してリンが導入されたポリシリコン膜１０６を基板上全
面に堆積し、その上にレジストパターン（図示せず）を
形成し、これを用いて前記ポリシリコン膜１０６をパタ
ーニングする。この際、メモリセルアレイ領域のポリシ
リコン膜１０６を素子分離領域上で分断するスリット１
０７を形成し、周辺トランジスタ領域のポリシリコン膜
１０６、１０３を除去する。この後、前記レジストパタ
ーンを剥離する。
してリンが導入されたポリシリコン膜１０６を基板上全
面に堆積し、その上にレジストパターン（図示せず）を
形成し、これを用いて前記ポリシリコン膜１０６をパタ
ーニングする。この際、メモリセルアレイ領域のポリシ
リコン膜１０６を素子分離領域上で分断するスリット１
０７を形成し、周辺トランジスタ領域のポリシリコン膜
１０６、１０３を除去する。この後、前記レジストパタ
ーンを剥離する。
【０００８】次に、基板上全面にＯＮＯ絶縁膜（酸化膜
／窒化膜／酸化膜の積層膜）１０８を形成し、メモリセ
ルアレイ領域をレジスト（図示せず）でカバーしたうえ
で、周辺トランジスタ領域のＯＮＯ絶縁膜１０８および
ゲート酸化膜（トンネル酸化膜）１０２を除去した後、
前記メモリセルアレイ領域をカバーしているレジストを
除去する。
／窒化膜／酸化膜の積層膜）１０８を形成し、メモリセ
ルアレイ領域をレジスト（図示せず）でカバーしたうえ
で、周辺トランジスタ領域のＯＮＯ絶縁膜１０８および
ゲート酸化膜（トンネル酸化膜）１０２を除去した後、
前記メモリセルアレイ領域をカバーしているレジストを
除去する。
【０００９】なお、メモリセルアレイ領域にスリット１
０７を形成する時に周辺トランジスタ領域のポリシリコ
ン膜１０６、１０３を残しておき、上記ＯＮＯ絶縁膜１
０８、およびゲート酸化膜（トンネル酸化膜）１０２を
除去する際に前記ポリシリコン膜１０６、１０３を除去
してもよい。
０７を形成する時に周辺トランジスタ領域のポリシリコ
ン膜１０６、１０３を残しておき、上記ＯＮＯ絶縁膜１
０８、およびゲート酸化膜（トンネル酸化膜）１０２を
除去する際に前記ポリシリコン膜１０６、１０３を除去
してもよい。
【００１０】次に、図８（ｂ）に示すように、周辺回路
用トランジスタのゲート酸化膜１０９を形成する。
用トランジスタのゲート酸化膜１０９を形成する。
【００１１】次に、図８（ｂ）とは直交する方向からみ
て示す図８（ｃ）のように、不純物が導入されたポリシ
リコン膜を基板上全面に堆積し、メモリセルアレイ領域
では上記ポリシリコン膜、前記ＯＮＯ絶縁膜１０８、ポ
リシリコン膜１０６および１０３をパターニングする。
これにより、制御ゲート１１０と浮遊ゲート１１１（ポ
リシリコン膜１０６および１０３）が二層になった積層
ゲート構造が得られる。また、周辺トランジスタ領域で
は前記ポリシリコン膜をパターニングすることによりゲ
ート電極１１２を形成する。
て示す図８（ｃ）のように、不純物が導入されたポリシ
リコン膜を基板上全面に堆積し、メモリセルアレイ領域
では上記ポリシリコン膜、前記ＯＮＯ絶縁膜１０８、ポ
リシリコン膜１０６および１０３をパターニングする。
これにより、制御ゲート１１０と浮遊ゲート１１１（ポ
リシリコン膜１０６および１０３）が二層になった積層
ゲート構造が得られる。また、周辺トランジスタ領域で
は前記ポリシリコン膜をパターニングすることによりゲ
ート電極１１２を形成する。
【００１２】引き続いて、図示しないが、基板表層部に
トランジスタのソース／ドレインとなる不純物を選択的
に導入し、さらに、層間絶縁膜の堆積、コンタクトの開
孔、配線形成、表面保護絶縁膜の堆積を行い、フラッシ
ュＥＥＰＲＯＭを完成させる。
トランジスタのソース／ドレインとなる不純物を選択的
に導入し、さらに、層間絶縁膜の堆積、コンタクトの開
孔、配線形成、表面保護絶縁膜の堆積を行い、フラッシ
ュＥＥＰＲＯＭを完成させる。
【００１３】上記したように埋め込み素子分離領域によ
り絶縁分離された素子領域を有するフラッシュＥＥＰＲ
ＯＭにおいては、メモリセルアレイ領域と周辺トランジ
スタ領域とは、それぞれの領域のＭＯＳトランジスタの
性能を最適化するために、それぞれの領域で膜厚の異な
るゲート酸化膜を用いている。
り絶縁分離された素子領域を有するフラッシュＥＥＰＲ
ＯＭにおいては、メモリセルアレイ領域と周辺トランジ
スタ領域とは、それぞれの領域のＭＯＳトランジスタの
性能を最適化するために、それぞれの領域で膜厚の異な
るゲート酸化膜を用いている。
【００１４】ところで、埋め込み素子分離領域により絶
縁分離された素子領域を有する半導体装置の製造に際し
て異なる膜厚のゲート酸化膜を付け分ける場合（例えば
２つの膜厚のゲート酸化膜を付け分ける場合）、一般的
には、基板上を全面的に酸化して第１の膜厚のゲート酸
化膜を一旦形成し、次に、第２の膜厚のゲート酸化膜を
形成したい領域の第１のゲート酸化膜を剥離し、かつ第
１のゲート酸化膜を形成する領域は酸化種が供給されな
いようにした後、第２の膜厚のゲート酸化膜を形成す
る。
縁分離された素子領域を有する半導体装置の製造に際し
て異なる膜厚のゲート酸化膜を付け分ける場合（例えば
２つの膜厚のゲート酸化膜を付け分ける場合）、一般的
には、基板上を全面的に酸化して第１の膜厚のゲート酸
化膜を一旦形成し、次に、第２の膜厚のゲート酸化膜を
形成したい領域の第１のゲート酸化膜を剥離し、かつ第
１のゲート酸化膜を形成する領域は酸化種が供給されな
いようにした後、第２の膜厚のゲート酸化膜を形成す
る。
【００１５】異なる膜厚のゲート酸化膜を形成する方法
は多種考えられるが、素子分離形成工程との関係で考え
た場合、 全てのゲート酸化膜を形成してから素子分
離工程を行う手法と、 素子分離工程を行った後で全
てのゲート酸化膜を形成する手法と、 図７（ａ）乃
至図８（ｃ）に示したように、ゲート酸化膜の一部は素
子分離形成工程の前に形成し、ゲート酸化膜の残りを素
子分離形成工程の後に形成する手法に大別される。
は多種考えられるが、素子分離形成工程との関係で考え
た場合、 全てのゲート酸化膜を形成してから素子分
離工程を行う手法と、 素子分離工程を行った後で全
てのゲート酸化膜を形成する手法と、 図７（ａ）乃
至図８（ｃ）に示したように、ゲート酸化膜の一部は素
子分離形成工程の前に形成し、ゲート酸化膜の残りを素
子分離形成工程の後に形成する手法に大別される。
【００１６】前記の手法は、複数のゲート酸化膜を付
け分ける場合に必要な剥離工程において素子分離領域の
絶縁膜も同時に剥離工程に晒されることはないが、ゲー
ト酸化膜形成後の熱工程でチャネル領域の不純物プロフ
ァイルが緩やかになり、トランジスタの高性能化には適
していない。
け分ける場合に必要な剥離工程において素子分離領域の
絶縁膜も同時に剥離工程に晒されることはないが、ゲー
ト酸化膜形成後の熱工程でチャネル領域の不純物プロフ
ァイルが緩やかになり、トランジスタの高性能化には適
していない。
【００１７】前記の手法は、ゲート酸化膜形成後の熱
工程を少なくすることができ、トランジスタの高性能化
には適しているが、ゲート酸化膜を形成する前の剥離工
程で素子分離領域の絶縁膜も同時にエッチングされてし
まうので、トランジスタ特性へ悪影響を与える形状が形
成されてしまう。
工程を少なくすることができ、トランジスタの高性能化
には適しているが、ゲート酸化膜を形成する前の剥離工
程で素子分離領域の絶縁膜も同時にエッチングされてし
まうので、トランジスタ特性へ悪影響を与える形状が形
成されてしまう。
【００１８】図９（ａ）は、前記の手法を用いて形成
された半導体装置、例えば前記フラッシュＥＥＰＲＯＭ
において、素子分離絶縁膜１０５を形成する前にゲート
酸化膜１０２を形成したメモリセルアレイ領域における
トランジスタの素子分離領域付近（素子領域の端部）の
形状の一例を示している。ここで、１０３は浮遊ゲート
の下部のポリシリコン膜である。
された半導体装置、例えば前記フラッシュＥＥＰＲＯＭ
において、素子分離絶縁膜１０５を形成する前にゲート
酸化膜１０２を形成したメモリセルアレイ領域における
トランジスタの素子分離領域付近（素子領域の端部）の
形状の一例を示している。ここで、１０３は浮遊ゲート
の下部のポリシリコン膜である。
【００１９】また、図９（ｂ）は、前記の手法を用い
て形成されたフラッシュＥＥＰＲＯＭにおいて、素子分
離絶縁膜１０５を形成した後でゲート酸化膜１０９を形
成した周辺トランジスタ領域における素子領域の端部の
形状の一例を示しており、図８（ｂ）中に点線の○印で
囲んだ部分に対応する端部を拡大して示したものに相当
する。ここで、１１２はゲート電極である。
て形成されたフラッシュＥＥＰＲＯＭにおいて、素子分
離絶縁膜１０５を形成した後でゲート酸化膜１０９を形
成した周辺トランジスタ領域における素子領域の端部の
形状の一例を示しており、図８（ｂ）中に点線の○印で
囲んだ部分に対応する端部を拡大して示したものに相当
する。ここで、１１２はゲート電極である。
【００２０】図９（ｂ）に示す形状は、図９（ａ）に示
す形状に比べて、周辺トランジスタ領域のゲート酸化膜
（トンネル酸化膜）１０２の剥離工程で素子分離絶縁膜
１０５がエッチングされた部分にゲート電極１１２が落
ち込んだ形状となっているので、この落ち込んだ部分の
近傍でトランジスタの動作時に電界集中が起こり、この
部分では、素子領域の平坦な部分に比べて低いゲート電
圧で反転層が形成され、チャネル電流が流れることにな
る。
す形状に比べて、周辺トランジスタ領域のゲート酸化膜
（トンネル酸化膜）１０２の剥離工程で素子分離絶縁膜
１０５がエッチングされた部分にゲート電極１１２が落
ち込んだ形状となっているので、この落ち込んだ部分の
近傍でトランジスタの動作時に電界集中が起こり、この
部分では、素子領域の平坦な部分に比べて低いゲート電
圧で反転層が形成され、チャネル電流が流れることにな
る。
【００２１】その結果、トランジスタのゲート電圧が低
い領域（サブスレショールド電流領域）のリーク電流が
増え、消費電流が増加することになる。また、トランジ
スタのゲート電圧が低い領域においても素子領域の端部
の角部に反転層が形成されるので、トランジスタのサブ
スレショールド電流特性がゲート電圧に対して不連続に
なるキンク特性が発生し、ゲート電圧が低い領域で動作
させるトランジスタ（例えば待機状態の時にサブスレシ
ョールド電流が流れる周辺回路トランジスタ）の動作が
不安定になり、製品の収率が下がることになる。さら
に、前記、の手法を用いてフラッシュＥＥＰＲＯＭ
を形成した場合についても、ゲート電極１１２が素子領
域および素子分離絶縁膜１０５上に亙って形成される周
辺回路トランジスタ側では、図９（ｂ）に示すゲート電
極１１２の落ち込んだ形状は生じなくとも、素子領域の
端部の角部に多かれ少なかれ電界集中が発生する。この
ため、素子領域の端部の実質的なしきい値電圧が低下す
るので、やはり上記したようなキンク特性の発生が問題
となり、トランジスタを安定に動作させることが小困難
になる。
い領域（サブスレショールド電流領域）のリーク電流が
増え、消費電流が増加することになる。また、トランジ
スタのゲート電圧が低い領域においても素子領域の端部
の角部に反転層が形成されるので、トランジスタのサブ
スレショールド電流特性がゲート電圧に対して不連続に
なるキンク特性が発生し、ゲート電圧が低い領域で動作
させるトランジスタ（例えば待機状態の時にサブスレシ
ョールド電流が流れる周辺回路トランジスタ）の動作が
不安定になり、製品の収率が下がることになる。さら
に、前記、の手法を用いてフラッシュＥＥＰＲＯＭ
を形成した場合についても、ゲート電極１１２が素子領
域および素子分離絶縁膜１０５上に亙って形成される周
辺回路トランジスタ側では、図９（ｂ）に示すゲート電
極１１２の落ち込んだ形状は生じなくとも、素子領域の
端部の角部に多かれ少なかれ電界集中が発生する。この
ため、素子領域の端部の実質的なしきい値電圧が低下す
るので、やはり上記したようなキンク特性の発生が問題
となり、トランジスタを安定に動作させることが小困難
になる。
【００２２】一方、メモリセルアレイ領域においては、
図９（ａ）に示すように浮遊ゲートの下部のポリシリコ
ン膜１０３と自己整合的に埋め込み素子分離領域が形成
されており、素子分離絶縁膜１０５上方の浮遊ゲートと
素子領域の端部とが近接していないため、キンク特性が
大きな問題となることはない。
図９（ａ）に示すように浮遊ゲートの下部のポリシリコ
ン膜１０３と自己整合的に埋め込み素子分離領域が形成
されており、素子分離絶縁膜１０５上方の浮遊ゲートと
素子領域の端部とが近接していないため、キンク特性が
大きな問題となることはない。
【００２３】
【発明が解決しようとする課題】上記したように従来の
半導体装置およびその製造方法は、素子分離を行った後
にゲート絶縁膜を形成した周辺トランジスタ領域におけ
る素子領域の端部の形状に起因してトランジスタのゲー
ト電圧が低い領域のリーク電流が増え、消費電流が増加
することになり、サブスレショールド電流特性がゲート
電圧に対して不連続になり、ゲート電圧が低い領域で動
作させるトランジスタの動作が不安定になり、製品の収
率が下がるという問題があった。
半導体装置およびその製造方法は、素子分離を行った後
にゲート絶縁膜を形成した周辺トランジスタ領域におけ
る素子領域の端部の形状に起因してトランジスタのゲー
ト電圧が低い領域のリーク電流が増え、消費電流が増加
することになり、サブスレショールド電流特性がゲート
電圧に対して不連続になり、ゲート電圧が低い領域で動
作させるトランジスタの動作が不安定になり、製品の収
率が下がるという問題があった。
【００２４】本発明は上記の問題点を解決すべくなされ
たもので、周辺回路トランジスタのゲート電圧が低い領
域のリーク電流および消費電流を抑制でき、サブスレシ
ョールド電流特性がゲート電圧に対して連続的になり、
ゲート電圧が低い領域での動作が安定になり、製品の収
率を向上させることが可能になる半導体装置およびその
製造方法を提供することを目的とする。
たもので、周辺回路トランジスタのゲート電圧が低い領
域のリーク電流および消費電流を抑制でき、サブスレシ
ョールド電流特性がゲート電圧に対して連続的になり、
ゲート電圧が低い領域での動作が安定になり、製品の収
率を向上させることが可能になる半導体装置およびその
製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】本発明の半導体装置は、
メモリセルトランジスタが複数個形成され、前記メモリ
セルトランジスタの素子領域が埋め込み素子分離領域に
より絶縁分離されたメモリセルアレイ領域と、メモリセ
ルアレイの周辺回路トランジスタが複数個形成され、前
記周辺回路トランジスタの素子領域が埋め込み素子分離
領域により絶縁分離された周辺トランジスタ領域とを具
備し、前記周辺回路トランジスタの素子領域の端部の曲
率が前記メモリセルトランジスタの素子領域の端部の曲
率に比べて大きく実質的に設定されていることを特徴と
する。
メモリセルトランジスタが複数個形成され、前記メモリ
セルトランジスタの素子領域が埋め込み素子分離領域に
より絶縁分離されたメモリセルアレイ領域と、メモリセ
ルアレイの周辺回路トランジスタが複数個形成され、前
記周辺回路トランジスタの素子領域が埋め込み素子分離
領域により絶縁分離された周辺トランジスタ領域とを具
備し、前記周辺回路トランジスタの素子領域の端部の曲
率が前記メモリセルトランジスタの素子領域の端部の曲
率に比べて大きく実質的に設定されていることを特徴と
する。
【００２６】また、本発明の半導体装置の製造方法は、
ＭＯＳトランジスタのゲート絶縁膜の一部を素子分離形
成工程の前に形成し、前記ゲート絶縁膜の残りを素子分
離形成工程の後に形成する半導体装置の製造に際して、
前記素子分離形成工程の後に形成するゲート絶縁膜を有
するＭＯＳトランジスタの素子領域の端部の曲率が、前
記素子分離形成工程の前に形成するゲート絶縁膜を有す
るＭＯＳトランジスタの素子領域の端部の曲率に比べて
実施的に大きくなるようにＭＯＳトランジスタを形成す
ることを特徴とする。
ＭＯＳトランジスタのゲート絶縁膜の一部を素子分離形
成工程の前に形成し、前記ゲート絶縁膜の残りを素子分
離形成工程の後に形成する半導体装置の製造に際して、
前記素子分離形成工程の後に形成するゲート絶縁膜を有
するＭＯＳトランジスタの素子領域の端部の曲率が、前
記素子分離形成工程の前に形成するゲート絶縁膜を有す
るＭＯＳトランジスタの素子領域の端部の曲率に比べて
実施的に大きくなるようにＭＯＳトランジスタを形成す
ることを特徴とする。
【００２７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００２８】＜第１実施例＞図１（ａ）乃至図２（ｄ）
は、本発明の第１実施例に係るＮＯＲ型フラッシュＥＥ
ＰＲＯＭの製造工程の一部を示している。このフラッシ
ュＥＥＰＲＯＭは、埋め込み素子分離領域により絶縁分
離された素子領域を有し、メモリセルアレイ領域と周辺
トランジスタ領域とはＭＯＳトランジスタのゲート酸化
膜の膜厚が異なるものである。
は、本発明の第１実施例に係るＮＯＲ型フラッシュＥＥ
ＰＲＯＭの製造工程の一部を示している。このフラッシ
ュＥＥＰＲＯＭは、埋め込み素子分離領域により絶縁分
離された素子領域を有し、メモリセルアレイ領域と周辺
トランジスタ領域とはＭＯＳトランジスタのゲート酸化
膜の膜厚が異なるものである。
【００２９】まず、図１（ａ）に示すように、半導体基
板１０１のメモリセルアレイ領域および周辺トランジス
タ領域にそれぞれのトランジスタの閾値がそれぞれ所望
の値となるように不純物を導入した後、基板上全面にメ
モリセルトランジスタのトンネル酸化膜となるゲート酸
化膜１０２を形成し、その上にポリシリコン膜１０３、
ＣＤＶ窒化膜およびＣＶＤ酸化膜の積層膜１０４を堆積
する。
板１０１のメモリセルアレイ領域および周辺トランジス
タ領域にそれぞれのトランジスタの閾値がそれぞれ所望
の値となるように不純物を導入した後、基板上全面にメ
モリセルトランジスタのトンネル酸化膜となるゲート酸
化膜１０２を形成し、その上にポリシリコン膜１０３、
ＣＤＶ窒化膜およびＣＶＤ酸化膜の積層膜１０４を堆積
する。
【００３０】次に、基板上にレジストパターン（図示せ
ず）を形成し、これを用いて前記積層膜１０４をパター
ニングした後に前記レジストパターンを除去する。
ず）を形成し、これを用いて前記積層膜１０４をパター
ニングした後に前記レジストパターンを除去する。
【００３１】この後、図１（ｂ）に示すように、前記パ
ターニングされた積層膜１０４をマスクとして、素子分
離領域形成予定部分に対応するポリシリコン膜１０３、
ゲート酸化膜１０２、シリコン基板１０１を除去するこ
とにより、浅いトレンチを形成する。
ターニングされた積層膜１０４をマスクとして、素子分
離領域形成予定部分に対応するポリシリコン膜１０３、
ゲート酸化膜１０２、シリコン基板１０１を除去するこ
とにより、浅いトレンチを形成する。
【００３２】次に、メモリセルアレイ領域をレジスト
（図示せず）でカバーした後、周辺トランジスタ領域に
対してウェットエッチング処理（または等方性ドライエ
ッチング処理、あるいはこれら両方の処理）を行い、図
１（ｃ）に示すように、周辺トランジスタ領域の素子領
域上のゲート酸化膜１０２の一部分（素子領域端部上の
部分）を除去し、素子領域の端部へ酸化剤が供給され易
い形状にする。
（図示せず）でカバーした後、周辺トランジスタ領域に
対してウェットエッチング処理（または等方性ドライエ
ッチング処理、あるいはこれら両方の処理）を行い、図
１（ｃ）に示すように、周辺トランジスタ領域の素子領
域上のゲート酸化膜１０２の一部分（素子領域端部上の
部分）を除去し、素子領域の端部へ酸化剤が供給され易
い形状にする。
【００３３】この後、前記レジストを除去して例えば温
度が９００度〜１０００度、酸素濃度が１０％の雰囲気
で、前記トレンチの表面の酸化膜厚が２０ｎｍ以上とな
るように酸化して酸化膜１１３を形成する。この時、周
辺トランジスタ領域の素子領域端部とその上のポリシリ
コン膜１０３との間の部分は、酸化剤が供給されて酸化
が進行するので、図１（ｄ）に示すように、いわゆるバ
ーズビークが入ると共に素子領域の端部が丸みを持つ形
状となる。
度が９００度〜１０００度、酸素濃度が１０％の雰囲気
で、前記トレンチの表面の酸化膜厚が２０ｎｍ以上とな
るように酸化して酸化膜１１３を形成する。この時、周
辺トランジスタ領域の素子領域端部とその上のポリシリ
コン膜１０３との間の部分は、酸化剤が供給されて酸化
が進行するので、図１（ｄ）に示すように、いわゆるバ
ーズビークが入ると共に素子領域の端部が丸みを持つ形
状となる。
【００３４】続いて、図２（ａ）に示すように、前記ト
レンチに埋め込み絶縁体である例えばＬＰ−ＴＥＯＳ膜
１０５を埋め込む。この後、ＣＭＰ法またはエッチバッ
ク法により全面を平坦化し、埋め込み絶縁体を積層膜１
０４の途中まで後退させ、次いでウェットエッチング処
理を行い、積層膜１０４を除去する。
レンチに埋め込み絶縁体である例えばＬＰ−ＴＥＯＳ膜
１０５を埋め込む。この後、ＣＭＰ法またはエッチバッ
ク法により全面を平坦化し、埋め込み絶縁体を積層膜１
０４の途中まで後退させ、次いでウェットエッチング処
理を行い、積層膜１０４を除去する。
【００３５】次に、図２（ｂ）に示すように、不純物と
してリンが導入されたポリシリコン膜１０６を基板上全
面に堆積し、その上にレジストパターン（図示せず）を
形成し、これを用いて前記ポリシリコン膜１０６をパタ
ーニングすることにより、メモリセルアレイ領域のポリ
シリコン膜１０６を素子分離領域上で分断するスリット
１０７を形成し、周辺トランジスタ領域のポリシリコン
膜１０６、１０３を除去する。この後、前記レジストパ
ターンを剥離する。
してリンが導入されたポリシリコン膜１０６を基板上全
面に堆積し、その上にレジストパターン（図示せず）を
形成し、これを用いて前記ポリシリコン膜１０６をパタ
ーニングすることにより、メモリセルアレイ領域のポリ
シリコン膜１０６を素子分離領域上で分断するスリット
１０７を形成し、周辺トランジスタ領域のポリシリコン
膜１０６、１０３を除去する。この後、前記レジストパ
ターンを剥離する。
【００３６】次に、基板上全面にＯＮＯ絶縁膜１０８を
形成し、メモリセルアレイ領域をレジスト（図示せず）
でカバーしたうえで、周辺トランジスタ領域のＯＮＯ絶
縁膜１０８およびゲート酸化膜（トンネル酸化膜）１０
２を除去した後、前記メモリセルアレイ領域をカバーし
ているレジストを除去する。
形成し、メモリセルアレイ領域をレジスト（図示せず）
でカバーしたうえで、周辺トランジスタ領域のＯＮＯ絶
縁膜１０８およびゲート酸化膜（トンネル酸化膜）１０
２を除去した後、前記メモリセルアレイ領域をカバーし
ているレジストを除去する。
【００３７】なお、メモリセルアレイ領域にスリット１
０７を形成する時に周辺トランジスタ領域のポリシリコ
ン膜１０６、１０３を残しておき、上記ＯＮＯ絶縁膜１
０８、およびゲート酸化膜（トンネル酸化膜）１０２を
除去する際に前記ポリシリコン膜１０６、１０３を除去
してもよい。
０７を形成する時に周辺トランジスタ領域のポリシリコ
ン膜１０６、１０３を残しておき、上記ＯＮＯ絶縁膜１
０８、およびゲート酸化膜（トンネル酸化膜）１０２を
除去する際に前記ポリシリコン膜１０６、１０３を除去
してもよい。
【００３８】以下は、従来と同様に、図２（ｃ）に示す
ように、周辺回路用トランジスタのゲート酸化膜１０９
を形成し、さらに、図２（ｃ）とは直交する方向からみ
て示す図２（ｄ）のように、不純物が導入されたポリシ
リコン膜を基板上全面に堆積する。
ように、周辺回路用トランジスタのゲート酸化膜１０９
を形成し、さらに、図２（ｃ）とは直交する方向からみ
て示す図２（ｄ）のように、不純物が導入されたポリシ
リコン膜を基板上全面に堆積する。
【００３９】そして、メモリセルアレイ領域では上記ポ
リシリコン膜、前記ＯＮＯ絶縁膜１０８、ポリシリコン
膜１０６および１０３をパターニングすることにより、
制御ゲート１１０と浮遊ゲート１１１（ポリシリコン膜
１０６および１０３）が二層になった積層ゲート構造を
形成し、周辺トランジスタ領域では前記ポリシリコン膜
をパターニングすることによりゲート電極１１２を形成
する。引き続いて、図示しないが、基板表層部にトラン
ジスタのソース／ドレインとなる不純物を選択的に導入
し、さらに、層間絶縁膜の堆積、コンタクトの開孔、配
線形成、表面保護絶縁膜の堆積を行い、フラッシュＥＥ
ＰＲＯＭを完成させる。
リシリコン膜、前記ＯＮＯ絶縁膜１０８、ポリシリコン
膜１０６および１０３をパターニングすることにより、
制御ゲート１１０と浮遊ゲート１１１（ポリシリコン膜
１０６および１０３）が二層になった積層ゲート構造を
形成し、周辺トランジスタ領域では前記ポリシリコン膜
をパターニングすることによりゲート電極１１２を形成
する。引き続いて、図示しないが、基板表層部にトラン
ジスタのソース／ドレインとなる不純物を選択的に導入
し、さらに、層間絶縁膜の堆積、コンタクトの開孔、配
線形成、表面保護絶縁膜の堆積を行い、フラッシュＥＥ
ＰＲＯＭを完成させる。
【００４０】図３（ａ）は、図２（ｃ）中に点線の○印
で示した部分に対応する端部（つまり、素子分離絶縁膜
を形成した後でゲート酸化膜を形成した周辺トランジス
タ領域における素子領域の端部）の形状の一例を拡大し
て示しており、この部分のデバイス完成後の形状の一例
を拡大して図３（ｂ）に示している。ここで、１０１は
半導体基板、１０５は素子分離絶縁膜、１０９はゲート
酸化膜、１１２はゲート電極である。
で示した部分に対応する端部（つまり、素子分離絶縁膜
を形成した後でゲート酸化膜を形成した周辺トランジス
タ領域における素子領域の端部）の形状の一例を拡大し
て示しており、この部分のデバイス完成後の形状の一例
を拡大して図３（ｂ）に示している。ここで、１０１は
半導体基板、１０５は素子分離絶縁膜、１０９はゲート
酸化膜、１１２はゲート電極である。
【００４１】図３（ａ）、（ｂ）から分かるように、素
子領域端部上のゲート酸化膜１０９はバーズビークが入
った形状であるので、バーズビークが存在しない従来例
に示した図９（ｂ）と比べて、ゲート付け分け工程中の
剥離工程での素子領域端部での膜減りが抑制され、素子
領域端部での電界集中が起こり難くなっている。
子領域端部上のゲート酸化膜１０９はバーズビークが入
った形状であるので、バーズビークが存在しない従来例
に示した図９（ｂ）と比べて、ゲート付け分け工程中の
剥離工程での素子領域端部での膜減りが抑制され、素子
領域端部での電界集中が起こり難くなっている。
【００４２】また、図３（ａ）、（ｂ）に示した周辺ト
ランジスタ領域における素子領域端部でゲート酸化膜１
０９上に形成されるゲート電極１１２の落ち込みの形状
は、従来例に示した図９（ｂ）と比べて落ち込み量が少
ない形状となっており、因みに、実測の結果、前記素子
領域の平坦部の高さとそれよりも上部にあるゲート電極
の最も低い部分の高さの差ｄが４ｎｍ以上であった。
ランジスタ領域における素子領域端部でゲート酸化膜１
０９上に形成されるゲート電極１１２の落ち込みの形状
は、従来例に示した図９（ｂ）と比べて落ち込み量が少
ない形状となっており、因みに、実測の結果、前記素子
領域の平坦部の高さとそれよりも上部にあるゲート電極
の最も低い部分の高さの差ｄが４ｎｍ以上であった。
【００４３】＜第２実施例＞図４（ａ）乃至図５（ｄ）
は、本発明の第２実施例に係るＮＯＲ型フラッシュＥＥ
ＰＲＯＭの製造工程の一部を示している。このフラッシ
ュＥＥＰＲＯＭは、埋め込み素子分離領域により絶縁分
離された素子領域を有し、メモリセルアレイ領域と周辺
トランジスタ領域とはＭＯＳトランジスタのゲート酸化
膜の膜厚が異なるものである。
は、本発明の第２実施例に係るＮＯＲ型フラッシュＥＥ
ＰＲＯＭの製造工程の一部を示している。このフラッシ
ュＥＥＰＲＯＭは、埋め込み素子分離領域により絶縁分
離された素子領域を有し、メモリセルアレイ領域と周辺
トランジスタ領域とはＭＯＳトランジスタのゲート酸化
膜の膜厚が異なるものである。
【００４４】第２実施例では、図７（ａ）乃至図８
（ａ）を参照して前述した従来例と同様の工程を図４
（ａ）乃至図５（ａ）に示すように行う。この段階で、
周辺トランジスタ領域における素子領域の端部の角が剥
き出しとなる。
（ａ）を参照して前述した従来例と同様の工程を図４
（ａ）乃至図５（ａ）に示すように行う。この段階で、
周辺トランジスタ領域における素子領域の端部の角が剥
き出しとなる。
【００４５】次に、メモリセルアレイ領域をレジストで
カバーしたまま、図５（ｂ）に示すように、ウェットエ
ッチング処理（あるいは等方性のドライエッチング処
理、またはこれら両方の処理）を行うことによって、露
出した素子領域端部の角をエッチングして丸みをもつ形
状にする。
カバーしたまま、図５（ｂ）に示すように、ウェットエ
ッチング処理（あるいは等方性のドライエッチング処
理、またはこれら両方の処理）を行うことによって、露
出した素子領域端部の角をエッチングして丸みをもつ形
状にする。
【００４６】次に、メモリセルアレイ領域をカバーして
いるレジストを除去した後、図５（ｃ）に示すように、
従来と同様に周辺回路用トランジスタのゲート酸化膜１
０９を形成し、さらに、図５（ｃ）とは直交する方向か
らみて示す図５（ｄ）のように、不純物が導入されたポ
リシリコン膜を基板上全面に堆積する。そして、メモリ
セルアレイ領域では上記ポリシリコン膜、前記ＯＮＯ絶
縁膜１０８、ポリシリコン膜１０６および１０３をパタ
ーニングして制御ゲート１１０と浮遊ゲート１１１（ポ
リシリコン膜１０６および１０３）が二層になった積層
ゲート構造を形成し、周辺トランジスタ領域では前記ポ
リシリコン膜をパターニングすることによりゲート電極
１１２を形成する。引き続いて、図示しないが、基板表
層部にトランジスタのソース／ドレインとなる不純物を
選択的に導入し、さらに、層間絶縁膜の堆積、コンタク
トの開孔、配線形成、表面保護絶縁膜の堆積を行い、フ
ラッシュＥＥＰＲＯＭを完成させる。
いるレジストを除去した後、図５（ｃ）に示すように、
従来と同様に周辺回路用トランジスタのゲート酸化膜１
０９を形成し、さらに、図５（ｃ）とは直交する方向か
らみて示す図５（ｄ）のように、不純物が導入されたポ
リシリコン膜を基板上全面に堆積する。そして、メモリ
セルアレイ領域では上記ポリシリコン膜、前記ＯＮＯ絶
縁膜１０８、ポリシリコン膜１０６および１０３をパタ
ーニングして制御ゲート１１０と浮遊ゲート１１１（ポ
リシリコン膜１０６および１０３）が二層になった積層
ゲート構造を形成し、周辺トランジスタ領域では前記ポ
リシリコン膜をパターニングすることによりゲート電極
１１２を形成する。引き続いて、図示しないが、基板表
層部にトランジスタのソース／ドレインとなる不純物を
選択的に導入し、さらに、層間絶縁膜の堆積、コンタク
トの開孔、配線形成、表面保護絶縁膜の堆積を行い、フ
ラッシュＥＥＰＲＯＭを完成させる。
【００４７】図６は、図５（ｃ）中に点線の○印で示し
た部分に対応する端部（つまり、素子分離絶縁膜を形成
した後でゲート酸化膜を形成した周辺トランジスタ領域
における素子領域の端部）の形状の一例を拡大して示し
ている。ここで、１０１は半導体基板、１０５は素子分
離絶縁膜、１０９はゲート酸化膜である。
た部分に対応する端部（つまり、素子分離絶縁膜を形成
した後でゲート酸化膜を形成した周辺トランジスタ領域
における素子領域の端部）の形状の一例を拡大して示し
ている。ここで、１０１は半導体基板、１０５は素子分
離絶縁膜、１０９はゲート酸化膜である。
【００４８】図６から分かるように、素子領域の端部が
丸みを帯びた形状となるので、従来問題となっていた素
子領域端部での電界集中が抑制される。
丸みを帯びた形状となるので、従来問題となっていた素
子領域端部での電界集中が抑制される。
【００４９】以上を要約すると、従来の製造方法におい
ては、周辺トランジスタ領域のゲート酸化膜を形成する
前のＯＮＯ膜、トンネル酸化膜の除去工程において、素
子領域端部で角が剥き出しとなってしまう。
ては、周辺トランジスタ領域のゲート酸化膜を形成する
前のＯＮＯ膜、トンネル酸化膜の除去工程において、素
子領域端部で角が剥き出しとなってしまう。
【００５０】これにより、周辺回路トランジスタの動作
時に素子領域端部の角で電界集中が起こり、周辺回路ト
ランジスタのリーク電流が増え、デバイスの消費電流が
増えたり、周辺回路トランジスタのサブスレショールド
特性がゲート電圧に対して不連続となることによって周
辺回路が誤動作し、製品の収率を落とす原因となってい
た。
時に素子領域端部の角で電界集中が起こり、周辺回路ト
ランジスタのリーク電流が増え、デバイスの消費電流が
増えたり、周辺回路トランジスタのサブスレショールド
特性がゲート電圧に対して不連続となることによって周
辺回路が誤動作し、製品の収率を落とす原因となってい
た。
【００５１】これに対して、本発明の実施例の製造方法
では、（１）周辺トランジスタ領域の素子領域端部に対
し、ウェットエッチング処理、等方性ドライエッチング
処理、酸化処理、あるいはその複合処理を行うことによ
り、素子領域端部の曲率を大きくする、または、（２）
周辺トランジスタ領域の素子分離形成工程中に素子領域
端部にバーズビークを入れる。
では、（１）周辺トランジスタ領域の素子領域端部に対
し、ウェットエッチング処理、等方性ドライエッチング
処理、酸化処理、あるいはその複合処理を行うことによ
り、素子領域端部の曲率を大きくする、または、（２）
周辺トランジスタ領域の素子分離形成工程中に素子領域
端部にバーズビークを入れる。
【００５２】これにより、ゲート電極が素子領域端部で
電界集中を起こさないよう素子領域端部でのゲート電極
の落ち込みを抑制することができ、周辺回路トランジス
タのリーク電流が抑制され、周辺回路トランジスタのサ
ブスレショールド電流特性が改善されるので、製品の消
費電力を下げ、収率を上げることが可能となる。
電界集中を起こさないよう素子領域端部でのゲート電極
の落ち込みを抑制することができ、周辺回路トランジス
タのリーク電流が抑制され、周辺回路トランジスタのサ
ブスレショールド電流特性が改善されるので、製品の消
費電力を下げ、収率を上げることが可能となる。
【００５３】なお、剥き出しになった素子領域端部の角
を丸める方法としては、酸化を酸素が供給律速の状態で
行うと、角の部分が平らな部分に比べ酸化され易いこと
が一般に知られている。
を丸める方法としては、酸化を酸素が供給律速の状態で
行うと、角の部分が平らな部分に比べ酸化され易いこと
が一般に知られている。
【００５４】そこで、前記各実施例中の処理の代わり
に、周辺回路トランジスタのゲート形成の前に、高温、
かつ、酸素の供給を抑えた条件、例えば１０００℃、窒
素９０％、酸素１０％の条件で酸化する工程を追加して
も、剥き出しの素子領域端部の角を丸めることができる
し、周辺回路トランジスタのゲート酸化膜形成工程その
ものを供給律速の酸化方法にしても同様の効果が得られ
る。また、これらの方法を組み合わせることによっても
同様の効果が得られることは当然である。
に、周辺回路トランジスタのゲート形成の前に、高温、
かつ、酸素の供給を抑えた条件、例えば１０００℃、窒
素９０％、酸素１０％の条件で酸化する工程を追加して
も、剥き出しの素子領域端部の角を丸めることができる
し、周辺回路トランジスタのゲート酸化膜形成工程その
ものを供給律速の酸化方法にしても同様の効果が得られ
る。また、これらの方法を組み合わせることによっても
同様の効果が得られることは当然である。
【００５５】なお、本発明の半導体装置は、前記実施例
のフラッシュＥＥＰＲＯＭに限らず、メモリセルトラン
ジスタが複数個形成され、前記メモリセルトランジスタ
の素子領域が埋め込み素子分離領域により絶縁分離され
たメモリセルアレイ領域と、メモリセルアレイの周辺回
路トランジスタが複数個形成され、前記周辺回路トラン
ジスタの素子領域が埋め込み素子分離領域により絶縁分
離された周辺トランジスタ領域とを具備し、前記周辺回
路トランジスタの素子領域の端部の曲率が前記メモリセ
ルトランジスタの素子領域の端部の曲率に比べて大きく
実質的に設定されていることを特徴とするものである。
換言すれば、上記したような、。のいずれの手法
を用いてメモリセルアレイ領域と周辺トランジスタ領域
のゲート酸化膜の付け分けを行う場合でも、周辺トラン
ジスタ領域において埋め込み素子分離領域により絶縁分
離された素子領域の端部の角を丸めることは、ゲート電
極が素子領域から素子分離領域に跨がって形成された周
辺回路トランジスタのキンク特性を抑制するうえで極め
て有効である。
のフラッシュＥＥＰＲＯＭに限らず、メモリセルトラン
ジスタが複数個形成され、前記メモリセルトランジスタ
の素子領域が埋め込み素子分離領域により絶縁分離され
たメモリセルアレイ領域と、メモリセルアレイの周辺回
路トランジスタが複数個形成され、前記周辺回路トラン
ジスタの素子領域が埋め込み素子分離領域により絶縁分
離された周辺トランジスタ領域とを具備し、前記周辺回
路トランジスタの素子領域の端部の曲率が前記メモリセ
ルトランジスタの素子領域の端部の曲率に比べて大きく
実質的に設定されていることを特徴とするものである。
換言すれば、上記したような、。のいずれの手法
を用いてメモリセルアレイ領域と周辺トランジスタ領域
のゲート酸化膜の付け分けを行う場合でも、周辺トラン
ジスタ領域において埋め込み素子分離領域により絶縁分
離された素子領域の端部の角を丸めることは、ゲート電
極が素子領域から素子分離領域に跨がって形成された周
辺回路トランジスタのキンク特性を抑制するうえで極め
て有効である。
【００５６】また、本発明の半導体装置の製造方法は、
フラッシュＥＥＰＲＯＭに限らず、ゲート絶縁膜の一部
を素子分離形成工程の前に形成し、ゲート絶縁膜の残り
を素子分離形成工程の後に形成する半導体装置の製造に
際して適用可能である。
フラッシュＥＥＰＲＯＭに限らず、ゲート絶縁膜の一部
を素子分離形成工程の前に形成し、ゲート絶縁膜の残り
を素子分離形成工程の後に形成する半導体装置の製造に
際して適用可能である。
【００５７】
【発明の効果】上述したように本発明の半導体装置およ
びその製造方法によれば、素子領域の端部の形状を丸め
ることによりトランジスタのゲート電圧が低い領域のリ
ーク電流および消費電流を抑制でき、サブスレショール
ド電流特性がゲート電圧に対して連続的になり、ゲート
電圧が低い領域でのトランジスタの動作が安定になり、
製品の収率を向上させることが可能になる。
びその製造方法によれば、素子領域の端部の形状を丸め
ることによりトランジスタのゲート電圧が低い領域のリ
ーク電流および消費電流を抑制でき、サブスレショール
ド電流特性がゲート電圧に対して連続的になり、ゲート
電圧が低い領域でのトランジスタの動作が安定になり、
製品の収率を向上させることが可能になる。
【００５８】従って、本発明を例えばフラッシュＥＥＰ
ＲＯＭおよびその製造方法に適用し、周辺トランジスタ
領域における素子領域端部の曲率をメモリセルアレイ領
域における素子領域端部の曲率部に比べて大きく設定す
ることによって、周辺回路トランジスタのリーク電流を
小さくし、消費電力を少なくすることができる。
ＲＯＭおよびその製造方法に適用し、周辺トランジスタ
領域における素子領域端部の曲率をメモリセルアレイ領
域における素子領域端部の曲率部に比べて大きく設定す
ることによって、周辺回路トランジスタのリーク電流を
小さくし、消費電力を少なくすることができる。
【図１】本発明の第１実施例に係るＮＯＲ型フラッシュ
ＥＥＰＲＯＭの製造工程の一部を示す断面図。
ＥＥＰＲＯＭの製造工程の一部を示す断面図。
【図２】図１の工程に続く工程の一部を示す断面図。
【図３】図２（ｃ）中に○で示した部分の形状の一例お
よびこの部分のデバイス完成後の形状の一例を拡大して
示す断面図。
よびこの部分のデバイス完成後の形状の一例を拡大して
示す断面図。
【図４】本発明の第２実施例に係るＮＯＲ型フラッシュ
ＥＥＰＲＯＭの製造工程の一部を示す断面図。
ＥＥＰＲＯＭの製造工程の一部を示す断面図。
【図５】図４の工程に続く工程の一部を示す断面図。
【図６】図５（ｃ）中に○で示した部分の形状の一例を
拡大して示す断面図。
拡大して示す断面図。
【図７】従来の埋め込み素子分離を用いたフラッシュＥ
ＥＰＲＯＭの製造工程の一部を示す断面図。
ＥＰＲＯＭの製造工程の一部を示す断面図。
【図８】図７の工程に続く工程の一部を示す断面図。
【図９】従来のフラッシュＥＥＰＲＯＭにおいて素子分
離絶縁膜を形成する前にゲート酸化膜を形成したメモリ
セルアレイ領域におけるトランジスタの素子分離領域付
近（素子領域の端部）の形状の一例および素子分離絶縁
膜を形成した後でゲート酸化膜を形成した周辺トランジ
スタ領域における素子領域の端部の形状の一例を示す断
面図。
離絶縁膜を形成する前にゲート酸化膜を形成したメモリ
セルアレイ領域におけるトランジスタの素子分離領域付
近（素子領域の端部）の形状の一例および素子分離絶縁
膜を形成した後でゲート酸化膜を形成した周辺トランジ
スタ領域における素子領域の端部の形状の一例を示す断
面図。
１０１…半導体基板、 １０２…トンネル酸化膜、 １０３、１０６…リンドープされたポリシリコン、 １０４…ＣＶＤ窒化膜とＣＶＤ酸化膜の積層膜、 １０５…埋め込み絶縁膜、 １０７…スリット、 １０８…ＯＮＯ絶縁膜、 １０９…周辺回路トランジスタのゲート酸化膜、 １１０…メモリセルトランジスタの制御ゲート、 １１１…メモリセルトランジスタの浮遊ゲート、 １１２…周辺回路トランジスタのゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 (72)発明者 磯辺 和亜樹 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 松井 法晴 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F001 AA25 AA43 AA62 AB08 AD60 AF25 AG02 AG40 5F032 AA35 AA44 AA77 BA01 BA06 CA17 DA03 DA33 5F083 EP02 EP23 EP55 EP77 ER22 GA06 GA11 NA01 PR12 ZA05 ZA07
Claims (8)
- 【請求項１】 メモリセルトランジスタが複数個形成さ
れ、前記メモリセルトランジスタの素子領域が埋め込み
素子分離領域により絶縁分離されたメモリセルアレイ領
域と、 メモリセルアレイの周辺回路トランジスタが複数個形成
され、前記周辺回路トランジスタの素子領域が埋め込み
素子分離領域により絶縁分離された周辺トランジスタ領
域とを具備し、 前記周辺回路トランジスタの素子領域の端部の曲率が前
記メモリセルトランジスタの素子領域の端部の曲率に比
べて大きく実質的に設定されていることを特徴とする半
導体装置。 - 【請求項２】 前記素子領域の平坦部の高さとそれより
も上部にあるゲート電極の最も低い部分の高さの差が４
ｎｍ以上であることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 前記周辺回路トランジスタの動作が待機
状態の時にサブスレショールド電流が流れるバイアス電
位が与えられることを特徴とする請求項１または２記載
の半導体装置。 - 【請求項４】 前記メモリセルトランジスタのゲート電
極の少なくとも一部は、前記メモリセルアレイ領域にお
ける埋め込み素子分離領域と自己整合していることを特
徴とする請求項１または２記載の半導体装置。 - 【請求項５】 前記メモリセルトランジスタが浮遊ゲー
トを備えた不揮発性半導体メモリのメモリセルであるこ
とを特徴とする請求項１乃至４のいずれか１項に記載の
半導体装置。 - 【請求項６】 ＭＯＳトランジスタのゲート絶縁膜の一
部を素子分離形成工程の前に形成し、前記ゲート絶縁膜
の残りを素子分離形成工程の後に形成する半導体装置の
製造に際して、 前記素子分離形成工程の後に形成するゲート絶縁膜を有
するＭＯＳトランジスタの素子領域の端部の曲率が、前
記素子分離形成工程の前に形成するゲート絶縁膜を有す
るＭＯＳトランジスタの素子領域の端部の曲率に比べて
実施的に大きくなるようにＭＯＳトランジスタを形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項７】 メモリセルアレイ領域およびその周辺回
路トランジスタが形成された周辺トランジスタ領域を有
する不揮発性半導体メモリの製造に際して、 半導体基板の全面にメモリセルトランジスタ用の第１の
ゲート絶縁膜を形成し、その上にポリシリコン膜および
絶縁膜を形成する工程と、 前記絶縁膜、ポリシリコン膜、第１のゲート絶縁膜およ
び半導体基板に素子分離領域形成用のトレンチを形成す
る工程と、 前記メモリセルアレイ領域をカバーしたうえで、周辺ト
ランジスタ領域の素子領域の端部上の第１のゲート絶縁
膜を除去する工程と、 前記トレンチの表面および周辺トランジスタ領域におけ
る素子領域の端部とその上のポリシリコン膜との間の部
分の表面を酸化する工程と、 前記トレンチに埋め込み絶縁体を埋め込み、全面を平坦
化する工程と、 前記ポリシリコン膜上の絶縁膜を除去する工程と、 前記周辺トランジスタ領域のポリシリコン膜および第１
のゲート絶縁膜を除去した後、周辺回路トランジスタ用
の第２のゲート絶縁膜を形成する工程と、 前記メモリセルアレイ領域では前記ポリシリコン膜を浮
遊ゲートとして備えた積層ゲート構造を形成し、周辺ト
ランジスタ領域では前記第２のゲート絶縁膜上にゲート
電極を形成する工程と、 基板表層部にトランジスタのソース／ドレインとなる不
純物を選択的に導入する工程とを具備することを特徴と
する半導体装置の製造方法。 - 【請求項８】 メモリセルアレイ領域およびその周辺回
路トランジスタが形成された周辺トランジスタ領域を有
する不揮発性半導体メモリの製造に際して、 半導体基板の全面にメモリセルトランジスタ用の第１の
ゲート絶縁膜を形成し、その上にポリシリコン膜を形成
する工程と、 前記ポリシリコン膜、第１のゲート絶縁膜および半導体
基板に素子分離領域形成用のトレンチを形成する工程
と、 前記トレンチに埋め込み絶縁体を埋め込み、全面を平坦
化する工程と、 基板全面にメモリセルトランジスタの浮遊ゲート・制御
ゲート間絶縁用のゲート間絶縁膜を形成する工程と、 前記周辺トランジスタ領域のゲート間絶縁膜、ポリシリ
コン膜および第１のゲート絶縁膜を除去して素子領域を
露出させる工程と、 前記周辺トランジスタ領域で露出した素子領域の端部の
角をエッチングして丸みをもつ形状にする工程と、 前記周辺トランジスタ領域で、前記周辺回路トランジス
タ用の第２のゲート絶縁膜を形成する工程と、 前記メモリセルアレイ領域では前記ポリシリコン膜を浮
遊ゲートとして備えた積層ゲート構造を形成し、周辺ト
ランジスタ領域では前記第２のゲート絶縁膜上にゲート
電極を形成する工程と、 基板表層部にトランジスタのソース／ドレインとなる不
純物を選択的に導入する工程とを具備することを特徴と
する半導体装置の製造方法。
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|---|---|---|---|
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| US7539963B2 (en) | 2003-10-24 | 2009-05-26 | Fujitsu Microelectronics Limited | Semiconductor device group and method for fabricating the same, and semiconductor device and method for fabricating the same |
-
1999
- 1999-03-18 JP JP07307499A patent/JP3651760B2/ja not_active Expired - Fee Related
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