JP2002252291A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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Abstract

(57)【要約】 【課題】 素子分離用のトレンチの内壁に窒化シリコン
層を形成した不揮発性半導体記憶装置の電気特性および
信頼性を向上させる。 【課題手段】 本発明の不揮発性半導体記憶装置は、半
導体基板１の主表面に形成された素子分離用の複数のト
レンチ３と、トレンチ３の壁面に沿って形成される窒化
シリコン層２５と、トレンチ３内に形成された素子分離
用のシリコン酸化膜２１と、窒化シリコン層２５の周囲
に位置する上記主表面上から窒化シリコン層２５上に延
在し、窒化シリコン層２５上に位置する部分の厚みが窒
化シリコン層２５の周囲に位置する部分の厚み以上であ
る熱酸化膜４と、熱酸化膜４上に形成されたフローティ
ングゲート電極８、絶縁膜９およびコントロールゲート
電極３５を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびその製造方法に関し、より特定的には、
素子分離絶縁膜の膨張に起因する結晶欠陥の発生を抑制
しながら素子分離絶縁膜の周縁部近傍における絶縁膜の
薄膜化を抑制することが可能な不揮発性半導体記憶装置
の構造およびその製造方法に関する。
【０００２】
【従来の技術】従来から、不揮発性半導体記憶装置の高
密度化を推進するためのトレンチ素子分離（STI : Shal
low Trench isolation)は知られている。このSTIは、半
導体基板にトレンチを形成し、そこにシリコン酸化膜等
の絶縁膜を埋め込み、その絶縁膜を平坦化することで実
現される。
【０００３】図３０に、上記のSTIを採用した従来の不
揮発性半導体記憶装置の断面図を示す。
【０００４】図３０に示すように、不揮発性半導体記憶
装置は、周辺回路部とメモリセル部とを備える。周辺回
路部における半導体基板１の主表面に素子分離用のトレ
ンチ２９とシリコン酸化膜２１を形成し、メモリセル部
における半導体基板１の主表面に素子分離用のトレンチ
３およびシリコン酸化膜２１を形成する。トレンチ３，
２９の壁面には、窒化シリコン層２５が形成される。
【０００５】メモリセル部には、メモリセルトランジス
タを形成し、該メモリセルトランジスタは、半導体基板
１の主表面上に熱酸化膜４を介して形成されたフローテ
ィングゲート電極８と、絶縁膜９と、コントロールゲー
ト電極３５とを有する。
【０００６】フローティングゲート電極８は、ドープト
ポリシリコン膜６で構成され、コントロールゲート電極
３５は、ドープトポリシリコン膜１０とＷＳｉ膜１１と
を有する。コントロールゲート電極３５上にはシリコン
酸化膜１２を形成する。
【０００７】周辺回路部には、ＭＯＳ(Metal Oxide Sem
iconductor)トランジスタを形成し、該ＭＯＳトランジ
スタは、熱酸化膜５を介して半導体基板１上に形成され
たゲート電極１３を有する。ゲート電極１３は、ドープ
トポリシリコン膜１０とＷＳｉ膜１１とを有する。ゲー
ト電極１３上にもシリコン酸化膜１２を形成する。
【０００８】上記のメモリセルトランジスタとＭＯＳト
ランジスタとを覆うように、層間絶縁膜１４を形成す
る。層間絶縁膜１４はコンタクトホール１５を有し、コ
ンタクトホール１５内にＷプラグ１６を形成する。層間
絶縁膜１４上には、Ｗプラグ１６と電気的に接続される
配線膜１７を形成する。
【０００９】次に、上記の構造を有する不揮発性半導体
記憶装置の製造方法について図３１〜図４１を用いて説
明する。
【００１０】図３１に示すように、半導体基板１の主表
面上に熱酸化膜３０を形成し、熱酸化膜３０上にシリコ
ン窒化膜１８を形成する。写真製版によりシリコン窒化
膜１８上に所定形状のフォトレジスト３４を形成し、フ
ォトレジスト３４をマスクとしてシリコン窒化膜１８と
熱酸化膜３０をエッチングする。
【００１１】フォトレジスト３４を除去した後、シリコ
ン窒化膜１８をマスクとして半導体基板１をエッチング
し、図３２に示すようにトレンチ３を形成する。このト
レンチ３の内壁をＮＯやＮ2Ｏ等で窒化し、窒化シリコ
ン層２５を形成する。
【００１２】次に、シリコン酸化膜２１を堆積し、図３
３に示すようにトレンチ３内にシリコン酸化膜２１を埋
め込む。その後、図３４に示すように、シリコン酸化膜
２１にＣＭＰ(Chemical Mechanical Polishing)を施
す。
【００１３】次に、図３５に示すように、シリコン酸化
膜２１をフッ酸で所定量ウェットエッチングし、シリコ
ン窒化膜１８を熱リン酸で除去し、熱酸化膜３０をフッ
酸で除去する。
【００１４】その後、メモリセル部のトンネル酸化膜と
なる熱酸化膜４を形成する。このとき、図３６に示すよ
うに、窒化シリコン層２５が半導体基板１の表面に現れ
る領域４０上では、熱酸化膜４が局所的に薄くなり、素
子分離酸化膜の周囲で熱酸化膜４に薄肉部４ａが形成さ
れる。
【００１５】次に、熱酸化膜４上にドープトポリシリコ
ン膜６を形成し、ドープトポリシリコン膜６上にフォト
レジスト３６を形成する。このフォトレジスト３６をマ
スクとして図３７に示すようにドープトポリシリコン膜
６をエッチングする。
【００１６】フォトレジスト３６を除去した後、ドープ
トポリシリコン膜６上に絶縁膜９を堆積し、図３８に示
すように絶縁膜９上に所定形状のフォトレジスト３７を
形成する。このフォトレジスト３７をマスクとしてエッ
チングを行なうことにより、周辺回路部上の絶縁膜９、
ドープトポリシリコン膜６および熱酸化膜４を除去す
る。
【００１７】次に、図３９に示すように、周辺回路部に
熱酸化膜５を形成する。このとき、窒化シリコン層２５
が半導体基板１の表面に現れる領域では、熱酸化膜５が
局所的に薄くなり、素子分離酸化膜の周囲で熱酸化膜５
に薄肉部が形成される。
【００１８】熱酸化膜５および絶縁膜９上にドープトポ
リシリコン膜１０、ＷＳｉ膜１１およびシリコン酸化膜
１２を堆積する。シリコン酸化膜１２上に図３９に示す
ように所定形状のフォトレジスト３８を形成し、フォト
レジスト３８をマスクとしてシリコン酸化膜１２をエッ
チングする。
【００１９】フォトレジスト３８を除去した後、シリコ
ン酸化膜１２をマスクとしてＷＳｉ膜１１およびドープ
トポリシリコン膜１０をエッチングする。それにより、
図４０に示すように、メモリセル部のコントロールゲー
ト電極３５と周辺回路部のＭＯＳトランジスタのゲート
電極１３とを形成する。
【００２０】次に、図４１に示すように、周辺回路部を
覆うフォトレジスト３９を形成し、フォトレジスト３９
をマスクとしてメモリセル部の絶縁膜９とドープトポリ
シリコン膜６とをエッチングする。それにより、メモリ
セル部のフローティングゲート電極８を形成する。
【００２１】その後、所定の不純物注入を行なった後、
層間絶縁膜１４を堆積する。この層間絶縁膜１４にコン
タクトホール１５を形成し、コンタクトホール１５内に
Ｗプラグを形成し、層間絶縁膜１４上に配線膜１７を形
成する。以上の工程を経て図３０に示す不揮発性半導体
記憶装置が形成される。
【００２２】ところで、上記の熱酸化膜４等の形成のた
めの熱酸化処理を行なうと、トレンチ内壁から酸化が進
行し、埋め込んだシリコン酸化膜２１が膨張することが
懸念される。シリコン酸化膜２１が膨張すると、半導体
基板１に大きな応力がかかり、半導体基板１における結
晶欠陥密度が増大するという問題が生じる。
【００２３】しかし、図３０に示す不揮発性半導体記憶
装置では、トレンチ３，２９の内壁に窒化シリコン層２
５を形成しているので、上記のようなシリコン酸化膜２
１の膨張を抑制することができ、半導体基板１における
結晶欠陥密度の増大を抑制することができる。
【００２４】
【発明が解決しようとする課題】ところが、窒化シリコ
ン層２５は、図３５に示すように半導体基板１の主表面
にまで達するので、後の工程で熱酸化膜４を形成した際
に、窒化シリコン層２５上で熱酸化膜４が成長が阻害さ
れる。そのため、図３６に示すように、窒化シリコン層
２５上で熱酸化膜４の厚みが薄くなり、既に述べたよう
に薄肉部４ａが形成されてしまう。
【００２５】このような薄肉部４ａが存在することによ
り、この部分における絶縁耐圧が低下する等し、所望の
電気特性や信頼性を確保することが困難となるという問
題があった。
【００２６】本発明は、上記の課題を解決するためにな
されたものであり、素子分離用のトレンチの内壁に窒化
シリコン層を形成した不揮発性半導体記憶装置の電気特
性および信頼性を向上させることを目的とする。
【００２７】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、主表面を有する半導体基板と、半導体
基板に形成された素子分離用の複数のトレンチと、トレ
ンチの壁面に沿って形成される窒化シリコン層と、トレ
ンチ内に形成された素子分離用の第１絶縁膜と、窒化シ
リコン層の周囲に位置する上記主表面上から窒化シリコ
ン層上に延在し、窒化シリコン層上に位置する部分の厚
みが窒化シリコン層の周囲に位置するする部分の厚み以
上である第２絶縁膜と、第２絶縁膜上に形成されたフロ
ーティングゲート電極と、フローティングゲート電極上
に第３絶縁膜を介して形成されるコントロールゲート電
極とを備える。
【００２８】上記のようにトレンチの壁面に沿って窒化
シリコン層を形成することにより、素子分離用の第１絶
縁膜が酸化されて膨張することを抑制でき、半導体基板
における結晶欠陥密度を低下させることができる。ま
た、窒化シリコン層上に位置する第２絶縁膜の厚みを窒
化シリコン層の周囲に位置する第２絶縁膜の厚み以上と
することにより、窒化シリコン層上での所望の電気特性
および信頼性を確保することができる。
【００２９】上記トレンチは、好ましくは、フローティ
ングゲート電極の少なくとも一部をマスクとして半導体
基板をエッチングすることにより形成される。
【００３０】このようにフローティングゲート電極に対
し自己整合的にトレンチ形成することにより、不揮発性
半導体記憶装置の高密度化を行なえる。
【００３１】上記窒化シリコン層は、好ましくは、トレ
ンチの壁面を酸化した後に窒化することにより形成され
る。
【００３２】それにより、窒化シリコン層の形成前にト
レンチの側壁上端部に所望の厚みの酸化膜を予め形成す
ることができ、その下に窒化シリコン層を形成すること
ができる。その結果、窒化シリコン層により第２絶縁膜
の成長が阻害されることを回避することができ、窒化シ
リコン層上に位置する第２絶縁膜の厚みを窒化シリコン
層の周囲に位置する第２絶縁膜の厚み以上とすることが
できる。なお、トレンチ壁面の酸化によるバーズビーク
を窒化シリコン層の形成領域上に延在させた場合には、
窒化シリコン層上に位置する第２絶縁膜の厚みを窒化シ
リコン層の周囲に位置する第２絶縁膜の厚みより大きく
することができる。
【００３３】上記不揮発性半導体記憶装置は、メモリセ
ルトランジスタが形成されるメモリセル部と、前記メモ
リセルトランジスタの動作制御を行なう周辺回路が形成
される周辺回路部とを備える。そして、メモリセル部内
に上記トレンチを形成する。
【００３４】それにより、メモリセル部における素子
（メモリセルトランジスタ）の高密度化を促進しながら
結晶欠陥の発生を抑制し、かつメモリセル部内における
電気特性および信頼性をも向上することができる。
【００３５】上記周辺回路部内に、半導体基板を選択酸
化（ＬＯＣＯＳ：Local Oxidationof Silicon）するこ
とにより素子分離用の第４絶縁膜を形成してもよい。そ
れにより、トレンチ分離の場合と比較して簡易なプロセ
スで第４絶縁膜を形成することができる。
【００３６】不揮発性半導体記憶装置はメモリセル部
と、周辺回路部と、周辺回路部内にＭＯＳ(Metal Oxide
Semiconductor)トランジスタとを備える。この場合、
上記トレンチはメモリセル部内に形成された第１トレン
チと、周辺回路部内に形成された第２トレンチとを含
み、窒化シリコン層は第１と第２トレンチの壁面に沿っ
てそれぞれ形成された第１と第２窒化シリコン層を含
む。第１絶縁膜は第１トレンチ内に形成され、第２トレ
ンチ内に素子分離用の第４絶縁膜を形成する。第１トレ
ンチの周囲に第２絶縁膜を形成し、第２トレンチの周囲
に第５絶縁膜を形成する。第２絶縁膜は、第１窒化シリ
コン層の周囲に位置する主表面上から第１窒化シリコン
層上に延在し、第２絶縁膜において第１窒化シリコン層
上に位置する部分の厚みが、第２絶縁膜において第１窒
化シリコン層の周囲の主表面上に位置する部分の厚み以
上である。第５絶縁膜は、第２窒化シリコン層の周囲に
位置する主表面上から第２窒化シリコン層上に延在し、
第５絶縁膜において第２窒化シリコン層上に位置する部
分の厚みが、第５絶縁膜において第２窒化シリコン層の
周囲の主表面上に位置する部分の厚み以上である。第５
絶縁膜上にＭＯＳトランジスタのゲート電極を形成す
る。
【００３７】このようにメモリセル部と周辺回路部との
双方に本発明のトレンチ分離構造を形成することによ
り、メモリセル部と周辺回路部との双方において、素子
の高密度化を促進しながら結晶欠陥の発生を抑制し、か
つ電気特性および信頼性をも向上することができる。
【００３８】本発明に係る不揮発性半導体記憶装置の製
造方法は、下記の各工程を備える。半導体基板の主表面
上に、第１絶縁膜を介して、第１導電膜を含むマスク膜
を形成する。このマスク膜を用いて半導体基板をエッチ
ングすることにより素子分離用の複数のトレンチを形成
する。トレンチの壁面を酸化する。この酸化後にトレン
チの壁面を窒化することにより、トレンチの壁面に沿っ
て延在する窒化シリコン層を形成する。トレンチ内に素
子分離用の第２絶縁膜を形成する。マスク膜の厚みを減
じることにより、第１導電膜を露出させる。第１導電膜
上に第３絶縁膜を介して第２導電膜を形成する。第２導
電膜、第３絶縁膜および第１導電膜をパターニングする
ことにより、フローティングゲート電極とコントロール
ゲート電極とを形成する。
【００３９】上記のように第１絶縁膜の形成後にトレン
チの壁面を酸化し、その後にトレンチの壁面を窒化して
いるので、第１絶縁膜下に窒化シリコン層を形成するこ
とができる。それにより、従来例のように窒化シリコン
層上に酸化膜を成長させる場合とは異なり、窒化シリコ
ン層上に所望の厚みの第１絶縁膜を形成することができ
る。それにより、上述のように不揮発性半導体記憶装置
の電気特性および信頼性を向上することができる。
【００４０】トレンチの壁面を酸化する工程は、好まし
くは、トレンチの壁面上に第１絶縁膜に達するように酸
化膜を形成する工程を含む。このとき、窒化シリコン層
を形成する工程は、好ましくは、酸化膜上からトレンチ
の壁面を窒化することにより、酸化膜の周囲であって第
１絶縁膜下に位置する領域に、トレンチに沿って延在す
るように窒化シリコン層を形成する工程を含む。
【００４１】このようにトレンチの壁面上に予め形成し
た上記の酸化膜上からトレンチの壁面を窒化することに
より、当該酸化膜の周囲であって第１絶縁膜下に窒化シ
リコン層を形成することができる。このとき、窒化シリ
コン層の形成領域上にバーズビークを形成することがで
き、この場合には窒化シリコン層上に位置する第１絶縁
膜の厚みを、窒化シリコン層の周囲に位置する第１絶縁
膜の厚み以上とすることができる。
【００４２】フローティングゲート電極は、第１導電膜
上に積層された第３導電膜を有してもよい。この場合、
第２導電膜を形成する工程は、第２絶縁膜上に延在する
ように第１導電膜上に第３導電膜を形成する工程と、第
３導電膜を覆うように第３絶縁膜を形成する工程とを含
む。また、フローティングゲート電極とコントロールゲ
ート電極とを形成する工程は、第２導電膜、第３絶縁
膜、第３導電膜および第１導電膜をパターニングするこ
とにより、フローティングゲート電極とコントロールゲ
ート電極とを形成する工程を含む。
【００４３】上記のように第１導電膜上に第３導電膜を
積層することにより、導電膜の積層構造によりフローテ
ィングゲート電極を構成することができる。また、第１
と第３導電膜を個別に形成することにより、第１および
第３導電膜と接する他の要素との界面の状態を良好に保
持しながら所望の厚みに第１および第３導電膜を形成す
ることができる。また、第１および第３導電膜にドープ
される不純物濃度を適切に調整することにより、フロー
ティングゲート電極の抵抗値を所望のものとすることも
できる。さらに、第３導電膜が第２絶縁膜上に延在する
ので、第３導電膜の表面積を第１導電膜の表面積よりも
大きくすることができ、フローティングゲート電極の表
面積を増大することができる。それにより、フローティ
ングゲート電極とコントロールゲート電極間のカップリ
ング比を向上することができる。
【００４４】上記不揮発性半導体記憶装置は、メモリセ
ル部と周辺回路部とを備える。そしてトレンチをメモリ
セル部内に形成し、周辺回路部内に素子分離用の第４絶
縁膜を形成する。この場合、マスク膜を形成する工程
は、周辺回路部内に第４絶縁膜を形成した後にマスク膜
を形成する工程を含む。また、半導体基板を選択的に酸
化することにより上記第４絶縁膜を形成してもよい。
【００４５】このようにメモリセル部の形成前に周辺回
路部内に素子分離用の第４絶縁膜を形成することによ
り、周辺回路部とメモリセル部にそれぞれ適切な素子分
離構造を選択することができる。また、周辺回路部内に
たとえばＬＯＣＯＳ法によって第４絶縁膜を形成するこ
とにより、トレンチ分離の場合と比較して簡易なプロセ
スで第４絶縁膜を形成することができる。
【００４６】上記不揮発性半導体記憶装置は、メモリセ
ル部と、周辺回路部と、周辺回路部内にＭＯＳトランジ
スタとを備え、トレンチは、メモリセル部内に形成され
た第１トレンチと、周辺回路部内に形成された第２トレ
ンチとを含み、窒化シリコン層は、第１と第２トレンチ
の壁面に沿ってそれぞれ形成された第１と第２窒化シリ
コン層を含み、第２絶縁膜は、第１と第２トレンチ内に
形成される。この場合、トレンチを形成する工程は、メ
モリセル部内に第１トレンチを形成するとともに周辺回
路部内に第２トレンチを形成する工程を含む。トレンチ
の壁面を酸化する工程は、第１と第２トレンチの壁面を
酸化する工程を含む。窒化シリコン層を形成する工程
は、第１と第２トレンチの壁面に沿って第１と第２窒化
シリコン層を形成する工程を含む。第２絶縁膜を形成す
る工程は、第１と第２トレンチ内に第２絶縁膜を形成す
る工程を含む。フローティングゲート電極とコントロー
ルゲート電極とを形成する工程は、第２導電膜、第３絶
縁膜および第１導電膜をパターニングすることにより、
メモリセル部内にフローティングゲート電極とコントロ
ールゲート電極とを形成するとともに周辺回路部内にＭ
ＯＳトランジスタのゲート電極を形成する工程を含む。
【００４７】このようにメモリセル部内と周辺回路部内
に同時にトレンチ分離領域を形成することにより、各部
内に別工程で分離領域を形成する場合と比較して工程の
簡略化を図れる。またメモリセル部内と周辺回路部内の
双方のトレンチの壁面に上記の手法で窒化シリコン層を
形成することにより、メモリセル部内と周辺回路部内の
双方において素子の電気特性および信頼性を向上しなが
ら結晶欠陥密度の増大をも抑制することができる。
【００４８】上記フローティングゲート電極と前記ＭＯ
Ｓトランジスタのゲート電極は、第１導電膜上に第３導
電膜を有してもよい。この場合、第２導電膜を形成する
工程は、第２絶縁膜上に延在するように第１導電膜上に
第３導電膜を形成する工程と、第３導電膜を覆うように
第３絶縁膜を形成する工程とを含み、フローティングゲ
ート電極とコントロールゲート電極とを形成する工程
は、第２導電膜、第３絶縁膜、第３導電膜および第１導
電膜をパターニングすることにより、メモリセル部内に
フローティングゲート電極とコントロールゲート電極と
を形成するとともに周辺回路部内にＭＯＳトランジスタ
のゲート電極を形成する工程を含む。
【００４９】この場合には、フローティングゲート電極
とコントロールゲート電極間のカップリング比を向上し
ながら、周辺回路部内のＭＯＳトランジスタのゲート電
極をも第１〜第３導電膜を含む多層構造とすることがで
きる。
【００５０】
【発明の実施の形態】以下、図１〜図２９を用いて、本
発明の実施の形態について説明する。
【００５１】（実施の形態１）図１は、本発明の実施の
形態１における不揮発性半導体記憶装置の周辺回路部と
メモリセル部の断面図である。なお、図１において、Ｗ
方向とはメモリセル部の幅方向のことであり、Ｌ方向と
はメモリセル部の長さ幅方向でありＷ方向と直交する方
向のことである。
【００５２】図１に示すように、周辺回路部における半
導体基板１の主表面に素子分離用のシリコン酸化膜２を
形成し、メモリセル部における半導体基板１の主表面に
素子分離用のトレンチ３およびシリコン酸化膜２１を形
成する。なお、上記シリコン酸化膜２を、周辺回路部に
設けたトレンチ（図示せず）内に形成してもよい。
【００５３】トレンチ３は、４００ｎｍ程度の深さを有
し、後述するドープトポリシリコン膜６をマスクとして
半導体基板１をエッチングすることにより自己整合的に
形成される。それにより、不揮発性半導体記憶装置の高
密度化が可能となる。
【００５４】トレンチ３の内壁に沿って窒化シリコン層
２５を形成する。この窒化シリコン層２５の存在によ
り、シリコン酸化膜２１形成後の熱酸化処理でシリコン
酸化膜２１が膨張するのを抑制できる。それにより、こ
の膨張に起因する半導体基板１における結晶欠陥密度の
増大を抑制することができる。
【００５５】また、図１に示すように、窒化シリコン層
２５上に位置する熱酸化膜（絶縁膜）４の厚みが、窒化
シリコン層２５の周囲に位置する熱酸化膜４の厚み以上
となっている。そのため、素子分離用のシリコン酸化膜
２１のエッジ部に従来例で問題となっていた薄肉部４ａ
が存在せず、素子の電気特性および信頼性を向上するこ
とができる。
【００５６】メモリセル部には、メモリセルトランジス
タを形成し、該メモリセルトランジスタは、半導体基板
１の主表面上に熱酸化膜（トンネル絶縁膜）４を介して
形成されたフローティングゲート電極８と、絶縁膜９
と、コントロールゲート電極３５とを有する。
【００５７】熱酸化膜４の厚みは、１０ｎｍ程度であ
る。フローティングゲート電極８は、１００ｎｍ程度の
厚みのドープトポリシリコン膜６で構成される。フロー
ティングゲート電極８上に、絶縁膜９を介してコントロ
ールゲート電極３５を形成する。
【００５８】絶縁膜９は、たとえば５ｎｍ程度の厚みの
酸化膜と、１０ｎｍ程度の厚みの窒化膜と、５ｎｍ程度
の厚みの酸化膜とを積層した３層絶縁膜（ＯＮＯ膜）で
構成される。
【００５９】コントロールゲート電極３５は、１００ｎ
ｍ程度の厚みのドープトポリシリコン膜１０と１００ｎ
ｍ程度の厚みのＷＳｉ膜１１とを有する。コントロール
ゲート電極３５上には２００ｎｍ程度の厚みのシリコン
酸化膜１２を形成する。
【００６０】周辺回路部には、ＭＯＳトランジスタを形
成し、該ＭＯＳトランジスタは、熱酸化膜（ゲート絶縁
膜）５を介して半導体基板１の主表面上に形成されたゲ
ート電極１３を有する。ゲート電極１３は、ドープトポ
リシリコン膜１０とＷＳｉ膜１１とを有する。ゲート電
極１３上にもシリコン酸化膜１２を形成する。
【００６１】上記のメモリセルトランジスタとＭＯＳト
ランジスタとを覆うように１０００ｎｍ程度の厚みのシ
リコン酸化膜等よりなる層間絶縁膜１４を形成する。層
間絶縁膜１４はコンタクトホール１５を有し、コンタク
トホール１５内にＷプラグ１６を形成する。層間絶縁膜
１４上には、Ｗプラグ１６と電気的に接続されるＡｌ−
Ｃｕ等よりなる配線膜１７を形成する。
【００６２】次に、上記の構造を有する不揮発性半導体
記憶装置の製造方法について図２〜図１３を用いて説明
する。
【００６３】図２に示すように、周辺回路部における半
導体基板１の主表面を選択的に酸化（ＬＯＣＯＳ：Loca
l Oxidation of Silicon）することにより、素子分離用
のシリコン酸化膜（絶縁膜）２を形成する。
【００６４】なお、トレンチ分離領域を形成するには、
周知の手法で周辺回路部にトレンチを形成し、このトレ
ンチ内にシリコン酸化膜等の絶縁膜を埋め込めばよい。
このとき、メモリセル部には、まだ素子分離領域を形成
しない。また、トレンチ内壁の窒化処理は行なわない。
【００６５】次に、写真製版後、図示しないフォトレジ
ストをマスクとして、リンイオンもしくはヒ素イオンを
半導体基板１に注入し、図示しないｎウェルを形成す
る。その後、再度写真製版を行ない、図示しないフォト
レジストをマスクとして、ボロンイオンを半導体基板１
に注入し、図示しないｐウェルを形成する。
【００６６】次に、メモリセル部のトンネル絶縁膜とな
る熱酸化膜４を形成する。この熱酸化膜４上に、ＣＶＤ
(Chemical Vapor Deposition)法等を用いて、ドープト
ポリシリコン膜６を堆積し、続いて２００ｎｍ程度の厚
みのシリコン窒化膜（絶縁膜）１８を堆積する。
【００６７】写真製版により、シリコン窒化膜１８上に
フォトレジスト１９を塗布した後、フォトレジスト１９
を所定形状にパターニングする。このフォトレジスト１
９をマスクとして、図３に示すように、シリコン窒化膜
１８、ドープトポリシリコン膜６および熱酸化膜４をド
ライエッチングする。
【００６８】フォトレジスト１９を除去した後、シリコ
ン窒化膜１８、ドープトポリシリコン膜６および熱酸化
膜４をマスク（マスク膜）として、半導体基板１をドラ
イエッチングする。
【００６９】それにより、図４に示すように、素子分離
用のトレンチ３をメモリセル部に形成する。上記のマス
ク膜を用いてトレンチ３を形成することにより、ドープ
トポリシリコン膜（フローティングゲート電極の少なく
とも一部となる導電膜）６に対し自己整合的にトレンチ
３を形成することができる。
【００７０】次に、トレンチ３の内壁を５０ｎｍ程度熱
酸化する。それにより、図５に示すように、熱酸化膜２
０を形成する。この時点で、最終的なフィールドエッジ
が確定する。このとき、バーズビークを形成することに
より、バーズビークが熱酸化膜４に達し、窒化シリコン
層２５の形成領域上に厚い酸化膜（絶縁膜）を形成する
ことができる。
【００７１】次に、トレンチ３の内壁をＮＯやＮ2Ｏの
ような窒素原子を含むガスにて熱窒化する。それによ
り、図６に示すように、窒化シリコン層２５を形成す
る。このとき、既に熱酸化膜４が形成されているので、
従来例のようにフィールドエッジで局所的に熱酸化膜４
が薄くなることはない。
【００７２】また、周辺回路部はドープトポリシリコン
膜６とシリコン窒化膜１８とで覆われているので、周辺
回路部内の半導体基板１は窒化されない。よって、後の
工程で周辺回路部のトランジスタのゲート酸化膜となる
熱酸化膜５を形成する際にも、フィールドエッジで局所
的に熱酸化膜４が薄くなることはない。
【００７３】その後、図７に示すように、ＣＶＤ法等を
用いて、５００ｎｍ程度のシリコン酸化膜（絶縁膜）２
１を堆積し、トレンチ３内にシリコン酸化膜２１を埋め
込むとともにシリコン窒化膜１８上にシリコン酸化膜２
１を形成する。
【００７４】次に、シリコン酸化膜２１の厚みを減じ
る。具体的には、たとえばＣＭＰ(Chemical Mechanical
Polishing)によりシリコン酸化膜２１を研磨し、シリ
コン酸化膜２１の厚みを減じる。それにより、図８に示
すように、シリコン窒化膜１８の表面を露出させる。
【００７５】次に、シリコン酸化膜２１をフッ酸で所定
量だけウェットエッチングした後、熱リン酸でシリコン
窒化膜１８を除去する。つまり上記のマスク膜の厚みを
減じる。それにより、図９に示すようにドープトポリシ
リコン膜６を露出させる。この時点で、本発明のトレン
チ素子分離（ＳＴＩ）が形成される。
【００７６】次に、ＣＶＤ法等により、酸化膜、窒化
膜、酸化膜からなる３層構造の絶縁膜９を堆積する。こ
の絶縁膜９上に、写真製版により、メモリセル部を覆う
フォトレジスト２２を形成し、図１０に示すようにフォ
トレジスト２２をマスクとして周辺回路部の絶縁膜９お
よびドープトポリシリコン膜６をドライエッチングによ
り除去し、フッ酸で熱酸化膜４を除去する。
【００７７】次に、図１１に示すように周辺回路部のト
ランジスタのゲート酸化膜となる２０ｎｍ程度の厚みの
熱酸化膜５を形成する。このとき、メモリセル部では、
絶縁膜９における窒化膜により、下地の酸化を防止でき
る。
【００７８】次に、ＣＶＤ法等を用いて、周辺回路部の
トランジスタのゲート電極１３およびメモリセル部のコ
ントロールゲート電極３５となるドープトポリシリコン
膜１０およびＷＳｉ膜１１と、シリコン酸化膜１２とを
順に堆積する。写真製版によりシリコン酸化膜１２上に
所定形状のフォトレジスト２３を形成し、フォトレジス
ト２３をマスクとしてシリコン酸化膜１２をエッチング
する。
【００７９】フォトレジスト２３を除去した後、パター
ニングしたシリコン酸化膜１２をマスクとして、ドープ
トポリシリコン膜（導電膜）１０およびＷＳｉ膜１１を
ドライエッチングする。それにより、図１２に示すよう
に、周辺回路部のトランジスタのゲート電極１３および
メモリセル部のコントロールゲート電極３５を形成す
る。
【００８０】次に、図１３に示すように、写真製版によ
り周辺回路部を覆うフォトレジスト２４を形成し、フォ
トレジスト２４をマスクとして、メモリセル部の絶縁膜
９、ドープトポリシリコン膜６をドライエッチングす
る。それにより、メモリセル部のフローティングゲート
電極８を形成する。
【００８１】写真製版後、フォトレジスト（図示せず）
をマスクとしてリンイオンもしくはヒ素イオンを半導体
基板１に注入し、メモリセルトランジスタのドレインを
形成する。
【００８２】さらに写真製版を行ない、周辺回路部およ
びメモリセルトランジスタのドレインをフォトレジスト
（図示せず）で覆い、コントロールゲート電極３５に対
して自己整合的にメモリセルトランジスタのソース側の
シリコン酸化膜２１をドライエッチングにより除去す
る。その後、リンイオンもしくはヒ素イオンを半導体基
板１に注入し、メモリセルトランジスタのソースを形成
する。
【００８３】さらに写真製版を行ない、フォトレジスト
（図示せず）をマスクとしてリンイオンもしくはヒ素イ
オンを半導体基板１に注入し、周辺回路部のｎチャネル
トランジスタのソース／ドレインを形成する。
【００８４】さらに写真製版を行ない、フォトレジスト
（図示せず）をマスクとしてボロンイオンもしくはＢＦ
2イオンを半導体基板１に注入し、周辺回路部のｐチャ
ネルトランジスタのソース／ドレインを形成する。
【００８５】次に、ＣＶＤ法等により、周辺回路部のト
ランジスタおよびメモリセルトランジスタを覆うように
シリコン酸化膜等よりなる層間絶縁膜１４を堆積する。
写真製版を行ない、フォトレジスト（図示せず）をマス
クとして層間絶縁膜１４をドライエッチングし、コンタ
クトホール１５を形成する。
【００８６】次に、５００ｎｍ程度のタングステン
（Ｗ）を堆積した後、エッチバックを行ない、Ｗプラグ
１６を形成する。続いて層間絶縁膜１４上にＡｌ−Ｃｕ
膜を堆積し、写真製版を行ない、フォトレジスト（図示
せず）をマスクとしてＡｌ−Ｃｕ膜をドライエッチング
する。それにより、配線膜１７を形成する。
【００８７】以上の工程を経て、図１に示す不揮発性半
導体記憶装置を形成することができる。
【００８８】（実施の形態２）次に、図１４および図１
５を用いて、本発明の実施の形態２について説明する。
図１４は、本実施の形態における不揮発性半導体記憶装
置の断面図である。
【００８９】図１４に示すように、本実施の形態におけ
る不揮発性半導体記憶装置では、フローティングゲート
電極８は、１００ｎｍ程度の厚みのドープトポリシリコ
ン膜６と、ドープトポリシリコン膜６上に形成された５
０ｎｍ程度の厚みのドープトポリシリコン膜（導電膜）
７とで構成される。それ以外の構成については、実施の
形態１の場合と同様であるので、重複説明は省略する。
【００９０】上記のようにフローティングゲート電極８
が導電膜の積層構造を有することにより、ドープトポリ
シリコン膜６，７と接する他の要素との界面の状態を良
好に保持しながらこれらを形成することができ、またド
ープトポリシリコン膜６，７に導入する不純物濃度を適
切に調整することによりフローティングゲート電極８の
抵抗値を所望のものとすることができる。
【００９１】さらに、ドープトポリシリコン膜６，７の
厚みも所望のものとすることができ、それぞれの形成を
容易に行なえる。
【００９２】さらに、ドープトポリシリコン膜７がシリ
コン酸化膜２１上に延在するので、ドープトポリシリコ
ン膜７の表面積をドープトポリシリコン膜６の表面積よ
りも大きくすることができる。それにより、フローティ
ングゲート電極８の表面積を増大することができ、フロ
ーティングゲート電極８とコントロールゲート電極３５
間のカップリング比を向上することができる。
【００９３】次に、図１５を用いて、本実施の形態の不
揮発性半導体記憶装置の製造方法について説明する。
【００９４】まず実施の形態１と同様の工程を経てドー
プトポリシリコン膜６の表面を露出させる。このドープ
トポリシリコン膜６上に、ＣＶＤ法等を用いて、ドープ
トポリシリコン膜７を堆積する。
【００９５】このとき、ドープトポリシリコン膜６に含
まれる不純物濃度と、ドープトポリシリコン膜７含まれ
る不純物濃度とを異ならせる。具体的には、ドープトポ
リシリコン膜６に含まれる不純物濃度を低く抑え、ドー
プトポリシリコン膜７に含まれる不純物濃度をそれより
も高くする。
【００９６】それにより、ドープトポリシリコン膜６と
下地との界面の状態を良好に保ちながらドープトポリシ
リコン膜６を形成することができ、かつフローティング
ゲート電極８を低抵抗化することができる。
【００９７】写真製版後、ドープトポリシリコン膜７上
にフォトレジスト２６を形成し、このフォトレジスト２
６をマスクとしてドープトポリシリコン膜７をエッチン
グする。それにより、シリコン酸化膜２１上に延在する
ようにドープトポリシリコン膜７を形成する。
【００９８】なお、ドープトポリシリコン膜７の厚みを
ドープトポリシリコン膜６の厚みよりも薄くすることに
より、薄い下地膜の上でも容易にドープトポリシリコン
膜７のパターニングを行なえる。
【００９９】上記のようにしてドープトポリシリコン膜
７をパターニングした後、フォトレジスト２６を除去す
る。その後は、実施の形態１と同様の工程を経て図１４
に示す不揮発性半導体記憶装置を形成することができ
る。
【０１００】（実施の形態３）次に、図１６〜図２７を
用いて、本発明の実施の形態３について説明する。図１
６は、本実施の形態における不揮発性半導体記憶装置の
断面図である。
【０１０１】図１６に示すように、本実施の形態におけ
る不揮発性半導体記憶装置では、周辺回路部にトレンチ
２９を設け、トレンチ２９内にシリコン酸化膜２１を形
成し、周辺回路部のトランジスタのゲート電極１３がド
ープトポリシリコン膜６，１０とＷＳｉ膜１１との積層
構造を有している。
【０１０２】また、トレンチ２９の壁面に沿って窒化シ
リコン層２５を形成し、この窒化シリコン層２５上に位
置する熱酸化膜（絶縁膜）５の厚みが、窒化シリコン層
２５の周囲に位置する熱酸化膜５の厚み以上となってい
る。
【０１０３】それ以外の構成については実施の形態１の
場合と基本的に同様であるので、重複説明は省略する。
【０１０４】本実施の形態の場合も、実施の形態１の場
合と基本的に同様の構成を有しているので、実施の形態
１の場合と同様の効果が得られる。それに加え、本実施
の形態によれば、周辺回路部のトレンチ分離領域におい
ても窒化シリコン層２５を形成しているので、周辺回路
部内に位置する半導体基板１における結晶欠陥密度の増
大をも抑制することができる。
【０１０５】また、周辺回路部においても窒化シリコン
層２５上に位置する熱酸化膜５の厚みが、窒化シリコン
層２５の周囲に位置する熱酸化膜５の厚み以上となって
いるので、周辺回路部においても素子の電気特性および
信頼性を向上することができる。
【０１０６】次に、図１７〜図２７を用いて、本実施の
形態３における不揮発性半導体記憶装置の製造方法につ
いて説明する。
【０１０７】予め半導体基板１にｎウェル領域とｐウェ
ル領域とを形成した後、１０ｎｍ程度の熱酸化膜２６を
形成する。写真製版により熱酸化膜２６上に周辺回路部
を覆うフォトレジスト２７を形成し、図１７に示すよう
に、フォトレジスト２７をマスクとして熱酸化膜２６を
フッ酸で選択的に除去する。
【０１０８】フォトレジスト２７を除去した後、メモリ
セル部のトンネル絶縁膜となる１０ｎｍ程度の熱酸化膜
４を形成する。このとき、周辺回路部では、熱酸化膜２
６をさらに酸化することになるので、熱酸化膜４よりも
厚い熱酸化膜５が形成される。この熱酸化膜５が、周辺
回路部のトランジスタのゲート絶縁膜となる。
【０１０９】次に、実施の形態１と同様の手法でドープ
トポリシリコン膜６とシリコン窒化膜１８とを堆積し、
写真製版により所定形状のフォトレジスト２８をシリコ
ン窒化膜１８上に形成する。このフォトレジスト２８を
マスクとして、図１８に示すように、シリコン窒化膜１
８、ドープトポリシリコン膜６、熱酸化膜４および熱酸
化膜５をドライエッチングする。それにより、メモリセ
ル部と周辺回路部における素子分離用のトレンチ形成領
域を露出させる。
【０１１０】フォトレジスト２８を除去した後、パター
ニングしたシリコン窒化膜１８、ドープトポリシリコン
膜６、熱酸化膜４および熱酸化膜５をマスクとして、半
導体基板１をドライエッチングする。それにより、図１
９に示すように、４００ｎｍ程度の深さのトレンチ３，
２９を形成する。
【０１１１】このようにメモリセル部と周辺回路部のト
レンチ３，２９を同一工程で形成することにより、プロ
セスを簡略化することができる。
【０１１２】次に、図２０に示すようにトレンチ３，２
９の内壁を５０ｎｍ程度熱酸化して熱酸化膜２０，３０
を形成する。この状態で実施の形態１の場合と同様の手
法でトレンチ３，２９の内壁を窒化する。それにより、
図２１に示すように窒化シリコン層２５をメモリセル部
と周辺回路部の双方に形成する。
【０１１３】本実施の形態の場合も、窒化シリコン層２
５の形成前に既に熱酸化膜４，５が形成されているの
で、フィールドエッジで従来例のように熱酸化膜４，５
が局所的に薄くなることはない。
【０１１４】次に、図２２に示すように５００ｎｍ程度
のシリコン酸化膜２１を堆積する。それにより、トレン
チ３，２９内にシリコン酸化膜２１を埋め込む。その
後、実施の形態１の場合と同様に、シリコン酸化膜２１
にＣＭＰを施し、図２３に示すようにシリコン窒化膜１
８を露出させる。
【０１１５】次に、フッ酸でシリコン酸化膜２１を所定
量だけウェットエッチングし、熱リン酸でシリコン窒化
膜１８を除去し、ドープトポリシリコン膜６の表面を露
出させる。それにより、図２４に示すようにトレンチ分
離（ＳＴＩ）が形成される。
【０１１６】次に、実施の形態１と同様の手法で絶縁膜
９を形成し、図２５に示すように写真製版を行なって絶
縁膜９上に所定形状のフォトレジスト３１を形成する。
フォトレジスト３１は、周辺回路部のトランジスタのゲ
ート電極形成領域上に開口を有する。このフォトレジス
ト３１をマスクとして絶縁膜９をドライエッチングする
ことにより、周辺回路部のトランジスタのゲート電極形
成領域におけるドープトポリシリコン膜６の表面を露出
させる。
【０１１７】フォトレジスト３１を除去した後、実施の
形態１と同様の手法で、ドープトポリシリコン膜１０、
ＷＳｉ膜１１およびシリコン酸化膜１２を堆積する。こ
のとき周辺回路部では、図２６に示すように、絶縁膜９
を除去した領域で、ドープトポリシリコン膜１０とドー
プトポリシリコン膜６とが接し、これらが電気的に接続
され、ドープトポリシリコン膜６が周辺回路部のトラン
ジスタの下層ゲート電極となる。
【０１１８】写真製版によりシリコン酸化膜１２上に所
定形状のフォトレジスト３２を形成し、フォトレジスト
３２をマスクとしてシリコン酸化膜１２をドライエッチ
ングする。
【０１１９】フォトレジスト３２を除去した後、図２７
に示すように、パターニングしたシリコン酸化膜１２を
マスクとしてＷＳｉ膜１１、ドープトポリシリコン膜１
０、絶縁膜９、ドープトポリシリコン膜６をドライエッ
チングする。それにより、周辺回路部のトランジスタの
ゲート電極１３と、コントロールゲート電極３５と、フ
ローティングゲート電極８とが形成される。
【０１２０】それ以降は、実施の形態１と同様の工程を
経て、図１６に示す不揮発性半導体記憶装置が形成され
る。
【０１２１】（実施の形態４）次に、図２８および図２
９を用いて、本発明の実施の形態４について説明する。
図２８は、本実施の形態における不揮発性半導体記憶装
置の断面図である。
【０１２２】図２８に示すように、本実施の形態におけ
る不揮発性半導体記憶装置では、フローティングゲート
電極８が、１００ｎｍ程度の厚みのドープトポリシリコ
ン膜６と、ドープトポリシリコン膜６上に形成された５
０ｎｍ程度の厚みのドープトポリシリコン膜７とで構成
される。
【０１２３】また、周辺回路部のゲート電極１３が、ド
ープトポリシリコン膜６，７，１０と、ＷＳｉ膜１１と
の積層構造を有している。それ以外の構成については、
実施の形態３の場合と基本的に同様であるので、重複説
明は省略する。
【０１２４】上記のようにフローティングゲート電極８
が導電膜の積層構造を有するので、実施の形態２の場合
と同様に、ドープトポリシリコン膜６，７と接する他の
要素との界面の状態を良好に保持しながら、フローティ
ングゲート電極８の抵抗値を所望のものとすることがで
きる。
【０１２５】また、ドープトポリシリコン膜６，７の厚
みも所望のものとすることができ、フローティングゲー
ト電極８とコントロールゲート電極３５間のカップリン
グ比をも向上することができる。
【０１２６】次に、図２９を用いて、本実施の形態の不
揮発性半導体記憶装置の製造方法について説明する。
【０１２７】まず実施の形態３と同様の工程を経てドー
プトポリシリコン膜６の表面を露出させる。このドープ
トポリシリコン膜６上に、実施の形態２の場合と同様の
手法で、ドープトポリシリコン膜７を堆積する。
【０１２８】写真製版後、ドープトポリシリコン膜７上
にフォトレジスト３３を形成し、このフォトレジスト３
３をマスクとしてドープトポリシリコン膜７をエッチン
グする。それにより、シリコン酸化膜２１上に延在する
ようにドープトポリシリコン膜７を形成する。
【０１２９】このようにしてドープトポリシリコン膜７
をパターニングした後、フォトレジスト３３を除去す
る。その後は、実施の形態３と同様の工程を経て図２８
に示す不揮発性半導体記憶装置を形成することができ
る。
【０１３０】（実施の形態５）上述の実施の形態３で
は、図１９に示すように周辺回路部のトレンチ２９とメ
モリセル部のトレンチ３とを同時に形成したが、周辺回
路部のトレンチ２９をメモリセル部のトレンチ３より先
に形成してもよい。このとき、周辺回路部のトレンチ２
９の内壁は窒化しない。
【０１３１】また、図１８に示す工程で、メモリセル部
上に位置するフォトレジスト２８にのみ開口を設け、周
辺回路部を覆う部分に開口を設けない。このフォトレジ
スト２８をマスクとしてメモリセル部内に位置するシリ
コン窒化膜１８、ドープトポリシリコン膜６および熱酸
化膜４のみをエッチングする。
【０１３２】それ以外は実施の形態３と同様の工程を経
て、図１６に示す不揮発性半導体記憶装置を形成するこ
とができる。
【０１３３】なお、周辺回路部のトレンチ分離の代わり
にＬＯＣＯＳ法により形成したシリコン酸化膜を素子分
離用の絶縁膜として使用してもよい。この場合、周辺回
路部の素子分離用のシリコン酸化膜を、メモリセル部の
トレンチ３の形成前に形成する。
【０１３４】それにより、図１６に示す周辺回路部のト
レンチ２９およびシリコン酸化膜２１の代わりに、図１
に示すシリコン酸化膜２を有する不揮発性半導体記憶装
置を形成することができる。
【０１３５】（実施の形態６）実施の形態５において、
フローティングゲート電極８を、ドープトポリシリコン
膜６とドープトポリシリコン膜７との積層構造としても
よい。この場合、実施の形態２と同様の手法で、ドープ
トポリシリコン膜６上にドープトポリシリコン膜７を形
成する。
【０１３６】それ以降は実施の形態５と同様の工程を経
て、本実施の形態の不揮発性半導体記憶装置を形成する
ことができる。すなわち、実施の形態５においてフロー
ティングゲート電極８を、ドープトポリシリコン膜６と
ドープトポリシリコン膜７との積層構造とした不揮発性
半導体記憶装置を形成することができる。
【０１３７】以上のように本発明の実施の形態について
説明を行なったが、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれる。
【０１３８】
【発明の効果】本発明によれば、トレンチの壁面に沿っ
て窒化シリコンを形成しているので素子分離絶縁膜の膨
張に起因して半導体基板に結晶欠陥が発生することを抑
制することができ、また窒化シリコン上の絶縁膜の厚み
が薄くなるのを阻止できるので素子の電気特性および信
頼性を向上することができる。したがって、不揮発性半
導体記憶装置の信頼性を向上することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における不揮発性半導
体記憶装置の断面図である。
【図２】 図１に示す不揮発性半導体記憶装置の製造工
程の第１工程を示す断面図である。
【図３】 図１に示す不揮発性半導体記憶装置の製造工
程の第２工程を示す断面図である。
【図４】 図１に示す不揮発性半導体記憶装置の製造工
程の第３工程を示す断面図である。
【図５】 図１に示す不揮発性半導体記憶装置の製造工
程の第４工程を示す断面図である。
【図６】 図１に示す不揮発性半導体記憶装置の製造工
程の第５工程を示す断面図である。
【図７】 図１に示す不揮発性半導体記憶装置の製造工
程の第６工程を示す断面図である。
【図８】 図１に示す不揮発性半導体記憶装置の製造工
程の第７工程を示す断面図である。
【図９】 図１に示す不揮発性半導体記憶装置の製造工
程の第８工程を示す断面図である。
【図１０】 図１に示す不揮発性半導体記憶装置の製造
工程の第９工程を示す断面図である。
【図１１】 図１に示す不揮発性半導体記憶装置の製造
工程の第１０工程を示す断面図である。
【図１２】 図１に示す不揮発性半導体記憶装置の製造
工程の第１１工程を示す断面図である。
【図１３】 図１に示す不揮発性半導体記憶装置の製造
工程の第１２工程を示す断面図である。
【図１４】 本発明の実施の形態２における不揮発性半
導体記憶装置の断面図である。
【図１５】 図１４に示す不揮発性半導体記憶装置の製
造工程における特徴的な工程を示す断面図である。
【図１６】 本発明の実施の形態３における不揮発性半
導体記憶装置の断面図である。
【図１７】 図１６に示す不揮発性半導体記憶装置の製
造工程の第１工程を示す断面図である。
【図１８】 図１６に示す不揮発性半導体記憶装置の製
造工程の第２工程を示す断面図である。
【図１９】 図１６に示す不揮発性半導体記憶装置の製
造工程の第３工程を示す断面図である。
【図２０】 図１６に示す不揮発性半導体記憶装置の製
造工程の第４工程を示す断面図である。
【図２１】 図１６に示す不揮発性半導体記憶装置の製
造工程の第５工程を示す断面図である。
【図２２】 図１６に示す不揮発性半導体記憶装置の製
造工程の第６工程を示す断面図である。
【図２３】 図１６に示す不揮発性半導体記憶装置の製
造工程の第７工程を示す断面図である。
【図２４】 図１６に示す不揮発性半導体記憶装置の製
造工程の第８工程を示す断面図である。
【図２５】 図１６に示す不揮発性半導体記憶装置の製
造工程の第９工程を示す断面図である。
【図２６】 図１６に示す不揮発性半導体記憶装置の製
造工程の第１０工程を示す断面図である。
【図２７】 図１６に示す不揮発性半導体記憶装置の製
造工程の第１１工程を示す断面図である。
【図２８】 本発明の実施の形態４における不揮発性半
導体記憶装置の断面図である。
【図２９】 図２８に示す不揮発性半導体記憶装置の製
造工程における特徴的な工程を示す断面図である。
【図３０】 従来の不揮発性半導体記憶装置の断面図で
ある。
【図３１】 従来の不揮発性半導体記憶装置の製造工程
の第１工程を示す断面図である。
【図３２】 従来の不揮発性半導体記憶装置の製造工程
の第２工程を示す断面図である。
【図３３】 従来の不揮発性半導体記憶装置の製造工程
の第３工程を示す断面図である。
【図３４】 従来の不揮発性半導体記憶装置の製造工程
の第４工程を示す断面図である。
【図３５】 従来の不揮発性半導体記憶装置の製造工程
の第５工程を示す断面図である。
【図３６】 従来の不揮発性半導体記憶装置の製造工程
の第６工程を示す断面図である。
【図３７】 従来の不揮発性半導体記憶装置の製造工程
の第７工程を示す断面図である。
【図３８】 従来の不揮発性半導体記憶装置の製造工程
の第８工程を示す断面図である。
【図３９】 従来の不揮発性半導体記憶装置の製造工程
の第９工程を示す断面図である。
【図４０】 従来の不揮発性半導体記憶装置の製造工程
の第１０工程を示す断面図である。
【図４１】 従来の不揮発性半導体記憶装置の製造工程
の第１１工程を示す断面図である。
【符号の説明】
１ 半導体基板、２，１２，２１ シリコン酸化膜、
３，２９ トレンチ、４，５，２０，２６，３０ 熱酸
化膜、６，７，１０ ドープトポリシリコン膜、８ フ
ローティングゲート電極、９ 絶縁膜、１１ ＷＳｉ
膜、１３ ゲート電極、１４ 層間絶縁膜、１５ コン
タクトホール、１６ Ｗプラグ、１７ 配線膜、１８
シリコン窒化膜、１９，２２，２３，２４，２７，２
８，３１，３２，３３，３４，３６，３７，３８，３９
フォトレジスト、２５ 窒化シリコン層、３５ コン
トロールゲート電極、４０ 領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１ Ｆターム(参考） 5F032 AA13 AA34 AA44 AA46 AA48 CA03 CA17 DA02 DA53 DA58 DA78 DA80 5F083 EP05 EP23 EP44 EP45 EP55 EP56 EP57 GA09 GA22 JA02 JA04 JA32 JA36 JA39 JA53 NA01 NA08 PR03 PR12 PR21 PR29 PR36 PR40 PR43 PR53 ZA03 ZA04 ZA07 5F101 BA02 BA07 BA12 BA29 BA36 BB05 BB08 BD24 BD35 BH02 BH04 BH05 BH09 BH14 BH19 BH21

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板に形成された素子分離用の複数のトレン
    チと、 前記トレンチの壁面に沿って形成される窒化シリコン層
    と、 前記トレンチ内に形成された素子分離用の第１絶縁膜
    と、 前記窒化シリコン層の周囲に位置する前記主表面上から
    前記窒化シリコン層上に延在し、前記窒化シリコン層上
    に位置する部分の厚みが前記窒化シリコン層の周囲に位
    置する部分の厚み以上である第２絶縁膜と、 前記第２絶縁膜上に形成されたフローティングゲート電
    極と、 前記フローティングゲート電極上に第３絶縁膜を介して
    形成されるコントロールゲート電極とを備えた、不揮発
    性半導体記憶装置。
  2. 【請求項２】 前記トレンチは、前記フローティングゲ
    ート電極の少なくとも一部をマスクとして前記半導体基
    板をエッチングすることにより形成される、請求項１に
    記載の不揮発性半導体記憶装置。
  3. 【請求項３】 前記窒化シリコン層は、前記トレンチの
    壁面を酸化した後に窒化することにより形成される、請
    求項１または請求項２に記載の不揮発性半導体記憶装
    置。
  4. 【請求項４】 前記不揮発性半導体記憶装置は、メモリ
    セルトランジスタが形成されるメモリセル部と、前記メ
    モリセルトランジスタの動作制御を行なう周辺回路が形
    成される周辺回路部とを備え、 前記メモリセル部内に前記トレンチを形成する、請求項
    １から請求項３のいずれかに記載の不揮発性半導体記憶
    装置。
  5. 【請求項５】 前記周辺回路部内に、前記半導体基板を
    選択酸化することにより形成された素子分離用の第４絶
    縁膜を有する、請求項４に記載の不揮発性半導体記憶装
    置。
  6. 【請求項６】 前記不揮発性半導体記憶装置は、メモリ
    セルトランジスタが形成されるメモリセル部と、前記メ
    モリセルトランジスタの動作制御を行なう周辺回路が形
    成される周辺回路部と、前記周辺回路部内にＭＯＳ(Met
    al Oxide Semiconductor)トランジスタとを備え、 前記トレンチは、前記メモリセル部内に形成された第１
    トレンチと、前記周辺回路部内に形成された第２トレン
    チとを含み、 前記窒化シリコン層は、前記第１と第２トレンチの壁面
    に沿ってそれぞれ形成された第１と第２窒化シリコン層
    を含み、 前記第１絶縁膜は、前記第１トレンチ内に形成され、 前記第２トレンチ内に形成される素子分離用の第４絶縁
    膜を有し、 前記第１トレンチの周囲に前記第２絶縁膜を形成し、前
    記第２トレンチの周囲に第５絶縁膜を形成し、 前記第２絶縁膜は、前記第１窒化シリコン層の周囲に位
    置する前記主表面上から前記第１窒化シリコン層上に延
    在し、 前記第２絶縁膜において前記第１窒化シリコン層上に位
    置する部分の厚みが、前記第２絶縁膜において前記第１
    窒化シリコン層の周囲の前記主表面上に位置する部分の
    厚み以上であり、 前記第５絶縁膜は、前記第２窒化シリコン層の周囲に位
    置する前記主表面上から前記第２窒化シリコン層上に延
    在し、 前記第５絶縁膜において前記第２窒化シリコン層上に位
    置する部分の厚みが、前記第５絶縁膜において前記第２
    窒化シリコン層の周囲の前記主表面上に位置する部分の
    厚み以上であり、 前記第５絶縁膜上に前記ＭＯＳトランジスタのゲート電
    極を形成した、請求項１から請求項３のいずれかに記載
    の不揮発性半導体記憶装置。
  7. 【請求項７】 半導体基板の主表面上に、第１絶縁膜を
    介して、第１導電膜を含むマスク膜を形成する工程と、 前記マスク膜を用いて前記半導体基板をエッチングする
    ことにより素子分離用の複数のトレンチを形成する工程
    と、 前記トレンチの壁面を酸化する工程と、 前記酸化後に前記トレンチの壁面を窒化することによ
    り、前記トレンチの壁面に沿って延在する窒化シリコン
    層を形成する工程と、 前記トレンチ内に素子分離用の第２絶縁膜を形成する工
    程と、 前記マスク膜の厚みを減じることにより、前記第１導電
    膜を露出させる工程と、 前記第１導電膜上に第３絶縁膜を介して第２導電膜を形
    成する工程と、 前記第２導電膜、前記第３絶縁膜および前記第１導電膜
    をパターニングすることにより、フローティングゲート
    電極とコントロールゲート電極とを形成する工程と、を
    備えた、不揮発性半導体記憶装置の製造方法。
  8. 【請求項８】 前記トレンチの壁面を酸化する工程は、
    前記トレンチの壁面上に前記第１絶縁膜に達するように
    酸化膜を形成する工程を含み、 窒化シリコン層を形成する工程は、前記酸化膜上から前
    記トレンチの壁面を窒化することにより、前記酸化膜の
    周囲であって前記第１絶縁膜下に位置する領域に、前記
    トレンチに沿って延在するように窒化シリコン層を形成
    する工程を含む、請求項７に記載の不揮発性半導体記憶
    装置の製造方法。
  9. 【請求項９】 前記フローティングゲート電極は、前記
    第１導電膜上に積層された第３導電膜を有し、 前記第２導電膜を形成する工程は、 前記第２絶縁膜上に延在するように前記第１導電膜上に
    第３導電膜を形成する工程と、 前記第３導電膜を覆うように前記第３絶縁膜を形成する
    工程とを含み、 前記フローティングゲート電極と前記コントロールゲー
    ト電極とを形成する工程は、前記第２導電膜、前記第３
    絶縁膜、前記第３導電膜および前記第１導電膜をパター
    ニングすることにより、前記フローティングゲート電極
    と前記コントロールゲート電極とを形成する工程を含
    む、請求項７または請求項８に記載の不揮発性半導体記
    憶装置の製造方法。
  10. 【請求項１０】 前記不揮発性半導体記憶装置は、メモ
    リセルトランジスタが形成されるメモリセル部と、前記
    メモリセルトランジスタの動作制御を行なう周辺回路が
    形成される周辺回路部とを備え、 前記トレンチを、前記メモリセル部内に形成し、 前記周辺回路部内に素子分離用の第４絶縁膜を形成し、 前記マスク膜を形成する工程は、前記周辺回路部内に第
    ４絶縁膜を形成した後に前記マスク膜を形成する工程を
    含む、請求項７から請求項９のいずれかに記載の不揮発
    性半導体記憶装置の製造方法。
  11. 【請求項１１】 前記半導体基板を選択的に酸化するこ
    とにより前記第４絶縁膜を形成する、請求項１０に記載
    の不揮発性半導体記憶装置の製造方法。
  12. 【請求項１２】 前記不揮発性半導体記憶装置は、メモ
    リセルトランジスタが形成されるメモリセル部と、前記
    メモリセルトランジスタの動作制御を行なう周辺回路が
    形成される周辺回路部と、前記周辺回路部内にＭＯＳ(M
    etal Oxide Semiconductor)トランジスタとを備え、 前記トレンチは、前記メモリセル部内に形成された第１
    トレンチと、前記周辺回路部内に形成された第２トレン
    チとを含み、 前記窒化シリコン層は、前記第１と第２トレンチの壁面
    に沿ってそれぞれ形成された第１と第２窒化シリコン層
    を含み、 前記第２絶縁膜は、前記第１と第２トレンチ内に形成さ
    れ、 前記トレンチを形成する工程は、前記メモリセル部内に
    前記第１トレンチを形成するとともに前記周辺回路部内
    に前記第２トレンチを形成する工程を含み、 前記トレンチの壁面を酸化する工程は、前記第１と第２
    トレンチの壁面を酸化する工程を含み、 前記窒化シリコン層を形成する工程は、前記第１と第２
    トレンチの壁面に沿って前記第１と第２窒化シリコン層
    を形成する工程を含み、 前記第２絶縁膜を形成する工程は、前記第１と第２トレ
    ンチ内に前記第２絶縁膜を形成する工程を含み、 前記フローティングゲート電極と前記コントロールゲー
    ト電極とを形成する工程は、前記第２導電膜、前記第３
    絶縁膜および前記第１導電膜をパターニングすることに
    より、前記メモリセル部内に前記フローティングゲート
    電極と前記コントロールゲート電極とを形成するととも
    に前記周辺回路部内に前記ＭＯＳトランジスタのゲート
    電極を形成する工程を含む、請求項７または請求項８に
    記載の不揮発性半導体記憶装置の製造方法。
  13. 【請求項１３】 前記フローティングゲート電極と前記
    ＭＯＳトランジスタのゲート電極は、前記第１導電膜上
    に第３導電膜を有し、 前記第２導電膜を形成する工程は、 前記第２絶縁膜上に延在するように前記第１導電膜上に
    前記第３導電膜を形成する工程と、 前記第３導電膜を覆うように前記第３絶縁膜を形成する
    工程とを含み、 前記フローティングゲート電極と前記コントロールゲー
    ト電極とを形成する工程は、前記第２導電膜、前記第３
    絶縁膜、前記第３導電膜および前記第１導電膜をパター
    ニングすることにより、前記メモリセル部内に前記フロ
    ーティングゲート電極と前記コントロールゲート電極と
    を形成するとともに前記周辺回路部内に前記ＭＯＳトラ
    ンジスタのゲート電極を形成する工程を含む、請求項１
    ２に記載の不揮発性半導体記憶装置の製造方法。
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