JP3530026B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】シリコン酸化膜をゲート酸化膜として用
いるＭＯＳトランジスタにおいて、ゲート酸化膜の高信
頼性化はトランジスタの高性能化を進める上で重要な役
割を果たしている。しかし、ゲート酸化膜の薄膜化（例
えば４ｎｍ程度以下の膜厚）では、ゲート電極への不純
物のドーピングやゲート電極加工時のプラズマダメー
ジ、チャネル領域及びソース・ドレイン領域へのイオン
注入など、プロセス中のイオンダメージなどによるゲー
ト酸化膜の信頼性劣化（ＴＤＤＢ劣化、リーク電流の増
大、耐圧の劣化など）が問題になると予想されている。
いるＭＯＳトランジスタにおいて、ゲート酸化膜の高信
頼性化はトランジスタの高性能化を進める上で重要な役
割を果たしている。しかし、ゲート酸化膜の薄膜化（例
えば４ｎｍ程度以下の膜厚）では、ゲート電極への不純
物のドーピングやゲート電極加工時のプラズマダメー
ジ、チャネル領域及びソース・ドレイン領域へのイオン
注入など、プロセス中のイオンダメージなどによるゲー
ト酸化膜の信頼性劣化（ＴＤＤＢ劣化、リーク電流の増
大、耐圧の劣化など）が問題になると予想されている。
【０００３】このような問題に対する解決策の一つとし
て、ダミーゲートパターンを用いたゲート電極の形成方
法が提案されている（例えば、特願平８−３５６４９
３）。この方法は、半導体基板上のゲート形成予定域に
パッド酸化膜を介してダミーゲートパターンを形成し、
チャネル領域及びソース・ドレイン領域へのイオン注入
などを行った後、ダミーゲートパターン及びパッド酸化
膜を除去して形成された溝内に、ＣＭＰを用いて、ゲー
ト絶縁膜およびゲート電極を埋め込み形成するものであ
る。この方法によると、ゲート電極加工時のプラズマダ
メージや、チャネル領域及びソース・ドレイン領域への
イオン注入の際のダメージなど、ゲート絶縁膜へのダメ
ージを回避することができる。
て、ダミーゲートパターンを用いたゲート電極の形成方
法が提案されている（例えば、特願平８−３５６４９
３）。この方法は、半導体基板上のゲート形成予定域に
パッド酸化膜を介してダミーゲートパターンを形成し、
チャネル領域及びソース・ドレイン領域へのイオン注入
などを行った後、ダミーゲートパターン及びパッド酸化
膜を除去して形成された溝内に、ＣＭＰを用いて、ゲー
ト絶縁膜およびゲート電極を埋め込み形成するものであ
る。この方法によると、ゲート電極加工時のプラズマダ
メージや、チャネル領域及びソース・ドレイン領域への
イオン注入の際のダメージなど、ゲート絶縁膜へのダメ
ージを回避することができる。
【０００４】しかし、このような方法を用いた場合、ゲ
ート電極の寸法制御が難しいという問題がある。すなわ
ち、ダミーゲートパターンの周囲に形成されているＳｉ
Ｏ2堆積膜（層間絶縁膜）は、パッド酸化膜（熱酸化Ｓ
ｉＯ2 膜）に比べてエッチング速度が早いため、パッド
酸化膜の除去の際に層間絶縁膜が大きく後退してしま
い、その結果、ゲート電極が埋め込まれる溝の幅が大き
く変動してしまう。
ート電極の寸法制御が難しいという問題がある。すなわ
ち、ダミーゲートパターンの周囲に形成されているＳｉ
Ｏ2堆積膜（層間絶縁膜）は、パッド酸化膜（熱酸化Ｓ
ｉＯ2 膜）に比べてエッチング速度が早いため、パッド
酸化膜の除去の際に層間絶縁膜が大きく後退してしま
い、その結果、ゲート電極が埋め込まれる溝の幅が大き
く変動してしまう。
【０００５】このような問題を防止するため、ダミーゲ
ートパターンの側壁にＳｉ3 Ｎ4 膜を形成することも考
えられる。図１４は、このような側壁Ｓｉ3 Ｎ4 膜を設
けたトランジスタの構成を示したものである。図１４に
おいて、参照数字１０１はゲート電極、１０２はゲート
絶縁膜、１０３はソース・ドレイン拡散層、１０４は側
壁絶縁膜、１０５はパッド酸化膜をそれぞれ示す。
ートパターンの側壁にＳｉ3 Ｎ4 膜を形成することも考
えられる。図１４は、このような側壁Ｓｉ3 Ｎ4 膜を設
けたトランジスタの構成を示したものである。図１４に
おいて、参照数字１０１はゲート電極、１０２はゲート
絶縁膜、１０３はソース・ドレイン拡散層、１０４は側
壁絶縁膜、１０５はパッド酸化膜をそれぞれ示す。
【０００６】しかしながら、このように側壁Ｓｉ3 Ｎ4
膜１０４を設けたとしても、側壁Ｓｉ3 Ｎ4 膜１０４の
下の酸化膜１０５がダミーゲートパターンの下のパッド
酸化膜を剥離する際に後退してしまい、ゲート電極の下
端部に窪み１０６が形成されるという問題が生ずる。そ
のため、ソース・ドレイン領域１０３とゲート電極１０
１との間の耐圧が劣化したり、ゲート電極１０１の下端
部におけるゲート絶縁膜１０２の膜厚が変化したりす
る。
膜１０４を設けたとしても、側壁Ｓｉ3 Ｎ4 膜１０４の
下の酸化膜１０５がダミーゲートパターンの下のパッド
酸化膜を剥離する際に後退してしまい、ゲート電極の下
端部に窪み１０６が形成されるという問題が生ずる。そ
のため、ソース・ドレイン領域１０３とゲート電極１０
１との間の耐圧が劣化したり、ゲート電極１０１の下端
部におけるゲート絶縁膜１０２の膜厚が変化したりす
る。
【０００７】その結果、トランジスタの特性劣化（チャ
ネル電流の低下や界面準位の増加など）や信頼性低下
（ゲート電極下端部における電界集中やゲート絶縁膜の
埋め込み性の悪化などによる絶縁性の低下など）といっ
た大きな問題が発生する。また、ゲート電極下端部に窪
み１０６が形成されることにより、ゲート電極が埋め込
まれる溝底部の溝幅も変動するおそれがあり、やはりゲ
ート電極の寸法制御が難しくなる。
ネル電流の低下や界面準位の増加など）や信頼性低下
（ゲート電極下端部における電界集中やゲート絶縁膜の
埋め込み性の悪化などによる絶縁性の低下など）といっ
た大きな問題が発生する。また、ゲート電極下端部に窪
み１０６が形成されることにより、ゲート電極が埋め込
まれる溝底部の溝幅も変動するおそれがあり、やはりゲ
ート電極の寸法制御が難しくなる。
【０００８】このように、ゲート形成予定域にパッド酸
化膜（ダミー絶縁膜）およびダミーゲートパターンを形
成し、これらダミーゲートパターン及びダミー絶縁膜を
除去することにより形成された溝内にゲート絶縁膜およ
びゲート電極を形成する場合、溝の寸法制御、つまりゲ
ート電極の寸法制御が困難であるという問題があった。
化膜（ダミー絶縁膜）およびダミーゲートパターンを形
成し、これらダミーゲートパターン及びダミー絶縁膜を
除去することにより形成された溝内にゲート絶縁膜およ
びゲート電極を形成する場合、溝の寸法制御、つまりゲ
ート電極の寸法制御が困難であるという問題があった。
【０００９】また、ダミーゲートパターンの側壁にＳｉ
3 Ｎ4 膜等を形成した場合にも、ダミー絶縁膜を除去す
る際にダミー絶縁膜が横方向にエッチングされて窪みが
できてしまい、ゲート電極下端部に形成される窪みによ
って、トランジスタの特性劣化や信頼性低下が生じると
いう問題があった。また、窪みが形成されることによ
り、ゲート電極の寸法制御が難しくなるという問題もあ
る。
3 Ｎ4 膜等を形成した場合にも、ダミー絶縁膜を除去す
る際にダミー絶縁膜が横方向にエッチングされて窪みが
できてしまい、ゲート電極下端部に形成される窪みによ
って、トランジスタの特性劣化や信頼性低下が生じると
いう問題があった。また、窪みが形成されることによ
り、ゲート電極の寸法制御が難しくなるという問題もあ
る。
【００１０】一方、ＭＩＳ型トランジスタを用いた半導
体集積回路の高性能化のため、ゲート電極の少なくとも
一部に抵抗の低い金属材料を用いたり、ゲート絶縁膜の
少なくとも一部にＴａ2 Ｏ5 膜などの高誘電体膜を用い
て、実効的なゲート絶縁膜厚を薄くすることが行われて
いる。そして、その際、ソース・ドレイン領域の活性化
などの高温熱工程によるゲート電極・ゲート絶縁膜の特
性劣化を回避するため、上述したように、ソース・ドレ
イン領域層を先に形成し、ゲート電極が形成されるべき
部分にソース・ドレインに対し自己整合的に形成された
溝にゲート絶縁膜およびゲート電極を埋め込み形成する
方法が提案されている。
体集積回路の高性能化のため、ゲート電極の少なくとも
一部に抵抗の低い金属材料を用いたり、ゲート絶縁膜の
少なくとも一部にＴａ2 Ｏ5 膜などの高誘電体膜を用い
て、実効的なゲート絶縁膜厚を薄くすることが行われて
いる。そして、その際、ソース・ドレイン領域の活性化
などの高温熱工程によるゲート電極・ゲート絶縁膜の特
性劣化を回避するため、上述したように、ソース・ドレ
イン領域層を先に形成し、ゲート電極が形成されるべき
部分にソース・ドレインに対し自己整合的に形成された
溝にゲート絶縁膜およびゲート電極を埋め込み形成する
方法が提案されている。
【００１１】以下に図１５および図１６を参照して、従
来提案されている半導体装置の製造プロセスの一例を説
明する。
来提案されている半導体装置の製造プロセスの一例を説
明する。
【００１２】図１５（ａ）に示すように、トレンチ型の
素子分離層（図示せず）を有するＳｉ基板１１１のトラ
ンジスタ形成領域表面に、厚さ１０ｎｍのＳｉＯ2 膜１
１２を形成し、このＳｉＯ2 膜１１２の上に、ダミーゲ
ートパターン用のポリＳｉ膜１１３を３００ｎｍ程度の
膜厚に堆積する。
素子分離層（図示せず）を有するＳｉ基板１１１のトラ
ンジスタ形成領域表面に、厚さ１０ｎｍのＳｉＯ2 膜１
１２を形成し、このＳｉＯ2 膜１１２の上に、ダミーゲ
ートパターン用のポリＳｉ膜１１３を３００ｎｍ程度の
膜厚に堆積する。
【００１３】次いで、図１５（ｂ）に示すように、例え
ばリソグラフィ法とＲＩＥ法などを用いてポリＳｉ膜１
１３をダミーゲートパターンに加工する。その後、図１
５（ｃ）に示すように、ダミーゲートパターン１１３を
マスクとして用いて、例えば燐イオンの注入を４×１０
13ｃｍ-2程度のドーズ量で行い、ｎ- 型ソース・ドレイ
ン領域１１４を形成する。
ばリソグラフィ法とＲＩＥ法などを用いてポリＳｉ膜１
１３をダミーゲートパターンに加工する。その後、図１
５（ｃ）に示すように、ダミーゲートパターン１１３を
マスクとして用いて、例えば燐イオンの注入を４×１０
13ｃｍ-2程度のドーズ量で行い、ｎ- 型ソース・ドレイ
ン領域１１４を形成する。
【００１４】次に、Ｓｉ3 Ｎ4 膜を全面に堆積した後、
全面エッチバックを行い、ダミーゲートパターン１１３
の側面にＳｉ3 Ｎ4 側壁１１５を形成し、例えば砒素イ
オンの注入を５×１０15ｃｍ-2程度のドーズ量で行い、
ｎ+ 型ソース・ドレイン領域１１６を形成し、図２Ｄに
示すＬＤＤ構造を形成する。その後、例えば１０００℃
３０秒程度のアニールを行い、ソース・ドレイン領域の
活性化を行う。
全面エッチバックを行い、ダミーゲートパターン１１３
の側面にＳｉ3 Ｎ4 側壁１１５を形成し、例えば砒素イ
オンの注入を５×１０15ｃｍ-2程度のドーズ量で行い、
ｎ+ 型ソース・ドレイン領域１１６を形成し、図２Ｄに
示すＬＤＤ構造を形成する。その後、例えば１０００℃
３０秒程度のアニールを行い、ソース・ドレイン領域の
活性化を行う。
【００１５】次に、図１６（ｅ）に示すように、全面に
ＣＶＤ−ＳｉＯ2 膜１１７を例えば３００ｎｍの厚さに
堆積し、例えば８００℃程度のＮ2 雰囲気で３０分程度
のデンシファイを行った後に、全面を化学機械研磨によ
り平坦化し、ダミーゲートパターン１１３の上面を露出
させる。
ＣＶＤ−ＳｉＯ2 膜１１７を例えば３００ｎｍの厚さに
堆積し、例えば８００℃程度のＮ2 雰囲気で３０分程度
のデンシファイを行った後に、全面を化学機械研磨によ
り平坦化し、ダミーゲートパターン１１３の上面を露出
させる。
【００１６】その後、図１６（ｆ）に示すように、露出
したダミーゲートパターン１１３を選択的に除去し、ダ
ミーゲートパターン１１３の下のＳｉＯ2 膜１１２を除
去し、ゲート絶縁膜・ゲート電極を形成するための溝１
１８を形成する。
したダミーゲートパターン１１３を選択的に除去し、ダ
ミーゲートパターン１１３の下のＳｉＯ2 膜１１２を除
去し、ゲート絶縁膜・ゲート電極を形成するための溝１
１８を形成する。
【００１７】次に、全面にゲート絶縁膜として例えばＴ
ａ2 Ｏ5 膜１１９を２０ｎｍ程度の膜厚で形成し、ゲー
ト電極として例えばＲｕ膜１２０を３００ｎｍ程度の膜
厚で堆積し、全面を化学機械研磨法で処理し、溝１１８
内にゲート絶縁膜１１９およびゲート電極１２０を埋め
込み、図１６（ｇ）に示すようなトランジスタ構造を形
成する。その後に、図示しない層間膜堆積、コンタクト
開孔、配線形成を行う。
ａ2 Ｏ5 膜１１９を２０ｎｍ程度の膜厚で形成し、ゲー
ト電極として例えばＲｕ膜１２０を３００ｎｍ程度の膜
厚で堆積し、全面を化学機械研磨法で処理し、溝１１８
内にゲート絶縁膜１１９およびゲート電極１２０を埋め
込み、図１６（ｇ）に示すようなトランジスタ構造を形
成する。その後に、図示しない層間膜堆積、コンタクト
開孔、配線形成を行う。
【００１８】
【発明が解決しようとする課題】しかし、上記のように
形成されたゲート電極・ゲート絶縁膜を形成するための
溝１１８には、上述したように、ＳｉＯ2 膜１１２を除
去する際に、ＳｉＯ2膜１１２が横方向にもエッチング
されて、図１６（ｈ）に拡大して示すように、横溝１２
１が形成されてしまう。そのため、ゲート絶縁膜１１９
とゲート電極１２０を形成する際、図１６（ｉ）に示す
ように、空洞１２２が形成され、ゲート電極１２０の埋
め込み不良が生じてしまったり、図１６（ｊ）に示すよ
うに、ゲート電極１２０のコーナー部１２３の曲率半径
が小さくなってしまうといった不具合が生じる。
形成されたゲート電極・ゲート絶縁膜を形成するための
溝１１８には、上述したように、ＳｉＯ2 膜１１２を除
去する際に、ＳｉＯ2膜１１２が横方向にもエッチング
されて、図１６（ｈ）に拡大して示すように、横溝１２
１が形成されてしまう。そのため、ゲート絶縁膜１１９
とゲート電極１２０を形成する際、図１６（ｉ）に示す
ように、空洞１２２が形成され、ゲート電極１２０の埋
め込み不良が生じてしまったり、図１６（ｊ）に示すよ
うに、ゲート電極１２０のコーナー部１２３の曲率半径
が小さくなってしまうといった不具合が生じる。
【００１９】その結果、形成されたトランジスタは、ゲ
ート絶縁膜のゲートエッジにおける耐圧が低いなど、信
頼性の低いものになってしまう。
ート絶縁膜のゲートエッジにおける耐圧が低いなど、信
頼性の低いものになってしまう。
【００２０】本発明は、上記事情の下になされ、ゲート
電極を形成する際に生ずるゲート電極下端部の窪みに起
因する、トランジスタの特性劣化や信頼性低下を防止し
た半導体装置を提供することにある。
電極を形成する際に生ずるゲート電極下端部の窪みに起
因する、トランジスタの特性劣化や信頼性低下を防止し
た半導体装置を提供することにある。
【００２１】本発明の他の目的は、ダミーゲートパター
ン及びダミー絶縁膜（ダミー膜）を除去した領域にゲー
ト絶縁膜を介してゲート電極を形成する際に生ずるゲー
ト電極下端部の窪みに起因する、トランジスタの特性劣
化や信頼性低下を防止した半導体装置の製造方法を提供
することにある。
ン及びダミー絶縁膜（ダミー膜）を除去した領域にゲー
ト絶縁膜を介してゲート電極を形成する際に生ずるゲー
ト電極下端部の窪みに起因する、トランジスタの特性劣
化や信頼性低下を防止した半導体装置の製造方法を提供
することにある。
【００２２】本発明の更に他の目的は、制御性よくゲー
ト電極を形成することを可能とする半導体装置の製造方
法を提供することにある。
ト電極を形成することを可能とする半導体装置の製造方
法を提供することにある。
【００２３】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、半導体基板上のゲート形成予定領域に、
ダミー膜およびダミーゲートパターンを形成する工程
と、前記ダミーゲートパターンの側壁に、前記ダミー膜
よりも厚い膜厚を有する第１の側壁絶縁膜を形成する工
程と、前記第１の側壁絶縁膜が形成されたダミーゲート
パターンの周囲の前記半導体基板上に層間絶縁膜を形成
する工程と、前記ダミーゲートパターンを除去して溝を
形成する工程と、前記溝の内面にエッチング処理を施し
て、前記溝に露出するダミー膜を除去するとともに、前
記第１の側壁絶縁膜の膜厚を、前記ダミー膜の厚さとほ
ぼ同一の厚さだけ減少させ、減少した膜厚を有する前記
第１の側壁絶縁膜の下のダミー膜の部分を残す工程と、
前記溝の少なくとも底面にゲート絶縁膜を形成する工程
と、前記溝内の前記ゲート絶縁膜上にゲート電極を形成
する工程とを具備する半導体装置の製造方法を提供す
る。
め、本発明は、半導体基板上のゲート形成予定領域に、
ダミー膜およびダミーゲートパターンを形成する工程
と、前記ダミーゲートパターンの側壁に、前記ダミー膜
よりも厚い膜厚を有する第１の側壁絶縁膜を形成する工
程と、前記第１の側壁絶縁膜が形成されたダミーゲート
パターンの周囲の前記半導体基板上に層間絶縁膜を形成
する工程と、前記ダミーゲートパターンを除去して溝を
形成する工程と、前記溝の内面にエッチング処理を施し
て、前記溝に露出するダミー膜を除去するとともに、前
記第１の側壁絶縁膜の膜厚を、前記ダミー膜の厚さとほ
ぼ同一の厚さだけ減少させ、減少した膜厚を有する前記
第１の側壁絶縁膜の下のダミー膜の部分を残す工程と、
前記溝の少なくとも底面にゲート絶縁膜を形成する工程
と、前記溝内の前記ゲート絶縁膜上にゲート電極を形成
する工程とを具備する半導体装置の製造方法を提供す
る。
【００２４】また、本発明は、半導体基板と、前記半導
体基板上に形成されたゲート電極と、前記半導体基板と
ゲート電極との間、および前記ゲート電極の側面に形成
されたゲート絶縁膜と、前記ゲート電極の側面に形成さ
れたゲート絶縁膜上に形成された第１の側壁絶縁膜と、
前記第１の側壁絶縁膜上に形成された第２の側壁絶縁膜
と、前記第１及び第２の側壁絶縁膜と前記半導体基板と
の間に形成された残留膜と、前記第１及び第２の側壁絶
縁膜が形成されたゲート電極の周囲に形成された層間絶
縁膜とを具備する半導体装置を提供する。
体基板上に形成されたゲート電極と、前記半導体基板と
ゲート電極との間、および前記ゲート電極の側面に形成
されたゲート絶縁膜と、前記ゲート電極の側面に形成さ
れたゲート絶縁膜上に形成された第１の側壁絶縁膜と、
前記第１の側壁絶縁膜上に形成された第２の側壁絶縁膜
と、前記第１及び第２の側壁絶縁膜と前記半導体基板と
の間に形成された残留膜と、前記第１及び第２の側壁絶
縁膜が形成されたゲート電極の周囲に形成された層間絶
縁膜とを具備する半導体装置を提供する。
【００２５】更に、本発明は、半導体基板上のゲート形
成予定領域に、ダミー膜およびダミーゲートパターンを
形成する工程と、前記ダミーゲートパターンの少なくと
も下端部近傍を改質する工程と、前記ダミーゲートパタ
ーンの周囲の半導体基板上に層間絶縁膜を形成する工程
と、前記ダミーゲートパターンの改質された部分を残す
ように、前記ダミーゲートパターンを除去して溝を形成
する工程と、前記溝に露出するダミー膜を除去する工程
と、前記溝内の少なくとも底面にゲート絶縁膜を形成す
る工程と、前記溝内の前記ゲート絶縁膜上にゲート電極
を形成する工程とを具備する半導体装置の製造方法を提
供する。
成予定領域に、ダミー膜およびダミーゲートパターンを
形成する工程と、前記ダミーゲートパターンの少なくと
も下端部近傍を改質する工程と、前記ダミーゲートパタ
ーンの周囲の半導体基板上に層間絶縁膜を形成する工程
と、前記ダミーゲートパターンの改質された部分を残す
ように、前記ダミーゲートパターンを除去して溝を形成
する工程と、前記溝に露出するダミー膜を除去する工程
と、前記溝内の少なくとも底面にゲート絶縁膜を形成す
る工程と、前記溝内の前記ゲート絶縁膜上にゲート電極
を形成する工程とを具備する半導体装置の製造方法を提
供する。
【００２６】更にまた、本発明は、半導体基板上のゲー
ト形成予定領域に、ダミー膜およびダミーゲートパター
ンを形成する工程と、前記ダミーゲートパターンの少な
くとも下端部近傍の前記ダミー膜に不純物を導入する工
程と、前記ダミーゲートパターンの周囲に層間絶縁膜を
形成する工程と、前記ダミー膜の不純物が導入された部
分を残すように、前記ダミーゲートパターンを除去して
溝を形成する工程と、前記溝に露出したダミー膜を除去
する工程と、前記溝の少なくとも底面にゲート絶縁膜を
形成する工程と、前記溝内の前記ゲート絶縁膜上にゲー
ト電極を形成する工程とを具備する半導体装置の製造方
法を提供する。
ト形成予定領域に、ダミー膜およびダミーゲートパター
ンを形成する工程と、前記ダミーゲートパターンの少な
くとも下端部近傍の前記ダミー膜に不純物を導入する工
程と、前記ダミーゲートパターンの周囲に層間絶縁膜を
形成する工程と、前記ダミー膜の不純物が導入された部
分を残すように、前記ダミーゲートパターンを除去して
溝を形成する工程と、前記溝に露出したダミー膜を除去
する工程と、前記溝の少なくとも底面にゲート絶縁膜を
形成する工程と、前記溝内の前記ゲート絶縁膜上にゲー
ト電極を形成する工程とを具備する半導体装置の製造方
法を提供する。
【００２７】また更に、本発明は、半導体基板上のゲー
ト形成予定領域に、ダミー膜およびダミーゲートパター
ンを形成する工程と、前記ダミー膜の、前記ダミーゲー
トパターンの少なくとも下端部近傍の部分を除去する工
程と、前記ダミー膜が除去された部分に絶縁材料膜を形
成する工程と、前記ダミーゲートパターンの周囲の前記
半導体基板上に層間絶縁膜を形成する工程と、前記絶縁
材料膜を残すように、前記ダミーゲートパターンを除去
して溝を形成する工程と、前記溝に露出したダミー膜を
除去する工程と、前記溝の少なくとも底面にゲート絶縁
膜を形成する工程と、前記溝内の前記ゲート絶縁膜上に
ゲート電極を形成する工程とを具備する半導体装置の製
造方法を提供する。
ト形成予定領域に、ダミー膜およびダミーゲートパター
ンを形成する工程と、前記ダミー膜の、前記ダミーゲー
トパターンの少なくとも下端部近傍の部分を除去する工
程と、前記ダミー膜が除去された部分に絶縁材料膜を形
成する工程と、前記ダミーゲートパターンの周囲の前記
半導体基板上に層間絶縁膜を形成する工程と、前記絶縁
材料膜を残すように、前記ダミーゲートパターンを除去
して溝を形成する工程と、前記溝に露出したダミー膜を
除去する工程と、前記溝の少なくとも底面にゲート絶縁
膜を形成する工程と、前記溝内の前記ゲート絶縁膜上に
ゲート電極を形成する工程とを具備する半導体装置の製
造方法を提供する。
【００２８】また、本発明は、半導体基板と、前記半導
体基板上に形成されたゲート電極と、前記半導体基板と
ゲート電極との間、および前記ゲート電極の側面に形成
されたゲート絶縁膜と、前記ゲート電極の周囲の前記半
導体基板上に形成された層間絶縁膜とを具備し、前記ゲ
ート電極の下端部近傍のゲート絶縁膜を含む絶縁領域の
厚さが、前記ゲート電極の下部中央のゲート絶縁膜の厚
さよりも厚い半導体装置を提供する。
体基板上に形成されたゲート電極と、前記半導体基板と
ゲート電極との間、および前記ゲート電極の側面に形成
されたゲート絶縁膜と、前記ゲート電極の周囲の前記半
導体基板上に形成された層間絶縁膜とを具備し、前記ゲ
ート電極の下端部近傍のゲート絶縁膜を含む絶縁領域の
厚さが、前記ゲート電極の下部中央のゲート絶縁膜の厚
さよりも厚い半導体装置を提供する。
【００２９】更に、本発明は、半導体基板と、前記半導
体基板上に選択的に形成された第１の絶縁膜と、前記第
１の絶縁膜が形成されていない前記半導体基板上に選択
的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に
形成されたゲート電極と、前記前記ゲート電極の側面に
形成された第２の絶縁膜と、前記ゲート電極の側面に形
成された第２の絶縁膜上に形成された側壁絶縁膜と、前
記第２の絶縁膜および側壁絶縁膜が形成されたゲート電
極の周囲に形成された層間絶縁膜とを具備し、前記ゲー
ト絶縁膜と前記第２の絶縁膜の膜厚の合計は、前記第１
の絶縁膜の膜厚よりも大きい半導体装置を提供する。
体基板上に選択的に形成された第１の絶縁膜と、前記第
１の絶縁膜が形成されていない前記半導体基板上に選択
的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に
形成されたゲート電極と、前記前記ゲート電極の側面に
形成された第２の絶縁膜と、前記ゲート電極の側面に形
成された第２の絶縁膜上に形成された側壁絶縁膜と、前
記第２の絶縁膜および側壁絶縁膜が形成されたゲート電
極の周囲に形成された層間絶縁膜とを具備し、前記ゲー
ト絶縁膜と前記第２の絶縁膜の膜厚の合計は、前記第１
の絶縁膜の膜厚よりも大きい半導体装置を提供する。
【００３０】更にまた、本発明は、半導体基板と、前記
半導体基板上に選択的に形成された第１の絶縁膜と、前
記第１の絶縁膜が形成されていない前記半導体基板上に
選択的に形成されたゲート絶縁膜と、前記ゲート絶縁膜
上に形成されたゲート電極と、前記ゲート電極の側面に
形成された第２の絶縁膜と、前記ゲート電極の側面に形
成された第２の絶縁膜上に形成された側壁絶縁膜と、前
記第２の絶縁膜および側壁絶縁膜が形成されたゲート電
極の周囲に形成された層間絶縁膜とを具備し、前記ゲー
ト絶縁膜と前記第２の絶縁膜の膜厚の合計は、前記側壁
絶縁膜のゲート電極側下端部と、前記半導体基板との間
の距離よりも大きい半導体装置を提供する。
半導体基板上に選択的に形成された第１の絶縁膜と、前
記第１の絶縁膜が形成されていない前記半導体基板上に
選択的に形成されたゲート絶縁膜と、前記ゲート絶縁膜
上に形成されたゲート電極と、前記ゲート電極の側面に
形成された第２の絶縁膜と、前記ゲート電極の側面に形
成された第２の絶縁膜上に形成された側壁絶縁膜と、前
記第２の絶縁膜および側壁絶縁膜が形成されたゲート電
極の周囲に形成された層間絶縁膜とを具備し、前記ゲー
ト絶縁膜と前記第２の絶縁膜の膜厚の合計は、前記側壁
絶縁膜のゲート電極側下端部と、前記半導体基板との間
の距離よりも大きい半導体装置を提供する。
【００３１】本発明の第１の態様に係る半導体装置の製
造方法では、ダミーゲートパターンの側面に側壁絶縁膜
を形成するとともに、ダミーゲートパターンを除去した
後、その下のダミー膜を除去するに際し、第１の側壁絶
縁膜の一部及びその下の前記ダミー膜の部分を残すよう
に、ダミー膜の除去が行われている。
造方法では、ダミーゲートパターンの側面に側壁絶縁膜
を形成するとともに、ダミーゲートパターンを除去した
後、その下のダミー膜を除去するに際し、第１の側壁絶
縁膜の一部及びその下の前記ダミー膜の部分を残すよう
に、ダミー膜の除去が行われている。
【００３２】このような本発明の第１の態様に係る半導
体装置の製造方法によると、ダミーゲートパターンの側
壁に第１の側壁絶縁膜が形成されているので、マージン
のある安定したプロセスでダミーゲートパターン及びダ
ミー膜を除去することができ、ゲート電極を埋め込む溝
部の寸法制御性、すなわちゲート電極の寸法制御性を向
上させることができる。
体装置の製造方法によると、ダミーゲートパターンの側
壁に第１の側壁絶縁膜が形成されているので、マージン
のある安定したプロセスでダミーゲートパターン及びダ
ミー膜を除去することができ、ゲート電極を埋め込む溝
部の寸法制御性、すなわちゲート電極の寸法制御性を向
上させることができる。
【００３３】また、ダミー膜と第１の側壁絶縁膜とを、
ほぼ等しいエッチング速度でエッチング可能な材料で構
成することにより、ダミー膜の除去の際に、ゲート電極
の側面の第１の側壁絶縁膜下にはダミー膜が残置してお
り、ゲート電極下端部に窪みが生じることを防止するこ
とができるので、後酸化を行わなくてもゲート電極下端
部の形状に起因して生じるトランジスタの特性劣化や信
頼性低下を防止することができる。
ほぼ等しいエッチング速度でエッチング可能な材料で構
成することにより、ダミー膜の除去の際に、ゲート電極
の側面の第１の側壁絶縁膜下にはダミー膜が残置してお
り、ゲート電極下端部に窪みが生じることを防止するこ
とができるので、後酸化を行わなくてもゲート電極下端
部の形状に起因して生じるトランジスタの特性劣化や信
頼性低下を防止することができる。
【００３４】本発明の第１の態様に係る半導体装置の製
造方法は、次の具体的態様が可能である。
造方法は、次の具体的態様が可能である。
【００３５】（１）第１の側壁絶縁膜上に、第２の側壁
絶縁膜を形成する工程をさらに具備する。
絶縁膜を形成する工程をさらに具備する。
【００３６】（２）第１の側壁絶縁膜と前記ダミー膜の
エッチングレートは、ほぼ等しい。 （３）ダミーゲートパターンをマスクとして用いて、前
記半導体基板に不純物を導入して、ソース・ドレイン領
域を形成する工程をさらに具備する。
エッチングレートは、ほぼ等しい。 （３）ダミーゲートパターンをマスクとして用いて、前
記半導体基板に不純物を導入して、ソース・ドレイン領
域を形成する工程をさらに具備する。
【００３７】（４）ダミーゲートパターンはアモルファ
スシリコンからなる。
スシリコンからなる。
【００３８】（５）第１の側壁絶縁膜は、ダミーゲート
パターンの熱酸化により形成される。
パターンの熱酸化により形成される。
【００３９】（６）ダミーゲートパターンはアモルファ
スシリコン膜によって形成されている。
スシリコン膜によって形成されている。
【００４０】なお、ダミーゲートパターンを粒径の小さ
なアモルファスシリコン膜で形成することにより、パタ
ーニング時のアモルファスシリコン膜のパターンエッジ
の凸凹を少なくすることができる。
なアモルファスシリコン膜で形成することにより、パタ
ーニング時のアモルファスシリコン膜のパターンエッジ
の凸凹を少なくすることができる。
【００４１】（７）ダミーゲートパターンはシリコン膜
（特にアモルファスシリコン膜が好ましい）によって形
成され、第１の側壁絶縁膜はこのシリコン膜を熱酸化し
たものである。
（特にアモルファスシリコン膜が好ましい）によって形
成され、第１の側壁絶縁膜はこのシリコン膜を熱酸化し
たものである。
【００４２】第１の側壁絶縁膜を熱酸化シリコン膜とす
ることにより、熱酸化シリコン膜を用いたダミー膜とほ
ぼ同一のエッチング速度でエッチングすることが可能と
なり、より確実にゲート電極下端部に窪みが生じること
を防止することができる。
ることにより、熱酸化シリコン膜を用いたダミー膜とほ
ぼ同一のエッチング速度でエッチングすることが可能と
なり、より確実にゲート電極下端部に窪みが生じること
を防止することができる。
【００４３】（８）ゲート絶縁膜には堆積膜（ＣＶＤ−
ＳｉＯ2 膜、ＣＶＤ−ＳｉＯＮ膜、ＣＶＤ−Ｓｉ3 Ｎ4
膜或いはこれらを含む積層膜、ＣＶＤによって形成され
た高誘電体膜（Ｔａ2 Ｏ5 膜、（Ｂａ，Ｓｒ）ＴｉＯ3
膜など）或いはこれを含む積層膜）である。
ＳｉＯ2 膜、ＣＶＤ−ＳｉＯＮ膜、ＣＶＤ−Ｓｉ3 Ｎ4
膜或いはこれらを含む積層膜、ＣＶＤによって形成され
た高誘電体膜（Ｔａ2 Ｏ5 膜、（Ｂａ，Ｓｒ）ＴｉＯ3
膜など）或いはこれを含む積層膜）である。
【００４４】特に、ゲート絶縁膜として高誘電体膜を用
いることにより、ゲート絶縁膜の実効的な膜厚をリーク
電流の増加や耐圧の劣化なしに薄膜化することができ
る。
いることにより、ゲート絶縁膜の実効的な膜厚をリーク
電流の増加や耐圧の劣化なしに薄膜化することができ
る。
【００４５】本発明の第２の態様に係る半導体装置で
は、ゲート電極の側面に第１および第２の側壁絶縁膜を
形成するとともに、第１及び第２の側壁絶縁膜と半導体
基板との間に残留膜が存在している。
は、ゲート電極の側面に第１および第２の側壁絶縁膜を
形成するとともに、第１及び第２の側壁絶縁膜と半導体
基板との間に残留膜が存在している。
【００４６】このような構造の半導体装置によれば、ゲ
ート電極の側面が第１及び第２の側壁絶縁膜及びその下
の残留膜で覆われているので、ゲート電極下端部の形状
に起因して生じるトランジスタの特性劣化や信頼性低下
を防止することができる。
ート電極の側面が第１及び第２の側壁絶縁膜及びその下
の残留膜で覆われているので、ゲート電極下端部の形状
に起因して生じるトランジスタの特性劣化や信頼性低下
を防止することができる。
【００４７】本発明の第３の態様に係る半導体装置の製
造方法によると、ダミー膜を除去する際に、溝部の下端
部近傍に改質された部分が残置しており、これによりダ
ミー膜の後退を抑制できるので、ダミー膜を除去する際
にゲート電極下端部に窪みが生じることを防止すること
ができる。従って、ゲート電極下端部の絶縁膜を厚く、
またゲート電極下端部の曲率半径を大きくすることがで
き、後酸化工程を行わなくても、絶縁耐圧の劣化などゲ
ート電極下端部の形状に起因して生じるトランジスタの
特性劣化や信頼性低下を防止することができる。
造方法によると、ダミー膜を除去する際に、溝部の下端
部近傍に改質された部分が残置しており、これによりダ
ミー膜の後退を抑制できるので、ダミー膜を除去する際
にゲート電極下端部に窪みが生じることを防止すること
ができる。従って、ゲート電極下端部の絶縁膜を厚く、
またゲート電極下端部の曲率半径を大きくすることがで
き、後酸化工程を行わなくても、絶縁耐圧の劣化などゲ
ート電極下端部の形状に起因して生じるトランジスタの
特性劣化や信頼性低下を防止することができる。
【００４８】この方法において、ダミーゲートパターン
としてシリコン膜（単結晶シリコン膜、多結晶シリコン
膜、アモルファスシリコン膜）、ダミー膜としてシリコ
ン酸化膜を用い、ダミーゲートパターンの少なくとも下
端部近傍を改質する工程がダミーゲートパターンとなる
シリコン膜の熱酸化であることが好ましい。このように
すれば、ゲート絶縁膜中を酸化剤が拡散することによ
り、ダミーゲートパターン下端部の酸化が底面方向から
も進行し、簡単な工程でダミーゲートパターンの下端部
近傍を絶縁物へ改質することができる。
としてシリコン膜（単結晶シリコン膜、多結晶シリコン
膜、アモルファスシリコン膜）、ダミー膜としてシリコ
ン酸化膜を用い、ダミーゲートパターンの少なくとも下
端部近傍を改質する工程がダミーゲートパターンとなる
シリコン膜の熱酸化であることが好ましい。このように
すれば、ゲート絶縁膜中を酸化剤が拡散することによ
り、ダミーゲートパターン下端部の酸化が底面方向から
も進行し、簡単な工程でダミーゲートパターンの下端部
近傍を絶縁物へ改質することができる。
【００４９】また、本発明の第４の態様に係る半導体装
置の製造方法によると、ダミー膜を除去する際に、溝部
の下端部近傍にダミー膜に不純物が導入された部分が残
置しており、これによりダミー膜の後退を抑制できるの
で、ダミー膜を除去する際にゲート電極下端部に窪みが
生じることを防止することができる。従って、ゲート電
極下端部の絶縁膜を厚く、またゲート電極下端部の曲率
半径を大きくすることができ、後酸化工程を行わなくて
も、絶縁耐圧の劣化などゲート電極下端部の形状に起因
して生じるトランジスタの特性劣化や信頼性低下を防止
することができる。
置の製造方法によると、ダミー膜を除去する際に、溝部
の下端部近傍にダミー膜に不純物が導入された部分が残
置しており、これによりダミー膜の後退を抑制できるの
で、ダミー膜を除去する際にゲート電極下端部に窪みが
生じることを防止することができる。従って、ゲート電
極下端部の絶縁膜を厚く、またゲート電極下端部の曲率
半径を大きくすることができ、後酸化工程を行わなくて
も、絶縁耐圧の劣化などゲート電極下端部の形状に起因
して生じるトランジスタの特性劣化や信頼性低下を防止
することができる。
【００５０】この方法において、ダミー膜としてシリコ
ン酸化膜を用い、ダミーゲートパターンの少なくとも下
端部近傍のダミー膜に不純物を導入する工程が窒素又は
炭素のイオン注入、或いは熱窒化であることが好まし
い。このようにすれば、ダミー膜を除去する際に、希フ
ッ酸処理のようなエッチングの制御性がよい簡単な方法
で、ダミーゲートパターンの下端部近傍の不純物が導入
されたダミー膜を残すことができる。
ン酸化膜を用い、ダミーゲートパターンの少なくとも下
端部近傍のダミー膜に不純物を導入する工程が窒素又は
炭素のイオン注入、或いは熱窒化であることが好まし
い。このようにすれば、ダミー膜を除去する際に、希フ
ッ酸処理のようなエッチングの制御性がよい簡単な方法
で、ダミーゲートパターンの下端部近傍の不純物が導入
されたダミー膜を残すことができる。
【００５１】また、本発明の第５の態様に係る半導体装
置の製造方法によると、ダミー膜を除去する際に、溝部
の下端部近傍のダミー膜が除去された箇所に絶縁材料膜
が残置しており、これによりダミー膜の後退を抑制でき
るので、ダミー膜を除去する際にゲート電極下端部に窪
みが生じることを防止することができる。従って、ゲー
ト電極下端部の絶縁膜を厚く、またゲート電極下端部の
曲率半径を大きくすることができ、後酸化工程を行わな
くても、絶縁耐圧の劣化などゲート電極下端部の形状に
起因して生じるトランジスタの特性劣化や信頼性低下を
防止することができる。
置の製造方法によると、ダミー膜を除去する際に、溝部
の下端部近傍のダミー膜が除去された箇所に絶縁材料膜
が残置しており、これによりダミー膜の後退を抑制でき
るので、ダミー膜を除去する際にゲート電極下端部に窪
みが生じることを防止することができる。従って、ゲー
ト電極下端部の絶縁膜を厚く、またゲート電極下端部の
曲率半径を大きくすることができ、後酸化工程を行わな
くても、絶縁耐圧の劣化などゲート電極下端部の形状に
起因して生じるトランジスタの特性劣化や信頼性低下を
防止することができる。
【００５２】この方法において、ダミー膜としてシリコ
ン酸化膜を用い、ダミーゲートパターンの下端部近傍の
ダミー膜が除去された箇所に絶縁材料膜を形成する工程
が、シリコン窒化膜を形成する工程であることが好まし
い。このようにすれば、ダミー膜を除去する際に、希フ
ッ酸処理のようなエッチングの制御性がよい簡単な方法
で、ダミーゲートパターンの下端部近傍の絶縁材料膜を
残すことができる。
ン酸化膜を用い、ダミーゲートパターンの下端部近傍の
ダミー膜が除去された箇所に絶縁材料膜を形成する工程
が、シリコン窒化膜を形成する工程であることが好まし
い。このようにすれば、ダミー膜を除去する際に、希フ
ッ酸処理のようなエッチングの制御性がよい簡単な方法
で、ダミーゲートパターンの下端部近傍の絶縁材料膜を
残すことができる。
【００５３】なお、前記各製造方法において、ダミーゲ
ートパターンを除去する工程よりも前に、ダミーゲート
パターンの両側の半導体基板にソース・ドレイン拡散層
を形成する工程をさらに有することが好ましい。
ートパターンを除去する工程よりも前に、ダミーゲート
パターンの両側の半導体基板にソース・ドレイン拡散層
を形成する工程をさらに有することが好ましい。
【００５４】本発明の第６の態様に係る半導体装置で
は、ゲート電極の下端部近傍のゲート絶縁膜を含む絶縁
領域の厚さが、ゲート電極の下部中央のゲート絶縁膜の
厚さよりも厚い。この場合、ゲート電極の下端部の曲率
半径がゲート電極の下部中央のゲート絶縁膜の厚さより
も大きいことが好ましい。
は、ゲート電極の下端部近傍のゲート絶縁膜を含む絶縁
領域の厚さが、ゲート電極の下部中央のゲート絶縁膜の
厚さよりも厚い。この場合、ゲート電極の下端部の曲率
半径がゲート電極の下部中央のゲート絶縁膜の厚さより
も大きいことが好ましい。
【００５５】図１２は、種々の平面部膜厚／エッジ部膜
厚比における、ゲート電極下端部の曲率半径に対する下
端部電界／平面部電界の比を示すグラフである。なお、
曲率半径ｒ、平面部の膜厚ａは、図１３に示す通りであ
る。図１２のグラフから、下端部（エッジ部）の膜厚が
厚くなるほど、またエッジ部の曲率半径が大きくなるほ
ど、平面部電界に対するエッジ部電界が小さくなり、エ
ッジ部の電界集中が低減されることがわかる。
厚比における、ゲート電極下端部の曲率半径に対する下
端部電界／平面部電界の比を示すグラフである。なお、
曲率半径ｒ、平面部の膜厚ａは、図１３に示す通りであ
る。図１２のグラフから、下端部（エッジ部）の膜厚が
厚くなるほど、またエッジ部の曲率半径が大きくなるほ
ど、平面部電界に対するエッジ部電界が小さくなり、エ
ッジ部の電界集中が低減されることがわかる。
【００５６】従って、本発明の第６の態様に係る半導体
装置によれば、ゲート電極下端部の電界が弱まり（電界
集中が緩和され）、ゲート電極下端部における絶縁性
（信頼性）が向上する。
装置によれば、ゲート電極下端部の電界が弱まり（電界
集中が緩和され）、ゲート電極下端部における絶縁性
（信頼性）が向上する。
【００５７】本発明の第７の態様に係る半導体装置で
は、ゲート絶縁膜と、ゲート電極の側面に形成された第
２の絶縁膜の膜厚の合計は、半導体基板のゲート部以外
の部分に形成された第１の絶縁膜の膜厚よりも大きい。
あるいは、ゲート絶縁膜と、ゲート電極の側面に形成さ
れた第２の絶縁膜の膜厚の合計は、側壁絶縁膜のゲート
電極側下端部と、半導体基板との間の距離よりも大き
い。
は、ゲート絶縁膜と、ゲート電極の側面に形成された第
２の絶縁膜の膜厚の合計は、半導体基板のゲート部以外
の部分に形成された第１の絶縁膜の膜厚よりも大きい。
あるいは、ゲート絶縁膜と、ゲート電極の側面に形成さ
れた第２の絶縁膜の膜厚の合計は、側壁絶縁膜のゲート
電極側下端部と、半導体基板との間の距離よりも大き
い。
【００５８】このような半導体装置の構成によると、ゲ
ートエッジ部のシリコン基板表面と側壁絶縁膜と間に形
成される横溝が、ゲート絶縁膜によって埋め尽くされ、
ゲート電極のエッジ部の形状が曲率半径の大きいものに
なるため、ゲートエッジ部での信頼性が向上した半導体
装置が得られる。
ートエッジ部のシリコン基板表面と側壁絶縁膜と間に形
成される横溝が、ゲート絶縁膜によって埋め尽くされ、
ゲート電極のエッジ部の形状が曲率半径の大きいものに
なるため、ゲートエッジ部での信頼性が向上した半導体
装置が得られる。
【００５９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【００６０】まず、本発明の第１の実施形態について説
明する。
明する。
【００６１】図１（ａ）は、本発明の第１の実施形態に
係る半導体装置の平面図、図１（ｂ）は、図１（ａ）の
Ａ−Ａ´断面図、図１（ｃ）は、図１（ａ）のＢ−Ｂ´
断面図をそれぞれ示す。
係る半導体装置の平面図、図１（ｂ）は、図１（ａ）の
Ａ−Ａ´断面図、図１（ｃ）は、図１（ａ）のＢ−Ｂ´
断面図をそれぞれ示す。
【００６２】図１において、不純物濃度１〜５×１０15
ｃｍ-3程度のｐ型シリコン基板１１の素子分離絶縁膜１
２で分離された素子形成領域内に、不純物濃度５×１０
19ｃｍ-3程度、拡散領域深さ０．１０μｍ程度のソース
・ドレイン領域となるｎ型拡散領域１７が形成されてお
り、ソース・ドレイン領域間のチャンネル領域には、ト
ランジスタのしきい値電圧（Ｖth）をコントロールする
為の不純物濃度５×１０17ｃｍ-3程度のｐ型チャネル不
純物領域（図示せず）が、主にチャネル領域にのみ選択
的に形成されている。
ｃｍ-3程度のｐ型シリコン基板１１の素子分離絶縁膜１
２で分離された素子形成領域内に、不純物濃度５×１０
19ｃｍ-3程度、拡散領域深さ０．１０μｍ程度のソース
・ドレイン領域となるｎ型拡散領域１７が形成されてお
り、ソース・ドレイン領域間のチャンネル領域には、ト
ランジスタのしきい値電圧（Ｖth）をコントロールする
為の不純物濃度５×１０17ｃｍ-3程度のｐ型チャネル不
純物領域（図示せず）が、主にチャネル領域にのみ選択
的に形成されている。
【００６３】チャネル領域上には、例えば５ｎｍ程度の
膜厚のＳｉＯ2 膜からなるゲート絶縁膜１９が形成され
ている。また、ゲート絶縁膜１９に底面を囲まれ、ゲー
ト絶縁膜１９及びダミーゲート膜を酸化して得られた酸
化膜１５の一部に側面を囲まれた導電性膜（例えばＴｉ
Ｎ膜、Ｒｕ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜或いはそれらの積
層膜）からなるゲート電極２０が、ソース・ドレイン領
域１７に対して自己整合的に形成されている。
膜厚のＳｉＯ2 膜からなるゲート絶縁膜１９が形成され
ている。また、ゲート絶縁膜１９に底面を囲まれ、ゲー
ト絶縁膜１９及びダミーゲート膜を酸化して得られた酸
化膜１５の一部に側面を囲まれた導電性膜（例えばＴｉ
Ｎ膜、Ｒｕ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜或いはそれらの積
層膜）からなるゲート電極２０が、ソース・ドレイン領
域１７に対して自己整合的に形成されている。
【００６４】チャネル長方向のゲート幅Ｌは、例えば
０．１５μｍ程度である。また、層間絶縁膜２１上には
配線２２が形成され、この配線２２は、層間絶縁膜２１
に形成されたプラグによってゲート電極２０及びソース
・ドレイン領域１７に接続されたている。
０．１５μｍ程度である。また、層間絶縁膜２１上には
配線２２が形成され、この配線２２は、層間絶縁膜２１
に形成されたプラグによってゲート電極２０及びソース
・ドレイン領域１７に接続されたている。
【００６５】以下、図２および図３（図１（ａ）のＡ−
Ａ´断面に対応した製造工程断面図）を参照して、図１
に示したトランジスタの製造プロセスを説明する。
Ａ´断面に対応した製造工程断面図）を参照して、図１
に示したトランジスタの製造プロセスを説明する。
【００６６】まず、図２（ａ）に示すように、不純物濃
度５×１０15ｃｍ-3程度のｐ型シリコン基板１１（ｎ型
シリコン基板或いはｐ型Ｓｉ基板の表面にｐ型又はｎ型
エピタキシャルＳｉ層を例えば１μｍ程度の膜厚に成長
させたいわゆるエピタキシャル基板でもよい）の（１０
０）面に、ｎチャネルトランジスタ形成領域にはｐウエ
ル（図示せず）を、ｐチャネルトランジスタ形成領域に
はｎウエル（図示せず）を形成する。
度５×１０15ｃｍ-3程度のｐ型シリコン基板１１（ｎ型
シリコン基板或いはｐ型Ｓｉ基板の表面にｐ型又はｎ型
エピタキシャルＳｉ層を例えば１μｍ程度の膜厚に成長
させたいわゆるエピタキシャル基板でもよい）の（１０
０）面に、ｎチャネルトランジスタ形成領域にはｐウエ
ル（図示せず）を、ｐチャネルトランジスタ形成領域に
はｎウエル（図示せず）を形成する。
【００６７】その後、例えば反応性イオンエッチング
（ＲＩＥ）法を用いてＳｉ基板１１に溝を掘り、その溝
に絶縁膜を埋め込んで、いわゆるトレンチ型の素子分離
層１２（トレンチ深さ約０．２μｍ程度のＳＴＩ（Shal
low Trench Isolation））を形成する。続いて、厚さ５
ｎｍ程度のＳｉＯ2 からなるパッド酸化膜（ダミー絶縁
膜）１３を熱酸化により形成する。
（ＲＩＥ）法を用いてＳｉ基板１１に溝を掘り、その溝
に絶縁膜を埋め込んで、いわゆるトレンチ型の素子分離
層１２（トレンチ深さ約０．２μｍ程度のＳＴＩ（Shal
low Trench Isolation））を形成する。続いて、厚さ５
ｎｍ程度のＳｉＯ2 からなるパッド酸化膜（ダミー絶縁
膜）１３を熱酸化により形成する。
【００６８】次に、このＳｉＯ2 膜１３上にダミーゲー
トパターン用のアモルファスＳｉ膜１４を３００ｎｍ程
度の膜厚に堆積し、これを通常のリソグラフィー法で形
成したレジストをマスクとして用いてＲＩＥ法などによ
りエッチングし、後の工程でゲート電極を形成するため
に除去されるダミーゲートパターン１４を形成する。こ
の時のダミーゲートパターン１４の寸法をＬ１とする。
トパターン用のアモルファスＳｉ膜１４を３００ｎｍ程
度の膜厚に堆積し、これを通常のリソグラフィー法で形
成したレジストをマスクとして用いてＲＩＥ法などによ
りエッチングし、後の工程でゲート電極を形成するため
に除去されるダミーゲートパターン１４を形成する。こ
の時のダミーゲートパターン１４の寸法をＬ１とする。
【００６９】ダミーゲートパターン１４は、グレインサ
イズの小さなアモルファスＳｉにより形成されているた
め、パターニング時のアモルファスＳｉ膜のパターン・
エッジは、凸凹が少ないという特長がある。なお、本実
施形態では、ダミーゲートパターン１４をアモルファス
Ｓｉにより構成しているが、グレインサイズの小さいポ
リＳｉにより構成しても良い。また、ダミーゲートパタ
ーン１４をＳｉ系材料により構成した場合、Ｓｉ膜のＲ
ＩＥ時にＳｉＯ2 膜１３に対して高いエッチング選択比
を設定し易いので、Ｓｉ基板１１へのエッチング（ＲＩ
Ｅ）ダメージを抑える事ができる。
イズの小さなアモルファスＳｉにより形成されているた
め、パターニング時のアモルファスＳｉ膜のパターン・
エッジは、凸凹が少ないという特長がある。なお、本実
施形態では、ダミーゲートパターン１４をアモルファス
Ｓｉにより構成しているが、グレインサイズの小さいポ
リＳｉにより構成しても良い。また、ダミーゲートパタ
ーン１４をＳｉ系材料により構成した場合、Ｓｉ膜のＲ
ＩＥ時にＳｉＯ2 膜１３に対して高いエッチング選択比
を設定し易いので、Ｓｉ基板１１へのエッチング（ＲＩ
Ｅ）ダメージを抑える事ができる。
【００７０】次に、図２（ｂ）に示すように、アモルフ
ァスＳｉからなるダミーゲートパターン１４の表面を例
えば８５０℃の酸素雰囲気で熱酸化して、約１０ｎｍ程
度の膜厚の酸化膜１５を形成する。酸化膜１５の膜厚
は、パッド酸化膜の膜厚より厚い（パッド酸化膜の１．
５〜３倍程度の膜厚）ことが好ましい。酸化後のダミー
ゲートパターン１４の寸法をＬ2 とすると、Ｌ2 は酸化
された分だけＬ1 より小さくなる（Ｌ2 ＜Ｌ1 ）。
ァスＳｉからなるダミーゲートパターン１４の表面を例
えば８５０℃の酸素雰囲気で熱酸化して、約１０ｎｍ程
度の膜厚の酸化膜１５を形成する。酸化膜１５の膜厚
は、パッド酸化膜の膜厚より厚い（パッド酸化膜の１．
５〜３倍程度の膜厚）ことが好ましい。酸化後のダミー
ゲートパターン１４の寸法をＬ2 とすると、Ｌ2 は酸化
された分だけＬ1 より小さくなる（Ｌ2 ＜Ｌ1 ）。
【００７１】次に、図２（ｃ）に示すように、ＬＤＤ
（Lightly Doped Drain ）構造を形成する為、ダミーゲ
ートパターン１４及びＳｉＯ2 膜１５をマスクとして用
いて、ｎチャネルトランジスタの場合には例えばリン
（Ｐ+ ）イオンの注入を７０ｋｅＶ、４×１０13ｃｍ-2
程度行ない、ｎ- 型拡散領域１７ａを形成する。続い
て、Ｓｉ3 Ｎ4 膜（又はＳｉＯ2 膜）を全面に堆積した
後に全面のＲＩＥを行ない、ダミーゲートパターン１４
の側壁部にＳｉ3 Ｎ4 膜（又はＳｉＯ2 膜）を残すいわ
ゆる「側壁残し工程」を行ない、ダミーゲートパターン
１４の側壁にあるＳｉＯ2 膜１５上に膜厚２０ｎｍ程度
の側壁絶縁膜１６を形成する。
（Lightly Doped Drain ）構造を形成する為、ダミーゲ
ートパターン１４及びＳｉＯ2 膜１５をマスクとして用
いて、ｎチャネルトランジスタの場合には例えばリン
（Ｐ+ ）イオンの注入を７０ｋｅＶ、４×１０13ｃｍ-2
程度行ない、ｎ- 型拡散領域１７ａを形成する。続い
て、Ｓｉ3 Ｎ4 膜（又はＳｉＯ2 膜）を全面に堆積した
後に全面のＲＩＥを行ない、ダミーゲートパターン１４
の側壁部にＳｉ3 Ｎ4 膜（又はＳｉＯ2 膜）を残すいわ
ゆる「側壁残し工程」を行ない、ダミーゲートパターン
１４の側壁にあるＳｉＯ2 膜１５上に膜厚２０ｎｍ程度
の側壁絶縁膜１６を形成する。
【００７２】その後、ダミーゲートパターン１４及び側
壁膜１６をマスクとして用いて、例えば砒素（Ａｓ+ ）
イオンの注入を３０ｋｅＶ、５×１０15ｃｍ-2程度行な
って、ｎ+ 型拡散領域１７ｂを形成し、いわゆるＬＤＤ
構造を形成する。なお、ここではＬＤＤ構造を採用して
いるが、ｎ- 型拡散領域のみ或いはｎ+ 型拡散領域のみ
のいわゆるシングル・ソース・ドレイン構造でも良い。
壁膜１６をマスクとして用いて、例えば砒素（Ａｓ+ ）
イオンの注入を３０ｋｅＶ、５×１０15ｃｍ-2程度行な
って、ｎ+ 型拡散領域１７ｂを形成し、いわゆるＬＤＤ
構造を形成する。なお、ここではＬＤＤ構造を採用して
いるが、ｎ- 型拡散領域のみ或いはｎ+ 型拡散領域のみ
のいわゆるシングル・ソース・ドレイン構造でも良い。
【００７３】次に、全面に層間絶縁膜となるＣＶＤ−Ｓ
ｉＯ2 膜１８を例えば４００ｎｍ程度堆積し、例えば８
００℃程度のＮ2 雰囲気で３０分程度デンシファイを行
なう。この熱工程は、ソース・ドレインのイオン注入領
域の活性化をも兼ねている。拡散領域の深さ（Ｘj ）を
抑えたい時は、デンシファイの温度を７５０℃程度に低
温にし、９５０℃で１０秒程度のＲＴＡ（Rapid Therma
l Anneal）プロセスを併用してイオン注入領域の活性化
を行なっても良い。
ｉＯ2 膜１８を例えば４００ｎｍ程度堆積し、例えば８
００℃程度のＮ2 雰囲気で３０分程度デンシファイを行
なう。この熱工程は、ソース・ドレインのイオン注入領
域の活性化をも兼ねている。拡散領域の深さ（Ｘj ）を
抑えたい時は、デンシファイの温度を７５０℃程度に低
温にし、９５０℃で１０秒程度のＲＴＡ（Rapid Therma
l Anneal）プロセスを併用してイオン注入領域の活性化
を行なっても良い。
【００７４】その後、全面をＣＭＰ（Chemical Mechani
cal Polishing ）により平坦化し、ダミーゲートパター
ン１４の表面を露出させる。
cal Polishing ）により平坦化し、ダミーゲートパター
ン１４の表面を露出させる。
【００７５】次に、図２（ｄ）に示すように、ダミーゲ
ートパターン１４をＣＤＥ（Chemical Dry Etching）法
やＫＯＨ溶液を用いたウェットエッチング法などにより
酸化膜などに対して選択的に除去し、溝部３０を形成す
る。その後、所望の領域に形成したレジストパターン
（図示せず）、層間絶縁膜となるＳｉＯ2 膜１８、側壁
絶縁膜１６及びＳｉＯ2 膜１５をマスクとして用いて、
所望のチャネル領域にのみチャネル・イオン注入を行な
う。ｎチャネルトランジスタの場合、例えば０．７Ｖ程
度のしきい値電圧（Ｖth）を設定する為には、例えばボ
ロン（Ｂ+ ）を１０ｋｅＶ、５×１０12ｃｍ-2程度イオ
ン注入し、チャネル領域にのみ選択的にｐ型チャネル不
純物領域（図示せず）を形成する。
ートパターン１４をＣＤＥ（Chemical Dry Etching）法
やＫＯＨ溶液を用いたウェットエッチング法などにより
酸化膜などに対して選択的に除去し、溝部３０を形成す
る。その後、所望の領域に形成したレジストパターン
（図示せず）、層間絶縁膜となるＳｉＯ2 膜１８、側壁
絶縁膜１６及びＳｉＯ2 膜１５をマスクとして用いて、
所望のチャネル領域にのみチャネル・イオン注入を行な
う。ｎチャネルトランジスタの場合、例えば０．７Ｖ程
度のしきい値電圧（Ｖth）を設定する為には、例えばボ
ロン（Ｂ+ ）を１０ｋｅＶ、５×１０12ｃｍ-2程度イオ
ン注入し、チャネル領域にのみ選択的にｐ型チャネル不
純物領域（図示せず）を形成する。
【００７６】このイオン注入工程は、ＳｉＯ2 膜１３を
通して行なっても良いし、ＳｉＯ2膜１３を剥離してか
ら再度ＳｉＯ2 膜を形成し、この新しく形成したＳｉＯ
2 膜を通して行なっても良い。チャネル不純物領域の活
性化は、この後、例えばＲＴＡを用いて８００℃、１０
秒程度の熱処理により行う。この後は高温の熱工程が無
いので、トランジスタのショート・チャネル効果を抑え
る事ができるように、チャネル領域の不純物プロファイ
ルを最適化できると言う特徴がある。
通して行なっても良いし、ＳｉＯ2膜１３を剥離してか
ら再度ＳｉＯ2 膜を形成し、この新しく形成したＳｉＯ
2 膜を通して行なっても良い。チャネル不純物領域の活
性化は、この後、例えばＲＴＡを用いて８００℃、１０
秒程度の熱処理により行う。この後は高温の熱工程が無
いので、トランジスタのショート・チャネル効果を抑え
る事ができるように、チャネル領域の不純物プロファイ
ルを最適化できると言う特徴がある。
【００７７】次に、図３（ｅ）に示すように、溝底部の
パッド酸化膜１３を除去する。溝部側壁の酸化膜１５と
パッド酸化膜１３とは共に熱酸化膜であり，ほぼ等しい
エッチング速度でエッチングされるが、側壁酸化膜１５
の膜厚がパッド酸化膜１３の膜厚よりも厚いため、側壁
酸化膜１５の一部はパッド酸化膜１３を剥離した後も溝
部側壁に残置する。
パッド酸化膜１３を除去する。溝部側壁の酸化膜１５と
パッド酸化膜１３とは共に熱酸化膜であり，ほぼ等しい
エッチング速度でエッチングされるが、側壁酸化膜１５
の膜厚がパッド酸化膜１３の膜厚よりも厚いため、側壁
酸化膜１５の一部はパッド酸化膜１３を剥離した後も溝
部側壁に残置する。
【００７８】この時の溝幅Ｌ3 は、側壁酸化膜１５が除
去された分だけＬ2 よりも大きくなる（Ｌ3 ＞Ｌ2 ）。
また、側壁酸化膜１５とパッド酸化膜１３とがほぼ等し
いエッチング速度でエッチングされることから、側壁酸
化膜１５及び側壁窒化膜１６下のパッド酸化膜１３が過
剰にエッチングされることによる窪みの発生を防止でき
る。
去された分だけＬ2 よりも大きくなる（Ｌ3 ＞Ｌ2 ）。
また、側壁酸化膜１５とパッド酸化膜１３とがほぼ等し
いエッチング速度でエッチングされることから、側壁酸
化膜１５及び側壁窒化膜１６下のパッド酸化膜１３が過
剰にエッチングされることによる窪みの発生を防止でき
る。
【００７９】この様な方法を用いることにより、ダミー
ゲートパターン１４の除去時に、ダミーゲートパターン
１４の側面が酸化膜で完全に覆われている為、マージン
のある安定したプロセスでダミーゲートパターン１４を
剥離することができる。また、パッド酸化膜１３の剥離
時にも、溝部側壁の酸化膜により側壁絶縁膜１６等の後
退を防ぐことができ、後の工程で形成されるゲート電極
の寸法（Ｌ4 ）を制御することができるという特長があ
る。つまり、最終的なゲート電極の寸法（Ｌ4）は、Ｌ
3 とゲート絶縁膜の膜厚（Ｔox）の２倍の和で決まる
（Ｌ4 ＝Ｌ3 ＋２×Ｔox）。また、Ｌ3 はダミーゲート
パターン１４の酸化量（酸化膜厚）とパッド酸化膜１３
の剥離量（オーバーエッチング量）で制御することがで
き、Ｌ4 をダミーゲートパターンの幅Ｌと同じにする事
も、小さくする事も可能である。
ゲートパターン１４の除去時に、ダミーゲートパターン
１４の側面が酸化膜で完全に覆われている為、マージン
のある安定したプロセスでダミーゲートパターン１４を
剥離することができる。また、パッド酸化膜１３の剥離
時にも、溝部側壁の酸化膜により側壁絶縁膜１６等の後
退を防ぐことができ、後の工程で形成されるゲート電極
の寸法（Ｌ4 ）を制御することができるという特長があ
る。つまり、最終的なゲート電極の寸法（Ｌ4）は、Ｌ
3 とゲート絶縁膜の膜厚（Ｔox）の２倍の和で決まる
（Ｌ4 ＝Ｌ3 ＋２×Ｔox）。また、Ｌ3 はダミーゲート
パターン１４の酸化量（酸化膜厚）とパッド酸化膜１３
の剥離量（オーバーエッチング量）で制御することがで
き、Ｌ4 をダミーゲートパターンの幅Ｌと同じにする事
も、小さくする事も可能である。
【００８０】次に、図３（ｆ）に示すように、全面にＣ
ＶＤ−ＳｉＯ2 膜（膜厚は約３ｎｍ程度）や高誘電体膜
（例えばＴａ2 Ｏ5 膜、膜厚は２０ｎｍ程度）からなる
ゲート絶縁膜１９を堆積する。ゲート絶縁膜１９が高誘
電体膜である場合、Ｓｉ界面との間に界面準位等ができ
にくいように、界面に薄い（例えば１ｎｍ程度の）Ｓｉ
Ｏ2 膜（図示せず）或いはＲＴＰ（Rapid Thermal Proc
ess ）を用いてＮＨ3ガス雰囲気でＳｉ表面に直接窒化
した膜（図示せず）などを形成しても良い。
ＶＤ−ＳｉＯ2 膜（膜厚は約３ｎｍ程度）や高誘電体膜
（例えばＴａ2 Ｏ5 膜、膜厚は２０ｎｍ程度）からなる
ゲート絶縁膜１９を堆積する。ゲート絶縁膜１９が高誘
電体膜である場合、Ｓｉ界面との間に界面準位等ができ
にくいように、界面に薄い（例えば１ｎｍ程度の）Ｓｉ
Ｏ2 膜（図示せず）或いはＲＴＰ（Rapid Thermal Proc
ess ）を用いてＮＨ3ガス雰囲気でＳｉ表面に直接窒化
した膜（図示せず）などを形成しても良い。
【００８１】また、ゲート絶縁膜１９としては、ＣＶＤ
−ＳｉＯＮx 膜（オキシナイトライド膜）やＣＶＤ−Ｓ
ｉ3 Ｎ4 膜を含む積層膜を用いてもよい。これらの場合
には、膜形成後に例えば１０００℃、１０秒程度のＲＴ
Ｐによる熱処理を行ってデンシファイしても良い。この
様にすると、Ｓｉ界面の界面準位が減少したりリーク電
流が減少するなど、絶縁膜としての絶縁特性を改善する
ことができる。
−ＳｉＯＮx 膜（オキシナイトライド膜）やＣＶＤ−Ｓ
ｉ3 Ｎ4 膜を含む積層膜を用いてもよい。これらの場合
には、膜形成後に例えば１０００℃、１０秒程度のＲＴ
Ｐによる熱処理を行ってデンシファイしても良い。この
様にすると、Ｓｉ界面の界面準位が減少したりリーク電
流が減少するなど、絶縁膜としての絶縁特性を改善する
ことができる。
【００８２】高誘電体膜をゲート絶縁膜に使用すると、
ゲート絶縁膜の実効的な膜厚をリーク電流の増大や絶縁
耐圧の劣化なしに薄くすることができ、トランジスタの
ショートチャネル効果を抑える事ができる。また、ドレ
イン電流の増加やカットオフ特性の向上などをはかるこ
とも可能である。
ゲート絶縁膜の実効的な膜厚をリーク電流の増大や絶縁
耐圧の劣化なしに薄くすることができ、トランジスタの
ショートチャネル効果を抑える事ができる。また、ドレ
イン電流の増加やカットオフ特性の向上などをはかるこ
とも可能である。
【００８３】次に、図３（ｇ）に示すように、例えばメ
タル膜（Ｒｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイト
ライド膜（ＷＮx ）など、或いはＷ膜／ＴｉＮ膜のよう
な、これらの膜の積層膜）からなるゲート電極２０を全
面に堆積する。もちろん、ＣＶＤ−ＳｉＯ2 膜、ＣＶＤ
−ＳｉＯＮ膜或いはＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積層膜
をゲート絶縁膜とした場合には、不純物をドープした多
結晶Ｓｉ膜をゲート電極として用いても良い。
タル膜（Ｒｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイト
ライド膜（ＷＮx ）など、或いはＷ膜／ＴｉＮ膜のよう
な、これらの膜の積層膜）からなるゲート電極２０を全
面に堆積する。もちろん、ＣＶＤ−ＳｉＯ2 膜、ＣＶＤ
−ＳｉＯＮ膜或いはＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積層膜
をゲート絶縁膜とした場合には、不純物をドープした多
結晶Ｓｉ膜をゲート電極として用いても良い。
【００８４】その後、全面にゲート絶縁膜１９およびメ
タル電極２０を堆積した後、メタル材料に対するＣＭＰ
条件の下でＣＭＰを施す事により、ゲート絶縁膜１９お
よびメタル電極２０をダミーゲートパターンを除去した
後の溝の中に埋め込む。この時、ＳｉＯ2 膜１８及びゲ
ート絶縁膜１９は、メタル膜のＣＭＰ時のストッパーと
しての役割を果たす。ゲート絶縁膜１９は、ＳｉＯ2 膜
１８の上に残っていても良い。
タル電極２０を堆積した後、メタル材料に対するＣＭＰ
条件の下でＣＭＰを施す事により、ゲート絶縁膜１９お
よびメタル電極２０をダミーゲートパターンを除去した
後の溝の中に埋め込む。この時、ＳｉＯ2 膜１８及びゲ
ート絶縁膜１９は、メタル膜のＣＭＰ時のストッパーと
しての役割を果たす。ゲート絶縁膜１９は、ＳｉＯ2 膜
１８の上に残っていても良い。
【００８５】ゲート電極の幅（図３（ｆ）のＬ4 ）は、
図２（ａ）に示すダミーゲートパターン１４の幅Ｌ1 よ
りもゲート絶縁膜１９の膜厚の２倍分だけ小さくする事
も可能である（ただし、Ｌ1 ＝Ｌ3 とする）。すなわ
ち、リソグラフィーで決まる最小寸法がＬ（ここでは
０．１５μｍと仮定する）、ゲート絶縁膜の厚さが０．
０２μｍと仮定すると、Ｌよりもゲート絶縁膜の膜厚の
２倍（０．０２μｍ×２＝０．０４μｍ）だけ短くする
ことができる。従って、リソグラフィーの限界が０．１
５μｍであるにもかかわらず、ゲート電極幅（Ｌ4 ）が
０．１１μｍのものが実現できる。つまり、トランジス
タのチャネル長をリソグラフィーで決まる寸法よりさら
に短くできるという特徴がある。
図２（ａ）に示すダミーゲートパターン１４の幅Ｌ1 よ
りもゲート絶縁膜１９の膜厚の２倍分だけ小さくする事
も可能である（ただし、Ｌ1 ＝Ｌ3 とする）。すなわ
ち、リソグラフィーで決まる最小寸法がＬ（ここでは
０．１５μｍと仮定する）、ゲート絶縁膜の厚さが０．
０２μｍと仮定すると、Ｌよりもゲート絶縁膜の膜厚の
２倍（０．０２μｍ×２＝０．０４μｍ）だけ短くする
ことができる。従って、リソグラフィーの限界が０．１
５μｍであるにもかかわらず、ゲート電極幅（Ｌ4 ）が
０．１１μｍのものが実現できる。つまり、トランジス
タのチャネル長をリソグラフィーで決まる寸法よりさら
に短くできるという特徴がある。
【００８６】もちろん、このチャネル長がゲート絶縁膜
の膜厚の２倍だけ短くなる事を考慮してパッド酸化膜１
３のエッチング量やアモルファスＳｉ膜１４の酸化膜１
５の膜厚を調整する事により、図２（ａ）に示すＬ1 に
ほぼ等しい寸法を得る事も可能である。また、Ｔａ2 Ｏ
5 膜などの高誘電体膜の場合、実際の膜厚が厚いので、
Ｌ4 の長さをかなり短くすることができる。
の膜厚の２倍だけ短くなる事を考慮してパッド酸化膜１
３のエッチング量やアモルファスＳｉ膜１４の酸化膜１
５の膜厚を調整する事により、図２（ａ）に示すＬ1 に
ほぼ等しい寸法を得る事も可能である。また、Ｔａ2 Ｏ
5 膜などの高誘電体膜の場合、実際の膜厚が厚いので、
Ｌ4 の長さをかなり短くすることができる。
【００８７】次に、図３（ｈ）に示すように、全面にＳ
ｉＯ2 からなる層間絶縁膜２１を約２００ｎｍ程度の厚
さに堆積した後、ソース・ドレイン領域１７及びゲート
電極２０へのコンタクト孔２３を開口し、さらにＡｌ層
を堆積してコンタクト孔２３を埋め、パターニングして
配線２２を形成する。その後、全面にパッシベーション
膜（図示せず）を堆積し、トランジスタの基本構造が作
製される。
ｉＯ2 からなる層間絶縁膜２１を約２００ｎｍ程度の厚
さに堆積した後、ソース・ドレイン領域１７及びゲート
電極２０へのコンタクト孔２３を開口し、さらにＡｌ層
を堆積してコンタクト孔２３を埋め、パターニングして
配線２２を形成する。その後、全面にパッシベーション
膜（図示せず）を堆積し、トランジスタの基本構造が作
製される。
【００８８】以上のような製造方法によれば、ダミーゲ
ートパターンを粒径の小さなアモルファスＳｉにより構
成することにより、パターニング時のアモルファスＳｉ
膜のパターンエッジの凸凹を少なくすることができる。
また、ダミーゲートパターンの除去時にダミーゲートパ
ターンの側面が酸化膜で完全に覆われている為、マージ
ンのある安定したプロセスでダミーゲートパターンを剥
離することができる。これにより、後の工程で形成され
るゲート電極の寸法を制御することができる。また、パ
ッド酸化膜の剥離時にも、溝部側壁の酸化膜により側壁
絶縁膜等の後退を防ぐことができ、後の工程で形成され
るゲート電極の寸法を制御する事ができる。更に、溝部
側壁の酸化膜とパッド酸化膜とがほぼ等しいエッチング
速度でエッチングされることから、側壁酸化膜及び側壁
窒化膜下のパッド酸化膜が過剰にエッチングされること
による窪みの発生を防止できる。
ートパターンを粒径の小さなアモルファスＳｉにより構
成することにより、パターニング時のアモルファスＳｉ
膜のパターンエッジの凸凹を少なくすることができる。
また、ダミーゲートパターンの除去時にダミーゲートパ
ターンの側面が酸化膜で完全に覆われている為、マージ
ンのある安定したプロセスでダミーゲートパターンを剥
離することができる。これにより、後の工程で形成され
るゲート電極の寸法を制御することができる。また、パ
ッド酸化膜の剥離時にも、溝部側壁の酸化膜により側壁
絶縁膜等の後退を防ぐことができ、後の工程で形成され
るゲート電極の寸法を制御する事ができる。更に、溝部
側壁の酸化膜とパッド酸化膜とがほぼ等しいエッチング
速度でエッチングされることから、側壁酸化膜及び側壁
窒化膜下のパッド酸化膜が過剰にエッチングされること
による窪みの発生を防止できる。
【００８９】また、ゲート電極をプラズマダメージの無
いＣＭＰを使って加工する為、ＲＩＥ時に起こり易いプ
ラズマ・プロセスによるダメージ（ゲート絶縁膜の絶縁
破壊など）を回避することができる。また、イオン注入
領域の活性化及びリフロー工程などの高温熱処理工程
を、ゲート絶縁膜（高誘電体膜を含む積層膜など）の形
成前に実施できるので、ゲート絶縁膜のリーク電流増加
や耐圧不良などの劣化を回避する事ができる。また、ゲ
ート電極の側面がアモルファスＳｉの酸化膜で覆われて
いる構造のため、後酸化を行なわなくてもゲート電極と
基板或いはゲート電極とソース・ドレイン間の耐圧を良
好に保つことができる。
いＣＭＰを使って加工する為、ＲＩＥ時に起こり易いプ
ラズマ・プロセスによるダメージ（ゲート絶縁膜の絶縁
破壊など）を回避することができる。また、イオン注入
領域の活性化及びリフロー工程などの高温熱処理工程
を、ゲート絶縁膜（高誘電体膜を含む積層膜など）の形
成前に実施できるので、ゲート絶縁膜のリーク電流増加
や耐圧不良などの劣化を回避する事ができる。また、ゲ
ート電極の側面がアモルファスＳｉの酸化膜で覆われて
いる構造のため、後酸化を行なわなくてもゲート電極と
基板或いはゲート電極とソース・ドレイン間の耐圧を良
好に保つことができる。
【００９０】また、ゲート電極より先にソース・ドレイ
ン領域を形成するが、このソース・ドレイン領域に自己
整合的にゲート電極を形成することができる。すなわ
ち、ゲート電極とソース・ドレイン拡散領域とを従来ど
おり自己整合的に形成することができる。また、チャネ
ル領域のみにトランジスタのしきい値電圧（Ｖth）調整
用のチャネル・イオン注入領域の形成を行なう事がで
き、ソース・ドレインの接合リークや接合容量を減少で
きる。また、このチャネルイオン注入領域は、ソース・
ドレイン領域の活性化アニールの高温熱工程を受けない
ので、短チャネル効果の抑制に対して理想的なチャネル
不純物プロファイルを形成・維持することができる。
ン領域を形成するが、このソース・ドレイン領域に自己
整合的にゲート電極を形成することができる。すなわ
ち、ゲート電極とソース・ドレイン拡散領域とを従来ど
おり自己整合的に形成することができる。また、チャネ
ル領域のみにトランジスタのしきい値電圧（Ｖth）調整
用のチャネル・イオン注入領域の形成を行なう事がで
き、ソース・ドレインの接合リークや接合容量を減少で
きる。また、このチャネルイオン注入領域は、ソース・
ドレイン領域の活性化アニールの高温熱工程を受けない
ので、短チャネル効果の抑制に対して理想的なチャネル
不純物プロファイルを形成・維持することができる。
【００９１】また、トランジスタのチャネル長を、リソ
グラフィーの限界で決まるような寸法に対して、ゲート
絶縁膜となる高誘電体膜等の堆積膜の膜厚の２倍分だけ
短くできるため、短チャネル化によりトランジスタの性
能を向上させる事ができる。また、ＣＶＤ等の堆積膜を
用いてゲート絶縁膜を形成する事により、ＳＴＩのＳｉ
表面コーナー部における微少なくぼみ（このくぼみの領
域にゲート絶縁膜及びゲート電極が形成され、これがコ
ーナー部に寄生トランジスタを形成してトランジスタの
しきい値を変化させる等の問題がある。）を埋め込む事
ができるため、コーナー部における寄生トランジスタの
形成を抑制することができ、しきい値のバラツキを抑え
る事ができる。
グラフィーの限界で決まるような寸法に対して、ゲート
絶縁膜となる高誘電体膜等の堆積膜の膜厚の２倍分だけ
短くできるため、短チャネル化によりトランジスタの性
能を向上させる事ができる。また、ＣＶＤ等の堆積膜を
用いてゲート絶縁膜を形成する事により、ＳＴＩのＳｉ
表面コーナー部における微少なくぼみ（このくぼみの領
域にゲート絶縁膜及びゲート電極が形成され、これがコ
ーナー部に寄生トランジスタを形成してトランジスタの
しきい値を変化させる等の問題がある。）を埋め込む事
ができるため、コーナー部における寄生トランジスタの
形成を抑制することができ、しきい値のバラツキを抑え
る事ができる。
【００９２】次に、本発明の第２の実施形態について説
明する。
明する。
【００９３】まず、第２の実施形態の第１の具体例につ
いて、図４および図５に示した工程断面図を参照して説
明する。
いて、図４および図５に示した工程断面図を参照して説
明する。
【００９４】まず、図４（ａ）に示すように、トレンチ
型の素子分離領域（Shallow TrenchIsolation）６２に
囲まれた素子形成領域のＳｉ基板６１表面に厚さ１０ｎ
ｍ程度のＳｉＯ2 膜６３（ダミー絶縁膜）を形成し、続
いて、このＳｉＯ2 膜６３上にダミーゲートパターン用
のポリＳｉ膜６４を３００ｎｍ程度の膜厚に堆積する。
型の素子分離領域（Shallow TrenchIsolation）６２に
囲まれた素子形成領域のＳｉ基板６１表面に厚さ１０ｎ
ｍ程度のＳｉＯ2 膜６３（ダミー絶縁膜）を形成し、続
いて、このＳｉＯ2 膜６３上にダミーゲートパターン用
のポリＳｉ膜６４を３００ｎｍ程度の膜厚に堆積する。
【００９５】次に、図４（ｂ）に示すように、例えばリ
ソグラフィー法とＲＩＥ法などを用いて、ポリＳｉ膜６
４をダミーゲートパターンの形状に加工する。
ソグラフィー法とＲＩＥ法などを用いて、ポリＳｉ膜６
４をダミーゲートパターンの形状に加工する。
【００９６】次に、図４（ｃ）に示すように、例えばＲ
ＴＯ（Rapid Thermal Oxidation ）により１０００℃、
６０秒程度で熱酸化を行い、ダミーゲートパターン６４
のエッジ部の丸め、エッジ部下のＳｉＯ2 膜６３の膜厚
を増加させ、かつダミーゲートパターン露出部へのＳｉ
Ｏ2 膜６５の形成を行う。
ＴＯ（Rapid Thermal Oxidation ）により１０００℃、
６０秒程度で熱酸化を行い、ダミーゲートパターン６４
のエッジ部の丸め、エッジ部下のＳｉＯ2 膜６３の膜厚
を増加させ、かつダミーゲートパターン露出部へのＳｉ
Ｏ2 膜６５の形成を行う。
【００９７】次に、図４（ｄ）に示すように、ポリＳｉ
膜６４／ＳｉＯ2 膜６５をマスクとして用いて、例えば
リン（Ｐ+ ）イオンの注入を７０ｋｅＶ、４×１０13ｃ
ｍ-2程度のドーズ量で行ない、ｎ- 型領域６７ａを形成
する。
膜６４／ＳｉＯ2 膜６５をマスクとして用いて、例えば
リン（Ｐ+ ）イオンの注入を７０ｋｅＶ、４×１０13ｃ
ｍ-2程度のドーズ量で行ない、ｎ- 型領域６７ａを形成
する。
【００９８】次に、図４（ｅ）に示すように、Ｓｉ3 Ｎ
4 膜を全面に堆積した後、全面にＲＩＥを施し、ダミー
ゲートパターン６４の側壁部にＳｉ3 Ｎ4 膜を残すいわ
ゆる「Ｓｉ3 Ｎ4 の側壁残し」を行ない、ダミーゲート
パターン６４の側壁に膜厚２０ｎｍ程度のＳｉ3 Ｎ4 膜
６６を形成する。
4 膜を全面に堆積した後、全面にＲＩＥを施し、ダミー
ゲートパターン６４の側壁部にＳｉ3 Ｎ4 膜を残すいわ
ゆる「Ｓｉ3 Ｎ4 の側壁残し」を行ない、ダミーゲート
パターン６４の側壁に膜厚２０ｎｍ程度のＳｉ3 Ｎ4 膜
６６を形成する。
【００９９】その後、図４（ｆ）に示すように、例えば
砒素（Ａｓ+ ）イオンの注入を３０ｋｅＶ、５×１０15
ｃｍ-2程度行なって、ｎ+ 型領域６７ｂを形成し、いわ
ゆるＬＤＤ構造を形成する。
砒素（Ａｓ+ ）イオンの注入を３０ｋｅＶ、５×１０15
ｃｍ-2程度行なって、ｎ+ 型領域６７ｂを形成し、いわ
ゆるＬＤＤ構造を形成する。
【０１００】次に、図５（ｆ）に示すように、全面に層
間絶縁膜となるＣＶＤ−ＳｉＯ2 膜６８を例えば３００
ｎｍ程度の厚さに堆積し、例えば８００℃程度のＮ2 雰
囲気で３０分程度デンシファイを行なった後に、全面を
ＣＭＰによって平坦化し、ダミーゲートパターン６４表
面を露出させる。
間絶縁膜となるＣＶＤ−ＳｉＯ2 膜６８を例えば３００
ｎｍ程度の厚さに堆積し、例えば８００℃程度のＮ2 雰
囲気で３０分程度デンシファイを行なった後に、全面を
ＣＭＰによって平坦化し、ダミーゲートパターン６４表
面を露出させる。
【０１０１】次に、図５（ｈ）に示すように、露出した
ポリＳｉ膜６４を選択的に除去して溝部７１を形成した
後、所望の領域に形成したレジストパターン（図示せ
ず）、ＳｉＯ2 膜６８、側壁絶縁膜Ｓｉ3 Ｎ4 膜６６及
びＳｉＯ2 膜６５をマスクとして用いて、チャネル領域
にのみチャネル・イオン注入を行なう。このチャネル不
純物領域７２の活性化は、例えばＲＴＡ（Rapid Therma
l Anneal）を用いて８００℃、１０秒程度の熱処理で行
なう。
ポリＳｉ膜６４を選択的に除去して溝部７１を形成した
後、所望の領域に形成したレジストパターン（図示せ
ず）、ＳｉＯ2 膜６８、側壁絶縁膜Ｓｉ3 Ｎ4 膜６６及
びＳｉＯ2 膜６５をマスクとして用いて、チャネル領域
にのみチャネル・イオン注入を行なう。このチャネル不
純物領域７２の活性化は、例えばＲＴＡ（Rapid Therma
l Anneal）を用いて８００℃、１０秒程度の熱処理で行
なう。
【０１０２】次に、図５（ｉ）に示すように、例えば希
フッ酸処理により、エッジ部のみを残すようにＳｉＯ2
膜６３及びＳｉＯ2 膜６５を除去する。この時、エッジ
部にはＳｉＯ2 膜６３が残っているため、エッジ部に窪
みは形成されない。その後、全面に、例えば高誘電体膜
（例えばＴａ2 Ｏ5 膜）からなるゲート絶縁膜６９を膜
厚２０ｎｍ程度堆積する。
フッ酸処理により、エッジ部のみを残すようにＳｉＯ2
膜６３及びＳｉＯ2 膜６５を除去する。この時、エッジ
部にはＳｉＯ2 膜６３が残っているため、エッジ部に窪
みは形成されない。その後、全面に、例えば高誘電体膜
（例えばＴａ2 Ｏ5 膜）からなるゲート絶縁膜６９を膜
厚２０ｎｍ程度堆積する。
【０１０３】次に、図５（ｊ）に示すように、例えばＲ
ｕなどのメタルを全面に堆積した後に、全面をＣＭＰす
る事により、及びをダミーゲートパターン６４を除去し
た後の溝の中に、高誘電体ゲート絶縁膜６９およびメタ
ル膜からなるゲート電極７０を埋め込む。
ｕなどのメタルを全面に堆積した後に、全面をＣＭＰす
る事により、及びをダミーゲートパターン６４を除去し
た後の溝の中に、高誘電体ゲート絶縁膜６９およびメタ
ル膜からなるゲート電極７０を埋め込む。
【０１０４】その後、全面に層間絶縁膜としてＳｉＯ2
膜（図示せず）を約２００ｎｍ程度の膜厚で堆積し、こ
れにソース・ドレイン領域６７及びゲート電極７０への
コンタクト孔を開口し、さらにＡｌ層（図示せず）の成
膜してコンタクト孔を埋め、パターニングを行って配線
を形成する。さらに全面にパッシベーション膜（図示せ
ず）を堆積して、トランジスタの基本構造が作製され
る。
膜（図示せず）を約２００ｎｍ程度の膜厚で堆積し、こ
れにソース・ドレイン領域６７及びゲート電極７０への
コンタクト孔を開口し、さらにＡｌ層（図示せず）の成
膜してコンタクト孔を埋め、パターニングを行って配線
を形成する。さらに全面にパッシベーション膜（図示せ
ず）を堆積して、トランジスタの基本構造が作製され
る。
【０１０５】次に、第２の実施形態の第２の具体例につ
いて、図６および図７に示した工程断面図を参照して説
明する。
いて、図６および図７に示した工程断面図を参照して説
明する。
【０１０６】まず、図６（ａ）に示すように、トレンチ
型の素子分離領域６２に囲まれた素子形成領域のＳｉ基
板６１表面に厚さ１０ｎｍ程度のＳｉＯ2 膜６３（ダミ
ー絶縁膜）を形成し、続いて、このＳｉＯ2 膜６３上に
ダミーゲートパターン用のポリＳｉ膜６４を膜厚３００
ｎｍ程度に堆積する。
型の素子分離領域６２に囲まれた素子形成領域のＳｉ基
板６１表面に厚さ１０ｎｍ程度のＳｉＯ2 膜６３（ダミ
ー絶縁膜）を形成し、続いて、このＳｉＯ2 膜６３上に
ダミーゲートパターン用のポリＳｉ膜６４を膜厚３００
ｎｍ程度に堆積する。
【０１０７】次に、図６（ｂ）に示すように、例えばリ
ソグラフィー法とＲＩＥ法などを用いて、ポリＳｉ膜６
４をダミーゲートパターンの形状に加工する。
ソグラフィー法とＲＩＥ法などを用いて、ポリＳｉ膜６
４をダミーゲートパターンの形状に加工する。
【０１０８】次に、図６（ｃ）に示すように、例えばＲ
ＴＮ（Rapid Thermal Nitridation）による１０００
℃、６０秒程度の熱窒化、或いは３０ｋｅＶ、１×１０
14ｃｍ-2程度の窒素イオン注入（注入するイオンは炭素
イオンでもよい）を行うことにより、ＳｉＯ2 膜６３に
窒素含有部６３ａを形成する。この時、図に示すよう
に、ダミーゲートパターン６４のエッジ部下のＳｉＯ2
膜６３にも窒素が導入される。なお、ポリＳｉ膜６４の
表面領域にも窒素含有部６４ａが形成される。
ＴＮ（Rapid Thermal Nitridation）による１０００
℃、６０秒程度の熱窒化、或いは３０ｋｅＶ、１×１０
14ｃｍ-2程度の窒素イオン注入（注入するイオンは炭素
イオンでもよい）を行うことにより、ＳｉＯ2 膜６３に
窒素含有部６３ａを形成する。この時、図に示すよう
に、ダミーゲートパターン６４のエッジ部下のＳｉＯ2
膜６３にも窒素が導入される。なお、ポリＳｉ膜６４の
表面領域にも窒素含有部６４ａが形成される。
【０１０９】次に、図６（ｄ）に示すように、ポリＳｉ
膜６４（窒素含有部６４ａも含む）をマスクとして用い
て、例えばリン（Ｐ+ ）イオンの注入を７０ｋｅＶ、４
×１０13ｃｍ-2程度行ない、ｎ- 型拡散領域６７ａを形
成する。
膜６４（窒素含有部６４ａも含む）をマスクとして用い
て、例えばリン（Ｐ+ ）イオンの注入を７０ｋｅＶ、４
×１０13ｃｍ-2程度行ない、ｎ- 型拡散領域６７ａを形
成する。
【０１１０】次に、図６（ｅ）に示すように、Ｓｉ3 Ｎ
4 膜を全面に堆積した後、全面にＲＩＥを施し、ダミー
ゲートパターン６４の側壁部にＳｉ3 Ｎ4 膜を残すいわ
ゆる「Ｓｉ3 Ｎ4 の側壁残し」を行ない、ダミーゲート
パターン６４の側壁に膜厚２０ｎｍ程度のＳｉ3 Ｎ4 膜
６６を形成する。
4 膜を全面に堆積した後、全面にＲＩＥを施し、ダミー
ゲートパターン６４の側壁部にＳｉ3 Ｎ4 膜を残すいわ
ゆる「Ｓｉ3 Ｎ4 の側壁残し」を行ない、ダミーゲート
パターン６４の側壁に膜厚２０ｎｍ程度のＳｉ3 Ｎ4 膜
６６を形成する。
【０１１１】その後、図６（ｆ）に示すように、例えば
砒素（Ａｓ+ ）イオンの注入を３０ｋｅＶ、５×１０15
ｃｍ-2程度行なって、ｎ+ 型領域６７ｂを形成し、いわ
ゆるＬＤＤ構造を形成する。
砒素（Ａｓ+ ）イオンの注入を３０ｋｅＶ、５×１０15
ｃｍ-2程度行なって、ｎ+ 型領域６７ｂを形成し、いわ
ゆるＬＤＤ構造を形成する。
【０１１２】次に、図７（ａ）に示すように、全面に層
間絶縁膜となるＣＶＤ−ＳｉＯ2 膜６８を例えば３００
ｎｍ程度堆積し、例えば８００℃程度のＮ2 雰囲気で３
０分程度デンシファイを行なった後に、全面をＣＭＰに
よって平坦化し、ダミーゲートパターン６４（窒素含有
部６４ａ）表面を露出させる。
間絶縁膜となるＣＶＤ−ＳｉＯ2 膜６８を例えば３００
ｎｍ程度堆積し、例えば８００℃程度のＮ2 雰囲気で３
０分程度デンシファイを行なった後に、全面をＣＭＰに
よって平坦化し、ダミーゲートパターン６４（窒素含有
部６４ａ）表面を露出させる。
【０１１３】次に、図７（ｈ）に示すように、露出した
ダミーゲートパターン６４を選択的に除去して溝部７１
を形成した後、所望の領域に形成したレジストパターン
（図示せず）、ＳｉＯ2 膜６８及び側壁絶縁膜Ｓｉ3 Ｎ
4 膜６６をマスクとして用いて、チャネル領域にのみチ
ャネル・イオン注入を行なう。このチャネル不純物領域
７２の活性化は、例えばＲＴＡを用いて８００℃、１０
秒程度の熱処理で行なう。
ダミーゲートパターン６４を選択的に除去して溝部７１
を形成した後、所望の領域に形成したレジストパターン
（図示せず）、ＳｉＯ2 膜６８及び側壁絶縁膜Ｓｉ3 Ｎ
4 膜６６をマスクとして用いて、チャネル領域にのみチ
ャネル・イオン注入を行なう。このチャネル不純物領域
７２の活性化は、例えばＲＴＡを用いて８００℃、１０
秒程度の熱処理で行なう。
【０１１４】次に、図７（ｉ）に示すように、例えば希
フッ酸処理により、エッジ部のみを残すようにＳｉＯ2
膜６３を除去する。この時、エッジ部のＳｉＯ2 膜６３
には窒素含有部６３ａが形成されているので、エッジ部
に窪みは形成されない。その後、全面に例えば高誘電体
膜（例えばＴａ2 Ｏ5 膜）からなるゲート絶縁膜６９を
膜厚２０ｎｍ程度堆積する。
フッ酸処理により、エッジ部のみを残すようにＳｉＯ2
膜６３を除去する。この時、エッジ部のＳｉＯ2 膜６３
には窒素含有部６３ａが形成されているので、エッジ部
に窪みは形成されない。その後、全面に例えば高誘電体
膜（例えばＴａ2 Ｏ5 膜）からなるゲート絶縁膜６９を
膜厚２０ｎｍ程度堆積する。
【０１１５】次に、図７（ｊ）に示すように、ゲート電
極として例えばＲｕなどのメタルを全面に堆積した後
に、全面にＣＭＰを施す事により、ダミーゲートパター
ン６４を除去した後の溝の中に、高誘電体ゲート絶縁膜
６９およびメタルからなるゲート電極７０を埋め込む。
極として例えばＲｕなどのメタルを全面に堆積した後
に、全面にＣＭＰを施す事により、ダミーゲートパター
ン６４を除去した後の溝の中に、高誘電体ゲート絶縁膜
６９およびメタルからなるゲート電極７０を埋め込む。
【０１１６】その後、全面に層間絶縁膜としてＳｉＯ2
膜（図示せず）を約２００ｎｍ程度の膜厚で堆積し、こ
れにソース・ドレイン領域６７及びゲート電極７０への
コンタクト孔を開口し、さらにＡｌ層（図示せず）を成
膜してコンタクト孔を埋め、パターニングを行って配線
を形成する。さらに全面にパッシベーション膜（図示せ
ず）を堆積して、トランジスタの基本構造が作製され
る。
膜（図示せず）を約２００ｎｍ程度の膜厚で堆積し、こ
れにソース・ドレイン領域６７及びゲート電極７０への
コンタクト孔を開口し、さらにＡｌ層（図示せず）を成
膜してコンタクト孔を埋め、パターニングを行って配線
を形成する。さらに全面にパッシベーション膜（図示せ
ず）を堆積して、トランジスタの基本構造が作製され
る。
【０１１７】次に、第２の実施形態の第３の具体例につ
いて、図８および図９に示した工程断面図を参照して説
明する。
いて、図８および図９に示した工程断面図を参照して説
明する。
【０１１８】まず、図８（ａ）に示すように、トレンチ
型の素子分離領域６２に囲まれた素子形成領域のＳｉ基
板６１表面に厚さ１０ｎｍ程度のＳｉＯ2 膜６３（ダミ
ー絶縁膜）を形成し、続いて、このＳｉＯ2 膜６３上に
ダミーゲートパターン用のポリＳｉ膜６４を３００ｎｍ
程度の膜厚に堆積する。
型の素子分離領域６２に囲まれた素子形成領域のＳｉ基
板６１表面に厚さ１０ｎｍ程度のＳｉＯ2 膜６３（ダミ
ー絶縁膜）を形成し、続いて、このＳｉＯ2 膜６３上に
ダミーゲートパターン用のポリＳｉ膜６４を３００ｎｍ
程度の膜厚に堆積する。
【０１１９】次に、図８（ｂ）に示すように、例えばリ
ソグラフィー法とＲＩＥ法などを用いて、ポリＳｉ膜６
４をダミーゲートパターンの形状に加工する。
ソグラフィー法とＲＩＥ法などを用いて、ポリＳｉ膜６
４をダミーゲートパターンの形状に加工する。
【０１２０】次に、図８（ｃ）に示すように、ダミーゲ
ートパターンのポリＳｉ膜６４をマスクとして用いて、
例えばリン（Ｐ+ ）イオンの注入を７０ｋｅＶ、４×１
０13ｃｍ-2程度行ない、ｎ- 型領域６７ａを形成する。
ートパターンのポリＳｉ膜６４をマスクとして用いて、
例えばリン（Ｐ+ ）イオンの注入を７０ｋｅＶ、４×１
０13ｃｍ-2程度行ない、ｎ- 型領域６７ａを形成する。
【０１２１】次に、図８（ｄ）に示すように、希フッ酸
処理によりエッジ部のダミーゲート絶縁膜６３を除去
し、続いて全面にＳｉ3 Ｎ4 膜６６ａを堆積する。この
とき、図に示すように、除去されたエッジ部の下にもＳ
ｉ3 Ｎ4 膜６６ａが埋め込まれる。
処理によりエッジ部のダミーゲート絶縁膜６３を除去
し、続いて全面にＳｉ3 Ｎ4 膜６６ａを堆積する。この
とき、図に示すように、除去されたエッジ部の下にもＳ
ｉ3 Ｎ4 膜６６ａが埋め込まれる。
【０１２２】次に、図８（ｅ）に示すように、全面のＲ
ＩＥを行ない、ダミーゲートパターンの側壁部にＳｉ3
Ｎ4 膜を残すいわゆる「Ｓｉ3 Ｎ4 の側壁残し」を行な
い、ダミーゲートパターン６４の側壁に膜厚２０ｎｍ程
度のＳｉ3 Ｎ4 膜６６ａを形成する。
ＩＥを行ない、ダミーゲートパターンの側壁部にＳｉ3
Ｎ4 膜を残すいわゆる「Ｓｉ3 Ｎ4 の側壁残し」を行な
い、ダミーゲートパターン６４の側壁に膜厚２０ｎｍ程
度のＳｉ3 Ｎ4 膜６６ａを形成する。
【０１２３】その後、図８（ｆ）に示すように、例えば
砒素（Ａｓ+ ）イオンの注入を３０ｋｅＶ、５×１０15
ｃｍ-2程度行なってｎ+ 型領域６７ｂを形成し、いわゆ
るＬＤＤ構造を形成する。
砒素（Ａｓ+ ）イオンの注入を３０ｋｅＶ、５×１０15
ｃｍ-2程度行なってｎ+ 型領域６７ｂを形成し、いわゆ
るＬＤＤ構造を形成する。
【０１２４】次に、図９（ｇ）に示すように、全面に層
間絶縁膜となるＣＶＤ−ＳｉＯ2 膜６８を例えば３００
ｎｍ程度堆積し、例えば８００℃程度のＮ2 雰囲気で３
０分程度デンシファイを行なった後に、全面をＣＭＰに
よって平坦化し、ダミーゲートパターン６４を露出させ
る。
間絶縁膜となるＣＶＤ−ＳｉＯ2 膜６８を例えば３００
ｎｍ程度堆積し、例えば８００℃程度のＮ2 雰囲気で３
０分程度デンシファイを行なった後に、全面をＣＭＰに
よって平坦化し、ダミーゲートパターン６４を露出させ
る。
【０１２５】次に、図９（ｈ）に示すように、露出した
ダミーゲートパターン６４を選択的に除去して溝部７１
を形成した後、所望の領域に形成したレジストパターン
（図示せず）、ＳｉＯ2 膜６８及び側壁絶縁膜Ｓｉ3 Ｎ
4 膜６６ａをマスクとして用いて、チャネル領域にのみ
チャネル・イオン注入を行なう。このチャネル不純物領
域７２の活性化は、例えばＲＴＡを用いて８００℃、１
０秒程度の熱処理で行なう。
ダミーゲートパターン６４を選択的に除去して溝部７１
を形成した後、所望の領域に形成したレジストパターン
（図示せず）、ＳｉＯ2 膜６８及び側壁絶縁膜Ｓｉ3 Ｎ
4 膜６６ａをマスクとして用いて、チャネル領域にのみ
チャネル・イオン注入を行なう。このチャネル不純物領
域７２の活性化は、例えばＲＴＡを用いて８００℃、１
０秒程度の熱処理で行なう。
【０１２６】次に、図９（ｉ）に示すように、例えば希
フッ酸処理により、エッジ部のＳｉ3 Ｎ4 膜６６ａを残
すようにＳｉＯ2 膜６３を除去する。この時、エッジ部
にはＳｉ3 Ｎ4 膜６６ａが形成されているので、エッジ
部に窪みは形成されない。その後、全面に例えば高誘電
体膜（例えばＴａ2 Ｏ5 膜）からなるゲート絶縁膜６９
を２０ｎｍ程度の膜厚に堆積する。
フッ酸処理により、エッジ部のＳｉ3 Ｎ4 膜６６ａを残
すようにＳｉＯ2 膜６３を除去する。この時、エッジ部
にはＳｉ3 Ｎ4 膜６６ａが形成されているので、エッジ
部に窪みは形成されない。その後、全面に例えば高誘電
体膜（例えばＴａ2 Ｏ5 膜）からなるゲート絶縁膜６９
を２０ｎｍ程度の膜厚に堆積する。
【０１２７】次に、図９（ｊ）に示すように、例えばＲ
ｕなどのメタルを全面に堆積した後に、全面をＣＭＰす
る事により、ダミーゲートパターンを除去した後の溝の
中に、高誘電体ゲート絶縁膜６９およびメタルからなる
ゲート電極７０を埋め込む。
ｕなどのメタルを全面に堆積した後に、全面をＣＭＰす
る事により、ダミーゲートパターンを除去した後の溝の
中に、高誘電体ゲート絶縁膜６９およびメタルからなる
ゲート電極７０を埋め込む。
【０１２８】その後、全面に層間絶縁膜としてＳｉＯ2
膜（図示せず）を約２００ｎｍ程度の膜厚で堆積し、こ
れにソース・ドレイン領域６７及びゲート電極７０への
コンタクト孔を開口し、さらにＡｌ層（図示せず）を成
膜してコンタクト孔を埋め、パターニングを行って配線
を形成する。さらに全面にパッシベーション膜（図示せ
ず）を堆積して、トランジスタの基本構造が作製され
る。
膜（図示せず）を約２００ｎｍ程度の膜厚で堆積し、こ
れにソース・ドレイン領域６７及びゲート電極７０への
コンタクト孔を開口し、さらにＡｌ層（図示せず）を成
膜してコンタクト孔を埋め、パターニングを行って配線
を形成する。さらに全面にパッシベーション膜（図示せ
ず）を堆積して、トランジスタの基本構造が作製され
る。
【０１２９】以上説明した第２の実施形態によれば、ゲ
ート電極エッジ部におけるゲート絶縁膜の膜厚が厚く、
ゲート電極の曲率半径が大きくなるため、エッジ部にお
けるゲート絶縁膜の信頼性が向上する。また、ゲート電
極及びソース・ドレインに対して自己整合的にエッジ部
の厚膜化及び丸めが行われるので、ばらつきの少ない素
子特性と高信頼性を実現することができる。
ート電極エッジ部におけるゲート絶縁膜の膜厚が厚く、
ゲート電極の曲率半径が大きくなるため、エッジ部にお
けるゲート絶縁膜の信頼性が向上する。また、ゲート電
極及びソース・ドレインに対して自己整合的にエッジ部
の厚膜化及び丸めが行われるので、ばらつきの少ない素
子特性と高信頼性を実現することができる。
【０１３０】なお、本発明は上記各実施形態に限定され
るものではなく、その趣旨を逸脱しない範囲内において
種々変形して実施可能である。
るものではなく、その趣旨を逸脱しない範囲内において
種々変形して実施可能である。
【０１３１】本発明によれば、ダミー膜を除去する際に
ダミー膜が横方向にエッチングされることによって生じ
る窪みを防止することができるため、ゲート電極下端部
の窪みに起因して生じるトランジスタの特性劣化や信頼
性低下を防止することができる。
ダミー膜が横方向にエッチングされることによって生じ
る窪みを防止することができるため、ゲート電極下端部
の窪みに起因して生じるトランジスタの特性劣化や信頼
性低下を防止することができる。
【０１３２】また、マージンのある安定したプロセスで
ダミーゲートパターン及びダミー膜を除去することがで
きるため、ゲート電極を埋め込む溝部の寸法制御性、す
なわちゲート電極の寸法制御性を向上させることができ
る。
ダミーゲートパターン及びダミー膜を除去することがで
きるため、ゲート電極を埋め込む溝部の寸法制御性、す
なわちゲート電極の寸法制御性を向上させることができ
る。
【０１３３】次に、本発明の第３の実施形態について、
図１０および図１１に示した工程断面図を参照して説明
する。
図１０および図１１に示した工程断面図を参照して説明
する。
【０１３４】図１０（ａ）に示すように、トレンチ型の
素子分離層（図示せず）を有するＳｉ基板８１のトラン
ジスタ形成領域表面に、厚さ５ｎｍのＳｉＯ2 膜８２を
形成し、このＳｉＯ2 膜８２の上に、ダミーゲートパタ
ーン用のポリＳｉ膜８３を３００ｎｍ程度の膜厚に堆積
する。
素子分離層（図示せず）を有するＳｉ基板８１のトラン
ジスタ形成領域表面に、厚さ５ｎｍのＳｉＯ2 膜８２を
形成し、このＳｉＯ2 膜８２の上に、ダミーゲートパタ
ーン用のポリＳｉ膜８３を３００ｎｍ程度の膜厚に堆積
する。
【０１３５】次いで、図１０（ｂ）に示すように、例え
ばリソグラフィ法とＲＩＥ法などを用いてポリＳｉ膜８
３をダミーゲートパターンに加工する。その後、図１０
（ｃ）に示すように、ダミーゲートパターン８３をマス
クとして用いて、例えば燐イオンの注入を４×１０13ｃ
ｍ-2程度のドーズ量で行い、ｎ- 型ソース・ドレイン領
域８４を形成する。
ばリソグラフィ法とＲＩＥ法などを用いてポリＳｉ膜８
３をダミーゲートパターンに加工する。その後、図１０
（ｃ）に示すように、ダミーゲートパターン８３をマス
クとして用いて、例えば燐イオンの注入を４×１０13ｃ
ｍ-2程度のドーズ量で行い、ｎ- 型ソース・ドレイン領
域８４を形成する。
【０１３６】次に、Ｓｉ3 Ｎ4 膜を全面に堆積した後、
全面エッチバックを行い、ダミーゲートパターン８３の
側面にＳｉ3 Ｎ4 側壁絶縁膜８５を形成し、例えば砒素
イオンの注入を５Ｅ１５ｃｍ-2程度行いｎ+ 型ソース・
ドレイン領域８６を形成し、図１０（ｄ）に示すＬＤＤ
構造を形成する。その後、例えば１０００℃３０秒程度
のアニールを行い、ソース・ドレイン領域の活性化を行
う。
全面エッチバックを行い、ダミーゲートパターン８３の
側面にＳｉ3 Ｎ4 側壁絶縁膜８５を形成し、例えば砒素
イオンの注入を５Ｅ１５ｃｍ-2程度行いｎ+ 型ソース・
ドレイン領域８６を形成し、図１０（ｄ）に示すＬＤＤ
構造を形成する。その後、例えば１０００℃３０秒程度
のアニールを行い、ソース・ドレイン領域の活性化を行
う。
【０１３７】次に、図１０（ｅ）に示すように、全面に
ＣＶＤ−ＳｉＯ2 膜８７を例えば３００ｎｍの厚さに堆
積し、例えば８００℃程度のＮ2 雰囲気で３０分程度の
デンシファイを行った後に、全面を化学機械研磨により
平坦化し、ダミーゲートパターン８３の上面を露出させ
る。
ＣＶＤ−ＳｉＯ2 膜８７を例えば３００ｎｍの厚さに堆
積し、例えば８００℃程度のＮ2 雰囲気で３０分程度の
デンシファイを行った後に、全面を化学機械研磨により
平坦化し、ダミーゲートパターン８３の上面を露出させ
る。
【０１３８】その後、図１０（ｆ）に示すように、露出
したダミーゲートパターン８３を選択的に除去し、ダミ
ーゲートパターン８３の下のＳｉＯ2 膜８２を除去し、
ゲート絶縁膜・ゲート電極を形成するための溝８８を形
成する。
したダミーゲートパターン８３を選択的に除去し、ダミ
ーゲートパターン８３の下のＳｉＯ2 膜８２を除去し、
ゲート絶縁膜・ゲート電極を形成するための溝８８を形
成する。
【０１３９】次に、例えばＮＯガスを用いてＳｉ基板８
１上に１．５ｎｍの酸窒化膜８９を形成した後、例えば
５ｎｍの厚さのＴａ2 Ｏ5 膜９０と、ゲート電極として
例えば３００ｎｍ程度の厚さのＲｕ膜９１を堆積し、全
面に化学機械研磨法を施すことにより溝８８内に酸窒化
膜８９およびＴａ2 Ｏ5 膜９０からなるゲート絶縁膜と
Ｒｕ膜からなるゲート電極９１を埋め込み、図１１
（ｇ）に示すようなトランジスタ構造を形成する。その
後、図示しない層間膜堆積、コンタクト開孔、配線形成
を行う。
１上に１．５ｎｍの酸窒化膜８９を形成した後、例えば
５ｎｍの厚さのＴａ2 Ｏ5 膜９０と、ゲート電極として
例えば３００ｎｍ程度の厚さのＲｕ膜９１を堆積し、全
面に化学機械研磨法を施すことにより溝８８内に酸窒化
膜８９およびＴａ2 Ｏ5 膜９０からなるゲート絶縁膜と
Ｒｕ膜からなるゲート電極９１を埋め込み、図１１
（ｇ）に示すようなトランジスタ構造を形成する。その
後、図示しない層間膜堆積、コンタクト開孔、配線形成
を行う。
【０１４０】ここで、図１１（ｈ）に示すように、ゲー
ト電極９１の底面に形成されるゲート絶縁膜の厚さｔ3
は、酸窒化膜８９の厚さ１．５ｎｍとＴａ2 Ｏ5 膜９０
の厚さ５ｎｍの合計で６．５ｎｍであり、ゲート電極側
面に形成されるＴａ2 Ｏ5 膜９０の厚さｔ4 は５ｎｍで
あり、ＳｉＯ2 膜８２の厚さｔ1 ＝５ｎｍとの間にｔ3
＋ｔ4 ＞ｔ1 の関係が成立し、かつＳｉ3 Ｎ4 膜８５下
端部とＳｉ基板８１の表面との間の距離ｔ1 ′を用い
て、ｔ3 ＋ｔ4 ＞ｔ1 ′の関係が成立するようにしてい
る。
ト電極９１の底面に形成されるゲート絶縁膜の厚さｔ3
は、酸窒化膜８９の厚さ１．５ｎｍとＴａ2 Ｏ5 膜９０
の厚さ５ｎｍの合計で６．５ｎｍであり、ゲート電極側
面に形成されるＴａ2 Ｏ5 膜９０の厚さｔ4 は５ｎｍで
あり、ＳｉＯ2 膜８２の厚さｔ1 ＝５ｎｍとの間にｔ3
＋ｔ4 ＞ｔ1 の関係が成立し、かつＳｉ3 Ｎ4 膜８５下
端部とＳｉ基板８１の表面との間の距離ｔ1 ′を用い
て、ｔ3 ＋ｔ4 ＞ｔ1 ′の関係が成立するようにしてい
る。
【０１４１】上記のような構成により、図１１（ｉ）に
示すように、ダミーゲートパターン８３の下のＳｉＯ2
膜８２を除去する際に形成された横溝は、ゲート絶縁膜
によって埋め尽くされ、ゲート電極のエッジ部の形状が
曲率半径の大きいものになり、ゲートエッジ部での信頼
性の高いトランジスタ構造が実現した。
示すように、ダミーゲートパターン８３の下のＳｉＯ2
膜８２を除去する際に形成された横溝は、ゲート絶縁膜
によって埋め尽くされ、ゲート電極のエッジ部の形状が
曲率半径の大きいものになり、ゲートエッジ部での信頼
性の高いトランジスタ構造が実現した。
【０１４２】以上のように、本発明の第３の実施形態に
よると、ゲートエッジ部のシリコン基板表面と側壁絶縁
膜と間に形成される横溝が、ゲート絶縁膜によって埋め
尽くされ、ゲート電極のエッジ部の形状が曲率半径の大
きいものになるため、ゲートエッジ部での信頼性が向上
した半導体装置が得られる。
よると、ゲートエッジ部のシリコン基板表面と側壁絶縁
膜と間に形成される横溝が、ゲート絶縁膜によって埋め
尽くされ、ゲート電極のエッジ部の形状が曲率半径の大
きいものになるため、ゲートエッジ部での信頼性が向上
した半導体装置が得られる。
【０１４３】
【発明の効果】本発明によれば、ダミー膜を除去する際
にダミー膜が横方向にエッチングされることによって生
じる窪みを防止することができるため、ゲート電極下端
部の窪みに起因して生じるトランジスタの特性劣化や信
頼性低下を防止することができる。
にダミー膜が横方向にエッチングされることによって生
じる窪みを防止することができるため、ゲート電極下端
部の窪みに起因して生じるトランジスタの特性劣化や信
頼性低下を防止することができる。
【０１４４】また、マージンのある安定したプロセスで
ダミーゲートパターン及びダミー膜を除去することがで
きるため、ゲート電極を埋め込む溝部の寸法制御性、す
なわちゲート電極の寸法制御性を向上させることができ
る。
ダミーゲートパターン及びダミー膜を除去することがで
きるため、ゲート電極を埋め込む溝部の寸法制御性、す
なわちゲート電極の寸法制御性を向上させることができ
る。
【図１】本発明の第１の実施形態に係る半導体装置の構
成を示す平面図および断面図；
成を示す平面図および断面図；
【図２】本発明の第１の実施形態に係る半導体装置の製
造工程を示す断面図；
造工程を示す断面図；
【図３】本発明の第１の実施形態に係る半導体装置の製
造工程を示す断面図；
造工程を示す断面図；
【図４】本発明の第２の実施形態の第１の具体例に係る
半導体装置の製造工程を示す断面図；
半導体装置の製造工程を示す断面図；
【図５】本発明の第２の実施形態の第１の具体例に係る
半導体装置の製造工程を示す断面図；
半導体装置の製造工程を示す断面図；
【図６】本発明の第２の実施形態の第２の具体例に係る
半導体装置の製造工程を示す断面図；
半導体装置の製造工程を示す断面図；
【図７】本発明の第２の実施形態の第２の具体例に係る
半導体装置の製造工程を示す断面図；
半導体装置の製造工程を示す断面図；
【図８】本発明の第２の実施形態の第３の具体例に係る
半導体装置の製造工程を示す断面図；
半導体装置の製造工程を示す断面図；
【図９】本発明の第２の実施形態の第３の具体例に係る
半導体装置の製造工程を示す断面図；
半導体装置の製造工程を示す断面図；
【図１０】本発明の第３の実施形態に係る半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図１１】本発明の第３の実施形態に係る半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図１２】ゲートエッジ部の曲率半径増大による効果に
ついて示す特性図；
ついて示す特性図；
【図１３】ゲートエッジ部近傍を拡大して示す図；
【図１４】ダミーゲートパターンの側壁にＳｉ3 Ｎ4 膜
を形成して得た従来のトランジスタの断面図；
を形成して得た従来のトランジスタの断面図；
【図１５】ゲート絶縁膜の一部に高誘電体膜を用いてゲ
ート絶縁膜の膜厚を薄くした、従来の半導体装置の製造
方法を工程順に示す断面図；
ート絶縁膜の膜厚を薄くした、従来の半導体装置の製造
方法を工程順に示す断面図；
【図１６】ゲート絶縁膜の一部に高誘電体膜を用いてゲ
ート絶縁膜の膜厚を薄くした、従来の半導体装置の製造
方法を工程順に示す断面図；
ート絶縁膜の膜厚を薄くした、従来の半導体装置の製造
方法を工程順に示す断面図；
１１，６１，８１，１１１…シリコン基板
１２，６２，１１２…素子分離領域
１３，６３，８２，８２…シリコン酸化膜（ダミー膜）
１４，６４，８３，１１３…ダミーゲートパターン
１５，６５，…シリコン酸化膜（第１の側壁酸化膜）
１６，６６…シリコン窒化膜（第２の側壁酸化膜）
１７，６７…ソース・ドレイン拡散層
１８，６８…層間絶縁膜
１９、６９…ゲート絶縁膜
２０，７０…ゲート電極
３０，７１…溝部
６３ａ…不純物含有部
６６ａ…シリコン窒化膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 松田 哲朗
神奈川県横浜市磯子区新杉田町８番地
株式会社東芝横浜事業所内
(56)参考文献 特開 平３−248433（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (8)
- 【請求項１】半導体基板上のゲート形成予定領域に、ダ
ミー膜およびダミーゲートパターンを形成する工程と、 前記ダミーゲートパターンの側壁に、前記ダミー膜より
も厚い膜厚を有する第１の側壁絶縁膜を形成する工程
と、 前記第１の側壁絶縁膜が形成されたダミーゲートパター
ンの周囲の前記半導体基板上に層間絶縁膜を形成する工
程と、 前記ダミーゲートパターンを除去して溝を形成する工程
と、前記溝の内面にエッチング処理を施して、前記溝に露出
するダミー膜を除去するとともに、前記第１の側壁絶縁
膜の膜厚を、前記ダミー膜の厚さとほぼ同一の厚さだけ
減少させ、減少した膜厚を有する前記第１の側壁絶縁膜
の下のダミー膜の部分を残す 工程と、 前記溝の少なくとも底面にゲート絶縁膜を形成する工程
と、 前記溝内の前記ゲート絶縁膜上にゲート電極を形成する
工程とを具備する半導体装置の製造方法。 - 【請求項２】半導体基板と、 前記半導体基板上に形成されたゲート電極と、 前記半導体基板とゲート電極との間、および前記ゲート
電極の側面に形成されたゲート絶縁膜と、 前記ゲート電極の側面に形成されたゲート絶縁膜上に形
成された第１の側壁絶縁膜と、 前記第１の側壁絶縁膜上に形成された第２の側壁絶縁膜
と、 前記第１及び第２の側壁絶縁膜と前記半導体基板との間
に形成された残留膜と、前記第１及び第２の側壁絶縁膜
が形成されたゲート電極の周囲に形成された層間絶縁膜
とを具備する半導体装置。 - 【請求項３】半導体基板上のゲート形成予定領域に、ダ
ミー膜およびダミーゲートパターンを形成する工程と、 前記ダミーゲートパターンの少なくとも下端部近傍を改
質する工程と、 前記ダミーゲートパターンの周囲の半導体基板上に層間
絶縁膜を形成する工程と、 前記ダミーゲートパターンの改質された部分を残すよう
に、前記ダミーゲートパターンを除去して溝を形成する
工程と、 前記溝に露出するダミー膜を除去する工程と、 前記溝内の少なくとも底面にゲート絶縁膜を形成する工
程と、 前記溝内の前記ゲート絶縁膜上にゲート電極を形成する
工程とを具備する半導体装置の製造方法。 - 【請求項４】半導体基板上のゲート形成予定領域に、ダ
ミー膜およびダミーゲートパターンを形成する工程と、 前記ダミーゲートパターンの少なくとも下端部近傍の前
記ダミー膜に不純物を導入する工程と、 前記ダミーゲートパターンの周囲に層間絶縁膜を形成す
る工程と、 前記ダミー膜の不純物が導入された部分を残すように、
前記ダミーゲートパターンを除去して溝を形成する工程
と、 前記溝に露出したダミー膜を除去する工程と、 前記溝の少なくとも底面にゲート絶縁膜を形成する工程
と、 前記溝内の前記ゲート絶縁膜上にゲート電極を形成する
工程とを具備する半導体装置の製造方法。 - 【請求項５】半導体基板上のゲート形成予定領域に、ダ
ミー膜およびダミーゲートパターンを形成する工程と、 前記ダミー膜の、前記ダミーゲートパターンの少なくと
も下端部近傍の部分を除去する工程と、 前記ダミー膜が除去された部分に絶縁材料膜を形成する
工程と、 前記ダミーゲートパターンの周囲の前記半導体基板上に
層間絶縁膜を形成する工程と、 前記絶縁材料膜を残すように、前記ダミーゲートパター
ンを除去して溝を形成する工程と、 前記溝に露出したダミー膜を除去する工程と、 前記溝の少なくとも底面にゲート絶縁膜を形成する工程
と、 前記溝内の前記ゲート絶縁膜上にゲート電極を形成する
工程とを具備する半導体装置の製造方法。 - 【請求項６】半導体基板と、 前記半導体基板上に形成されたゲート電極と、 前記半導体基板とゲート電極との間、および前記ゲート
電極の側面に形成されたゲート絶縁膜と、 前記ゲート電極の周囲の前記半導体基板上に形成された
層間絶縁膜とを具備し、前記ゲート電極の下端部近傍の
ゲート絶縁膜を含む絶縁領域の厚さが、前記ゲート電極
の下部中央のゲート絶縁膜の厚さよりも厚い半導体装
置。 - 【請求項７】半導体基板と、 前記半導体基板上に選択的に形成された第１の絶縁膜
と、 前記第１の絶縁膜が形成されていない前記半導体基板上
に選択的に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、前記前
記ゲート電極の側面に形成された第２の絶縁膜と、 前記ゲート電極の側面に形成された第２の絶縁膜上に形
成された側壁絶縁膜と、 前記第２の絶縁膜および側壁絶縁膜が形成されたゲート
電極の周囲に形成された層間絶縁膜とを具備し、 前記ゲート絶縁膜と前記第２の絶縁膜の膜厚の合計は、
前記第１の絶縁膜の膜厚よりも大きい半導体装置。 - 【請求項８】半導体基板と、 前記半導体基板上に選択的に形成された第１の絶縁膜
と、 前記第１の絶縁膜が形成されていない前記半導体基板上
に選択的に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極 の側面に形成された第２の絶縁膜と、 前記ゲート電極の側面に形成された第２の絶縁膜上に形
成された側壁絶縁膜と、 前記第２の絶縁膜および側壁絶縁膜が形成されたゲート
電極の周囲に形成された層間絶縁膜とを具備し、 前記ゲート絶縁膜と前記第２の絶縁膜の膜厚の合計は、
前記側壁絶縁膜のゲート電極側下端部と、前記半導体基
板との間の距離よりも大きい半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18530198A JP3530026B2 (ja) | 1997-06-30 | 1998-06-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-174198 | 1997-06-30 | ||
| JP17419897 | 1997-06-30 | ||
| JP18530198A JP3530026B2 (ja) | 1997-06-30 | 1998-06-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174508A JPH1174508A (ja) | 1999-03-16 |
| JP3530026B2 true JP3530026B2 (ja) | 2004-05-24 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP3530026B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306372B1 (ko) * | 1998-06-29 | 2001-10-19 | 박종섭 | 반도체소자의 게이트전극 형성방법 |
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