KR100351449B1 - 반도체장치의 게이트전극 형성방법 - Google Patents

반도체장치의 게이트전극 형성방법 Download PDF

Info

Publication number
KR100351449B1
KR100351449B1 KR1019990067138A KR19990067138A KR100351449B1 KR 100351449 B1 KR100351449 B1 KR 100351449B1 KR 1019990067138 A KR1019990067138 A KR 1019990067138A KR 19990067138 A KR19990067138 A KR 19990067138A KR 100351449 B1 KR100351449 B1 KR 100351449B1
Authority
KR
South Korea
Prior art keywords
gate
gate electrode
oxide film
film
forming
Prior art date
Application number
KR1019990067138A
Other languages
English (en)
Other versions
KR20010059617A (ko
Inventor
박대규
여인석
김정호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990067138A priority Critical patent/KR100351449B1/ko
Publication of KR20010059617A publication Critical patent/KR20010059617A/ko
Application granted granted Critical
Publication of KR100351449B1 publication Critical patent/KR100351449B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은, 반도체장치의 게이트전극 형성방법에 관한 것으로서, 특히, 통상적인 층간절연막이 적층된 게이트구조에 마스킹식각으로 스페이서막 내측에 있는 폴리실리콘층 및 게이트산화막을 식각으로 제거한 후, 그 식각부위 내에 제1산화알루미늄막/BST막/제2산화알루미늄막으로 된 게이트산화막을 적층하고, 게이트산화막의 함몰부위에 게이트전극층을 매립하여 평탄화시켜 게이트를 형성하므로 소자의 전기적인 특성을 향상시키는 매우 유용하고 효과적인 발명이다. 즉, 고유전체를 갖는 게이트절연막을 개발하므로 누설특성이 우수한 고밀도를 갖는 고속소자의 개발을 조기에 달성할 수 있는 효과가 있는 발명에 관한 것이다.

Description

반도체장치의 게이트전극 형성방법 { Method For Forming The Gate Electrode Of Semiconductor Device }
본 발명은 커패시터구조를 게이트전극에 적용하는 방법에 관한 것으로서, 특히, 스페이서막 내측에 있는 식각부위 내에 제1산화알루미늄막/BST막/제2산화알루미늄막으로 된 게이트절연막을 적층하고, 게이트절연막의 함몰부위에 게이트전극층을 매립하여 평탄화공정으로 평탄화시켜 게이트를 형성하므로 소자의 전기적인 특성을 향상시키도록 하는 반도체장치의 게이트전극 형성방법에 관한 것이다.
일반적으로, 반도체소자에서 현재 양산중인 디램과 로직의 게이트 절연산화막으로 실리콘산화막(SiO2)를 사용하고 있으며, 소자의 고집적화가 진행됨에 따라 게이트산화막은 터널링(Tunneling)의 한계가 되는 25 ∼ 30Å이하로 줄어드는 추세에 있다.
그러나, 게이트산화막의 다이렉트 터닐링(Direct Tunneling) 효과로 인한 오프 커런트(Off-Current)가 증가함으로 인하여 소자의 전기적인 특성이 저하되는 문제를 지닌다. 특히, 메모리소자의 경우에는 누설전류의 감소방안이 매우 중요한 이슈(Issue)로 대두되고 있다.
최근에는 이러한 문제를 극복하기 위하여 고유전체물질(High-k Dielectric Material)을 사용하여 게이트 절연산화막으로 사용하고자 하는 연구가 진행되고 있다. 그 중에서 대표적인 물질로 커패시터에 스토리지(Storage) 전극으로 사용되는 탄탈륨산화막(Ta2O5)을 게이트산화막으로 이용하는 노력이 이루어지고 있다.
이러한 탄탈륨산화막(Ta2O5)을 게이트산화막으로 사용하는 데 있어서, 기존에 게이트전극으로 사용하는 폴리실리콘층을 적용할 때, 폴리실리콘층/탄탈륨산화막/반도체실리콘기판으로 된 게이트구조의 계면에서 실리콘옥사이드를 형성하게 되어 전체적인 게이트전극의 두께를 증가시키고, 높은 계면 결함을 유발하는 문제를 지닌다.
한편, 차세대 커패시터 물질로 연구되어져 오는 BST(BaSrTiO3)물질의 경우도 최근 게이트 절연산화막으로 적용하는 연구가 진행되고 있으나 기존라인의 Ba, Sr과 같은 물질의 오염물질로 인하여 연구개발 혹은 양산라인에서 제대로 적용하지 못할 뿐만아니라 BST를 직접 실리콘 상에 증착하는 경우, 계면결함으로 인하여 게이트 바이어스에서 소자 동작이 제대로 이루어지지 않는 문제점을 지닌다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 통상적인 층간절연막이 적층된 게이트구조에 마스킹식각으로 스페이서막 내측에 있는 폴리실리콘층 및 게이트산화막을 식각으로 제거한 후, 그 식각부위 내에 제1산화알루미늄막/BST막/제2산화알루미늄막으로 된 게이트산화막을 적층하고, 게이트산화막의 함몰부위에 게이트전극층을 매립하여 평탄화공정으로 평탄화시켜 게이트를 형성하므로 소자의 전기적인 특성을 향상시키는 것이 목적이다.
도 1 내지 도 6은 본 발명에 따른 게이트전극 형성방법을 순차적으로 보인 도면이고,
도 7은 본 발명의 다른 실시예의 게이트전극구조를 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 15 : 소자분리막
20 : 게이트산화막 25 : 폴리실리콘층
30 : 스페이서막 35 : 소오스/드레인영역
40 : 층간절연막 45 : 식각부위
50 : 제1산화알루미늄막 55 : BST막
60 : 제2산화알루미늄막 70 : 절연막
75 : 게이트전극층 A,B : 게이트
이러한 목적은 소정의 소자구조를 갖는 반도체기판 상에 게이트산화막, 폴리실리콘층을 적층하여 식각한 후 측면에 스페이서막을 형성하여 게이트를 형성하는 단계와; 상기 단계 후에 게이트 상에 층간절연막을 적층하는 단계와; 상기 층간절연막을 평탄화 공정으로 평탄화한 후, 식각으로 스페이서막 내측의 폴리실리콘층 및 게이트산화막을 제거하는 단계와; 상기 단계 후에 스페이서막의 내측 식각부위에 복수층으로 된 게이트절연막을 적층하는 단계와; 상기 단계 후에 게이트절연막의 함몰홈부 내에 게이트전극층을 매립한 후 평탄화하는 단계를 포함하여 이루어진 반도체장치의 게이트전극 형성방법을 제공함으로써 달성된다.
그리고, 상기 스페이서막은, 산화알루미늄을 사용하고, BCl3, Cl2혹은 Ar 중에 적어도 어느 하나를 사용하여 식각하는 것이 바람직하다.
상기 폴리실리콘층 및 게이트산화막을 식각할 때, 습식식각(Wet Etch) 혹은 건식식각(Dry Etch)을 사용하여 식각하도록 한다.
상기 게이트의 식각부위에 게이트절연막을 적층하기 전, 표면에 나이트라이드를 증착하는 것이 바람직하다.
상기 나이트라이드 증착은, RTN(Rapid Thermal Nitridation)법, RPN(Remote Plasma Nitridation))법 혹은 RLSA(Radial Line Slot Antenna)법으로 증착하는 것이 바람직 하다.
상기 게이트절연막은, 제1산화알루미늄막/BST막/제2산화알루미늄막으로 이루어지며, 제1산화알루미늄막은, ACVD(Advanced Chemical Vapor Deposition)법으로 3∼ 30Å의 두께로 증착한다.
상기 제1산화알루미늄막 증착시, 알루미늄 증착가스로 TMA(Al(CH3)3), AlCl3, 혹은 TEA(Al(CH4)3)를 사용하고, 산소의 소오스 가스로 수증기, NO, N2O 및 O2중에 적어도 어느 하나를 선택하여 사용하는 것이 바람직하다.
상기 BST막은, CVD법 혹은 PVD법으로 30 ∼ 500Å의 두께로 증착하고, 상기 제2산화알루미늄막은, 3 ∼ 50 Å의 두께로 증착하도록 한다.
상기 제1산화알루미늄층을 증착할 때, 사용되는 도펀트는 Si, Zr, Y 및 W 을 사용하며, 도핑하는 농도는 0.1 ∼ 7mol% 의 범위에서 유지하는 것이 바람직 하다.
상기 게이트절연막을 증착한 후, 질소나 산소가스 분위기에서, 퍼어니스 어닐링(Furnace Annealing)공정을 350 ∼ 850℃의 온도범위로, 10 ∼ 60분 동안 진행하는 것이 바람직 하다.
상기 게이트절연막을 증착한 후, N2, O2또는 포밍(Forming)(N2O)가스 분위기에서, RTP어닐링공정을 승온비(Ram-Up Rate) 20 ∼ 80℃/sec의 조건으로 450 ∼ 950℃의 온도범위에서 10 ∼ 120초 동안 진행하는 것이 바람직 하다.
상기 게이트절극층은, 폴리실리콘, 티타늄폴리사이드, 텅스텐폴리사이드 및 코발트 폴리사이드중에 어느 하나를 선택하여 사용하는 것이 바람직 하다.
그리고, 상기 게이트전극층은, TiN, WNX및 TaN 중에 어느 하나를 20 ∼ 500Å의 두께로 적층하여 사용하도록 하고, 스택(Stacked)구조를 사용할수도 있다.
상기 게이트전극층은, 직접적으로 W, Ta을 적층하여 사용할 수도 있고, 상기게이트전극층을 적층한 후에 진행하는 평탄화공정은, 화학기계적연마법(CMP; Chemical Mechanical Polishing)으로 진행하는 것이 바람직 하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
우선 본발명의 소자구조를 살펴 보면, 도 6에 도시된 바와 같이, 소정의 소자구조를 갖는 반도체기판(10) 상에 게이트산화막(20), 폴리실리콘층(25)을 적층하여 식각한 후 측면에 스페이서막(30)을 형성하여 게이트(B)를 형성하는 반도체소자 구조에 있어서, 상기 게이트(B)의 스페이서막(30) 내측으로 상기 폴리실리콘층(25)을 식각으로 제거하여 형성된 요홈부와; 상기 요홈부 내에 절연을 위하여 형성된 제1산화알루미늄막(50)/BST막(55)/제2산화알루미늄막(60)으로 된 게이트절연막(70)으로 구성된다.
그리고, 도 7에 도시된 다른 실시예의 구조를 살펴보면, 소정의 소자구조를 갖는 반도체기판(10) 상에 게이트산화막(20), 폴리실리콘층(25)을 적층하여 식각한 후 측면에 스페이서막(30)을 형성하여 게이트(B)를 형성하는 반도체소자 구조에 있어서, 상기 게이트(B)의 스페이서막(30) 내측으로 식각으로 형성된 요홈부와; 상기 요홈부 내에 절연을 위하여 형성되고, 역방향 "T"자 형상으로 상부로 돌출되어 형성된 제1산화알루미늄막 /BST막/제2산화알루미늄막으로 된 게이트절연막(70)으로 구성된다.
이하, 본 발명의 게이트전극 형성방법을 순차적으로 살펴 보도록 한다.
도 1 에 도시된 바와 같이, 반도체기판(10)에 소자분리공정을 통하여 소자분리막(15)을 형성한 후, 종래와 동일한 방법으로 게이트산화막(20), 폴리실리콘층 (25)을 순차적으로 적층한 후 식각하고, 반도체기판(10)에 이온을 주입하여 소오스/드레인영역(35)을 형성하도록 한다. 그리고, 측면부에 스페이서막(30)을 적층하여 게이트(A)를 형성하도록 한다
상기 스페이서막(30)은, 실리콘산화막, 실리콘질화막 또는 그 혼합물이나 산화알루미늄중에 어느 하나를 선택하여 사용하고, BCl3, Cl2혹은 Ar 중에 적어도 어느 하나를 사용하여 식각하는 것이 바람직 하다.
도 2에 도시된 바와 같이, 상기 게이트(A) 상에 층간절연막(40)을 적층하도록 한다.
도 3에 도시된 바와 같이, 상기 층간절연막(40)을 평탄화 공정으로 평탄화한 후, 식각으로 스페이서막(30) 내측의 폴리실리콘층(25) 및 게이트산화막(20)을 제거하도록 한다.
상기 폴리실리콘층(25) 및 게이트산화막(20)을 식각할 때, 습식식각 혹은 건식식각을 사용하여 식각하는 것이 바람직 하다.
상기 식각부위(45)에 게이트절연막(70)을 적층하기 전에 표면에 나이트라이드나 실리콘산화막을 증착할 수 있으며, 나이트라이드 증착은, RTN법, RPN법 혹은 RLSA법으로 증착하도록 한다.
도 4에 도시된 바와같이, 상기 단계 후에 스페이서막(30)의 내측 식각부위 (45)에 복수층으로 된 게이트절연막(70)을 적층하도록 한다.
상기 게이트절연막(70)은, 제1산화알루미늄막(50)/BST막(55)/제2산화알루미늄막(60)으로 이루어지고, 상기 제1산화알루미늄막(50)은, ACVD법으로 3 ∼ 30Å의 증착 두께로 증착하는 것이 바람직 하다.
상기 제1산화알루미늄막(50)을 증착할 때, 알루미늄 증착가스로 TMA( Al(CH3)3), AlCl3, 혹은 TEA(Al(CH4)3)를 사용하고, 산소의 소오스 가스로 수증기, NO, N2O 및 O2중에 적어도 어느 하나를 선택하여 사용하는 것이 바람직 하다.
그리고, 상기 BST막(55)은, CVD(Chemical Vapor Deposition)법 혹은 PVD(Physical Vapor Deposition)법으로 30 ∼ 500Å의 두께로 증착하는 것이 바람직 하다.
상기 제2산화말루미늄막(60)은, 3 ∼ 50 Å의 두께로 증착하도록 한다.
상기 제1산화알루미늄층(50)을 증착할 때, 사용되는 도펀트(Dophant)는 Si, Zr, Y 및 W을 사용하며, 도핑하는 농도는 0.1 ∼ 7mol% 의 범위에서 사용하는 것이 바람직 하다,
상기 게이트절연막(70)을 증착한 후, 질소나 산소가스 분위기에서, 퍼어니스 어닐링공정을 350 ∼ 850℃의 온도범위로, 10 ∼ 60분 동안 진행하도록 한다.
상기 게이트절연막(70)을 증착한 후, N2, O2혹은 포밍(Forming)(N2O) 가스 분위기에서, RTP어닐링공정을 승온비 20 ∼ 80℃/sec의 조건으로 450 ∼ 950℃의 온도범위에서 10 ∼ 120초 동안 진행하도록 한다.
도 5 및 도 6에 도시된 바와 같이, 상기 단계 후에 게이트절연막(70)의 함몰홈부(65) 내에 게이트전극층(75)을 매립한 후 화학기계적연마법(CMP; ChemicalMechanical Polishing))으로 평탄화하도록 한다.
상기 게이트전극층(75)은, 폴리실리콘, 티타늄폴리사이드, 텅스텐폴리사이드 및 코발트 폴리사이드중에 어느 하나를 선택하여 사용하도록 한다.
그리고, 상기 게이트전극층(75)은, TiN, WNX및 TaN 중에 어느 하나를 20 ∼ 500Å의 두께로 적층하여 사용할 수 있고, 스택구조를 사용할 수 있다.
상기 게이트전극층(75)은, 직접적으로 W, Ta을 적층하여 사용하는 것이 바람직 하다.
도 7은 다른 실시예의 경우이나 본 발명의 일실시예의 게이트전극 형성방법과 실제적으로 동일하나 단지, 절연막(70)이 "T"자 형상으로 형성되는 점에서 차이점을 가진다.
상기한 바와 같이, 본 발명에 따른 반도체장치의 게이트전극 형성방법을 이용하게 되면, 통상적인 층간절연막이 적층된 게이트구조에 마스킹식각으로 스페이서막 내측에 있는 폴리실리콘층 및 게이트산화막을 식각으로 제거한 후, 그 식각부위 내에 제1산화알루미늄막/BST막/제2산화알루미늄막으로 된 게이트산화막을 적층하고, 게이트산화막의 함몰부위에 게이트전극층을 매립하여 평탄화시켜 게이트를 형성하므로 소자의 전기적인 특성을 향상시키는 매우 유용하고 효과적인 발명이다.
즉, 고유전체를 갖는 게이트절연막을 개발하므로 누설특성이 우수한 고밀도 를 갖는 고속소자의 개발을 조기에 달성할 수 있는 효과가 있다.

Claims (21)

  1. 삭제
  2. 삭제
  3. 소정의 소자구조를 갖는 반도체기판 상에 게이트산화막, 폴리실리콘층을 적층하여 식각한 후 측면에 산화알루미늄막으로 스페이서막을 형성하여 게이트를 형성하는 단계와;
    상기 단계 후에 게이트 상에 층간절연막을 적층하는 단계와;
    상기 층간절연막을 평탄화 공정으로 평탄화한 후, 식각으로 스페이서막 내측의 폴리실리콘층 및 게이트산화막을 제거하는 단계와;
    상기 단계 후에 스페이서막의 내측 식각부위에 제1산화알루미늄막/BST막/제2산화알루미늄막이 순차적으로 증착되어 형성된 게이트절연막을 적층하는 단계와;
    상기 단계 후에 게이트절연막의 함몰홈부 내에 게이트전극층을 매립한 후, 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  4. 제 3 항에 있어서, 상기 스페이서막은 BCl3, Cl2혹은 Ar 중에 적어도 어느 하나를 사용하여 식각하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  5. 제 3 항에 있어서, 상기 폴리실리콘층 및 게이트산화막을 식각할 때, 습식식각 혹은 건식식각을 사용하여 식각하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  6. 제 3 항에 있어서, 상기 게이트의 식각부위 표면에 나이트라이드막 또는 산화막을 박막으로 증착하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  7. 제 6 항에 있어서, 상기 나이트라이드 증착은, RTN법, RPN법 혹은 RLSA법으로 증착하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  8. 제 6 항에 있어서, 상기 산화막 증착은, RTO법, 혹은 RLSA법으로 증착하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  9. 삭제
  10. 제 9 항에 있어서, 상기 제1산화알루미늄막은, ACVD법으로 3 ∼ 30Å의 증착두께로 증착하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  11. 제 9 항 또는 제 10 항에 있어서, 상기 제1산화알루미늄막 증착시, 알루미늄 증착가스로 TMA(Al(CH3)3), AlCl3, 혹은 TEA(Al(CH4)3)의 혼합가스를 사용하고, 산소의 소오스 가스로 수증기, NO, N2O 및 O2중에 적어도 어느 하나를 선택하여 사용하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  12. 제 9 항에 있어서, 상기 BST막은, CVD법 혹은 PVD법으로 50 ∼ 500Å의 두께로 증착하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  13. 제 9 항에 있어서, 상기 제2산화알루미늄막은, 3 ∼ 50 Å의 두께로 증착하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  14. 제 9 항에 있어서, 상기 제1산화알루미늄층을 증착시, 사용되는 도펀트는 Si, Zr, Y 및 W 을 사용하며, 도핑하는 농도는 0.1 ∼ 7mol% 의 범위에서 사용하는것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  15. 제 3 항 또는 제 9 항에 있어서, 상기 게이트절연막을 증착한 후, 질소나 산소가스 분위기에서, 퍼어니스 어닐링공정을 350 ∼ 850℃의 온도범위로, 10 ∼ 60분 동안 진행하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  16. 제 3 항 또는 제 4 항에 있어서, 상기 게이트절연막을 증착한 후, N2, O2, N2O 가스 분위기에서, RTP어닐링공정을 승온비 20 ∼ 80℃/sec의 조건으로 450 ∼ 950℃의 온도범위에서 10 ∼ 120초 동안 진행하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  17. 제 3 항에 있어서, 상기 게이트전극층은, 폴리실리콘, 티타늄폴리사이드, 텅스텐폴리사이드 및 코발트 폴리사이드중에 적어도 어느 하나를 선택하여 사용하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  18. 제 3 항에 있어서, 상기 게이트전극층은, TiN, WNX및 TaN 중에 어느 하나를 20 ∼ 500Å의 두께로 적층하여 사용하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  19. 제 18 항에 있어서, 상기 게이트전극층은, 스택구조를 사용하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  20. 제 3 항에 있어서, 상기 게이트전극층은, 직접적으로 W, Ta을 적층하여 사용하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  21. 제 3 항에 있어서, 상기 게이트전극층을 적층한 후에 진행하는 평탄화공정은, 화학기계적연마법으로 진행하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
KR1019990067138A 1999-12-30 1999-12-30 반도체장치의 게이트전극 형성방법 KR100351449B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990067138A KR100351449B1 (ko) 1999-12-30 1999-12-30 반도체장치의 게이트전극 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990067138A KR100351449B1 (ko) 1999-12-30 1999-12-30 반도체장치의 게이트전극 형성방법

Publications (2)

Publication Number Publication Date
KR20010059617A KR20010059617A (ko) 2001-07-06
KR100351449B1 true KR100351449B1 (ko) 2002-09-09

Family

ID=19634256

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990067138A KR100351449B1 (ko) 1999-12-30 1999-12-30 반도체장치의 게이트전극 형성방법

Country Status (1)

Country Link
KR (1) KR100351449B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456558B (zh) * 2010-10-25 2013-10-23 中芯国际集成电路制造(上海)有限公司 一种高介电常数介质-金属栅极的制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06232152A (ja) * 1993-01-29 1994-08-19 Mitsubishi Electric Corp 電界効果トランジスタ及びその製造方法
JPH1022472A (ja) * 1996-07-04 1998-01-23 Oki Electric Ind Co Ltd 半導体記憶装置の製造方法
JPH10199998A (ja) * 1997-01-09 1998-07-31 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
KR19980072374A (ko) * 1997-03-05 1998-11-05 문정환 플래시 메모리 소자 및 그 제조방법
JPH1174508A (ja) * 1997-06-30 1999-03-16 Toshiba Corp 半導体装置及びその製造方法
KR19990084635A (ko) * 1998-05-08 1999-12-06 정선종 강유전체 트랜지스터 메모리 소자

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06232152A (ja) * 1993-01-29 1994-08-19 Mitsubishi Electric Corp 電界効果トランジスタ及びその製造方法
JPH1022472A (ja) * 1996-07-04 1998-01-23 Oki Electric Ind Co Ltd 半導体記憶装置の製造方法
JPH10199998A (ja) * 1997-01-09 1998-07-31 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
KR19980072374A (ko) * 1997-03-05 1998-11-05 문정환 플래시 메모리 소자 및 그 제조방법
JPH1174508A (ja) * 1997-06-30 1999-03-16 Toshiba Corp 半導体装置及びその製造方法
KR19990084635A (ko) * 1998-05-08 1999-12-06 정선종 강유전체 트랜지스터 메모리 소자

Also Published As

Publication number Publication date
KR20010059617A (ko) 2001-07-06

Similar Documents

Publication Publication Date Title
US6486080B2 (en) Method to form zirconium oxide and hafnium oxide for high dielectric constant materials
US6335240B1 (en) Capacitor for a semiconductor device and method for forming the same
US6958506B2 (en) High-dielectric constant insulators for feol capacitors
US6251761B1 (en) Process for polycrystalline silicon gates and high-K dielectric compatibility
US7564114B2 (en) Semiconductor devices and methods of manufacture thereof
US7507652B2 (en) Methods of forming a composite dielectric structure and methods of manufacturing a semiconductor device including a composite dielectric structure
US20020086521A1 (en) Methods of forming silicon-doped aluminum oxide, and methods of forming transistors and memory devices
KR20020056260A (ko) 반도체 소자의 금속 게이트 형성방법
US6573197B2 (en) Thermally stable poly-Si/high dielectric constant material interfaces
US6524918B2 (en) Method for manufacturing a gate structure incorporating therein aluminum oxide as a gate dielectric
US20080116543A1 (en) Semiconductor devices and methods of manufacture thereof
JP4887802B2 (ja) 半導体装置とその製造方法
US6781180B1 (en) Trench capacitor and method for fabricating the same
KR20040108222A (ko) 폴리실리콘 콘택 플러그를 갖는 금속-절연막-금속캐패시터 및 그 제조방법
EP0926717B1 (en) Method of forming polysilicon capacitor electrode
KR100351449B1 (ko) 반도체장치의 게이트전극 형성방법
US20080211065A1 (en) Semiconductor devices and methods of manufacture thereof
US6358789B2 (en) Method for manufacturing a semiconductor device having a capacitor
KR100513804B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100875648B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20040045575A (ko) 반도체 소자의 제조방법
US20050189598A1 (en) Logic embedded-memory integrated circuits
KR100611386B1 (ko) 탄탈륨산화막 커패시터의 제조방법
KR100505452B1 (ko) 반도체 소자의 캐패시터 형성 방법
JPH0955485A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee