JPH10199998A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JPH10199998A JPH10199998A JP9002004A JP200497A JPH10199998A JP H10199998 A JPH10199998 A JP H10199998A JP 9002004 A JP9002004 A JP 9002004A JP 200497 A JP200497 A JP 200497A JP H10199998 A JPH10199998 A JP H10199998A
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】制御ゲートと浮遊ゲートの間の層間絶縁膜の容
量が大きく、プログラム電圧の低い半導体記憶装置およ
びその製造方法を提供する。 【解決手段】浮遊ゲート電極が２層の多結晶シリコン膜
１０３、１１４によって構成され、上層の多結晶シリコ
ン膜１１４による凹部が、下層の多結晶シリコン膜１０
３の直上のみに形成される。それにより、浮遊ゲート電
極と制御ゲート電極の間の層間絶縁膜の容量が大きく、
カップリング比が向上してプログラム電圧が低い半導体
記憶装置を、従来とほぼ同じ工程数で形成できる。
量が大きく、プログラム電圧の低い半導体記憶装置およ
びその製造方法を提供する。 【解決手段】浮遊ゲート電極が２層の多結晶シリコン膜
１０３、１１４によって構成され、上層の多結晶シリコ
ン膜１１４による凹部が、下層の多結晶シリコン膜１０
３の直上のみに形成される。それにより、浮遊ゲート電
極と制御ゲート電極の間の層間絶縁膜の容量が大きく、
カップリング比が向上してプログラム電圧が低い半導体
記憶装置を、従来とほぼ同じ工程数で形成できる。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置およびその製造方法に関し、詳しくは、浮遊ゲート
と制御ゲート多結晶シリコン膜の間の層間絶縁膜の容量
が大きく、プログラム電圧が低い不揮発性半導体装置お
よびこのような不揮発性半導体装置を容易に製造するこ
とができる不揮発性半導体装置の製造方法に関する。
装置およびその製造方法に関し、詳しくは、浮遊ゲート
と制御ゲート多結晶シリコン膜の間の層間絶縁膜の容量
が大きく、プログラム電圧が低い不揮発性半導体装置お
よびこのような不揮発性半導体装置を容易に製造するこ
とができる不揮発性半導体装置の製造方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置の代表であるフ
ラッシュメモリは、携帯性および耐衝撃性が優れ、オン
ボードで電気的に一括消去することが可能であるため、
将来の小型携帯情報機器のファイルメモリとして注目を
集めている。
ラッシュメモリは、携帯性および耐衝撃性が優れ、オン
ボードで電気的に一括消去することが可能であるため、
将来の小型携帯情報機器のファイルメモリとして注目を
集めている。
【０００３】フラッシュメモリは、通常、ソースおよび
ドレイン拡散層を有するシリコン（Ｓｉ）基板、このシ
リコン基板上に形成された主に多結晶シリコン膜からな
る浮遊ゲートおよび制御ゲート、この浮遊ゲートおよび
制御ゲートを互いに分離する層間絶縁膜、および浮遊ゲ
ートとシリコン基板を互いに分離するトンネル絶縁膜か
らなるＭＯＳ型電界効果トランジスタを１つの記憶単位
とするメモリセルを、複数個行列状に配置して構成され
る。
ドレイン拡散層を有するシリコン（Ｓｉ）基板、このシ
リコン基板上に形成された主に多結晶シリコン膜からな
る浮遊ゲートおよび制御ゲート、この浮遊ゲートおよび
制御ゲートを互いに分離する層間絶縁膜、および浮遊ゲ
ートとシリコン基板を互いに分離するトンネル絶縁膜か
らなるＭＯＳ型電界効果トランジスタを１つの記憶単位
とするメモリセルを、複数個行列状に配置して構成され
る。
【０００４】基板に対して正の外部電圧を上記制御ゲー
トに印加することによって電子を浮遊ゲートに注入し、
そのしきい値電圧の違いから情報の“０”“１”が判別
される。
トに印加することによって電子を浮遊ゲートに注入し、
そのしきい値電圧の違いから情報の“０”“１”が判別
される。
【０００５】フラッシュメモリを小型携帯情報機器のフ
ァイルとして使用するためには、上記外部電圧を低くす
る必要があり、そのためには、書込み／消去時の動作電
圧、いわゆるプログラム電圧を低減することが重要であ
る。
ァイルとして使用するためには、上記外部電圧を低くす
る必要があり、そのためには、書込み／消去時の動作電
圧、いわゆるプログラム電圧を低減することが重要であ
る。
【０００６】書換え動作時に浮遊ゲートに印加される電
圧Ｖfgは、 Ｖfg＝Ｃ2Ｖcg／(Ｃ1＋Ｃ2) （１） で与えられる。ここで、Ｖcgは制御ゲート印加電圧、Ｃ
1はトンネル膜の容量、Ｃ2は制御ゲートと浮遊ゲートを
互いに分離する層間絶縁膜の容量であり、Ｃ2／(Ｃ1+Ｃ
2)はカップリング比と呼ばれる。
圧Ｖfgは、 Ｖfg＝Ｃ2Ｖcg／(Ｃ1＋Ｃ2) （１） で与えられる。ここで、Ｖcgは制御ゲート印加電圧、Ｃ
1はトンネル膜の容量、Ｃ2は制御ゲートと浮遊ゲートを
互いに分離する層間絶縁膜の容量であり、Ｃ2／(Ｃ1+Ｃ
2)はカップリング比と呼ばれる。
【０００７】制御ゲートに印加された電圧を、効率良く
浮遊ゲートに伝達してプログラム電圧を低減させるため
には、多結晶シリコン膜からなる浮遊ゲートと制御ゲー
トを互いに分離する層間絶縁膜の容量Ｃ2を大きくし
て、カップリング比を大きくすることが有効である。そ
のため、浮遊ゲートを２層の多結晶シリコン膜で形成
し、上層である多結晶シリコン膜の面積を下層の多結晶
シリコン膜に比べ大きくとることによって、浮遊ゲート
の表面積を増大し、上記層間絶縁膜の容量Ｃ2を増加す
る技術が、例えば、１９９２年インターナショナル・エ
レクトロン・デバイシズ・ミーテイング・テクニカル・
ダイジェスト、９９１頁から９９３頁（International
Electron Devices Meetinｇ Technical Diｇest,1992 p
p.991-993）に記載されている。
浮遊ゲートに伝達してプログラム電圧を低減させるため
には、多結晶シリコン膜からなる浮遊ゲートと制御ゲー
トを互いに分離する層間絶縁膜の容量Ｃ2を大きくし
て、カップリング比を大きくすることが有効である。そ
のため、浮遊ゲートを２層の多結晶シリコン膜で形成
し、上層である多結晶シリコン膜の面積を下層の多結晶
シリコン膜に比べ大きくとることによって、浮遊ゲート
の表面積を増大し、上記層間絶縁膜の容量Ｃ2を増加す
る技術が、例えば、１９９２年インターナショナル・エ
レクトロン・デバイシズ・ミーテイング・テクニカル・
ダイジェスト、９９１頁から９９３頁（International
Electron Devices Meetinｇ Technical Diｇest,1992 p
p.991-993）に記載されている。
【０００８】
【発明が解決しようとする課題】フラッシュメモリの高
集積化の要求にともない、１９９４年インターナショナ
ル・エレクトロン・デバイシズ・ミーテイング・テクニ
カル・ダイジェスト、９２１頁から９２３頁（Internat
ional Electron Devices Meetinｇ Technical Diｇest,
1994 pp.921-923）に記載されているように、例えばデ
ータ線に垂直な断面における浮遊ゲート間のピッチを、
最小加工寸法の４倍から３倍へと縮小すると、上記従来
技術によって形成された多結晶シリコン膜からなる上層
の浮遊ゲートのデータ線に垂直な断面における寸法が最
小加工寸法の３倍から２倍の長さへと２／３に縮小され
てしまう。そのため浮遊ゲートの表面積が相対的に減少
し、上記層間絶縁膜の容量Ｃ2が低下してカップリング
比が減少するという問題があった。そのためプログラム
電圧が上昇するという問題が生じた。
集積化の要求にともない、１９９４年インターナショナ
ル・エレクトロン・デバイシズ・ミーテイング・テクニ
カル・ダイジェスト、９２１頁から９２３頁（Internat
ional Electron Devices Meetinｇ Technical Diｇest,
1994 pp.921-923）に記載されているように、例えばデ
ータ線に垂直な断面における浮遊ゲート間のピッチを、
最小加工寸法の４倍から３倍へと縮小すると、上記従来
技術によって形成された多結晶シリコン膜からなる上層
の浮遊ゲートのデータ線に垂直な断面における寸法が最
小加工寸法の３倍から２倍の長さへと２／３に縮小され
てしまう。そのため浮遊ゲートの表面積が相対的に減少
し、上記層間絶縁膜の容量Ｃ2が低下してカップリング
比が減少するという問題があった。そのためプログラム
電圧が上昇するという問題が生じた。
【０００９】本発明の目的は、従来の不揮発性半導体記
憶装置の有する上記問題を解決し、浮遊ゲートの表面積
が十分大きく、浮遊ゲート間のピッチが減少してもカッ
プリング比の減少を抑制することができ、プログラム電
圧を低減できる不揮発性半導体記憶装置およびその製造
方法を提供することにある。
憶装置の有する上記問題を解決し、浮遊ゲートの表面積
が十分大きく、浮遊ゲート間のピッチが減少してもカッ
プリング比の減少を抑制することができ、プログラム電
圧を低減できる不揮発性半導体記憶装置およびその製造
方法を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の本発明の不揮発性半導体記憶装置は、第１導電型を有
する半導体基板と、当該半導体基板の表面領域に形成さ
れた上記第１導電型とは逆の導電型を有するソースおよ
びドレインと、上記半導体基板上にゲート絶縁膜を介し
て形成された浮遊ゲート電極と、当該浮遊ゲート電極上
部に絶縁膜を介して形成された制御ゲート電極を具備し
たＭＯＳ型電界効果トランジスタを一つのメモリセルと
し、上記浮遊ゲート電極は２層の多結晶シリコン膜から
構成され、該２層の多結晶シリコン膜の上層の多結晶シ
リコン膜が屈曲して形成された凹部が、上記２層の多結
晶シリコン膜の下層の多結晶シリコン膜の直上のみに形
成されていることを特徴とする。
の本発明の不揮発性半導体記憶装置は、第１導電型を有
する半導体基板と、当該半導体基板の表面領域に形成さ
れた上記第１導電型とは逆の導電型を有するソースおよ
びドレインと、上記半導体基板上にゲート絶縁膜を介し
て形成された浮遊ゲート電極と、当該浮遊ゲート電極上
部に絶縁膜を介して形成された制御ゲート電極を具備し
たＭＯＳ型電界効果トランジスタを一つのメモリセルと
し、上記浮遊ゲート電極は２層の多結晶シリコン膜から
構成され、該２層の多結晶シリコン膜の上層の多結晶シ
リコン膜が屈曲して形成された凹部が、上記２層の多結
晶シリコン膜の下層の多結晶シリコン膜の直上のみに形
成されていることを特徴とする。
【００１１】すなわち、浮遊ゲートを２層の多結晶シリ
コン膜から構成し、上層の多結晶シリコン膜で凹部を形
成することにより、浮遊ゲートの表面積は増加してカッ
プリング比が大きくなり、プログラム電圧が低減され
る。
コン膜から構成し、上層の多結晶シリコン膜で凹部を形
成することにより、浮遊ゲートの表面積は増加してカッ
プリング比が大きくなり、プログラム電圧が低減され
る。
【００１２】上記上層の多結晶シリコン膜は、上記下層
の多結晶シリコン膜上から、上記浮遊ゲート電極の側部
上に形成された側壁絶縁膜の上に延在していると、さら
に好ましい。
の多結晶シリコン膜上から、上記浮遊ゲート電極の側部
上に形成された側壁絶縁膜の上に延在していると、さら
に好ましい。
【００１３】この場合、上記凹部の幅Ｗ、高さＨ、下層
の多結晶シリコン膜の厚さｄ1、上層の多結晶シリコン
膜の厚さｄ2、側壁絶縁膜の高さｈおよびゲート長Ｌgの
間に Ｗ＝Ｌg−２ｄ2 （２） Ｈ＝ｈ−ｄ1 （３） なる関係があると、極めて好ましい。
の多結晶シリコン膜の厚さｄ1、上層の多結晶シリコン
膜の厚さｄ2、側壁絶縁膜の高さｈおよびゲート長Ｌgの
間に Ｗ＝Ｌg−２ｄ2 （２） Ｈ＝ｈ−ｄ1 （３） なる関係があると、極めて好ましい。
【００１４】さらに上記ｈ、ｄ1およびｄ2の間に、 ｈ＞ｄ1＋ｄ2 （４） なる関係が存在すれば、浮遊ゲート多結晶シリコン膜の
表面積がより一層増大し、カップリング比がさらに増大
して、プログラム電圧をさらに低減できる。
表面積がより一層増大し、カップリング比がさらに増大
して、プログラム電圧をさらに低減できる。
【００１５】上記側壁絶縁膜としては酸化シリコン膜若
しくは窒化シリコン膜を用いることができ、上記絶縁膜
としては、酸化シリコン膜、窒化シリコン膜および酸化
シリコン膜の３層膜、酸化シリコン膜、窒化シリコン
膜、酸化シリコン膜および窒化シリコン膜の４層膜、単
層の酸化シリコン膜、若しくは酸化シリコン膜と窒化シ
リコン膜の２層膜を用いることができる。
しくは窒化シリコン膜を用いることができ、上記絶縁膜
としては、酸化シリコン膜、窒化シリコン膜および酸化
シリコン膜の３層膜、酸化シリコン膜、窒化シリコン
膜、酸化シリコン膜および窒化シリコン膜の４層膜、単
層の酸化シリコン膜、若しくは酸化シリコン膜と窒化シ
リコン膜の２層膜を用いることができる。
【００１６】複数の上記メモリセルが行列状に配置され
てメモリセルアレイが構成される。
てメモリセルアレイが構成される。
【００１７】本発明の半導体記憶装置は、シリコン基板
上に第１の酸化シリコン膜（ゲート絶縁膜）、第１の多
結晶シリコン膜、第２の酸化シリコン膜および第１の窒
化シリコン膜を順次積層して積層膜を形成した後、同一
のマスクを用いて上記積層膜をエッチングして所定の形
状に加工する工程と、絶縁膜を全面に形成する工程と、
当該絶縁膜を異方性エッチングして上記積層膜の側壁部
上のみに残し、他の部分は除去して側壁絶縁膜を形成す
るする工程と、上記第１の窒化シリコン膜および第２の
酸化シリコン膜を除去して上記第１の多結晶シリコン膜
の表面を露出させ、上記側壁絶縁膜の内面を側面とし、
上記第１の多結晶シリコン膜を底部とする凹部を形成す
る工程と、上記第１の多結晶シリコン膜上から上記側壁
絶縁膜の表面の所望部分上へ延在する第２の多結晶シリ
コン膜を形成し、上記第１および第２の多結晶シリコン
膜からなる浮遊ゲート電極を形成する工程を含むことを
特徴とする不揮発性半導体記憶装置の製造方法によって
製造することができる。
上に第１の酸化シリコン膜（ゲート絶縁膜）、第１の多
結晶シリコン膜、第２の酸化シリコン膜および第１の窒
化シリコン膜を順次積層して積層膜を形成した後、同一
のマスクを用いて上記積層膜をエッチングして所定の形
状に加工する工程と、絶縁膜を全面に形成する工程と、
当該絶縁膜を異方性エッチングして上記積層膜の側壁部
上のみに残し、他の部分は除去して側壁絶縁膜を形成す
るする工程と、上記第１の窒化シリコン膜および第２の
酸化シリコン膜を除去して上記第１の多結晶シリコン膜
の表面を露出させ、上記側壁絶縁膜の内面を側面とし、
上記第１の多結晶シリコン膜を底部とする凹部を形成す
る工程と、上記第１の多結晶シリコン膜上から上記側壁
絶縁膜の表面の所望部分上へ延在する第２の多結晶シリ
コン膜を形成し、上記第１および第２の多結晶シリコン
膜からなる浮遊ゲート電極を形成する工程を含むことを
特徴とする不揮発性半導体記憶装置の製造方法によって
製造することができる。
【００１８】上記側壁絶縁膜としては窒化シリコンや酸
化シリコンなどの絶縁物を使用することができ、また、
上記第１の窒化シリコン膜の除去は熱リン酸水溶液を用
いて行われることができる。
化シリコンなどの絶縁物を使用することができ、また、
上記第１の窒化シリコン膜の除去は熱リン酸水溶液を用
いて行われることができる。
【００１９】この製造方法では、第１の窒化シリコン膜
と第２の酸化シリコン膜を除去することによって、側壁
絶縁膜の内面を側面とし、上記第１の多結晶シリコン膜
を底部とする凹部が形成される。さらに、この凹部に沿
って第２の多結晶シリコン膜を形成すると、上記第１お
よび第２の多結晶シリコン膜からなり、上面に凹部を有
する浮遊ゲート電極が形成される。
と第２の酸化シリコン膜を除去することによって、側壁
絶縁膜の内面を側面とし、上記第１の多結晶シリコン膜
を底部とする凹部が形成される。さらに、この凹部に沿
って第２の多結晶シリコン膜を形成すると、上記第１お
よび第２の多結晶シリコン膜からなり、上面に凹部を有
する浮遊ゲート電極が形成される。
【００２０】なお、第１の多結晶シリコン膜の上に第２
の酸化シリコン膜を形成した後に、第１の窒化シリコン
膜が形成されているので、第１の窒化シリコン膜をエッ
チングして除去する際に、第２の酸化シリコン膜がエッ
チングストッパ膜として働くため、第１の多結晶シリコ
ン膜がエッチされる恐れはない。
の酸化シリコン膜を形成した後に、第１の窒化シリコン
膜が形成されているので、第１の窒化シリコン膜をエッ
チングして除去する際に、第２の酸化シリコン膜がエッ
チングストッパ膜として働くため、第１の多結晶シリコ
ン膜がエッチされる恐れはない。
【００２１】また、本発明の半導体記憶装置は、シリコ
ン基板上に第１の酸化シリコン膜（ゲート絶縁膜）、第
１の多結晶シリコン膜、および第２の酸化シリコン膜、
第２の多結晶シリコン膜を順次積層して形成して積層膜
を形成する工程と、上記積層膜を同一マスクを用いてエ
ッチングして所定の形状に加工する工程と、絶縁膜を全
面に形成する工程と、当該絶縁膜を異方性エッチングし
上記積層膜の側壁部上のみに残し他の部分は除去して側
壁絶縁膜を形成する工程と、上記第２の多結晶シリコン
膜および第２の酸化シリコン膜を除去して第１の多結晶
シリコン膜の表面を露出させ、上記側壁絶縁膜の内面を
側面とし上記第１の多結晶シリコン膜を底部とする凹部
を形成する工程と、上記第１の多結晶シリコン膜上から
上記側壁絶縁膜の所望部分上に延在する第３の多結晶シ
リコン膜を形成して、上記第１および第３の多結晶シリ
コン膜からなる浮遊ゲート電極を形成する工程を含むこ
とを特徴とする不揮発性半導体記憶装置の製造方法によ
っても製造できる。
ン基板上に第１の酸化シリコン膜（ゲート絶縁膜）、第
１の多結晶シリコン膜、および第２の酸化シリコン膜、
第２の多結晶シリコン膜を順次積層して形成して積層膜
を形成する工程と、上記積層膜を同一マスクを用いてエ
ッチングして所定の形状に加工する工程と、絶縁膜を全
面に形成する工程と、当該絶縁膜を異方性エッチングし
上記積層膜の側壁部上のみに残し他の部分は除去して側
壁絶縁膜を形成する工程と、上記第２の多結晶シリコン
膜および第２の酸化シリコン膜を除去して第１の多結晶
シリコン膜の表面を露出させ、上記側壁絶縁膜の内面を
側面とし上記第１の多結晶シリコン膜を底部とする凹部
を形成する工程と、上記第１の多結晶シリコン膜上から
上記側壁絶縁膜の所望部分上に延在する第３の多結晶シ
リコン膜を形成して、上記第１および第３の多結晶シリ
コン膜からなる浮遊ゲート電極を形成する工程を含むこ
とを特徴とする不揮発性半導体記憶装置の製造方法によ
っても製造できる。
【００２２】この製造方法においては、上記製造方法に
おいて使用された第１の窒化シリコン膜に代えて第２の
多結晶シリコン膜を使用した。この場合は、第２の多結
晶シリコン膜をエッチングして除去しているので、第１
の多結晶シリコン膜がこの工程でエッチングされるのを
防止するため、両者の間に第２の酸化シリコン膜を介在
させた。この場合、上記第２の多結晶シリコン膜の除去
は、等方性ドライエッチングによって行うことにより支
障なく行なうことができる。
おいて使用された第１の窒化シリコン膜に代えて第２の
多結晶シリコン膜を使用した。この場合は、第２の多結
晶シリコン膜をエッチングして除去しているので、第１
の多結晶シリコン膜がこの工程でエッチングされるのを
防止するため、両者の間に第２の酸化シリコン膜を介在
させた。この場合、上記第２の多結晶シリコン膜の除去
は、等方性ドライエッチングによって行うことにより支
障なく行なうことができる。
【００２３】この場合は、上記第２の多結晶シリコン膜
と第２の酸化シリコン膜を除去することによって、上記
側壁絶縁膜の内面を側面とし上記第１の多結晶シリコン
膜を底部とする凹部が形成され、この凹部に沿って第３
の多結晶シリコン膜が形成される。そにより、第１およ
び第３の多結晶シリコン膜の積層膜からなり、上面に凹
部を有する浮遊ゲート電極が形成される。
と第２の酸化シリコン膜を除去することによって、上記
側壁絶縁膜の内面を側面とし上記第１の多結晶シリコン
膜を底部とする凹部が形成され、この凹部に沿って第３
の多結晶シリコン膜が形成される。そにより、第１およ
び第３の多結晶シリコン膜の積層膜からなり、上面に凹
部を有する浮遊ゲート電極が形成される。
【００２４】上記第２の多結晶シリコン膜の除去は、等
方性ドライエッチングによって行うことにより、好まし
い結果が得られる。
方性ドライエッチングによって行うことにより、好まし
い結果が得られる。
【００２５】
【発明の実施の形態】本発明の不揮発性半導体記憶装置
においては、浮遊ゲート電極が第１および第２の多結晶
シリコン膜の２層膜からなり、上層である第２の多結晶
シリコン膜による凹部が形成されている。このような凹
部を有する浮遊ゲート電極上に、絶縁膜および制御ゲー
ト電極が積層して形成されて不揮発性半導体記憶装置が
構成される。
においては、浮遊ゲート電極が第１および第２の多結晶
シリコン膜の２層膜からなり、上層である第２の多結晶
シリコン膜による凹部が形成されている。このような凹
部を有する浮遊ゲート電極上に、絶縁膜および制御ゲー
ト電極が積層して形成されて不揮発性半導体記憶装置が
構成される。
【００２６】上記浮遊ゲート電極および制御ゲート電極
としては、例えばリンなどの不純物が高濃度にドープさ
れた低抵抗の多結晶シリコン膜が好ましい。上記浮遊ゲ
ート電極と制御ゲート電極を互いに分離するための絶縁
膜としては、酸化シリコン膜／窒化シリコン膜／酸化シ
リコン膜からなる３層膜、酸化シリコン膜／窒化シリコ
ン膜／酸化シリコン膜／窒化シリコン膜からなる４層
膜、窒化シリコン膜／酸化シリコン膜からなる２層膜ま
たは単層の酸化シリコン膜などを使用できる。浮遊ゲー
ト電極の側壁上には側壁絶縁膜を形成するのが好まし
く、この側壁絶縁膜としては酸化シリコンや窒化シリコ
ンを使用できる。
としては、例えばリンなどの不純物が高濃度にドープさ
れた低抵抗の多結晶シリコン膜が好ましい。上記浮遊ゲ
ート電極と制御ゲート電極を互いに分離するための絶縁
膜としては、酸化シリコン膜／窒化シリコン膜／酸化シ
リコン膜からなる３層膜、酸化シリコン膜／窒化シリコ
ン膜／酸化シリコン膜／窒化シリコン膜からなる４層
膜、窒化シリコン膜／酸化シリコン膜からなる２層膜ま
たは単層の酸化シリコン膜などを使用できる。浮遊ゲー
ト電極の側壁上には側壁絶縁膜を形成するのが好まし
く、この側壁絶縁膜としては酸化シリコンや窒化シリコ
ンを使用できる。
【００２７】本発明はＡＮＤ型に代表されるコンタクト
レスアレイ型のメモリセル、ＮＯＲ型、ＮＡＮＤ型、Ｄ
ｉＮＯＲ型、スプリットゲート型など、他のメモリセル
に適用できる。また、上記メモリセルが複数個行列状に
配置されたメモリセルアレイから構成された半導体記憶
装置にも適用できる。
レスアレイ型のメモリセル、ＮＯＲ型、ＮＡＮＤ型、Ｄ
ｉＮＯＲ型、スプリットゲート型など、他のメモリセル
に適用できる。また、上記メモリセルが複数個行列状に
配置されたメモリセルアレイから構成された半導体記憶
装置にも適用できる。
【００２８】
〈実施例１〉本実施例は、窒化シリコン膜をスペーサと
して用いて、多結晶シリコン膜からなる浮遊ゲートに凹
部を形成し、多結晶シリコン膜からなる制御ゲートと浮
遊ゲートの間の層間膜の容量を増大して、メモリセルの
カップリング比を増大した例である。
して用いて、多結晶シリコン膜からなる浮遊ゲートに凹
部を形成し、多結晶シリコン膜からなる制御ゲートと浮
遊ゲートの間の層間膜の容量を増大して、メモリセルの
カップリング比を増大した例である。
【００２９】図１〜図３を用いて本実施例の製造方法を
説明する。図１〜図３はワード線に平行でデータ線に垂
直なメモリセルの断面構造を示す。
説明する。図１〜図３はワード線に平行でデータ線に垂
直なメモリセルの断面構造を示す。
【００３０】まず、図１（ａ）に示したように、面方位
（１００）のｐ型シリコン基板１０１の主表面に、周知
の熱酸化法を用いてゲート酸化膜１０２を形成した。次
に、第１の多結晶シリコン膜１０３、第１の酸化シリコ
ン膜１０４、第１の窒化シリコン膜１０５、第２の酸化
シリコン膜１０６および第２の窒化シリコン膜１０７
を、周知のＬＰＣＶＤ法を用いて順次形成した後、レジ
ストマスクを用いた周知のリソグラフィとドライエッチ
ング技術によって不要部分をエッチして、所定の形状を
有する積層膜を形成した。
（１００）のｐ型シリコン基板１０１の主表面に、周知
の熱酸化法を用いてゲート酸化膜１０２を形成した。次
に、第１の多結晶シリコン膜１０３、第１の酸化シリコ
ン膜１０４、第１の窒化シリコン膜１０５、第２の酸化
シリコン膜１０６および第２の窒化シリコン膜１０７
を、周知のＬＰＣＶＤ法を用いて順次形成した後、レジ
ストマスクを用いた周知のリソグラフィとドライエッチ
ング技術によって不要部分をエッチして、所定の形状を
有する積層膜を形成した。
【００３１】次に、ＬＰＣＶＤ法により第３の窒化シリ
コン膜１０８を形成した後、全面異方性ドライエッチン
グを行って、図１(ｂ)に示したように、上記積層膜の側
壁部上のみに残し、他の部分は除去した。
コン膜１０８を形成した後、全面異方性ドライエッチン
グを行って、図１(ｂ)に示したように、上記積層膜の側
壁部上のみに残し、他の部分は除去した。
【００３２】次に、周知のウエット酸化法によって、上
記シリコン基板１０１の露出された部分を酸化して、図
１(ｃ)に示したように、素子間分離用の酸化シリコン膜
１０９を形成してメモリセル間の分離を行なった後、図
１(ｄ)に示したように、熱リン酸水溶液を用いたウエッ
トエッチングによって第２および第３の窒化シリコン膜
１０７、１０８を除去した。
記シリコン基板１０１の露出された部分を酸化して、図
１(ｃ)に示したように、素子間分離用の酸化シリコン膜
１０９を形成してメモリセル間の分離を行なった後、図
１(ｄ)に示したように、熱リン酸水溶液を用いたウエッ
トエッチングによって第２および第３の窒化シリコン膜
１０７、１０８を除去した。
【００３３】周知のイオン打込み技術を用いて、ボロン
イオンをシリコン基板１０１に打込んで、図２（ａ）に
示したように、パンチスルーストッパ領域１１０を形成
した後、ヒ素イオンをシリコン基板１０１に打込んで、
ドレイン領域１１１およびソース領域１１２を形成し
た。
イオンをシリコン基板１０１に打込んで、図２（ａ）に
示したように、パンチスルーストッパ領域１１０を形成
した後、ヒ素イオンをシリコン基板１０１に打込んで、
ドレイン領域１１１およびソース領域１１２を形成し
た。
【００３４】次に、周知のＬＰＣＶＤ法を用いて第３の
酸化シリコン膜１１３を形成した後、上記第１の窒化シ
リコン膜１０５の表面が露出するまで全面異方性ドライ
エッチングを行って、図２(ｂ)に示したように、第３の
酸化シリコン膜１１３を上記積層膜の側壁上のみに残し
他の部分は除去した。
酸化シリコン膜１１３を形成した後、上記第１の窒化シ
リコン膜１０５の表面が露出するまで全面異方性ドライ
エッチングを行って、図２(ｂ)に示したように、第３の
酸化シリコン膜１１３を上記積層膜の側壁上のみに残し
他の部分は除去した。
【００３５】熱リン酸水溶液を用いたウエットエッチン
グによって第１の窒化シリコン膜１０５を除去した。こ
の際、第１の窒化シリコン膜１０５の直下に存在する第
１の酸化シリコン膜１０４が、エッチングのストッパと
して作用するので、その下の第１の多結晶シリコン膜１
０３がエッチングされることはない。
グによって第１の窒化シリコン膜１０５を除去した。こ
の際、第１の窒化シリコン膜１０５の直下に存在する第
１の酸化シリコン膜１０４が、エッチングのストッパと
して作用するので、その下の第１の多結晶シリコン膜１
０３がエッチングされることはない。
【００３６】次に、上記第１の酸化シリコン膜１０４を
ウェットエッチングにより除去して、図２(ｃ)に示した
ように、第３の酸化シリコン膜１１３によって包囲され
た凹部を、第１の多結晶シリコン膜１０３の上に形成し
た。
ウェットエッチングにより除去して、図２(ｃ)に示した
ように、第３の酸化シリコン膜１１３によって包囲され
た凹部を、第１の多結晶シリコン膜１０３の上に形成し
た。
【００３７】図２(ｄ)に示したように、リンがドーピン
グされた第２の多結晶シリコン膜１１４を形成した後、
周知のリソグラフィとドライエッチング技術を用いて、
図３(ａ)に示したように、上記第３の酸化シリコン膜１
１３の上に端部が存在するように、第２の多結晶シリコ
ン膜１１４を所定の形状にパターニングした。
グされた第２の多結晶シリコン膜１１４を形成した後、
周知のリソグラフィとドライエッチング技術を用いて、
図３(ａ)に示したように、上記第３の酸化シリコン膜１
１３の上に端部が存在するように、第２の多結晶シリコ
ン膜１１４を所定の形状にパターニングした。
【００３８】本実施例のメモリセルでは、２層の多結晶
シリコン膜１０３、１１４によって浮遊ゲートが構成さ
れる。そのため、上層である第２の多結晶シリコン膜１
１４の端部が第３の酸化シリコン膜１１３の内側になる
と、第２の多結晶シリコン膜１１４をパターニングする
際に、下層である第１の多結晶シリコン膜１０３もエッ
チングされてしまって、ゲート酸化膜１０２が損傷を受
ける。そのため、第２の多結晶シリコン膜１１４の端部
が、側壁部分に形成されたの第３の酸化シリコン膜１１
３上になるようにパターニングを行なって、ゲート酸化
膜１０２の損傷を防止した。
シリコン膜１０３、１１４によって浮遊ゲートが構成さ
れる。そのため、上層である第２の多結晶シリコン膜１
１４の端部が第３の酸化シリコン膜１１３の内側になる
と、第２の多結晶シリコン膜１１４をパターニングする
際に、下層である第１の多結晶シリコン膜１０３もエッ
チングされてしまって、ゲート酸化膜１０２が損傷を受
ける。そのため、第２の多結晶シリコン膜１１４の端部
が、側壁部分に形成されたの第３の酸化シリコン膜１１
３上になるようにパターニングを行なって、ゲート酸化
膜１０２の損傷を防止した。
【００３９】次に、周知のＣＶＤ技術を用いて、図３
(ｂ)に示したように、一般にＯＮＯ膜と呼ばれる酸化シ
リコン膜／窒化シリコン膜／酸化シリコン膜という構造
の積層膜からなる層間絶縁膜１１５を形成した後、図３
(ｃ)に示したように、リンをドーピングした第３の多結
晶シリコン膜１１６を形成し、周知のリソグラフィとド
ライエッチング技術により、所定の形状にパターニング
して制御ゲートを形成した。図３(ｃ)から明らかなよう
に、浮遊ゲートである第２の多結晶シリコン膜１１４と
制御ゲートである第３の多結晶シリコン膜１１６は、上
記層間絶縁膜１１５によって互いに分離されている。
(ｂ)に示したように、一般にＯＮＯ膜と呼ばれる酸化シ
リコン膜／窒化シリコン膜／酸化シリコン膜という構造
の積層膜からなる層間絶縁膜１１５を形成した後、図３
(ｃ)に示したように、リンをドーピングした第３の多結
晶シリコン膜１１６を形成し、周知のリソグラフィとド
ライエッチング技術により、所定の形状にパターニング
して制御ゲートを形成した。図３(ｃ)から明らかなよう
に、浮遊ゲートである第２の多結晶シリコン膜１１４と
制御ゲートである第３の多結晶シリコン膜１１６は、上
記層間絶縁膜１１５によって互いに分離されている。
【００４０】図３（ｄ）に示したように、酸化シリコン
からなる層間絶縁膜１１７を形成し、ソース領域１１２
およびドレイン領域１１１に達するコンタクト孔（図示
せず）を形成した後、周知の配線工程によって、金属膜
１１８からなる電極、配線を形成し、最後に水素雰囲気
中で熱処理を行なってメモリセルを完成した。
からなる層間絶縁膜１１７を形成し、ソース領域１１２
およびドレイン領域１１１に達するコンタクト孔（図示
せず）を形成した後、周知の配線工程によって、金属膜
１１８からなる電極、配線を形成し、最後に水素雰囲気
中で熱処理を行なってメモリセルを完成した。
【００４１】本実施例で得られた不揮発性半導体記憶装
置の、浮遊ゲート周辺部分を拡大して示した図４におい
て、ｄ1およびｄ2は、それぞれ下層である第１の多結晶
シリコン膜１０３および上層である第２の多結晶シリコ
ン膜１１４の膜厚、ｈは側壁部に形成された第３の酸化
シリコン膜１１３の高さ、ＷおよびＨは本実施例におい
て形成された浮遊ゲートの凹部の幅および高さである。
図４から明らかなように、本実施例によって形成された
各部分の寸法は、概ね Ｗ＝Ｌg−２ｄ2 （２） Ｈ＝ｈ−ｄ1 （３） なる関係を有しており、凹部が形成されるためには Ｌg＞２ｄ2 （５） ｈ＞ｄ1 （６） となる必要がある。本実施例ではＬg＝０.３ｕｍ、ｄ2
＝５０ｎｍ、ｈ＝２５０ｎｍ、ｄ1＝１００ｎｍとし
た。また、ｄ1とｄ2の和がｈよりも大になると、凹部の
高さおよび幅が減少して、本発明の効果が小さくなって
しまうので、 ｈ＞ｄ1＋ｄ2 （４） とすればさらに効果的である。
置の、浮遊ゲート周辺部分を拡大して示した図４におい
て、ｄ1およびｄ2は、それぞれ下層である第１の多結晶
シリコン膜１０３および上層である第２の多結晶シリコ
ン膜１１４の膜厚、ｈは側壁部に形成された第３の酸化
シリコン膜１１３の高さ、ＷおよびＨは本実施例におい
て形成された浮遊ゲートの凹部の幅および高さである。
図４から明らかなように、本実施例によって形成された
各部分の寸法は、概ね Ｗ＝Ｌg−２ｄ2 （２） Ｈ＝ｈ−ｄ1 （３） なる関係を有しており、凹部が形成されるためには Ｌg＞２ｄ2 （５） ｈ＞ｄ1 （６） となる必要がある。本実施例ではＬg＝０.３ｕｍ、ｄ2
＝５０ｎｍ、ｈ＝２５０ｎｍ、ｄ1＝１００ｎｍとし
た。また、ｄ1とｄ2の和がｈよりも大になると、凹部の
高さおよび幅が減少して、本発明の効果が小さくなって
しまうので、 ｈ＞ｄ1＋ｄ2 （４） とすればさらに効果的である。
【００４２】比較のため、上記従来技術によって形成さ
れた不揮発性半導体記憶装置の断面構造を図５に示し
た。図５から明らかなように、この従来技術において
は、第１層の多結晶シリコン膜１０３´およびその上に
形成された上記多結晶シリコン膜１０３´より大きな第
２層の多結晶シリコン膜１１４´によって、浮遊ゲート
が構成されている。この従来技術は平坦化には有利であ
るが、大きな表面積を得るのが困難であるという問題が
あった。
れた不揮発性半導体記憶装置の断面構造を図５に示し
た。図５から明らかなように、この従来技術において
は、第１層の多結晶シリコン膜１０３´およびその上に
形成された上記多結晶シリコン膜１０３´より大きな第
２層の多結晶シリコン膜１１４´によって、浮遊ゲート
が構成されている。この従来技術は平坦化には有利であ
るが、大きな表面積を得るのが困難であるという問題が
あった。
【００４３】本実施例の不揮発性半導体記憶装置は、上
記従来技術の不揮発性半導体記憶装置に比べて、多結晶
シリコン膜からなる浮遊ゲート電極の表面積が３０％大
きく、層間絶縁膜１１５の容量が３０％増大した。その
結果、カップリング比が向上して、書込み／消去時のプ
ログラム電圧が低減された。
記従来技術の不揮発性半導体記憶装置に比べて、多結晶
シリコン膜からなる浮遊ゲート電極の表面積が３０％大
きく、層間絶縁膜１１５の容量が３０％増大した。その
結果、カップリング比が向上して、書込み／消去時のプ
ログラム電圧が低減された。
【００４４】また、上記凹部を形成する際に新たなホト
マスク工程を追加する必要はなく、従来とほぼ同一の工
程数で、多結晶シリコン膜間の層間絶縁膜容量を増大す
ることができた。
マスク工程を追加する必要はなく、従来とほぼ同一の工
程数で、多結晶シリコン膜間の層間絶縁膜容量を増大す
ることができた。
【００４５】本実施例によれば、浮遊ゲートを２層の多
結晶シリコン膜１０３、１１４により形成し、窒化シリ
コン膜をスペーサに用い、上記２層の多結晶シリコン膜
のうち、下層である第１の多結晶シリコン膜１０３の直
上部分に、上層である第２の多結晶シリコン膜１１４に
よる凹部が形成される。そのため、従来とほぼ同一の工
程数で、不揮発性半導体記憶装置における制御ゲート電
極と浮遊ゲート電極の間の層間絶縁膜の容量を増大し、
カップリング比を向上して、プログラム電圧を低減でき
た。
結晶シリコン膜１０３、１１４により形成し、窒化シリ
コン膜をスペーサに用い、上記２層の多結晶シリコン膜
のうち、下層である第１の多結晶シリコン膜１０３の直
上部分に、上層である第２の多結晶シリコン膜１１４に
よる凹部が形成される。そのため、従来とほぼ同一の工
程数で、不揮発性半導体記憶装置における制御ゲート電
極と浮遊ゲート電極の間の層間絶縁膜の容量を増大し、
カップリング比を向上して、プログラム電圧を低減でき
た。
【００４６】〈実施例２〉本実施例は、実施例１におい
て使用された窒化シリコン膜に代えて、多結晶シリコン
膜をスペーサとして用い、浮遊ゲートである多結晶シリ
コン膜に凹部を形成して、浮遊ゲート電極と制御ゲート
電極の間の膜容量を増大して、メモリセルのカップリン
グを増大した例である。
て使用された窒化シリコン膜に代えて、多結晶シリコン
膜をスペーサとして用い、浮遊ゲートである多結晶シリ
コン膜に凹部を形成して、浮遊ゲート電極と制御ゲート
電極の間の膜容量を増大して、メモリセルのカップリン
グを増大した例である。
【００４７】本実施例におけるメモリセルの製造方法を
図６〜８に示した。図６〜図８はワード線に平行でデー
タ線に垂直なメモリセルの断面構造を示している。
図６〜８に示した。図６〜図８はワード線に平行でデー
タ線に垂直なメモリセルの断面構造を示している。
【００４８】まず、図６(ａ)に示したように、面方位
（１００）のｐ型シリコン基板１０１に、酸化シリコン
からなるゲート酸化膜１０２を周知の熱酸化法を用いて
形成した。 次に、周知のＬＰＣＶＤ法を用いて、第１
の多結晶シリコン膜１０３、第１の酸化シリコン膜１０
４、第２の多結晶膜Ｓｉ膜１１９、第２の酸化シリコン
膜１０６および第１の窒化シリコン膜１０７を順次積層
して積層膜を形成した後、レジストマスク（図示せず）
を用いた周知のリソグラフィとドライエッチング技術に
よって、上記積層膜の露出された部分を順次エッチして
所定の形状とした。
（１００）のｐ型シリコン基板１０１に、酸化シリコン
からなるゲート酸化膜１０２を周知の熱酸化法を用いて
形成した。 次に、周知のＬＰＣＶＤ法を用いて、第１
の多結晶シリコン膜１０３、第１の酸化シリコン膜１０
４、第２の多結晶膜Ｓｉ膜１１９、第２の酸化シリコン
膜１０６および第１の窒化シリコン膜１０７を順次積層
して積層膜を形成した後、レジストマスク（図示せず）
を用いた周知のリソグラフィとドライエッチング技術に
よって、上記積層膜の露出された部分を順次エッチして
所定の形状とした。
【００４９】次に、周知のＬＰＣＶＤ法を用いて第２の
窒化シリコン膜１０８を全面に形成した後、異方性ドラ
イエッチングを行って、図６(ｂ)に示したように、上記
第２の窒化シリコン膜１０８を、上記積層膜の側壁上の
みに残し、他の部分は除去した。
窒化シリコン膜１０８を全面に形成した後、異方性ドラ
イエッチングを行って、図６(ｂ)に示したように、上記
第２の窒化シリコン膜１０８を、上記積層膜の側壁上の
みに残し、他の部分は除去した。
【００５０】図６(ｃ)に示したように、上記Ｓｉ基板１
０１の露出された表面を、周知のウエット酸化法によっ
て酸化して素子分離用の熱酸化膜１０９を形成し、メモ
リセル間の分離を行なった。
０１の露出された表面を、周知のウエット酸化法によっ
て酸化して素子分離用の熱酸化膜１０９を形成し、メモ
リセル間の分離を行なった。
【００５１】図６(ｄ)に示したように、上記第１および
第２の窒化シリコン膜１０７、１０８を、熱リン酸水溶
液を用いた周知のウエットエッチングを用いて除去し
た。
第２の窒化シリコン膜１０７、１０８を、熱リン酸水溶
液を用いた周知のウエットエッチングを用いて除去し
た。
【００５２】次に、周知のイオン打込み技術を用いて、
ボロンイオンをシリコン基板１０１にイオン打込みし
て、図７（ａ）に示したように、パンチスルーストッパ
領域１１０を形成した後、ヒ素イオンをシリコン基板１
０１にイオン打込みしてドレイン領域１１１およびソー
ス領域１１２を形成した。
ボロンイオンをシリコン基板１０１にイオン打込みし
て、図７（ａ）に示したように、パンチスルーストッパ
領域１１０を形成した後、ヒ素イオンをシリコン基板１
０１にイオン打込みしてドレイン領域１１１およびソー
ス領域１１２を形成した。
【００５３】次に、周知のＬＰＣＶＤ法を用いて第３の
酸化シリコン膜１１３を全面に形成した後、第２の多結
晶シリコン膜１１９の表面が露出するまで異方性エッチ
ングを行って、図７(ｂ)に示したように、上記第３の酸
化シリコン膜１１３のうち、上記積層膜の側壁上に形成
された部分のみを残し、他の部分は除去した。
酸化シリコン膜１１３を全面に形成した後、第２の多結
晶シリコン膜１１９の表面が露出するまで異方性エッチ
ングを行って、図７(ｂ)に示したように、上記第３の酸
化シリコン膜１１３のうち、上記積層膜の側壁上に形成
された部分のみを残し、他の部分は除去した。
【００５４】次に、図７(ｃ)に示したように、第２の多
結晶シリコン膜１１９を等方性ドライエッチングによっ
て除去した。この際、第２の多結晶シリコン膜１１９の
直下には第１の酸化シリコン膜１０４が存在するので、
この第１の酸化シリコン膜１０４が上記ドライエッチン
グのストッパとなり、第１の多結晶シリコン膜１０３が
エッチングされることはない。その後、上記第１の酸化
シリコン膜１０４をウェットエッチングにより除去し
た。これにより、第３の酸化シリコン膜１１３を側面と
し、第１の多結晶シリコン膜１０３膜を底部とする凹部
が形成された。
結晶シリコン膜１１９を等方性ドライエッチングによっ
て除去した。この際、第２の多結晶シリコン膜１１９の
直下には第１の酸化シリコン膜１０４が存在するので、
この第１の酸化シリコン膜１０４が上記ドライエッチン
グのストッパとなり、第１の多結晶シリコン膜１０３が
エッチングされることはない。その後、上記第１の酸化
シリコン膜１０４をウェットエッチングにより除去し
た。これにより、第３の酸化シリコン膜１１３を側面と
し、第１の多結晶シリコン膜１０３膜を底部とする凹部
が形成された。
【００５５】図７(ｄ)に示したように、リンがドープさ
れた多結晶シリコン膜１１４を全面に形成した後、図８
(ａ)に示したように、周知のリソグラフィとドライエッ
チング技術を用いて、端部が上記第３の酸化シリコン膜
１１３上にくるようにパターニングした。
れた多結晶シリコン膜１１４を全面に形成した後、図８
(ａ)に示したように、周知のリソグラフィとドライエッ
チング技術を用いて、端部が上記第３の酸化シリコン膜
１１３上にくるようにパターニングした。
【００５６】本実施例においても、上記実施例１と同様
に２層の多結晶シリコン膜１０３、１１４によって浮遊
ゲートが構成される。上層である第３の多結晶シリコン
膜１１４の端部が、第３の酸化シリコン膜１１３の内
側、すなわち下層である第１の多結晶シリコン膜１０３
上にくると、第１の多結晶シリコン膜１０３がエッチン
グされてしまい、ゲート酸化膜１０２が損傷を受けてし
まう。従って、第３の多結晶シリコン膜１１４の端部が
第３の絶縁膜１１３上にくるように、第３の多結晶シリ
コン膜１１４をパターニングした。
に２層の多結晶シリコン膜１０３、１１４によって浮遊
ゲートが構成される。上層である第３の多結晶シリコン
膜１１４の端部が、第３の酸化シリコン膜１１３の内
側、すなわち下層である第１の多結晶シリコン膜１０３
上にくると、第１の多結晶シリコン膜１０３がエッチン
グされてしまい、ゲート酸化膜１０２が損傷を受けてし
まう。従って、第３の多結晶シリコン膜１１４の端部が
第３の絶縁膜１１３上にくるように、第３の多結晶シリ
コン膜１１４をパターニングした。
【００５７】次に、図８(ｂ)に示したように、酸化シリ
コン／窒化シリコン／酸化シリコンの積層膜、いわゆる
ＯＮＯ膜１１５を周知の技術を用いて形成した後、図８
（ｃ）に示したように、リンがドープされた第４の多結
晶シリコン膜１１６を形成し、これを周知のリソグラフ
ィとドライエッチング技術を用いて所定の形状にパター
ニングして制御ゲート電極を形成した。図８（ｃ）から
明らかなように、第４の多結晶シリコン膜１１６からな
る制御ゲート電極と第３の多結晶シリコン膜１１４を含
む浮遊ゲート電極は、上記ＯＮＯ膜１１５によって、互
いに絶縁分離される。
コン／窒化シリコン／酸化シリコンの積層膜、いわゆる
ＯＮＯ膜１１５を周知の技術を用いて形成した後、図８
（ｃ）に示したように、リンがドープされた第４の多結
晶シリコン膜１１６を形成し、これを周知のリソグラフ
ィとドライエッチング技術を用いて所定の形状にパター
ニングして制御ゲート電極を形成した。図８（ｃ）から
明らかなように、第４の多結晶シリコン膜１１６からな
る制御ゲート電極と第３の多結晶シリコン膜１１４を含
む浮遊ゲート電極は、上記ＯＮＯ膜１１５によって、互
いに絶縁分離される。
【００５８】その後、層間絶縁膜１１７、ソース／ドレ
イン領域に至るコンタクト孔（図示せず）、および金属
膜１１８からなる電極、配線を周知の方法を用いて形成
した後、最後に水素雰囲気中で熱処理を行なって、図８
(ｄ)に示すメモリセルを完成した。
イン領域に至るコンタクト孔（図示せず）、および金属
膜１１８からなる電極、配線を周知の方法を用いて形成
した後、最後に水素雰囲気中で熱処理を行なって、図８
(ｄ)に示すメモリセルを完成した。
【００５９】なお、実施例１と同様、本実施例において
も、ゲート長Ｌg＝０.３ｕｍ、多結晶シリコン膜１０３
および１１４の膜厚はそれぞれｄ1＝１００ｎｍ、ｄ2＝
５０ｎｍ、第３の酸化シリコン膜１１３の高さｈ＝２５
０ｎｍとした。
も、ゲート長Ｌg＝０.３ｕｍ、多結晶シリコン膜１０３
および１１４の膜厚はそれぞれｄ1＝１００ｎｍ、ｄ2＝
５０ｎｍ、第３の酸化シリコン膜１１３の高さｈ＝２５
０ｎｍとした。
【００６０】本実施例において形成された不揮発性半導
体記憶装置は、従来技術に比べ浮遊ゲート電極の表面積
が４０％増大し、浮遊ゲート電極と制御ゲート電極の間
の層間絶縁膜１１５の容量は４０％増大した。これによ
り、カップリング比が向上して、書込み／消去時のプロ
グラム電圧が低減された。
体記憶装置は、従来技術に比べ浮遊ゲート電極の表面積
が４０％増大し、浮遊ゲート電極と制御ゲート電極の間
の層間絶縁膜１１５の容量は４０％増大した。これによ
り、カップリング比が向上して、書込み／消去時のプロ
グラム電圧が低減された。
【００６１】また、浮遊ゲート電極に凹部を形成する
際、新たなホトマスク工程を追加する必要がないので、
従来とほぼ同一の工程数で浮遊ゲート電極と制御ゲート
電極の間の層間絶縁膜容量を増大することが可能であっ
た。
際、新たなホトマスク工程を追加する必要がないので、
従来とほぼ同一の工程数で浮遊ゲート電極と制御ゲート
電極の間の層間絶縁膜容量を増大することが可能であっ
た。
【００６２】本実施例によれば、浮遊ゲートが２層の多
結晶シリコン膜１０３、１１４によって形成され、他の
多結晶シリコン膜１１３がスペーサとして用いられ、上
記２層の多結晶シリコン膜１０３、１１４のうち、下層
の多結晶シリコン膜１０３の直上に、上層の多結晶シリ
コン膜１１４による凹部が形成される。それにより、従
来とほぼ同一の工程数で、不揮発性半導体記憶装置の浮
遊ゲート電極と制御ゲート電極の間の層間絶縁膜容量を
増大するとともに、カップリング比が向上して、プログ
ラム電圧が低減した。
結晶シリコン膜１０３、１１４によって形成され、他の
多結晶シリコン膜１１３がスペーサとして用いられ、上
記２層の多結晶シリコン膜１０３、１１４のうち、下層
の多結晶シリコン膜１０３の直上に、上層の多結晶シリ
コン膜１１４による凹部が形成される。それにより、従
来とほぼ同一の工程数で、不揮発性半導体記憶装置の浮
遊ゲート電極と制御ゲート電極の間の層間絶縁膜容量を
増大するとともに、カップリング比が向上して、プログ
ラム電圧が低減した。
【００６３】なお、実施例１および２においては浮遊ゲ
ート側壁上の絶縁膜としては酸化シリコン膜１１３を用
いたが、窒化シリコン膜など他の種類の絶縁膜で、不揮
発性半導体記憶装置の動作や信頼性に悪影響をおよぼさ
ないものであれば使用してもよい。また、実施例１およ
び２においては浮遊ゲート電極と制御ゲート電極の間の
層間絶縁膜１１５としてＯＮＯ膜を用いたが、ＯＮＯ膜
に代えて単層の酸化シリコン膜や酸化シリコン膜と窒化
シリコン膜の積層膜あるいは酸化シリコン膜、窒化シリ
コン膜、酸化シリコン膜および窒化シリコ膜からなる４
層の積層膜を用いても同様の効果が得られる。
ート側壁上の絶縁膜としては酸化シリコン膜１１３を用
いたが、窒化シリコン膜など他の種類の絶縁膜で、不揮
発性半導体記憶装置の動作や信頼性に悪影響をおよぼさ
ないものであれば使用してもよい。また、実施例１およ
び２においては浮遊ゲート電極と制御ゲート電極の間の
層間絶縁膜１１５としてＯＮＯ膜を用いたが、ＯＮＯ膜
に代えて単層の酸化シリコン膜や酸化シリコン膜と窒化
シリコン膜の積層膜あるいは酸化シリコン膜、窒化シリ
コン膜、酸化シリコン膜および窒化シリコ膜からなる４
層の積層膜を用いても同様の効果が得られる。
【００６４】また、上記実施例１および２においては、
ＡＮＤ型に代表されるコンタクトレスアレイ型のメモリ
セルの作成を例にとって説明したが、ＮＯＲ型やＮＡＮ
Ｄ型、ＤｉＮＯＲ型、スプリットゲート型など、他のメ
モリセルに適用しても同様の効果が得られた。
ＡＮＤ型に代表されるコンタクトレスアレイ型のメモリ
セルの作成を例にとって説明したが、ＮＯＲ型やＮＡＮ
Ｄ型、ＤｉＮＯＲ型、スプリットゲート型など、他のメ
モリセルに適用しても同様の効果が得られた。
【００６５】
【発明の効果】本発明によれば、従来とほぼ同一の工程
数で不揮発性半導体記憶装置の浮遊ゲート電極と制御ゲ
ート電極の間の層間絶縁膜の容量を増大し、カップリン
グ比を向上してプログラム電圧を低減することができ
る。
数で不揮発性半導体記憶装置の浮遊ゲート電極と制御ゲ
ート電極の間の層間絶縁膜の容量を増大し、カップリン
グ比を向上してプログラム電圧を低減することができ
る。
【図１】本発明の第１の実施例を示す工程図、
【図２】本発明の第１の実施例を示す工程図、
【図３】本発明の第１の実施例を示す工程図、
【図４】本発明の浮遊ゲート近傍の寸法を示す断面図
【図５】従来技術を示す断面概略図
【図６】本発明の第２の実施例を示す工程図、
【図７】本発明の第２の実施例を示す工程図、
【図８】本発明の第２の実施例を示す工程図。
１０１…シリコン基板、１０２…ゲート酸化膜、１０３
…多結晶シリコン膜、１０４…酸化シリコン膜、１０５
…窒化シリコン膜、１０６…酸化シリコン膜、１０７、
１０８…窒化シリコン膜、１０９…熱酸化膜、１１０…
パンチスルーストッパ領域、１１１…ドレイン領域、１
１２…ソース領域、１１３…酸化シリコン膜、１１４…
多結晶シリコン膜、１１５…層間絶縁膜、１１６…多結
晶シリコン膜、１１７…層間絶縁膜、１１８…金属膜、
１１９…多結晶シリコン膜。
…多結晶シリコン膜、１０４…酸化シリコン膜、１０５
…窒化シリコン膜、１０６…酸化シリコン膜、１０７、
１０８…窒化シリコン膜、１０９…熱酸化膜、１１０…
パンチスルーストッパ領域、１１１…ドレイン領域、１
１２…ソース領域、１１３…酸化シリコン膜、１１４…
多結晶シリコン膜、１１５…層間絶縁膜、１１６…多結
晶シリコン膜、１１７…層間絶縁膜、１１８…金属膜、
１１９…多結晶シリコン膜。
Claims (11)
- 【請求項１】第１導電型を有する半導体基板と、当該半
導体基板の表面領域に形成された上記第１導電型とは逆
の導電型を有するソースおよびドレインと、上記半導体
基板上にゲート絶縁膜を介して形成された浮遊ゲート電
極と、当該浮遊ゲート電極上部に絶縁膜を介して形成さ
れた制御ゲート電極を具備したＭＯＳ型電界効果トラン
ジスタを一つのメモリセルとし、上記浮遊ゲート電極は
２層の多結晶シリコン膜から構成され、該２層の多結晶
シリコン膜の上層の多結晶シリコン膜が屈曲して形成さ
れた凹部が、上記２層の多結晶シリコン膜の下層の多結
晶シリコン膜の直上のみに形成されていることを特徴と
する不揮発性記憶半導体装置。 - 【請求項２】上記上層の多結晶シリコン膜は、上記下層
の多結晶シリコン膜上から、上記浮遊ゲート電極の側部
上に形成された側壁絶縁膜の上に延在していることを特
徴とする請求項１記載の不揮発性記憶半導体装置。 - 【請求項３】上記凹部の幅Ｗ、高さＨ、下層の多結晶シ
リコン膜の厚さｄ1、上層の多結晶シリコン膜の厚さ
ｄ2、絶縁膜の高さｈおよびゲート長Ｌgの間には、 Ｗ＝Ｌg−２ｄ2 Ｈ＝ｈ−ｄ1 なる関係があることを特徴とする請求項１若しくは２記
載の不揮発性半導体記憶装置。 - 【請求項４】上記高さＨ、下層の多結晶シリコン膜の厚
さｄ1および上層の多結晶シリコン膜の厚さｄ2の間に
は、 ｈ＞ｄ1＋ｄ2 なる関係が存在することを特徴とする請求項３記載の不
揮発性半導体記憶装置。 - 【請求項５】上記側壁絶縁膜は酸化シリコン膜若しくは
窒化シリコン膜からなることを特徴とする請求項１から
４のいずれか一に記載の半導体記憶装置。 - 【請求項６】上記絶縁膜は酸化シリコン膜、窒化シリコ
ン膜および酸化シリコン膜の３層膜、酸化シリコン膜、
窒化シリコン膜、酸化シリコン膜および窒化シリコン膜
の４層膜、単層の酸化シリコン膜、若しくは酸化シリコ
ン膜と窒化シリコン膜の２層膜であることを特徴とする
請求項１から５のいずれか一に記載の半導体記憶装置。 - 【請求項７】複数の上記メモリセルが行列状に配置され
てメモリセルアレイが構成されていることを特徴１から
６のいずれか一に記載の半導体記憶装置。 - 【請求項８】シリコン基板上に第１の酸化シリコン膜、
第１の多結晶シリコン膜、第２の酸化シリコン膜および
第１の窒化シリコン膜を順次積層して積層膜を形成した
後、同一のマスクを用いて上記積層膜をエッチングして
所定の形状に加工する工程と、絶縁膜を全面に形成する
工程と、当該絶縁膜を異方性エッチングして上記積層膜
の側壁部上のみに残し、他の部分は除去して側壁絶縁膜
を形成するする工程と、上記第１の窒化シリコン膜およ
び第２の酸化シリコン膜を除去して上記第１の多結晶シ
リコン膜の表面を露出させ、上記側壁絶縁膜の内面を側
面とし、上記第１の多結晶シリコン膜を底部とする凹部
を形成する工程と、上記第１の多結晶シリコン膜上から
上記側壁絶縁膜の表面の所望部分上へ延在する第２の多
結晶シリコン膜を形成し、上記第１および第２の多結晶
シリコン膜からなる浮遊ゲート電極を形成する工程を含
むことを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項９】上記第１の窒化シリコン膜の除去は熱リン
酸水溶液を用いて行われることを特徴とする請求項８記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項１０】シリコン基板上に第１の酸化シリコン
膜、第１の多結晶シリコン膜、第２の酸化シリコン膜お
よび第２の多結晶シリコン膜を順次積層して形成して積
層膜を形成する工程と、上記積層膜を同一マスクを用い
てエッチングして所定の形状に加工する工程と、絶縁膜
を全面に形成する工程と、当該絶縁膜を異方性エッチン
グし上記積層膜の側壁部上のみに残し他の部分は除去し
て側壁絶縁膜を形成する工程と、上記第２の多結晶シリ
コン膜および第２の酸化シリコン膜を除去して第１の多
結晶シリコン膜の表面を露出させ、上記側壁絶縁膜の内
面を側面とし上記第１の多結晶シリコン膜を底部とする
凹部を形成する工程と、上記第１の多結晶シリコン膜上
から上記側壁絶縁膜の所望部分上に延在する第３の多結
晶シリコン膜を形成して、上記第１および第３の多結晶
シリコン膜からなる浮遊ゲート電極を形成する工程を含
むことを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項１１】上記第２の多結晶シリコン膜の除去は、
等方性ドライエッチングによって行われることを特徴と
する請求項１０記載の不揮発性半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00200497A JP3914603B2 (ja) | 1997-01-09 | 1997-01-09 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00200497A JP3914603B2 (ja) | 1997-01-09 | 1997-01-09 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10199998A true JPH10199998A (ja) | 1998-07-31 |
| JP3914603B2 JP3914603B2 (ja) | 2007-05-16 |
Family
ID=11517266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00200497A Expired - Fee Related JP3914603B2 (ja) | 1997-01-09 | 1997-01-09 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3914603B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118185A (ja) * | 2000-10-03 | 2002-04-19 | Micronics Internatl Co Ltd | フローテイングゲート・メモリセル用のｖ形状フローテイングゲート |
| KR100351449B1 (ko) * | 1999-12-30 | 2002-09-09 | 주식회사 하이닉스반도체 | 반도체장치의 게이트전극 형성방법 |
| US7393747B2 (en) | 2003-09-30 | 2008-07-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and a fabrication method thereof |
-
1997
- 1997-01-09 JP JP00200497A patent/JP3914603B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351449B1 (ko) * | 1999-12-30 | 2002-09-09 | 주식회사 하이닉스반도체 | 반도체장치의 게이트전극 형성방법 |
| JP2002118185A (ja) * | 2000-10-03 | 2002-04-19 | Micronics Internatl Co Ltd | フローテイングゲート・メモリセル用のｖ形状フローテイングゲート |
| US7393747B2 (en) | 2003-09-30 | 2008-07-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and a fabrication method thereof |
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| JP3914603B2 (ja) | 2007-05-16 |
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