JP4859400B2 - ３つの状態を有する不揮発性メモリ及びその製造方法 - Google Patents
３つの状態を有する不揮発性メモリ及びその製造方法 Download PDFInfo
- Publication number
- JP4859400B2 JP4859400B2 JP2005187859A JP2005187859A JP4859400B2 JP 4859400 B2 JP4859400 B2 JP 4859400B2 JP 2005187859 A JP2005187859 A JP 2005187859A JP 2005187859 A JP2005187859 A JP 2005187859A JP 4859400 B2 JP4859400 B2 JP 4859400B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- floating gate
- silicon substrate
- diffusion barrier
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015654 memory Effects 0.000 title claims description 76
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 55
- 229910052710 silicon Inorganic materials 0.000 claims description 55
- 239000010703 silicon Substances 0.000 claims description 55
- 239000000758 substrate Substances 0.000 claims description 53
- 230000004888 barrier function Effects 0.000 claims description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 26
- 229920005591 polysilicon Polymers 0.000 claims description 26
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 20
- 125000006850 spacer group Chemical group 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 10
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 10
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 239000002344 surface layer Substances 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 239000012528 membrane Substances 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000007935 neutral effect Effects 0.000 description 2
- -1 Spacer nitride Chemical class 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004587 chromatography analysis Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
- F16H—GEARING
- F16H57/00—General details of gearing
- F16H57/04—Features relating to lubrication or cooling or heating
- F16H57/042—Guidance of lubricant
- F16H57/0421—Guidance of lubricant on or within the casing, e.g. shields or baffles for collecting lubricant, tubes, pipes, grooves, channels or the like
- F16H57/0423—Lubricant guiding means mounted or supported on the casing, e.g. shields or baffles for collecting lubricant, tubes or pipes
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
- F16H—GEARING
- F16H57/00—General details of gearing
- F16H57/02—Gearboxes; Mounting gearing therein
- F16H57/028—Gearboxes; Mounting gearing therein characterised by means for reducing vibration or noise
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7887—Programmable transistors with more than two possible different levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- General Engineering & Computer Science (AREA)
- Mechanical Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
本発明は半導体メモリに関し、より詳細には、データが３つの状態を有する不揮発性メモリ及びその製造方法に関する。
従来のＤＲＡＭ、ＳＲＡＭなどの揮発性メモリ及びフラッシュメモリなどの不揮発性メモリは、１つのセルが２つの状態、すなわち、“０”または“１”の値で表される状態を有している。言い換えると、各セルにデータが存在するか否を表す“０”または“１”の２つの状態は、ＤＲＡＭの場合は、キャパシタに格納された電荷の有無、ＳＲＡＭの場合は、ラッチされた２つの状態によって表される。また、フラッシュメモリの場合は、図１に示すように、各セルがフローティングゲート４に電子が注入されているか否かに応じて変化する２つのスレッショルド電圧によって表される。
したがって、従来の揮発性メモリ及び不揮発性メモリは、その全体の容量がメモリセルの個数と同じと理解することができる。
図１において、符号１はシリコン基板、２は素子分離膜、３はシリコン酸化膜で形成されたトンネル酸化膜、４はポリシリコン膜で形成されたフローティングゲート、５はコントロールゲート用酸化膜、６はコントロールゲートで６ａ、６ｂは、それぞれコントロールゲート用ポリシリコン膜、タングステンシリサイド膜、７はハードマスク膜、８はスペーサで８ａ、８ｂは、それぞれスペーサ用酸化膜、窒化膜、９はソース／ドレイン領域を示している。
近年の技術の発展に伴い、処理しなければならない情報量が著しく増加してきたため、大容量のメモリが必要になってきた。しかし、メモリの高集積化は、多くの点で技術的に限界に達している。したがって、要求される高容量のメモリを実現するために、新たな構成の不揮発性メモリ及びその製造方法の確立が強く求められている。
本発明は、上記従来の問題点を解決するためになされたものであって、十分な容量を確保することができる不揮発性メモリ及びその製造方法を提供することを目的としている。
また、本発明の別の目的は、十分な容量を確保し、かつ、集積度を向上させた不揮発性メモリ及びその製造方法を提供することにある。
上記目的を達成するために、本発明に係る不揮発性メモリは、素子分離膜が形成されたシリコン基板と、該シリコン基板の上方に形成されたフローティングゲートと、前記シリコン基板と前記フローティングゲート両側の端部領域との間に配置されたトンネル酸化膜と、前記フローティングゲート両側の端部領域の間に位置し、前記シリコン基板との間及び前記フローティングゲートとの間の拡散バリアを介して配置された強誘電体と、ゲート酸化膜を介して、前記フローティングゲート上に形成されたコントロールゲートと、前記トンネル酸化膜及び前記ゲート酸化膜を含み、積層された前記フローティングゲート及び前記コントロールゲートの両側の側壁に形成されたスペーサと、前記スペーサが位置する領域を含み、前記コントロールゲート及び前記フローティングゲート両側の端部領域に対応する前記シリコン基板のアクティブ領域の表層部に形成されたソース／ドレイン領域とを備えていることを特徴としている。
ここで、前記フローティングゲートの両側の端部領域が、それぞれ前記強誘電体膜の外側に、約１〜５０ｎｍ延びた領域まで配置されていることが好ましい。
また、前記強誘電体膜は、ＰＺＴで構成され、厚さが約３０〜１０００Åであることが好ましい。
また、拡散バリア膜は、ＴｉＮで構成され、厚さが約２０〜５００Åであることが好ましい。
また、上記目的を達成するために、本発明に係る不揮発性メモリの製造方法は、素子分離膜を備えたシリコン基板を準備するステップと、前記シリコン基板の全面に、第１拡散バリア膜、強誘電体膜及び第２拡散バリア膜を順に形成するステップと、前記第２拡散バリア膜、前記強誘電体膜及び前記第１拡散バリア膜を、フローティングゲートより小さな大きさにパターニングするステップと、パターニングされた積層膜を含む前記シリコン基板の全面に、第３拡散バリア膜を形成するステップと、該第３拡散バリア膜を選択的にエッチングすることにより、前記シリコン基板上の前記第３拡散バリア膜を除去するステップと、前記積層膜を含む前記シリコン基板を酸化させることにより、前記シリコン基板の表面のみに選択的にシリコン酸化膜を形成するステップと、前記積層膜及び前記シリコン酸化膜上に、前記フローティングゲート用の第１ポリシリコン膜を形成するステップと、該第１ポリシリコン膜及び前記シリコン酸化膜を一方向に延びるライン状にパターニングするステップと、パターニングされた前記第１ポリシリコン膜を含む前記シリコン基板の全面に、コントロールゲート用酸化膜、コントロールゲート用第２ポリシリコン膜、タングステンシリサイド膜及びハードマスク膜を順に形成するステップと、前記ハードマスク膜、前記タングステンシリサイド膜、前記第２ポリシリコン膜及び前記コントロールゲート用酸化膜をエッチングすることにより、前記一方向と直交する方向に延びるライン状のコントロールゲート及び該コントロールゲートの下側に位置するゲート酸化膜を形成するステップと、前記第１ポリシリコン膜及び前記シリコン酸化膜をエッチングすることにより、前記第１ポリシリコン膜で構成された前記フローティングゲートを形成するとともに、前記フローティングゲート両側の端部領域の下側に位置するトンネル酸化膜を形成するステップと、積層された前記フローティングゲート及び前記コントロールゲートの両側の側壁にスペーサを形成するステップと、前記スペーサが位置する領域を含み、前記コントロールゲート及び前記フローティングゲートの両側の端部領域に対応する前記シリコン基板のアクティブ領域の表層部に、ソース／ドレイン領域を形成するステップとを含むことを特徴としている。
上記のように、本発明に係る不揮発性メモリは、フラッシュメモリの基本構造を有し、さらに、フローティングゲート両側の端部領域におけるシリコン基板との間のみにシリコン酸化膜で構成されたトンネル酸化膜を備え、フローティングゲート両側の端部領域の間に強誘電体膜が配置されている。そのために、強誘電体膜における電界の方向とフローティングゲートに熱電子として注入される電子との組み合わせにより、３つのデータ状態を有するメモリセルを得ることができる。したがって、本発明に係る不揮発性メモリは、１つのメモリセルで３つのデータ状態を発生させることができるので、面積が同じである場合には、高容量のメモリを製造でき、逆に、容量が同じである場合には、従来より高集積化された不揮発性メモリを得ることができる。
また、本発明に係るメモリは、電源が遮断されても、メモリセルに格納されたデータが消失しない不揮発性メモリとして機能するので、処理する情報が多い携帯用機器に対して極めて好適である。
以下、添付する図面を参照し、本発明の好ましい実施の形態に係る不揮発性メモリ及びその製造方法を詳細に説明する。
図２Ａ〜図２Ｆは、本発明の実施の形態に係る不揮発性メモリの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。これらの図のうち、図２Ｆには、実施の形態に係る不揮発性メモリの最終的な断面構造が示されている。図２Ｆに示したように、実施の形態に係る不揮発性メモリは、基本的な構造がフラッシュメモリの構造に相当している。特に、シリコン基板２１とフローティングゲート２８ａとの間に設けられた酸化膜、すなわち、シリコン酸化膜２７で形成されたトンネル酸化膜が、フローティングゲート２８ａ両側の端部領域の下側のみに配置され、両側の端部領域の間には、強誘電体キャパシタを構成する強誘電体膜、例えば、ＰＺＴ｛Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３｝膜２４が配置されている。
上記のように構成された実施の形態に係る不揮発性メモリの場合には、ＰＺＴ膜２４における電界の方向と、フローティングゲート２８ａに熱電子として注入される電子との組合せにより、データの状態が２つだけではなく３つになる。フローティングゲート２８ａへの熱電子の注入は、ドレインと接する部分のシリコン酸化膜２７を介して行うことができる。
したがって、データの削除動作は、フローティングゲート２８ａ内の電子を、ソース側のシリコン酸化膜２７にトンネリングさせることによって実行させることができる。これは、書込み及び削除動作の場合、電子が、ＰＺＴ膜２４ではなく、シリコン酸化膜２７を介して移動することを意味する。したがって、実施の形態に係る不揮発性メモリの書込み及び削除動作を安定させることができる。また、実施の形態に係る不揮発性メモリは、強誘電体膜の電気的な極性及びフローティングゲート２８ａに注入された電子が、電源が遮断されてもそのままの状態に維持されるので、不揮発性メモリとして動作することができる。
一般に、不揮発性メモリの場合、ＰＺＴ膜２４がシリコン基板２１と直接接触すると、ＰＺＴ膜２４に含まれている鉛（Ｐｂ）と基板２１のシリコン（Ｓｉ）とが反応しやすい。その反応が生じると、ＰＺＴ膜２４が強誘電体膜としての性質を失うことになる。しかし、実施の形態に係る不揮発性メモリでは、ＰＺＴ膜２４が、例えば、ＴｉＮ膜２３、２５、２６で構成された拡散バリア膜で囲まれており、鉛（Ｐｂ）とシリコン基板２１のシリコンとの反応が防止されるようになっている。そのために、ＰＺＴ膜２４が強誘電体膜としての性質を失うことが防止される。
したがって、実施の形態に係る不揮発性メモリでは、データの状態が２つではなく、３つの状態で表わされる。そのために、２つの状態のみを表す従来の不揮発性メモリに比べて、より大きい容量を確保することが可能であり、また、容量が同じとすると、同じ面積に、より多くのセルを集積させることが可能であるので、極めて容易に高集積化を図ることができる。
図２Ｆにおいて、符号２２は素子分離膜、２９はコントロールゲート用酸化膜（ゲート酸化膜）、３０はコントロールゲート用ポリシリコン膜、３１はタングステンシリサイド膜、３２はコントロールゲート、３３は窒化膜で形成されたハードマスク膜、３４はスペーサであり、３４ａ、３４ｂはそれぞれスペーサ用酸化膜、窒化膜、３５はソース領域又はドレイン領域を表している。
図３Ａ〜図３Ｃは、実施の形態に係る不揮発性メモリの動作を説明するための図であり、不揮発性メモリの構造を示す断面図である。以下、図３Ａ〜図３Ｃを参照し、不揮発性メモリの動作を説明する。
コントロールゲート３２に電圧が印加されて、セルトランジスタが動作する際には、不揮発性メモリは、強誘電体の状態及びフローティングゲート２８ａに注入された電子の量に応じて、３つのスレッショルド電圧（しきい値電圧）のうちの１つを有することになる。この際、“スレッショルド電圧の中間状態”のスレッショルド電圧と“スレッショルド電圧の最高状態”のスレッショルド電圧との間のゲート電圧を印加して、流れる電流を測定することにより、３つの状態のうちの１つとしてメモリセルに格納されたデータが読み出される。
図３Ａは、第１状態、すなわち“スレッショルド電圧の最低状態”で格納されたデータを削除するために印加される電圧と、それに対応するＰＺＴ膜２４（以下、ＰＺＴ膜を「強誘電体膜」と記す）及びフローティングゲート２８ａの内部状態を説明するための断面図である。図３Ａに示したように、コントロールゲート３２に−９Ｖ、ソース領域Ｓに＋５Ｖの電圧が印加された場合、強誘電体膜２４の極性は、シリコン基板２１側がマイナス（−）、フローティングゲート２８ａ側がプラス（＋）となる。スレッショルド電圧は、強誘電体膜２４内の電界に支援されて、強誘電体膜２４が極性を有する前の状態（以下、「中性状態」と記す）より低くなる。したがって、第１状態で、“スレッショルド電圧の中間状態”と“スレッショルド電圧の最高状態”との間の電圧がゲートに印加されると、トランジスタの動作電流が増加する。
図３Ｂは、第２状態、すなわち“スレッショルド電圧の中間状態”でデータを格納するために印加される電圧と、それに対応する強誘電体膜２４及びフローティングゲート２８ａの内部状態を説明するための断面図である。図３Ｂに示したように、コントロールゲート３２に＋５Ｖ、ドレイン領域Ｄに−５Ｖの電圧を印加した場合、強誘電体膜２４の極性は、シリコン基板２１側がプラス（＋）、フローティングゲート２８ａ側がマイナス（−）となる。その時、強誘電体膜２４内の電界が、ゲート電圧の印加方向とは逆方向となり、スレッショルド電圧は、中性状態のトランジスタのスレッショルド電圧より高くなる。したがって、第２状態では“スレッショルド電圧の中間状態”と“スレッショルド電圧の最高状態”との間のゲート電圧が印加されると、トランジスタの動作電流が少なくなる。
図３Ｃは、第３状態、すなわち“スレッショルド電圧の最高状態”でデータを格納するために印加される電圧と、それに対応する強誘電体膜２４及びフローティングゲート２８ａの内部状態を説明するための断面図である。図３Ｃに示したうに、コントロールゲート３２に＋９Ｖの電圧を印加し、ソース領域Ｓを接地（ＧＮＤ）して、ドレイン領域Ｄに＋５Ｖの電圧を印加した場合、強誘電体膜２４の極性は、シリコン基板２１側がプラス（＋）、フローティングゲート２８ａ側がマイナス（−）となる。この際、フローティングゲート２８ａには熱電子注入により電子が注入されており、強誘電体膜２４内の電界がゲート電圧の印加方向とは逆方向となる。また、熱電子によって生じた電圧低下効果のため、スレッショルド電圧は、図３Ｂに示した場合よりも高くなる。したがって、第３状態では“スレッショルド電圧の中間状態”と“スレッショルド電圧の最高状態”との間のゲート電圧が印加されると、スレッショルド電圧より低い電圧がゲートに印加されるので、電流は流れない。
格納されているデータを全て消去する時には、図３Ａに示したように電圧を印加する。この際、フローティングゲート２８ａ内の電子は、ソース領域Ｓにトンネリングされて抜け出すことになり、強誘電体膜２４の極性はシリコン基板２１側がマイナス（−）、フローティングゲート２８ａ側がプラス（＋）となる。この場合、“スレッショルド電圧の最低状態”と同様な素子特性を有することになる。
このように、実施の形態に係る不揮発性メモリは、１つのメモリセルにより、“スレッショルド電圧の最低状態”、“スレッショルド電圧の中間状態”及び“スレッショルド電圧の最高状態”の３つのデータ状態を表すことができる。したがって、２つのデータ状態を表す従来の不揮発性メモリに比べて、より多くのデータを格納することができ、同じ面積であれば、より大容量を確保することが可能であることはもとより、集積度を向上させることができる。
以下、図２Ａ〜図２Ｆを参照し、上記の実施の形態に係る不揮発性メモリ素子の製造方法を説明する。
図２Ａに示したように、通常のＳＴＩ(Shallow Trench Isolation)法により、アクティブ領域を画定する素子分離膜２２を形成し、アクティブ領域内に形成されたＰ-ウェル（図示省略）を備えたシリコン基板２１を準備する。その後、素子分離膜２２を含むシリコン基板２１の全面に、第１ＴｉＮ膜２３、強誘電体膜であるＰＺＴ膜２４及び第２ＴｉＮ膜２５を順に形成する。ここで、第１及び第２ＴｉＮ膜２３、２５は、強誘電体膜であるＰＺＴ膜２４に含まれる鉛（Ｐｂ）とシリコン基板２１のシリコンとの間で反応が起こらないようにするためのバリア膜として作用する。また、第１及び第２ＴｉＮ膜２３、２５は、それぞれ厚さ約２０〜５００Å、ＰＺＴ膜２４は、厚さ約３０〜１０００Åに形成することが好ましい。
一方、ＰＺＴ膜２４に代えて、Ａｌ２Ｏ３膜を用いることが可能であり、Ａl２Ｏ３膜は、厚さ約３０〜１０００Åに形成することが好ましい。
次に、図２Ｂに示したように、マスキング及び異方性エッチングを順に行うことにより、第２ＴｉＮ膜２５、ＰＺＴ膜２４及び第１ＴｉＮ膜２３をパターニングする。この際、これらの積層された膜（積層膜）のパターニングは、残留するＰＺＴ膜２４が、後続の処理で形成されるフローティングゲート両側の端部領域の間、すなわち、両側の端部領域の内側に位置する大きさとなるようにする。
次に、パターニングされた積層膜を含むシリコン基板２１の全面に、第３ＴｉＮ膜２６を形成する。第３ＴｉＮ膜２６も、ＰＺＴ膜２４の鉛（Ｐｂ）とシリコン基板２１のシリコンとの間の反応が起こらないようにするバリア膜として作用する。
次に、図２Ｃに示したように、第３ＴｉＮ膜２６に異方性エッチングを施し、シリコン基板２１上に形成された第３ＴｉＮ膜２６を除去する。この際、第２ＴｉＮ膜２５上に形成された第３ＴｉＮ膜２６も共に除去される。その結果、第３ＴｉＮ膜２６は、パターニングされた積層膜の側壁のみに残留し、強誘電体であるＰＺＴ膜２４は、第１、第２及び第３ＴｉＮ膜２３、２５、２６で囲まれることになる。
図２Ｄに示したように、図２Ｃに示した状態のシリコン基板２１に対し、ゲート酸化処理を行い、露出したシリコン基板２１の表面上に選択的にシリコン酸化膜２７を成長させる。次に、シリコン酸化膜２７を含むシリコン基板２１の全面に、フローティングゲート用の第１ポリシリコン膜２８を形成する。その後、図示していないが、マスキング及び異方性エッチングを順に行うことにより、フローティングゲート用第１ポリシリコン膜２８及びシリコン酸化膜２７を、一方向、例えば、図面においてＸ方向（紙面に平行方向）に延びるライン状にパターニングする。
次に、パターニングされたフローティングゲート用第１ポリシリコン膜２８を含むシリコン基板２１の全面に、コントロールゲート用酸化膜（ゲート酸化膜）２９、コントロールゲート用導電膜としての第２ポリシリコン膜３０及びタングステンシリサイド膜３１を順に形成した後、タングステンシリサイド膜３１上に、例えば、窒化膜で構成されたハードマスク膜３３を形成する。
次に、図２Ｅに示したように、通常の方法により、ハードマスク膜３３をコントロールゲートの形状にパターニングする。その後、パターニングされたハードマスク膜３３をエッチング用マスクとして利用し、タングステンシリサイド膜３１、第２ポリシリコン膜３０及びコントロールゲート用酸化膜２９のエッチングを行い、例えば、図２ＥにおいてＹ方向（紙面に垂直方向）に延びるライン状のコントロールゲート３２を形成する。次に、第１ポリシリコン膜２８及びシリコン酸化膜２７のエッチングを行い、第１ポリシリコン膜２８で構成されたフローティングゲート２８ａを形成する。
ここで、シリコン酸化膜２７で構成されたトンネル酸化膜は、フローティングゲート２８ａ両側の端部領域の下側のみに配置され、シリコン酸化膜２７の内側（両側のシリコン酸化膜２７の間に対応する領域）にＰＺＴ膜２４が配置される。また、フローティングゲート２８ａは、図２Ｅに示したように、その両側が、各々、ＰＺＴ膜２４の外側に第３ＴｉＮ膜２６を介して、約１〜５０ｎｍ延びた領域まで位置するように形成することが好ましい。
次に、コントロールゲート３２を含むシリコン基板２１の全面に、酸化膜と窒化膜とを順次形成した後、ブランケットエッチング（等方性エッチング）を行い、図２Ｆに示したように、積層されたフローティングゲート２８ａとコントロールゲート３２を含む両側の側壁に、酸化膜３４ａ及び窒化膜３４ｂで構成されたスペーサ３４を形成する。次に、高濃度のｎ型不純物のイオン注入を行い、スペーサ３４が位置する領域を含み、積層されたフローティングゲート２８ａとコントロールゲート３２の両側の端部領域に対応するシリコン基板２１のアクティブ領域内の表層部に、ソース／ドレイン領域３５を形成する。その結果、実施の形態に係る３つのデータ状態を有する不揮発性メモリの製造が完了する。
以上、本発明に係る不揮発性メモリ及びその製造方法を特定の実施の形態に関連付けて図示し説明したが、本発明は上記の実施の形態に限定されない。当業界における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲で、様々な改良及び変形を行うことが容易であり、それらも本発明の技術的範囲に属する。
２１ シリコン基板
２２ 素子分離膜
２３ 第１ＴｉＮ膜
２４ ＰＺＴ膜
２５ 第２ＴｉＮ膜
２６ 第３ＴｉＮ膜
２７ シリコン酸化膜
２８ 第１ポリシリコン膜
２８ａ フローティングゲート
２９ コントロールゲート用酸化膜
３０ 第２ポリシリコン膜
３１ タングステンシリサイド膜
３２ コントロールゲート
３３ ハードマスク膜
３４ スペーサ
３４ａ スペーサ用酸化膜
３４ｂ スペーサ用窒化膜
３５ ソース／ドレイン領域
２２ 素子分離膜
２３ 第１ＴｉＮ膜
２４ ＰＺＴ膜
２５ 第２ＴｉＮ膜
２６ 第３ＴｉＮ膜
２７ シリコン酸化膜
２８ 第１ポリシリコン膜
２８ａ フローティングゲート
２９ コントロールゲート用酸化膜
３０ 第２ポリシリコン膜
３１ タングステンシリサイド膜
３２ コントロールゲート
３３ ハードマスク膜
３４ スペーサ
３４ａ スペーサ用酸化膜
３４ｂ スペーサ用窒化膜
３５ ソース／ドレイン領域
Claims (13)
- 素子分離膜が形成されたシリコン基板と、
該シリコン基板の上方に形成されたフローティングゲートと、
前記シリコン基板と前記フローティングゲート両側の端部領域との間に配置されたトンネル酸化膜と、
前記フローティングゲート両側の端部領域の間に位置し、前記シリコン基板との間及び前記フローティングゲートとの間の拡散バリア膜を介して配置された強誘電体膜と、
ゲート酸化膜を介して、前記フローティングゲート上に形成されたコントロールゲートと、
前記トンネル酸化膜及び前記ゲート酸化膜を含み、積層された前記フローティングゲート及び前記コントロールゲートの両側の側壁に形成されたスペーサと、
前記スペーサが位置する領域を含み、前記コントロールゲート及び前記フローティングゲートの両側の端部領域に対応する前記シリコン基板のアクティブ領域の表層部に形成されたソース／ドレイン領域とを備えていることを特徴とする不揮発性メモリ。 - 前記フローティングゲートの両側の端部領域が、それぞれ前記強誘電体膜の外側に、約１〜５０ｎｍ延びた領域まで配置されていることを特徴とする請求項１に記載の不揮発性メモリ。
- 前記強誘電体膜が、ＰＺＴで構成されていることを特徴とする請求項１に記載の不揮発性メモリ。
- 前記強誘電体膜が、厚さ約３０〜１０００Åであることを特徴とする請求項１に記載の不揮発性メモリ。
- 前記拡散バリア膜が、ＴｉＮで構成されていることを特徴とする請求項１に記載の不揮発性メモリ。
- 前記拡散バリア膜が、厚さ約２０〜５００Åであることを特徴とする請求項１に記載の不揮発性メモリ。
- 素子分離膜を備えたシリコン基板を準備するステップと、
前記シリコン基板の全面に、第１拡散バリア膜、強誘電体膜及び第２拡散バリア膜を順に形成するステップと、
前記第２拡散バリア膜、前記強誘電体膜及び前記第１拡散バリア膜を、フローティングゲートより小さな大きさにパターニングするステップと、
パターニングされた積層膜を含む前記シリコン基板の全面に、第３拡散バリア膜を形成するステップと、
該第３拡散バリア膜を選択的にエッチングすることにより、前記シリコン基板上の前記第３拡散バリア膜を除去するステップと、
前記積層膜を含む前記シリコン基板を酸化させることにより、前記シリコン基板の表面のみに選択的にシリコン酸化膜を形成するステップと、
前記積層膜及び前記シリコン酸化膜上に、前記フローティングゲート用の第１ポリシリコン膜を形成するステップと、
該第１ポリシリコン膜及び前記シリコン酸化膜を、一方向に延びるライン状にパターニングするステップと、
パターニングされた前記第１ポリシリコン膜を含む前記シリコン基板の全面に、コントロールゲート用酸化膜、コントロールゲート用第２ポリシリコン膜、タングステンシリサイド膜及びハードマスク膜を順に形成するステップと、
前記ハードマスク膜、前記タングステンシリサイド膜、前記第２ポリシリコン膜及び前記コントロールゲート用酸化膜をエッチングすることにより、前記一方向と直交する方向に延びるライン状のコントロールゲート及び該コントロールゲートの下側に位置するゲート酸化膜を形成するステップと、
前記第１ポリシリコン膜及び前記シリコン酸化膜をエッチングすることにより、前記第１ポリシリコン膜で構成された前記フローティングゲートを形成するとともに、前記フローティングゲート両側の端部領域の下側に位置するトンネル酸化膜を形成するステップと、
積層された前記フローティングゲート及び前記コントロールゲートの両側の側壁にスペーサを形成するステップと、
前記スペーサが位置する領域を含み、前記コントロールゲート及び前記フローティングゲート両側の端部領域に対応する前記シリコン基板のアクティブ領域の表層部に、ソース／ドレイン領域を形成するステップとを含むことを特徴とする不揮発性メモリの製造方法。 - 前記強誘電体膜を、ＰＺＴによって形成することを特徴とする請求項７に記載の不揮発性メモリの製造方法。
- 前記強誘電体膜を、約３０〜１０００Åの厚さに形成することを特徴とする請求項７に記載の不揮発性メモリの製造方法。
- 前記第１、第２及び第３拡散バリア膜を、ＴｉＮによって形成することを特徴とする請求項７に記載の不揮発性メモリの製造方法。
- 前記第１、第２及び第３拡散バリア膜を、約２０〜５００Åの厚さに形成することを特徴とする請求項７に記載の不揮発性メモリの製造方法。
- 前記第３拡散バリア膜のうち、前記シリコン基板上に形成された部分を除去する際、前記第２拡散バリア膜上に形成された部分を共に除去することを特徴とする請求項７に記載の不揮発性メモリの製造方法。
- 前記フローティングゲートを、その両側がそれぞれ前記強誘電体膜の外側に、約１〜５０ｎｍ延びた領域まで配置されるように形成することを特徴とする請求項７に記載の不揮発性メモリの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2005-0021388 | 2005-03-15 | ||
| KR1020050021388A KR100608376B1 (ko) | 2005-03-15 | 2005-03-15 | 세 가지 상태를 갖는 비휘발성 메모리 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006261626A JP2006261626A (ja) | 2006-09-28 |
| JP4859400B2 true JP4859400B2 (ja) | 2012-01-25 |
Family
ID=37069279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005187859A Expired - Fee Related JP4859400B2 (ja) | 2005-03-15 | 2005-06-28 | ３つの状態を有する不揮発性メモリ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7276758B2 (ja) |
| JP (1) | JP4859400B2 (ja) |
| KR (1) | KR100608376B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7492635B2 (en) * | 2005-01-06 | 2009-02-17 | Samsung Electronics Co., Ltd. | NOR-type hybrid multi-bit non-volatile memory device and method of operating the same |
| KR100682913B1 (ko) * | 2005-01-06 | 2007-02-15 | 삼성전자주식회사 | 하이브리드 멀티비트 비휘발성 메모리 소자 및 그 동작 방법 |
| US8655984B2 (en) * | 2005-12-21 | 2014-02-18 | Vringo Infrastructure Inc. | Content aggregation service for mobile environment |
| KR101111917B1 (ko) | 2006-10-25 | 2012-06-27 | 주식회사 하이닉스반도체 | 세 가지 상태를 갖는 비휘발성 메모리 및 그 제조방법 |
| KR100940666B1 (ko) * | 2007-11-29 | 2010-02-05 | 주식회사 동부하이텍 | 플래시 메모리 소자 및 그 제조 방법 |
| US8149085B2 (en) * | 2008-05-02 | 2012-04-03 | Research In Motion Limited | Coordinated security systems and methods for an electronic device |
| US7821081B2 (en) * | 2008-06-05 | 2010-10-26 | International Business Machines Corporation | Method and apparatus for flatband voltage tuning of high-k field effect transistors |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5847864B2 (ja) * | 1981-01-20 | 1983-10-25 | 日本電信電話株式会社 | 電界効果トランジスタ |
| JP3320474B2 (ja) * | 1993-01-25 | 2002-09-03 | 沖電気工業株式会社 | 半導体記憶装置 |
| JPH07273232A (ja) * | 1994-02-09 | 1995-10-20 | Mega Chips:Kk | 半導体装置およびその製造方法 |
| JPH118325A (ja) * | 1997-04-25 | 1999-01-12 | Nippon Steel Corp | 不揮発性半導体記憶装置、その製造方法、その書き込み方法、その読み出し方法、記録媒体並びに半導体記憶装置 |
| JPH1168105A (ja) * | 1997-08-26 | 1999-03-09 | Mitsubishi Electric Corp | 半導体装置 |
| US7138680B2 (en) * | 2004-09-14 | 2006-11-21 | Infineon Technologies Ag | Memory device with floating gate stack |
| KR100682913B1 (ko) * | 2005-01-06 | 2007-02-15 | 삼성전자주식회사 | 하이브리드 멀티비트 비휘발성 메모리 소자 및 그 동작 방법 |
-
2005
- 2005-03-15 KR KR1020050021388A patent/KR100608376B1/ko not_active IP Right Cessation
- 2005-05-04 US US11/121,639 patent/US7276758B2/en not_active Expired - Fee Related
- 2005-06-28 JP JP2005187859A patent/JP4859400B2/ja not_active Expired - Fee Related
-
2007
- 2007-09-10 US US11/852,415 patent/US7655520B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20060220095A1 (en) | 2006-10-05 |
| US7655520B2 (en) | 2010-02-02 |
| JP2006261626A (ja) | 2006-09-28 |
| US7276758B2 (en) | 2007-10-02 |
| KR100608376B1 (ko) | 2006-08-08 |
| US20070298569A1 (en) | 2007-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4646837B2 (ja) | 半導体装置の製造方法 | |
| JP5734744B2 (ja) | 半導体装置およびその製造方法 | |
| JP5629120B2 (ja) | 半導体装置 | |
| JP4901147B2 (ja) | 半導体装置の製造方法 | |
| US6818944B2 (en) | Nonvolatile memory devices and methods of fabricating the same | |
| KR20140108105A (ko) | 반도체 장치 및 그 제조 방법 | |
| EP3982394B1 (en) | Split-gate, twin-bit non-volatile memory cell | |
| JP4859400B2 (ja) | ３つの状態を有する不揮発性メモリ及びその製造方法 | |
| US7049189B2 (en) | Method of fabricating non-volatile memory cell adapted for integration of devices and for multiple read/write operations | |
| JP2007335787A (ja) | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 | |
| KR100660283B1 (ko) | 스플리트 게이트형 비휘발성 기억 장치 및 그 제조방법 | |
| TWI272717B (en) | Nonvolatile semiconductor memory device and its manufacturing method | |
| JP2007013082A (ja) | フラッシュメモリ素子及びその製造方法 | |
| JP6310802B2 (ja) | 半導体装置の製造方法 | |
| JP2005026696A (ja) | Ｅｅｐｒｏｍ素子およびその製造方法 | |
| KR100757326B1 (ko) | 비휘발성 메모리 장치, 그 제조 방법 및 동작 방법 | |
| JP2001284555A (ja) | 不揮発性半導体記憶装置、その読み出し及び書き込み方法、その製造方法 | |
| KR101111917B1 (ko) | 세 가지 상태를 갖는 비휘발성 메모리 및 그 제조방법 | |
| JP2008166528A (ja) | 半導体装置およびその製造方法 | |
| JP2009049208A (ja) | 半導体装置およびその製造方法 | |
| JP2008166415A (ja) | 半導体装置及びその製造方法 | |
| JP5214700B2 (ja) | 半導体装置 | |
| US7144774B1 (en) | Method of fabricating non-volatile memory | |
| JP4480541B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100540337B1 (ko) | 반도체 소자의 게이트 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071217 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110720 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110802 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110914 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111011 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111101 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141111 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |