JPH07273232A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07273232A JPH07273232A JP7009960A JP996095A JPH07273232A JP H07273232 A JPH07273232 A JP H07273232A JP 7009960 A JP7009960 A JP 7009960A JP 996095 A JP996095 A JP 996095A JP H07273232 A JPH07273232 A JP H07273232A
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- film
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Abstract
(57)【要約】
【目的】 集積度を上げ、分極特性を上げ、劣化を防
ぐ。 【構成】 ゲート絶縁膜３４、活性領域３８、ソース３
６およびドレイン３７を単結晶膜で構成する。単結晶膜
の形成は、一旦アモルファスまたは多結晶構造に形成し
た後またはその途上で、指向性の高い軽い原子流を照射
し、ブラベーの法則にて各入射方向に垂直に最稠密面が
配向するように単結晶化する。 【効果】 単結晶化されることで、ゲート絶縁膜の外部
電界に対する分極電界特性が上り、活性領域、ソースお
よびドレインのゲートオン時とゲートオフ時のドレイン
電流比を増大できる。故にセル面積を小にできる。各部
の結晶欠陥を軽減することで劣化を防ぐ。
ぐ。 【構成】 ゲート絶縁膜３４、活性領域３８、ソース３
６およびドレイン３７を単結晶膜で構成する。単結晶膜
の形成は、一旦アモルファスまたは多結晶構造に形成し
た後またはその途上で、指向性の高い軽い原子流を照射
し、ブラベーの法則にて各入射方向に垂直に最稠密面が
配向するように単結晶化する。 【効果】 単結晶化されることで、ゲート絶縁膜の外部
電界に対する分極電界特性が上り、活性領域、ソースお
よびドレインのゲートオン時とゲートオフ時のドレイン
電流比を増大できる。故にセル面積を小にできる。各部
の結晶欠陥を軽減することで劣化を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は、電気的にデータの書き
込みおよび消去が可能な不揮発性メモリとしての半導体
装置およびその製造方法に関する。
込みおよび消去が可能な不揮発性メモリとしての半導体
装置およびその製造方法に関する。
【０００２】
【従来の技術】従来の大容量のメモリとしての半導体装
置（半導体記憶装置）は、揮発性のダイナミック型ラン
ダムアクセスメモリ（以下、ＤＲＡＭと略す）や、電気
的に書き込み消去が可能なフラッシュＥＰＲＯＭ等の不
揮発性メモリが挙げられる。
置（半導体記憶装置）は、揮発性のダイナミック型ラン
ダムアクセスメモリ（以下、ＤＲＡＭと略す）や、電気
的に書き込み消去が可能なフラッシュＥＰＲＯＭ等の不
揮発性メモリが挙げられる。
【０００３】［第１の従来例］図３６は第１の従来例と
しての一般的なＤＲＡＭのメモリアレイを構成するメモ
リセルの回路図である。図３６中の２はトランジスタ
部、３はビット線、５はワード線、７は容量部（データ
保持部）である。第１の従来例の場合、１個のトランジ
スタ部と１個の容量部で１ビットのメモリセルが構成で
きるので、比較的大容量化が可能である。
しての一般的なＤＲＡＭのメモリアレイを構成するメモ
リセルの回路図である。図３６中の２はトランジスタ
部、３はビット線、５はワード線、７は容量部（データ
保持部）である。第１の従来例の場合、１個のトランジ
スタ部と１個の容量部で１ビットのメモリセルが構成で
きるので、比較的大容量化が可能である。
【０００４】しかし、かかるＤＲＡＭは揮発性メモリで
あるため、電力を取り除くと記憶情報が失われてしまう
ことから、記憶保持のためには電力を常時供給しておか
なければならず、使用範囲が限定されてしまうという問
題がある。
あるため、電力を取り除くと記憶情報が失われてしまう
ことから、記憶保持のためには電力を常時供給しておか
なければならず、使用範囲が限定されてしまうという問
題がある。
【０００５】［第２の従来例］図３７は第２の従来例と
しての一般的なフラッシュＥＰＲＯＭのメモリセル（メ
モリトランジスタ）の断面図である。図３７中のｆ１は
半導体基板、ｆ２は半導体基板ｆ１の上方に形成された
フローティングゲート、ｆ３はフローティングゲートｆ
２の上方に形成されたコントロールゲート、ｆ４は半導
体基板ｆ１の上面に選択的に形成されたソース拡散領
域、ｆ５は同じくドレイン拡散領域である。また、フロ
ーティングゲートｆ２と半導体基板ｆ１との間の間隙ｆ
６には、トンネル現象を利用して電子移動を行うための
薄いゲート絶縁膜（酸化膜）が形成される。
しての一般的なフラッシュＥＰＲＯＭのメモリセル（メ
モリトランジスタ）の断面図である。図３７中のｆ１は
半導体基板、ｆ２は半導体基板ｆ１の上方に形成された
フローティングゲート、ｆ３はフローティングゲートｆ
２の上方に形成されたコントロールゲート、ｆ４は半導
体基板ｆ１の上面に選択的に形成されたソース拡散領
域、ｆ５は同じくドレイン拡散領域である。また、フロ
ーティングゲートｆ２と半導体基板ｆ１との間の間隙ｆ
６には、トンネル現象を利用して電子移動を行うための
薄いゲート絶縁膜（酸化膜）が形成される。
【０００６】フラッシュＥＰＲＯＭの動作を説明する。
まず、ソース拡散領域ｆ４を接地し、ドレイン拡散領域
ｆ５にプログラム電圧を印加するとともに、コントロー
ルゲートｆ３に電圧を印加すると、メモリセルはオン状
態となり電流が流れる。このとき、ドレイン拡散領域ｆ
５の近傍でアバランシェ降伏が生じ、電子・正孔対が発
生する。この正孔は半導体基板ｆ１を通じ接地電位に流
れ、電子はチャネル方向に流れてソース拡散領域ｆ４に
流れ込む。しかし、一部の電子は、フローティングゲー
トｆ２〜ドレイン拡散領域ｆ５間の電界によって加速さ
れ、フローティングゲートｆ２内に注入される。その結
果、メモリセルのしきい値電圧が上昇する。この状態を
情報“０”の記憶とする。一方、消去はドレイン拡散領
域ｆ５をオープンにし、コントロールゲートｆ３を接地
し、ソース拡散領域ｆ４に電圧を印加して行われる。す
ると、ソース拡散領域ｆ４とフローティングゲートｆ２
との間に生じる電界のためトンネル現象が生じ、フロー
ティングゲートｆ２中の電子の引き抜きが起こる。その
結果、メモリセルのしきい値電圧は下降する。この状態
を情報“１”の記憶とする。
まず、ソース拡散領域ｆ４を接地し、ドレイン拡散領域
ｆ５にプログラム電圧を印加するとともに、コントロー
ルゲートｆ３に電圧を印加すると、メモリセルはオン状
態となり電流が流れる。このとき、ドレイン拡散領域ｆ
５の近傍でアバランシェ降伏が生じ、電子・正孔対が発
生する。この正孔は半導体基板ｆ１を通じ接地電位に流
れ、電子はチャネル方向に流れてソース拡散領域ｆ４に
流れ込む。しかし、一部の電子は、フローティングゲー
トｆ２〜ドレイン拡散領域ｆ５間の電界によって加速さ
れ、フローティングゲートｆ２内に注入される。その結
果、メモリセルのしきい値電圧が上昇する。この状態を
情報“０”の記憶とする。一方、消去はドレイン拡散領
域ｆ５をオープンにし、コントロールゲートｆ３を接地
し、ソース拡散領域ｆ４に電圧を印加して行われる。す
ると、ソース拡散領域ｆ４とフローティングゲートｆ２
との間に生じる電界のためトンネル現象が生じ、フロー
ティングゲートｆ２中の電子の引き抜きが起こる。その
結果、メモリセルのしきい値電圧は下降する。この状態
を情報“１”の記憶とする。
【０００７】かかるフラッシュＥＰＲＯＭの場合、１個
のメモリトランジスタで１ビットのメモリセルが構成で
きるので、ＤＲＡＭよりもさらに大容量化の可能性が高
いといえる。しかしながら、データの書き込み消去時間
が遅いと言う問題がある。また、書き込み消去時には、
メモリトランジスタに高電界を印加し、間隙ｆ６内のゲ
ート絶縁膜を介してエレクトロンの注入あるいは引き抜
きを行なうので、データの書き込みおよび消去動作によ
って間隙ｆ６内のゲート絶縁膜が疲労し、最終的に破壊
してしまうため、書き込み消去回数に制限があるという
問題がある。
のメモリトランジスタで１ビットのメモリセルが構成で
きるので、ＤＲＡＭよりもさらに大容量化の可能性が高
いといえる。しかしながら、データの書き込み消去時間
が遅いと言う問題がある。また、書き込み消去時には、
メモリトランジスタに高電界を印加し、間隙ｆ６内のゲ
ート絶縁膜を介してエレクトロンの注入あるいは引き抜
きを行なうので、データの書き込みおよび消去動作によ
って間隙ｆ６内のゲート絶縁膜が疲労し、最終的に破壊
してしまうため、書き込み消去回数に制限があるという
問題がある。
【０００８】［第３の従来例］上記第１のおよび第２の
従来例の問題を解決するために、ＤＲＡＭの容量部の誘
電体膜を強誘電体で構成する不揮発性のＤＲＡＭ（以
下、ＦＲＡＭと称する）が米国ラムトロン社等にて開発
されている（日経マイクロデバイス１９９２年６月号第
７８頁乃至第８３頁、特開昭６４−６６８９７号公報、
特開昭６４−６６８９９号公報、特開平１−２７８０６
３号公報、および特開平２−１１３４９６号公報参
照）。
従来例の問題を解決するために、ＤＲＡＭの容量部の誘
電体膜を強誘電体で構成する不揮発性のＤＲＡＭ（以
下、ＦＲＡＭと称する）が米国ラムトロン社等にて開発
されている（日経マイクロデバイス１９９２年６月号第
７８頁乃至第８３頁、特開昭６４−６６８９７号公報、
特開昭６４−６６８９９号公報、特開平１−２７８０６
３号公報、および特開平２−１１３４９６号公報参
照）。
【０００９】図３８は上述のように強誘電体をキャパシ
タ部（容量部）に用いた強誘電体ＤＲＡＭの一例（第３
の従来例）を示す断面図、図３９は同じくその内部回路
を示す図である。図３８および図３９中の１はｐ型半導
体基板、２はトランジスタ部、３はビット線、４はＬＯ
ＣＯＳ酸化膜、５は多結晶（ポリシリコン／ポリサイ
ド）のワード線、６は第１の絶縁膜、７は容量部（デー
タ保持部）、８は前記トランジスタ部２と容量部７とを
結ぶ第１の配線、９は強誘電体からなる誘電体膜、１０
は容量部７の上部電極、１１はプレートである。
タ部（容量部）に用いた強誘電体ＤＲＡＭの一例（第３
の従来例）を示す断面図、図３９は同じくその内部回路
を示す図である。図３８および図３９中の１はｐ型半導
体基板、２はトランジスタ部、３はビット線、４はＬＯ
ＣＯＳ酸化膜、５は多結晶（ポリシリコン／ポリサイ
ド）のワード線、６は第１の絶縁膜、７は容量部（デー
タ保持部）、８は前記トランジスタ部２と容量部７とを
結ぶ第１の配線、９は強誘電体からなる誘電体膜、１０
は容量部７の上部電極、１１はプレートである。
【００１０】第３の従来例の強誘電体をキャパシタに用
いたメモリでは、容量部７の誘電率や分極による電荷量
バラツキが大きいために、図３９に示すように２トラン
ジスタ、２キャパシタで１ビットのメモリセルを構成
し、キャパシタを夫々逆方向に分極して、その差分を検
出することによって、データを保証していた。
いたメモリでは、容量部７の誘電率や分極による電荷量
バラツキが大きいために、図３９に示すように２トラン
ジスタ、２キャパシタで１ビットのメモリセルを構成
し、キャパシタを夫々逆方向に分極して、その差分を検
出することによって、データを保証していた。
【００１１】前記容量部７の誘電体膜９に用いられる強
誘電体膜は、結晶の誘電率が温度が低くなるとともに増
大し、ある臨界温度（キュリー温度）で発散して相転移
を起こし、低温相において自発誘電分極が発生するもの
であり、例えばＰｂＺｒＯ3とＰｂＴｉＯ3の混晶である
ＰＺＴや、ＢａＴｉＯ3とＳｒＴｉＯ3の混晶であるＢＳ
Ｔ等が使用される。これらの材料はペロブスカイトとパ
イロクロールの２種があるが、パイロクロールは誘電率
が低いので、ペロブスカイトの結晶系を使用する必要が
ある。このペロブスカイト型結晶構造の強誘電体を実現
するために、一般には、強誘電体の電極に、Ｐｔ層を強
誘電体との界面に配した多層膜構造を使っている。これ
は、電極材料（特に金属材料）が強誘電体結晶中に入り
込み、リーク電流や膜特性の劣化を起こさないように
し、良好な強誘電体の結晶性を得るためである。そし
て、第３の従来例においては、前記強誘電体膜として一
般にアモルファス（非晶質）膜が使われていた。
誘電体膜は、結晶の誘電率が温度が低くなるとともに増
大し、ある臨界温度（キュリー温度）で発散して相転移
を起こし、低温相において自発誘電分極が発生するもの
であり、例えばＰｂＺｒＯ3とＰｂＴｉＯ3の混晶である
ＰＺＴや、ＢａＴｉＯ3とＳｒＴｉＯ3の混晶であるＢＳ
Ｔ等が使用される。これらの材料はペロブスカイトとパ
イロクロールの２種があるが、パイロクロールは誘電率
が低いので、ペロブスカイトの結晶系を使用する必要が
ある。このペロブスカイト型結晶構造の強誘電体を実現
するために、一般には、強誘電体の電極に、Ｐｔ層を強
誘電体との界面に配した多層膜構造を使っている。これ
は、電極材料（特に金属材料）が強誘電体結晶中に入り
込み、リーク電流や膜特性の劣化を起こさないように
し、良好な強誘電体の結晶性を得るためである。そし
て、第３の従来例においては、前記強誘電体膜として一
般にアモルファス（非晶質）膜が使われていた。
【００１２】［第４の従来例］図４０は第４の従来例の
不揮発性メモリ（ＥＰＲＯＭ／ＦＬＡＳＨ ＥＰＲＯ
Ｍ）としての半導体装置を示す図である。本実施例の半
導体装置は、図４０の如く、ゲート絶縁膜２１に強誘電
体を用いたトランジスタ２２でメモリセルを構成する強
誘電体ゲート電解効果トランジスタ（以下、ＭＦＳＦＥ
Ｔと称す）である（例えば特開平４−１９２１７３号公
報参照）。図４０中の２３はｐ型半導体基板、２４はゲ
ート電極、２５はソース、２６はドレインである。
不揮発性メモリ（ＥＰＲＯＭ／ＦＬＡＳＨ ＥＰＲＯ
Ｍ）としての半導体装置を示す図である。本実施例の半
導体装置は、図４０の如く、ゲート絶縁膜２１に強誘電
体を用いたトランジスタ２２でメモリセルを構成する強
誘電体ゲート電解効果トランジスタ（以下、ＭＦＳＦＥ
Ｔと称す）である（例えば特開平４−１９２１７３号公
報参照）。図４０中の２３はｐ型半導体基板、２４はゲ
ート電極、２５はソース、２６はドレインである。
【００１３】ここでの強誘電体膜としても、ペロブスカ
イト結晶構造のＰＺＴ（ＰｂＺｒＯ3とＰｂＴｉＯ3の混
晶）またはＢＳＴ（ＢａＴｉＯ3とＳｒＴｉＯ3の混晶）
等が使用される。そして、第４の従来例においても、前
記強誘電体膜として一般にアモルファス（非晶質）膜が
使われていた。
イト結晶構造のＰＺＴ（ＰｂＺｒＯ3とＰｂＴｉＯ3の混
晶）またはＢＳＴ（ＢａＴｉＯ3とＳｒＴｉＯ3の混晶）
等が使用される。そして、第４の従来例においても、前
記強誘電体膜として一般にアモルファス（非晶質）膜が
使われていた。
【００１４】
［第１の従来例の課題］前述の通り、第１の従来例で
は、ＤＲＡＭは揮発性メモリであるため、電力を取り除
くと記憶情報が失われてしまうことから、記憶保持のた
めには電力を常時供給しておかなければならず、使用範
囲が限定されてしまうという欠点がある。
は、ＤＲＡＭは揮発性メモリであるため、電力を取り除
くと記憶情報が失われてしまうことから、記憶保持のた
めには電力を常時供給しておかなければならず、使用範
囲が限定されてしまうという欠点がある。
【００１５】また、第１の従来例では、１のトランジス
タ部および１の容量部で１ビットのメモリセルを構成し
ているが、メモリセルのさらなる小型化を図るために
は、１のトランジスタ部のみで１ビットのメモリセルを
構成する具体的な方式が望まれていた。
タ部および１の容量部で１ビットのメモリセルを構成し
ているが、メモリセルのさらなる小型化を図るために
は、１のトランジスタ部のみで１ビットのメモリセルを
構成する具体的な方式が望まれていた。
【００１６】［第２の従来例の課題］前述の通り、第２
の従来例では、データの書き込み消去時間が遅く、ま
た、データの書き込みおよび消去動作によって間隙ｆ６
内のゲート絶縁膜が疲労し、最終的に破壊してしまうた
め、書き込み消去回数に制限があるという欠点がある。
の従来例では、データの書き込み消去時間が遅く、ま
た、データの書き込みおよび消去動作によって間隙ｆ６
内のゲート絶縁膜が疲労し、最終的に破壊してしまうた
め、書き込み消去回数に制限があるという欠点がある。
【００１７】［第３の従来例の課題］第３の従来例で
は、１ビットのメモリセルを、図３９の如く、２トラン
ジスタ、２キャパシタで構成していたので、メモリセル
の小型化の限界となっていた。このため、上述のように
１のトランジスタ部のみで１ビットのメモリセルを構成
する具体的な方式が望まれていた。
は、１ビットのメモリセルを、図３９の如く、２トラン
ジスタ、２キャパシタで構成していたので、メモリセル
の小型化の限界となっていた。このため、上述のように
１のトランジスタ部のみで１ビットのメモリセルを構成
する具体的な方式が望まれていた。
【００１８】また、第３の従来例では、Ｐｔ層を含む多
層膜構造をとっているため、多層膜形成工程が複雑にな
り、大量生産時の工程単純化の限界となっていた。
層膜構造をとっているため、多層膜形成工程が複雑にな
り、大量生産時の工程単純化の限界となっていた。
【００１９】［第４の従来例の課題］第４の従来例のＭ
ＦＳＦＥＴでは、１トランジスタで１ビットメモリセル
を構成しているものの、特に強誘電体からなるゲート絶
縁膜２１にアモルファス膜を使用していたので、内部の
結晶性が悪く、故にその膜厚をある程度大にしなければ
ならない。このため、強誘電体で形成したゲート絶縁膜
２１に一定の残留分極を確保しようとすると、一のトラ
ンジスタメモリセルの面積が大となる。そうすると、複
数のセルを並置する場合に、実用的な集積度を実現する
ことは不可能である。
ＦＳＦＥＴでは、１トランジスタで１ビットメモリセル
を構成しているものの、特に強誘電体からなるゲート絶
縁膜２１にアモルファス膜を使用していたので、内部の
結晶性が悪く、故にその膜厚をある程度大にしなければ
ならない。このため、強誘電体で形成したゲート絶縁膜
２１に一定の残留分極を確保しようとすると、一のトラ
ンジスタメモリセルの面積が大となる。そうすると、複
数のセルを並置する場合に、実用的な集積度を実現する
ことは不可能である。
【００２０】本発明は、上記課題に鑑み、１のトランジ
スタ部のみで１ビットのメモリセルを構成することで、
集積度あるいは大容量を実現し得、しかもゲート酸化膜
の疲労を抑え得る電気的書き込み消去可能なメモリ半導
体装置の提供を目的とする。
スタ部のみで１ビットのメモリセルを構成することで、
集積度あるいは大容量を実現し得、しかもゲート酸化膜
の疲労を抑え得る電気的書き込み消去可能なメモリ半導
体装置の提供を目的とする。
【００２１】また、第４の従来例のようなＭＦＳＦＥＴ
を実現するためには、下地層としてシリコン膜（Ｓ
ｉ）、シリコン酸化膜（ＳｉＯ2）、またはシリコン窒
化膜（Ｓｉ−Ｎ）の上面に強誘電体のペロブスカイト結
晶膜を形成する必要があるが、現状では、強誘電体のペ
ロブスカイト膜を結晶化する有効な方法は発表されてお
らず、特にこれを単結晶化するのは極めて困難であっ
た。したがって、強誘電体の外部電界に対する分極電界
特性の向上が限界となっていた。特に、薄膜化しようと
する場合、特性の安定性が問題となっていた。
を実現するためには、下地層としてシリコン膜（Ｓ
ｉ）、シリコン酸化膜（ＳｉＯ2）、またはシリコン窒
化膜（Ｓｉ−Ｎ）の上面に強誘電体のペロブスカイト結
晶膜を形成する必要があるが、現状では、強誘電体のペ
ロブスカイト膜を結晶化する有効な方法は発表されてお
らず、特にこれを単結晶化するのは極めて困難であっ
た。したがって、強誘電体の外部電界に対する分極電界
特性の向上が限界となっていた。特に、薄膜化しようと
する場合、特性の安定性が問題となっていた。
【００２２】本発明は、上記課題に鑑み、セルサイズを
小さく保ちながらも残留分極を上げて誘電率を高く保ち
得る電気的書き込み消去可能なメモリ半導体装置の提供
を目的とする。
小さく保ちながらも残留分極を上げて誘電率を高く保ち
得る電気的書き込み消去可能なメモリ半導体装置の提供
を目的とする。
【００２３】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、不揮発で電気的書き込み消去可能なメ
モリ半導体装置であって、第１の基板と、該第１の基板
の上側に並列される複数個の第２の基板と、該各第２の
基板の上層部に選択的に形成される第１の拡散領域およ
び第２の拡散領域と、前記第１の拡散領域と前記第２の
拡散領域との間に形成される活性領域と、少なくとも前
記活性領域の上面に形成されるゲート絶縁膜と、該ゲー
ト絶縁膜の上面に形成されるゲート電極とを備え、前記
ゲート絶縁膜は強誘電体からなる単結晶膜で構成され
る。
課題解決手段は、不揮発で電気的書き込み消去可能なメ
モリ半導体装置であって、第１の基板と、該第１の基板
の上側に並列される複数個の第２の基板と、該各第２の
基板の上層部に選択的に形成される第１の拡散領域およ
び第２の拡散領域と、前記第１の拡散領域と前記第２の
拡散領域との間に形成される活性領域と、少なくとも前
記活性領域の上面に形成されるゲート絶縁膜と、該ゲー
ト絶縁膜の上面に形成されるゲート電極とを備え、前記
ゲート絶縁膜は強誘電体からなる単結晶膜で構成され
る。
【００２４】本発明の請求項２に係る課題解決手段は、
不揮発で電気的書き込み消去可能なメモリ半導体装置で
あって、第１の基板と、該第１の基板の上側に並列され
る複数個の第２の基板と、該各第２の基板の上層部に選
択的に形成される第１の拡散領域および第２の拡散領域
と、該第１の拡散領域と前記第２の拡散領域との間に形
成される活性領域と、少なくとも前記活性領域の上面に
形成されるゲート絶縁膜と、該ゲート絶縁膜の上面に形
成されるゲート電極とを備え、前記ゲート絶縁膜は強誘
電体で構成され、前記第１の拡散領域、前記第２の拡散
領域および前記活性領域は単結晶膜で構成される。
不揮発で電気的書き込み消去可能なメモリ半導体装置で
あって、第１の基板と、該第１の基板の上側に並列され
る複数個の第２の基板と、該各第２の基板の上層部に選
択的に形成される第１の拡散領域および第２の拡散領域
と、該第１の拡散領域と前記第２の拡散領域との間に形
成される活性領域と、少なくとも前記活性領域の上面に
形成されるゲート絶縁膜と、該ゲート絶縁膜の上面に形
成されるゲート電極とを備え、前記ゲート絶縁膜は強誘
電体で構成され、前記第１の拡散領域、前記第２の拡散
領域および前記活性領域は単結晶膜で構成される。
【００２５】本発明の請求項３に係る課題解決手段は、
前記第２の基板に基板電極が形成され、該基板電極は単
結晶膜で構成される。
前記第２の基板に基板電極が形成され、該基板電極は単
結晶膜で構成される。
【００２６】本発明の請求項４に係る課題解決手段は、
前記複数個の第２の基板同士の間に間隙が形成され、該
間隙に絶縁膜が形成され、前記単結晶膜は、予め形成さ
れたアモルファス薄膜または多結晶薄膜の結晶化温度以
下の低温度下で相異なる複数方向の最稠密結晶面に垂直
な方向からビーム照射されて形成される。
前記複数個の第２の基板同士の間に間隙が形成され、該
間隙に絶縁膜が形成され、前記単結晶膜は、予め形成さ
れたアモルファス薄膜または多結晶薄膜の結晶化温度以
下の低温度下で相異なる複数方向の最稠密結晶面に垂直
な方向からビーム照射されて形成される。
【００２７】本発明の請求項５に係る課題解決手段は、
前記複数個の第２の基板同士の間に間隙が形成され、該
間隙に絶縁膜が形成され、前記単結晶膜は、結晶化温度
以下の低温度下で反応ガスを供給すると同時に相異なる
複数方向の最稠密結晶面に垂直な方向からビーム照射さ
れて形成される。
前記複数個の第２の基板同士の間に間隙が形成され、該
間隙に絶縁膜が形成され、前記単結晶膜は、結晶化温度
以下の低温度下で反応ガスを供給すると同時に相異なる
複数方向の最稠密結晶面に垂直な方向からビーム照射さ
れて形成される。
【００２８】本発明の請求項６に係る課題解決手段は、
不揮発で電気的書き込み消去可能な複数個のメモリセル
を備えるメモリ半導体装置であって、半導体基板と、該
半導体基板の上側に互いに交互に形成される拡散領域お
よび活性領域と、少なくとも前記各活性領域の上面に形
成されるゲート絶縁膜と、該ゲート絶縁膜の上面に形成
されるゲート電極とを備え、前記ゲート絶縁膜は強誘電
体からなる単結晶膜で構成される。
不揮発で電気的書き込み消去可能な複数個のメモリセル
を備えるメモリ半導体装置であって、半導体基板と、該
半導体基板の上側に互いに交互に形成される拡散領域お
よび活性領域と、少なくとも前記各活性領域の上面に形
成されるゲート絶縁膜と、該ゲート絶縁膜の上面に形成
されるゲート電極とを備え、前記ゲート絶縁膜は強誘電
体からなる単結晶膜で構成される。
【００２９】本発明の請求項７に係る課題解決手段は、
不揮発で電気的書き込み消去可能な複数個のメモリセル
を備えるメモリ半導体装置であって、半導体基板と、該
半導体基板の上側に互いに交互に形成される拡散領域お
よび活性領域と、少なくとも前記各活性領域の上面に形
成されるゲート絶縁膜と、該ゲート絶縁膜の上面に形成
されるゲート電極とを備え、前記拡散領域および活性領
域は単結晶膜で構成される。
不揮発で電気的書き込み消去可能な複数個のメモリセル
を備えるメモリ半導体装置であって、半導体基板と、該
半導体基板の上側に互いに交互に形成される拡散領域お
よび活性領域と、少なくとも前記各活性領域の上面に形
成されるゲート絶縁膜と、該ゲート絶縁膜の上面に形成
されるゲート電極とを備え、前記拡散領域および活性領
域は単結晶膜で構成される。
【００３０】本発明の請求項１０に係る課題解決手段
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置の製造方法であって、第１の基板の上面に互いに絶縁
膜を介して離間する複数個の第２の基板を並置形成する
工程と、前記各第２の基板の上層部に互いに活性領域を
介して離間する第１の拡散領域および第２の拡散領域を
夫々形成する工程と、複数個の前記各活性領域、前記各
第１の拡散領域、前記各第２の拡散領域および前記絶縁
膜の上面に渡ってゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜の上面にゲート電極を形成する工程とを備
え、前記ゲート絶縁膜を形成する工程は、予めアモルフ
ァス薄膜または多結晶薄膜を形成し、該アモルファス薄
膜または多結晶薄膜の相異なる複数方向の最稠密結晶面
に垂直な方向から結晶化温度以下の低温度下でビーム照
射して単結晶膜からなる前記ゲート絶縁膜を形成する工
程を含む。
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置の製造方法であって、第１の基板の上面に互いに絶縁
膜を介して離間する複数個の第２の基板を並置形成する
工程と、前記各第２の基板の上層部に互いに活性領域を
介して離間する第１の拡散領域および第２の拡散領域を
夫々形成する工程と、複数個の前記各活性領域、前記各
第１の拡散領域、前記各第２の拡散領域および前記絶縁
膜の上面に渡ってゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜の上面にゲート電極を形成する工程とを備
え、前記ゲート絶縁膜を形成する工程は、予めアモルフ
ァス薄膜または多結晶薄膜を形成し、該アモルファス薄
膜または多結晶薄膜の相異なる複数方向の最稠密結晶面
に垂直な方向から結晶化温度以下の低温度下でビーム照
射して単結晶膜からなる前記ゲート絶縁膜を形成する工
程を含む。
【００３１】本発明の請求項１１に係る課題解決手段
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置の製造方法であって、第１の基板の上面に互いに絶縁
膜を介して離間する複数個の第２の基板を並置形成する
工程と、前記各第２の基板の上層部に互いに活性領域を
介して離間する第１の拡散領域および第２の拡散領域を
夫々形成する工程と、複数個の前記各活性領域、前記各
第１の拡散領域、前記各第２の拡散領域および前記絶縁
膜の上面に渡ってゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜の上面にゲート電極を形成する工程とを備
え、前記ゲート絶縁膜を形成する工程は、結晶化温度以
下の低温度下で反応ガスを供給すると同時に相異なる複
数方向の最稠密結晶面に垂直な方向からビーム照射して
単結晶膜からなる前記ゲート酸化膜を形成する工程を含
む。
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置の製造方法であって、第１の基板の上面に互いに絶縁
膜を介して離間する複数個の第２の基板を並置形成する
工程と、前記各第２の基板の上層部に互いに活性領域を
介して離間する第１の拡散領域および第２の拡散領域を
夫々形成する工程と、複数個の前記各活性領域、前記各
第１の拡散領域、前記各第２の拡散領域および前記絶縁
膜の上面に渡ってゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜の上面にゲート電極を形成する工程とを備
え、前記ゲート絶縁膜を形成する工程は、結晶化温度以
下の低温度下で反応ガスを供給すると同時に相異なる複
数方向の最稠密結晶面に垂直な方向からビーム照射して
単結晶膜からなる前記ゲート酸化膜を形成する工程を含
む。
【００３２】本発明の請求項１２に係る課題解決手段
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置の製造方法であって、第１の基板の上面に互いに絶縁
膜を介して離間する複数個の第２の基板を並置形成する
工程と、前記各第２の基板の上層部に互いに活性領域を
介して離間する第１の拡散領域および第２の拡散領域を
形成する工程と、複数個の前記各活性領域、前記各第１
の拡散領域、前記各第２の拡散領域および前記絶縁膜の
上面に渡ってゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜の上面にゲート電極を形成する工程とを備え、
前記第１の拡散領域および第２の拡散領域を形成する工
程は、予めアモルファス薄膜または多結晶薄膜を形成
し、該アモルファス薄膜または多結晶薄膜の相異なる複
数方向の最稠密結晶面に垂直な方向から結晶化温度以下
の低温度下でビーム照射して単結晶膜からなる前記活性
領域、前記第１の拡散領域および前記第２の拡散領域を
形成する工程を含む。
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置の製造方法であって、第１の基板の上面に互いに絶縁
膜を介して離間する複数個の第２の基板を並置形成する
工程と、前記各第２の基板の上層部に互いに活性領域を
介して離間する第１の拡散領域および第２の拡散領域を
形成する工程と、複数個の前記各活性領域、前記各第１
の拡散領域、前記各第２の拡散領域および前記絶縁膜の
上面に渡ってゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜の上面にゲート電極を形成する工程とを備え、
前記第１の拡散領域および第２の拡散領域を形成する工
程は、予めアモルファス薄膜または多結晶薄膜を形成
し、該アモルファス薄膜または多結晶薄膜の相異なる複
数方向の最稠密結晶面に垂直な方向から結晶化温度以下
の低温度下でビーム照射して単結晶膜からなる前記活性
領域、前記第１の拡散領域および前記第２の拡散領域を
形成する工程を含む。
【００３３】本発明の請求項１３に係る課題解決手段
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置の製造方法であって、第１の基板の上面に互いに絶縁
膜を介して離間する複数個の第２の基板を並置形成する
工程と、前記各第２の基板の上層部に互いに活性領域を
介して離間する第１の拡散領域および第２の拡散領域を
夫々形成する工程と、複数個の前記各活性領域、前記各
第１の拡散領域、前記各第２の拡散領域および前記絶縁
膜の上面に渡ってゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜の上面にゲート電極を形成する工程とを備
え、前記第１の拡散領域および第２の拡散領域を形成す
る工程は、結晶化温度以下の低温度下で反応ガスを供給
すると同時に相異なる複数方向の最稠密結晶面に垂直な
方向からビーム照射して単結晶膜からなる前記活性領
域、前記第１の拡散領域および前記第２の拡散領域を形
成する工程を含む。
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置の製造方法であって、第１の基板の上面に互いに絶縁
膜を介して離間する複数個の第２の基板を並置形成する
工程と、前記各第２の基板の上層部に互いに活性領域を
介して離間する第１の拡散領域および第２の拡散領域を
夫々形成する工程と、複数個の前記各活性領域、前記各
第１の拡散領域、前記各第２の拡散領域および前記絶縁
膜の上面に渡ってゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜の上面にゲート電極を形成する工程とを備
え、前記第１の拡散領域および第２の拡散領域を形成す
る工程は、結晶化温度以下の低温度下で反応ガスを供給
すると同時に相異なる複数方向の最稠密結晶面に垂直な
方向からビーム照射して単結晶膜からなる前記活性領
域、前記第１の拡散領域および前記第２の拡散領域を形
成する工程を含む。
【００３４】本発明の請求項１４に係る課題解決手段
は、前記単結晶膜からなる前記活性領域、前記第１の拡
散領域および前記第２の拡散領域を形成する工程に、前
記第２の基板に接する基板電極を形成する工程を含み、
該基板電極を形成する工程において、前記活性領域、前
記第１の拡散領域および前記第２の拡散領域を単結晶化
するのと同時に前記基板電極を単結晶化する。
は、前記単結晶膜からなる前記活性領域、前記第１の拡
散領域および前記第２の拡散領域を形成する工程に、前
記第２の基板に接する基板電極を形成する工程を含み、
該基板電極を形成する工程において、前記活性領域、前
記第１の拡散領域および前記第２の拡散領域を単結晶化
するのと同時に前記基板電極を単結晶化する。
【００３５】本発明の請求項１５に係る課題解決手段
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置の製造方法であって、半
導体基板の上側に複数個の拡散領域および活性領域を互
いに交互に形成する工程と、複数個の前記拡散領域およ
び前記活性領域の上面に渡ってゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上面にゲート電極を形成す
る工程とを備え、前記ゲート絶縁膜を形成する工程は、
予めアモルファス薄膜または多結晶薄膜を形成し、該ア
モルファス薄膜または多結晶薄膜の相異なる複数方向の
最稠密結晶面に垂直な方向から結晶化温度以下の低温度
下でビーム照射して単結晶膜からなるゲート絶縁膜を形
成する工程を含む。
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置の製造方法であって、半
導体基板の上側に複数個の拡散領域および活性領域を互
いに交互に形成する工程と、複数個の前記拡散領域およ
び前記活性領域の上面に渡ってゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上面にゲート電極を形成す
る工程とを備え、前記ゲート絶縁膜を形成する工程は、
予めアモルファス薄膜または多結晶薄膜を形成し、該ア
モルファス薄膜または多結晶薄膜の相異なる複数方向の
最稠密結晶面に垂直な方向から結晶化温度以下の低温度
下でビーム照射して単結晶膜からなるゲート絶縁膜を形
成する工程を含む。
【００３６】本発明の請求項１６に係る課題解決手段
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置の製造方法であって、半
導体基板の上側に複数個の拡散領域および活性領域を互
いに交互に形成する工程と、複数個の前記拡散領域およ
び前記活性領域の上面に渡ってゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上面にゲート電極を形成す
る工程とを備え、前記ゲート絶縁膜を形成する工程は、
結晶化温度以下の低温度下で反応ガスを供給すると同時
に相異なる複数方向の最稠密結晶面に垂直な方向からビ
ーム照射して単結晶膜からなる前記ゲート絶縁膜を形成
する工程を含む。
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置の製造方法であって、半
導体基板の上側に複数個の拡散領域および活性領域を互
いに交互に形成する工程と、複数個の前記拡散領域およ
び前記活性領域の上面に渡ってゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上面にゲート電極を形成す
る工程とを備え、前記ゲート絶縁膜を形成する工程は、
結晶化温度以下の低温度下で反応ガスを供給すると同時
に相異なる複数方向の最稠密結晶面に垂直な方向からビ
ーム照射して単結晶膜からなる前記ゲート絶縁膜を形成
する工程を含む。
【００３７】本発明の請求項１７に係る課題解決手段
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置の製造方法であって、半
導体基板の上側に複数個の拡散領域および活性領域を互
いに交互に形成する工程と、複数個の前記拡散領域およ
び前記活性領域の上面に渡ってゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上面にゲート電極を形成す
る工程とを備え、前記拡散領域および活性領域を互いに
交互に形成する工程は、予めアモルファス薄膜または多
結晶薄膜を形成し、該アモルファス薄膜または多結晶薄
膜の相異なる複数方向の最稠密結晶面に垂直な方向から
結晶化温度以下の低温度下でビーム照射して単結晶膜か
らなる前記拡散領域および前記活性領域を形成する工程
を含む。
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置の製造方法であって、半
導体基板の上側に複数個の拡散領域および活性領域を互
いに交互に形成する工程と、複数個の前記拡散領域およ
び前記活性領域の上面に渡ってゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上面にゲート電極を形成す
る工程とを備え、前記拡散領域および活性領域を互いに
交互に形成する工程は、予めアモルファス薄膜または多
結晶薄膜を形成し、該アモルファス薄膜または多結晶薄
膜の相異なる複数方向の最稠密結晶面に垂直な方向から
結晶化温度以下の低温度下でビーム照射して単結晶膜か
らなる前記拡散領域および前記活性領域を形成する工程
を含む。
【００３８】本発明の請求項１８に係る課題解決手段
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置の製造方法であって、半
導体基板の上側に複数個の拡散領域および活性領域を互
いに交互に形成する工程と、複数個の前記拡散領域およ
び前記活性領域の上面に渡ってゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上面にゲート電極を形成す
る工程とを備え、前記拡散領域および活性領域を互いに
交互に形成する工程は、結晶化温度以下の低温度下で反
応ガスを供給すると同時に相異なる複数方向の最稠密結
晶面に垂直な方向からビーム照射して単結晶膜からなる
前記拡散領域および前記活性領域を形成する工程を含
む。
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置の製造方法であって、半
導体基板の上側に複数個の拡散領域および活性領域を互
いに交互に形成する工程と、複数個の前記拡散領域およ
び前記活性領域の上面に渡ってゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上面にゲート電極を形成す
る工程とを備え、前記拡散領域および活性領域を互いに
交互に形成する工程は、結晶化温度以下の低温度下で反
応ガスを供給すると同時に相異なる複数方向の最稠密結
晶面に垂直な方向からビーム照射して単結晶膜からなる
前記拡散領域および前記活性領域を形成する工程を含
む。
【００３９】そして、前記単結晶膜は、予め形成された
アモルファス薄膜または多結晶薄膜の結晶化温度以下の
低温度下で相異なる複数方向の最稠密結晶面に垂直な方
向からビーム照射されて形成される。
アモルファス薄膜または多結晶薄膜の結晶化温度以下の
低温度下で相異なる複数方向の最稠密結晶面に垂直な方
向からビーム照射されて形成される。
【００４０】あるいは、前記単結晶膜は、結晶化温度以
下の低温度下で反応ガスを供給すると同時に相異なる複
数方向の最稠密結晶面に垂直な方向からビーム照射され
て形成される。
下の低温度下で反応ガスを供給すると同時に相異なる複
数方向の最稠密結晶面に垂直な方向からビーム照射され
て形成される。
【００４１】本発明の請求項１９に係る課題解決手段
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置であって、第１の基板と、該第１の基板の上側に並列
される複数個の第２の基板と、該各第２の基板の上層部
に選択的に形成される第１の拡散領域および第２の拡散
領域と、前記第１の拡散領域と前記第２の拡散領域との
間に形成される活性領域と、少なくとも前記活性領域の
上面に形成されるゲート絶縁膜と、該ゲート絶縁膜の上
面に形成されるゲート電極とを備え、前記ゲート絶縁膜
は強誘電体からなる軸配向多結晶膜で構成される。
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置であって、第１の基板と、該第１の基板の上側に並列
される複数個の第２の基板と、該各第２の基板の上層部
に選択的に形成される第１の拡散領域および第２の拡散
領域と、前記第１の拡散領域と前記第２の拡散領域との
間に形成される活性領域と、少なくとも前記活性領域の
上面に形成されるゲート絶縁膜と、該ゲート絶縁膜の上
面に形成されるゲート電極とを備え、前記ゲート絶縁膜
は強誘電体からなる軸配向多結晶膜で構成される。
【００４２】本発明の請求項２０に係る課題解決手段
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置であって、第１の基板と、該第１の基板の上側に並列
される複数個の第２の基板と、該各第２の基板の上層部
に選択的に形成される第１の拡散領域および第２の拡散
領域と、該第１の拡散領域と前記第２の拡散領域との間
に形成される活性領域と、少なくとも前記活性領域の上
面に形成されるゲート絶縁膜と、該ゲート絶縁膜の上面
に形成されるゲート電極とを備え、前記ゲート絶縁膜は
強誘電体で構成され、前記第１の拡散領域、前記第２の
拡散領域および前記活性領域は軸配向多結晶膜で構成さ
れる。
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置であって、第１の基板と、該第１の基板の上側に並列
される複数個の第２の基板と、該各第２の基板の上層部
に選択的に形成される第１の拡散領域および第２の拡散
領域と、該第１の拡散領域と前記第２の拡散領域との間
に形成される活性領域と、少なくとも前記活性領域の上
面に形成されるゲート絶縁膜と、該ゲート絶縁膜の上面
に形成されるゲート電極とを備え、前記ゲート絶縁膜は
強誘電体で構成され、前記第１の拡散領域、前記第２の
拡散領域および前記活性領域は軸配向多結晶膜で構成さ
れる。
【００４３】本発明の請求項２１に係る課題解決手段で
は、前記第２の基板に基板電極が形成され、該基板電極
は軸配向多結晶膜で構成される。
は、前記第２の基板に基板電極が形成され、該基板電極
は軸配向多結晶膜で構成される。
【００４４】本発明の請求項２２に係る課題解決手段で
は、前記複数個の第２の基板同士の間に間隙が形成さ
れ、該間隙に絶縁膜が形成され、前記軸配向多結晶膜
は、予め形成されたアモルファス薄膜または多結晶薄膜
の結晶化温度以下の低温度下で一方向からビーム照射さ
れて形成される。
は、前記複数個の第２の基板同士の間に間隙が形成さ
れ、該間隙に絶縁膜が形成され、前記軸配向多結晶膜
は、予め形成されたアモルファス薄膜または多結晶薄膜
の結晶化温度以下の低温度下で一方向からビーム照射さ
れて形成される。
【００４５】本発明の請求項２３に係る課題解決手段で
は、前記複数個の第２の基板同士の間に間隙が形成さ
れ、該間隙に絶縁膜が形成され、前記軸配向多結晶膜
は、結晶化温度以下の低温度下で反応ガスを供給すると
同時に一方向からビーム照射されて形成される。
は、前記複数個の第２の基板同士の間に間隙が形成さ
れ、該間隙に絶縁膜が形成され、前記軸配向多結晶膜
は、結晶化温度以下の低温度下で反応ガスを供給すると
同時に一方向からビーム照射されて形成される。
【００４６】本発明の請求項２４に係る課題解決手段
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置であって、半導体基板
と、該半導体基板の上側に互いに交互に形成される拡散
領域および活性領域と、少なくとも前記各活性領域の上
面に形成されるゲート絶縁膜と、該ゲート絶縁膜の上面
に形成されるゲート電極とを備え、前記ゲート絶縁膜は
強誘電体からなる軸配向多結晶膜で構成される。
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置であって、半導体基板
と、該半導体基板の上側に互いに交互に形成される拡散
領域および活性領域と、少なくとも前記各活性領域の上
面に形成されるゲート絶縁膜と、該ゲート絶縁膜の上面
に形成されるゲート電極とを備え、前記ゲート絶縁膜は
強誘電体からなる軸配向多結晶膜で構成される。
【００４７】本発明の請求項２５に係る課題解決手段
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置であって、半導体基板
と、該半導体基板の上側に互いに交互に形成される拡散
領域および活性領域と、少なくとも前記各活性領域の上
面に形成されるゲート絶縁膜と、該ゲート絶縁膜の上面
に形成されるゲート電極とを備え、前記拡散領域および
活性領域は軸配向多結晶膜で構成される。
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置であって、半導体基板
と、該半導体基板の上側に互いに交互に形成される拡散
領域および活性領域と、少なくとも前記各活性領域の上
面に形成されるゲート絶縁膜と、該ゲート絶縁膜の上面
に形成されるゲート電極とを備え、前記拡散領域および
活性領域は軸配向多結晶膜で構成される。
【００４８】本発明の請求項２６に係る課題解決手段で
は、前記軸配向多結晶膜は、予め形成されたアモルファ
ス薄膜または多結晶薄膜の結晶化温度以下の低温度下で
一方向からビーム照射されて形成される。
は、前記軸配向多結晶膜は、予め形成されたアモルファ
ス薄膜または多結晶薄膜の結晶化温度以下の低温度下で
一方向からビーム照射されて形成される。
【００４９】本発明の請求項２７に係る課題解決手段で
は、前記軸配向多結晶膜は、結晶化温度以下の低温度下
で反応ガスを供給すると同時に一方向からビーム照射さ
れて形成される。
は、前記軸配向多結晶膜は、結晶化温度以下の低温度下
で反応ガスを供給すると同時に一方向からビーム照射さ
れて形成される。
【００５０】本発明の請求項２８に係る課題解決手段
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置の製造方法であって、第１の基板の上面に互いに絶縁
膜を介して離間する複数個の第２の基板を並置形成する
工程と、前記各第２の基板の上層部に互いに活性領域を
介して離間する第１の拡散領域および第２の拡散領域を
夫々形成する工程と、複数個の前記各活性領域、前記各
第１の拡散領域、前記各第２の拡散領域および前記絶縁
膜の上面に渡ってゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜の上面にゲート電極を形成する工程とを備
え、前記ゲート絶縁膜を形成する工程は、予めアモルフ
ァス薄膜または多結晶薄膜を形成し、該アモルファス薄
膜または多結晶薄膜の結晶化温度以下の低温度下で一方
向からビーム照射して軸配向多結晶膜からなる前記ゲー
ト絶縁膜を形成する工程を含む。
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置の製造方法であって、第１の基板の上面に互いに絶縁
膜を介して離間する複数個の第２の基板を並置形成する
工程と、前記各第２の基板の上層部に互いに活性領域を
介して離間する第１の拡散領域および第２の拡散領域を
夫々形成する工程と、複数個の前記各活性領域、前記各
第１の拡散領域、前記各第２の拡散領域および前記絶縁
膜の上面に渡ってゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜の上面にゲート電極を形成する工程とを備
え、前記ゲート絶縁膜を形成する工程は、予めアモルフ
ァス薄膜または多結晶薄膜を形成し、該アモルファス薄
膜または多結晶薄膜の結晶化温度以下の低温度下で一方
向からビーム照射して軸配向多結晶膜からなる前記ゲー
ト絶縁膜を形成する工程を含む。
【００５１】本発明の請求項２９に係る課題解決手段
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置の製造方法であって、第１の基板の上面に互いに絶縁
膜を介して離間する複数個の第２の基板を並置形成する
工程と、前記各第２の基板の上層部に互いに活性領域を
介して離間する第１の拡散領域および第２の拡散領域を
夫々形成する工程と、複数個の前記各活性領域、前記各
第１の拡散領域、前記各第２の拡散領域および前記絶縁
膜の上面に渡ってゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜の上面にゲート電極を形成する工程とを備
え、前記ゲート絶縁膜を形成する工程は、結晶化温度以
下の低温度下で反応ガスを供給すると同時に一方向から
ビーム照射して軸配向多結晶膜からなる前記ゲート酸化
膜を形成する工程を含む。
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置の製造方法であって、第１の基板の上面に互いに絶縁
膜を介して離間する複数個の第２の基板を並置形成する
工程と、前記各第２の基板の上層部に互いに活性領域を
介して離間する第１の拡散領域および第２の拡散領域を
夫々形成する工程と、複数個の前記各活性領域、前記各
第１の拡散領域、前記各第２の拡散領域および前記絶縁
膜の上面に渡ってゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜の上面にゲート電極を形成する工程とを備
え、前記ゲート絶縁膜を形成する工程は、結晶化温度以
下の低温度下で反応ガスを供給すると同時に一方向から
ビーム照射して軸配向多結晶膜からなる前記ゲート酸化
膜を形成する工程を含む。
【００５２】本発明の請求項３０に係る課題解決手段
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置の製造方法であって、第１の基板の上面に互いに絶縁
膜を介して離間する複数個の第２の基板を並置形成する
工程と、前記各第２の基板の上層部に互いに活性領域を
介して離間する第１の拡散領域および第２の拡散領域を
形成する工程と、複数個の前記各活性領域、前記各第１
の拡散領域、前記各第２の拡散領域および前記絶縁膜の
上面に渡ってゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜の上面にゲート電極を形成する工程とを備え、
前記第１の拡散領域および第２の拡散領域を形成する工
程は、予めアモルファス薄膜または多結晶薄膜を形成
し、該アモルファス薄膜または多結晶薄膜の結晶化温度
以下の低温度下で一方向からビーム照射して軸配向多結
晶膜からなる前記活性領域、前記第１の拡散領域および
前記第２の拡散領域を形成する工程を含む。
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置の製造方法であって、第１の基板の上面に互いに絶縁
膜を介して離間する複数個の第２の基板を並置形成する
工程と、前記各第２の基板の上層部に互いに活性領域を
介して離間する第１の拡散領域および第２の拡散領域を
形成する工程と、複数個の前記各活性領域、前記各第１
の拡散領域、前記各第２の拡散領域および前記絶縁膜の
上面に渡ってゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜の上面にゲート電極を形成する工程とを備え、
前記第１の拡散領域および第２の拡散領域を形成する工
程は、予めアモルファス薄膜または多結晶薄膜を形成
し、該アモルファス薄膜または多結晶薄膜の結晶化温度
以下の低温度下で一方向からビーム照射して軸配向多結
晶膜からなる前記活性領域、前記第１の拡散領域および
前記第２の拡散領域を形成する工程を含む。
【００５３】本発明の請求項３１に係る課題解決手段
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置の製造方法であって、第１の基板の上面に互いに絶縁
膜を介して離間する複数個の第２の基板を並置形成する
工程と、前記各第２の基板の上層部に互いに活性領域を
介して離間する第１の拡散領域および第２の拡散領域を
夫々形成する工程と、複数個の前記各活性領域、前記各
第１の拡散領域、前記各第２の拡散領域および前記絶縁
膜の上面に渡ってゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜の上面にゲート電極を形成する工程とを備
え、前記第１の拡散領域および第２の拡散領域を形成す
る工程は、結晶化温度以下の低温度下で反応ガスを供給
すると同時に一方向からビーム照射して軸配向多結晶膜
からなる前記活性領域、前記第１の拡散領域および前記
第２の拡散領域を形成する工程を含む。
は、不揮発で電気的書き込み消去可能なメモリ半導体装
置の製造方法であって、第１の基板の上面に互いに絶縁
膜を介して離間する複数個の第２の基板を並置形成する
工程と、前記各第２の基板の上層部に互いに活性領域を
介して離間する第１の拡散領域および第２の拡散領域を
夫々形成する工程と、複数個の前記各活性領域、前記各
第１の拡散領域、前記各第２の拡散領域および前記絶縁
膜の上面に渡ってゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜の上面にゲート電極を形成する工程とを備
え、前記第１の拡散領域および第２の拡散領域を形成す
る工程は、結晶化温度以下の低温度下で反応ガスを供給
すると同時に一方向からビーム照射して軸配向多結晶膜
からなる前記活性領域、前記第１の拡散領域および前記
第２の拡散領域を形成する工程を含む。
【００５４】本発明の請求項３２に係る課題解決手段で
は、前記軸配向多結晶膜からなる前記活性領域、前記第
１の拡散領域および前記第２の拡散領域を形成する工程
に、前記第２の基板に接する基板電極を形成する工程を
含み、該基板電極を形成する工程において、前記活性領
域、前記第１の拡散領域および前記第２の拡散領域を軸
配向多結晶化するのと同時に前記基板電極を軸配向多結
晶化する。
は、前記軸配向多結晶膜からなる前記活性領域、前記第
１の拡散領域および前記第２の拡散領域を形成する工程
に、前記第２の基板に接する基板電極を形成する工程を
含み、該基板電極を形成する工程において、前記活性領
域、前記第１の拡散領域および前記第２の拡散領域を軸
配向多結晶化するのと同時に前記基板電極を軸配向多結
晶化する。
【００５５】本発明の請求項３３に係る課題解決手段
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置の製造方法であって、半
導体基板の上側に複数個の拡散領域および活性領域を互
いに交互に形成する工程と、複数個の前記拡散領域およ
び前記活性領域の上面に渡ってゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上面にゲート電極を形成す
る工程とを備え、前記ゲート絶縁膜を形成する工程は、
予めアモルファス薄膜または多結晶薄膜を形成し、該ア
モルファス薄膜または多結晶薄膜の結晶化温度以下の低
温度下で一方向からビーム照射して軸配向多結晶膜から
なるゲート絶縁膜を形成する工程を含む。
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置の製造方法であって、半
導体基板の上側に複数個の拡散領域および活性領域を互
いに交互に形成する工程と、複数個の前記拡散領域およ
び前記活性領域の上面に渡ってゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上面にゲート電極を形成す
る工程とを備え、前記ゲート絶縁膜を形成する工程は、
予めアモルファス薄膜または多結晶薄膜を形成し、該ア
モルファス薄膜または多結晶薄膜の結晶化温度以下の低
温度下で一方向からビーム照射して軸配向多結晶膜から
なるゲート絶縁膜を形成する工程を含む。
【００５６】本発明の請求項３４に係る課題解決手段
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置の製造方法であって、半
導体基板の上側に複数個の拡散領域および活性領域を互
いに交互に形成する工程と、複数個の前記拡散領域およ
び前記活性領域の上面に渡ってゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上面にゲート電極を形成す
る工程とを備え、前記ゲート絶縁膜を形成する工程は、
結晶化温度以下の低温度下で反応ガスを供給すると同時
に一方向からビーム照射して軸配向多結晶膜からなる前
記ゲート絶縁膜を形成する工程を含む。
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置の製造方法であって、半
導体基板の上側に複数個の拡散領域および活性領域を互
いに交互に形成する工程と、複数個の前記拡散領域およ
び前記活性領域の上面に渡ってゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上面にゲート電極を形成す
る工程とを備え、前記ゲート絶縁膜を形成する工程は、
結晶化温度以下の低温度下で反応ガスを供給すると同時
に一方向からビーム照射して軸配向多結晶膜からなる前
記ゲート絶縁膜を形成する工程を含む。
【００５７】本発明の請求項３５に係る課題解決手段
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置の製造方法であって、半
導体基板の上側に複数個の拡散領域および活性領域を互
いに交互に形成する工程と、複数個の前記拡散領域およ
び前記活性領域の上面に渡ってゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上面にゲート電極を形成す
る工程とを備え、前記拡散領域および活性領域を互いに
交互に形成する工程は、予めアモルファス薄膜または多
結晶薄膜を形成し、該アモルファス薄膜または多結晶薄
膜の結晶化温度以下の低温度下で一方向からビーム照射
して軸配向多結晶膜からなる前記拡散領域および前記活
性領域を形成する工程を含む。
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置の製造方法であって、半
導体基板の上側に複数個の拡散領域および活性領域を互
いに交互に形成する工程と、複数個の前記拡散領域およ
び前記活性領域の上面に渡ってゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上面にゲート電極を形成す
る工程とを備え、前記拡散領域および活性領域を互いに
交互に形成する工程は、予めアモルファス薄膜または多
結晶薄膜を形成し、該アモルファス薄膜または多結晶薄
膜の結晶化温度以下の低温度下で一方向からビーム照射
して軸配向多結晶膜からなる前記拡散領域および前記活
性領域を形成する工程を含む。
【００５８】本発明の請求項３６に係る課題解決手段
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置の製造方法であって、半
導体基板の上側に複数個の拡散領域および活性領域を互
いに交互に形成する工程と、複数個の前記拡散領域およ
び前記活性領域の上面に渡ってゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上面にゲート電極を形成す
る工程とを備え、前記拡散領域および活性領域を互いに
交互に形成する工程は、結晶化温度以下の低温度下で反
応ガスを供給すると同時に一方向からビーム照射して軸
配向多結晶膜からなる前記拡散領域および前記活性領域
を形成する工程を含む。
は、不揮発で電気的書き込み消去可能な複数個のメモリ
セルを備えるメモリ半導体装置の製造方法であって、半
導体基板の上側に複数個の拡散領域および活性領域を互
いに交互に形成する工程と、複数個の前記拡散領域およ
び前記活性領域の上面に渡ってゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上面にゲート電極を形成す
る工程とを備え、前記拡散領域および活性領域を互いに
交互に形成する工程は、結晶化温度以下の低温度下で反
応ガスを供給すると同時に一方向からビーム照射して軸
配向多結晶膜からなる前記拡散領域および前記活性領域
を形成する工程を含む。
【００５９】本発明の請求項３７に係る課題解決手段で
は、前記多結晶薄膜は、結晶化温度以下の低温度下で反
応ガスを供給すると同時に一方向からビーム照射されて
形成された軸配向多結晶薄膜である。
は、前記多結晶薄膜は、結晶化温度以下の低温度下で反
応ガスを供給すると同時に一方向からビーム照射されて
形成された軸配向多結晶薄膜である。
【００６０】本発明の請求項３８に係る課題解決手段で
は、前記多結晶薄膜は、予め形成されたアモルファス薄
膜または多結晶薄膜の結晶化温度以下の低温度下で一方
向からビーム照射されて形成された軸配向多結晶薄膜で
ある。
は、前記多結晶薄膜は、予め形成されたアモルファス薄
膜または多結晶薄膜の結晶化温度以下の低温度下で一方
向からビーム照射されて形成された軸配向多結晶薄膜で
ある。
【００６１】本発明の請求項３９に係る課題解決手段で
は、前記軸配向多結晶薄膜を形成する際における前記ビ
ーム照射の方向と、前記軸配向多結晶薄膜を前記単結晶
膜へ転換する際における前記ビーム照射の複数方向の１
つとが、互いに同一である。
は、前記軸配向多結晶薄膜を形成する際における前記ビ
ーム照射の方向と、前記軸配向多結晶薄膜を前記単結晶
膜へ転換する際における前記ビーム照射の複数方向の１
つとが、互いに同一である。
【００６２】本発明の請求項４０に係る課題解決手段で
は、予め形成される前記多結晶薄膜が、結晶化温度以下
の低温度下で反応ガスを供給すると同時に一方向からビ
ーム照射することによって、軸配向多結晶薄膜として形
成される。
は、予め形成される前記多結晶薄膜が、結晶化温度以下
の低温度下で反応ガスを供給すると同時に一方向からビ
ーム照射することによって、軸配向多結晶薄膜として形
成される。
【００６３】本発明の請求項４１に係る課題解決手段で
は、予め形成される前記多結晶薄膜が、予め形成された
アモルファス薄膜または多結晶薄膜の結晶化温度以下の
低温度下で一方向からビーム照射することによって、軸
配向多結晶薄膜として形成される。
は、予め形成される前記多結晶薄膜が、予め形成された
アモルファス薄膜または多結晶薄膜の結晶化温度以下の
低温度下で一方向からビーム照射することによって、軸
配向多結晶薄膜として形成される。
【００６４】本発明の請求項４２に係る課題解決手段で
は、前記軸配向多結晶薄膜を形成する際における前記ビ
ーム照射の方向と、前記軸配向多結晶薄膜を前記単結晶
膜へ転換する際における前記ビーム照射の複数方向の１
つとが、互いに同一である。
は、前記軸配向多結晶薄膜を形成する際における前記ビ
ーム照射の方向と、前記軸配向多結晶薄膜を前記単結晶
膜へ転換する際における前記ビーム照射の複数方向の１
つとが、互いに同一である。
【００６５】
【作用】本発明請求項１、請求項６、請求項１０、請求
項１１、請求項１５および請求項１６では、データ書き
換え時等において、強誘電体からなるゲート絶縁膜を単
結晶膜で構成しているので、外部電界に対する分極電界
特性が大幅に向上する。また、薄形化を達成しながら特
性の安定性を保つことができる。さらに、結晶構造が稠
密で欠陥が少ないため、ゲート絶縁膜の膜疲労を最小限
に抑えることができる。
項１１、請求項１５および請求項１６では、データ書き
換え時等において、強誘電体からなるゲート絶縁膜を単
結晶膜で構成しているので、外部電界に対する分極電界
特性が大幅に向上する。また、薄形化を達成しながら特
性の安定性を保つことができる。さらに、結晶構造が稠
密で欠陥が少ないため、ゲート絶縁膜の膜疲労を最小限
に抑えることができる。
【００６６】本発明請求項２、請求項７、請求項１２、
請求項１３、請求項１７および請求項１８では、ゲート
オン時において、活性領域等を単結晶膜で構成している
ことから活性領域内の電子の移動度が上がって低抵抗化
し、書き込み等の処理を高速化できる。また、ゲートオ
フ時には、各拡散領域および活性領域の結晶欠陥が少な
いため、リーク電流の発生を防止できる。これらのこと
から、ゲートオン時とゲートオフ時のドレイン電流比を
増大でき、半導体装置の電気的特性を大幅に向上し得
る。
請求項１３、請求項１７および請求項１８では、ゲート
オン時において、活性領域等を単結晶膜で構成している
ことから活性領域内の電子の移動度が上がって低抵抗化
し、書き込み等の処理を高速化できる。また、ゲートオ
フ時には、各拡散領域および活性領域の結晶欠陥が少な
いため、リーク電流の発生を防止できる。これらのこと
から、ゲートオン時とゲートオフ時のドレイン電流比を
増大でき、半導体装置の電気的特性を大幅に向上し得
る。
【００６７】本発明請求項３では、基板電極の結晶の稠
密度を上げることで経時的変化による劣化を防止でき
る。
密度を上げることで経時的変化による劣化を防止でき
る。
【００６８】本発明請求項４、請求項５および請求項８
乃至請求項１８では、請求項１のようにゲート絶縁膜を
単結晶膜で構成したり、請求項２のように両拡散領域お
よび活性領域を単結晶膜で構成する場合、種結晶となる
下地層としての単結晶層を必要としないため、いかなる
下地層上にも、その上面に結晶方位の揃った単結晶の膜
を、自由な膜厚の設定で、しかも低温下で容易に形成で
きる。したがって、特に請求項４および請求項５のよう
に、第１の基板の上面に間隙および絶縁膜にて離間され
た複数個の第２の基板を成長形成した後、第２の基板の
上層部やその上面に単結晶膜を容易に形成できる。した
がって、隣合う第２の基板間の間隙を可及的に小幅に形
成でき、セルアレイの集積度を高め得る。
乃至請求項１８では、請求項１のようにゲート絶縁膜を
単結晶膜で構成したり、請求項２のように両拡散領域お
よび活性領域を単結晶膜で構成する場合、種結晶となる
下地層としての単結晶層を必要としないため、いかなる
下地層上にも、その上面に結晶方位の揃った単結晶の膜
を、自由な膜厚の設定で、しかも低温下で容易に形成で
きる。したがって、特に請求項４および請求項５のよう
に、第１の基板の上面に間隙および絶縁膜にて離間され
た複数個の第２の基板を成長形成した後、第２の基板の
上層部やその上面に単結晶膜を容易に形成できる。した
がって、隣合う第２の基板間の間隙を可及的に小幅に形
成でき、セルアレイの集積度を高め得る。
【００６９】本発明請求項１９ないし請求項３６のいず
れかでは、請求項１ないし請求項１８のいずれかにおけ
る単結晶膜が、軸配向多結晶膜に置き換えられる。軸配
向多結晶膜は、結晶粒の間で一つの結晶方位だけが揃っ
ている多結晶膜であり、結晶粒の方位が任意である通常
の多結晶膜に比べて規則性が高いので、あらゆる点で単
結晶膜に近い特性をもっている。したがって、単結晶膜
の代わりに軸配向多結晶膜を有する半導体装置において
も、単結晶膜を有する半導体装置に近い優れた特性が実
現する。
れかでは、請求項１ないし請求項１８のいずれかにおけ
る単結晶膜が、軸配向多結晶膜に置き換えられる。軸配
向多結晶膜は、結晶粒の間で一つの結晶方位だけが揃っ
ている多結晶膜であり、結晶粒の方位が任意である通常
の多結晶膜に比べて規則性が高いので、あらゆる点で単
結晶膜に近い特性をもっている。したがって、単結晶膜
の代わりに軸配向多結晶膜を有する半導体装置において
も、単結晶膜を有する半導体装置に近い優れた特性が実
現する。
【００７０】特に、本発明請求項２２、請求項２３、お
よび請求項２６〜請求項３６のいずれかでは、軸配向多
結晶膜が一方向からのビーム照射によって形成されるの
で、単結晶膜が複数方向からのビーム照射によって形成
される場合と同様に、下地層の結晶構造には無関係に、
その上面に軸配向多結晶膜を、自由な膜厚の設定で、し
かも低温下で容易に形成できる。
よび請求項２６〜請求項３６のいずれかでは、軸配向多
結晶膜が一方向からのビーム照射によって形成されるの
で、単結晶膜が複数方向からのビーム照射によって形成
される場合と同様に、下地層の結晶構造には無関係に、
その上面に軸配向多結晶膜を、自由な膜厚の設定で、し
かも低温下で容易に形成できる。
【００７１】本発明請求項３７ないし請求項４２のいず
れかでは、一方向からのビーム照射によって軸配向多結
晶薄膜を一旦形成し、この軸配向多結晶薄膜にさらに複
数方向からのビーム照射を行ってこれを単結晶化するこ
とによって単結晶膜が得られる。このため、多結晶薄膜
から単結晶膜への転換が十分に行われない場合でも、少
なくとも軸配向多結晶膜が存在するために、単結晶膜を
有する半導体装置に近い特性が保証される。
れかでは、一方向からのビーム照射によって軸配向多結
晶薄膜を一旦形成し、この軸配向多結晶薄膜にさらに複
数方向からのビーム照射を行ってこれを単結晶化するこ
とによって単結晶膜が得られる。このため、多結晶薄膜
から単結晶膜への転換が十分に行われない場合でも、少
なくとも軸配向多結晶膜が存在するために、単結晶膜を
有する半導体装置に近い特性が保証される。
【００７２】特に、本発明請求項３９または請求項４２
によれば、軸配向多結晶薄膜を形成する際におけるビー
ム照射の方向と、軸配向多結晶薄膜を単結晶膜へと転換
する際におけるビーム照射の複数方向の１つとが、互い
に同一であるので、単結晶膜への転換が円滑に行われ
る。
によれば、軸配向多結晶薄膜を形成する際におけるビー
ム照射の方向と、軸配向多結晶薄膜を単結晶膜へと転換
する際におけるビーム照射の複数方向の１つとが、互い
に同一であるので、単結晶膜への転換が円滑に行われ
る。
【００７３】
［第１の実施例］ ｛構成｝図１は本発明第１の実施例のメモリ半導体装置
のメモリセルを示す断面図である。本実施例の半導体装
置は、ゲート絶縁膜に強誘電体を用いた薄膜トランジス
タ（ＴＦＴ）でメモリセルを構成するＭＦＳＦＥＴであ
って、図１中のＴＲはメモリセル、３１はＳｉ基板（第
１の基板）、３２はシリコン酸化膜（ＳｉＯ2）、３３
は前記シリコン酸化膜３２上にメモリセルごとに形成さ
れるｐ-型Ｓｉ基板（第２の基板）、３４はゲート絶縁
膜、３５はワード線としてのゲート電極、３６はプレー
ト線としてのｎ+型ソース、３７はビット線としてのｎ+
型ドレイン、３８（斜線部）は前記ｎ+型ソース３６お
よび前記ｎ+型ドレイン３７に挟まれる活性領域（チャ
ネル）、３９は隣合うメモリセルのｐ-型Ｓｉ基板３３
同士の間に形成される間隙である。そして、本実施例で
は、前記Ｓｉ基板３１およびシリコン酸化膜３２の上に
さらにワード線方向に隣り合うメモリセルごとに分離さ
れるｐ-型Ｓｉ基板３３を形成することで、各トランジ
スタメモリセルごとの電気的絶縁を確実にするものであ
る。なお、前記ｐ-型Ｓｉ基板３３、前記ｎ+型ソース３
６、前記ｎ+型ドレイン３７、前記活性領域３８、前記
ゲート絶縁膜３４および前記ゲート電極３５からなるト
ランジスタは薄膜トランジスタ（ＴＦＴ）で構成され
る。このように、Ｓｉ基板３１およびシリコン酸化膜３
２上にＴＦＴ（薄膜トランジスタ）を積層することによ
って、隣合うｐ-型Ｓｉ基板３３同士を微細なサイズで
電気的に分離でき、あるｐ-型Ｓｉ基板３３を他のＴＦ
Ｔ、すなわち他のメモリセルから容易に微細なサイズで
独立させ得、集積度の面から実用的なメモリセルサイズ
を実現できる。
のメモリセルを示す断面図である。本実施例の半導体装
置は、ゲート絶縁膜に強誘電体を用いた薄膜トランジス
タ（ＴＦＴ）でメモリセルを構成するＭＦＳＦＥＴであ
って、図１中のＴＲはメモリセル、３１はＳｉ基板（第
１の基板）、３２はシリコン酸化膜（ＳｉＯ2）、３３
は前記シリコン酸化膜３２上にメモリセルごとに形成さ
れるｐ-型Ｓｉ基板（第２の基板）、３４はゲート絶縁
膜、３５はワード線としてのゲート電極、３６はプレー
ト線としてのｎ+型ソース、３７はビット線としてのｎ+
型ドレイン、３８（斜線部）は前記ｎ+型ソース３６お
よび前記ｎ+型ドレイン３７に挟まれる活性領域（チャ
ネル）、３９は隣合うメモリセルのｐ-型Ｓｉ基板３３
同士の間に形成される間隙である。そして、本実施例で
は、前記Ｓｉ基板３１およびシリコン酸化膜３２の上に
さらにワード線方向に隣り合うメモリセルごとに分離さ
れるｐ-型Ｓｉ基板３３を形成することで、各トランジ
スタメモリセルごとの電気的絶縁を確実にするものであ
る。なお、前記ｐ-型Ｓｉ基板３３、前記ｎ+型ソース３
６、前記ｎ+型ドレイン３７、前記活性領域３８、前記
ゲート絶縁膜３４および前記ゲート電極３５からなるト
ランジスタは薄膜トランジスタ（ＴＦＴ）で構成され
る。このように、Ｓｉ基板３１およびシリコン酸化膜３
２上にＴＦＴ（薄膜トランジスタ）を積層することによ
って、隣合うｐ-型Ｓｉ基板３３同士を微細なサイズで
電気的に分離でき、あるｐ-型Ｓｉ基板３３を他のＴＦ
Ｔ、すなわち他のメモリセルから容易に微細なサイズで
独立させ得、集積度の面から実用的なメモリセルサイズ
を実現できる。
【００７４】前記ゲート電極３５はポリシリコンやポリ
サイド等の多結晶構造とされ、また前記ゲート絶縁膜３
４は分極電界特性の強い誘電体膜（強誘電体膜）で構成
される。そして、前記ゲート絶縁膜３４、前記ｎ+型ソ
ース３６、前記ｎ+型ドレイン３７および前記活性領域
３８は、従来例のアモルファス構造に代えて単結晶構造
とされる。
サイド等の多結晶構造とされ、また前記ゲート絶縁膜３
４は分極電界特性の強い誘電体膜（強誘電体膜）で構成
される。そして、前記ゲート絶縁膜３４、前記ｎ+型ソ
ース３６、前記ｎ+型ドレイン３７および前記活性領域
３８は、従来例のアモルファス構造に代えて単結晶構造
とされる。
【００７５】該単結晶構造は図２のように構成される。
図２は、原理を説明する一例として、チタン酸バリウム
（ＢａＴｉＯ3）の結晶構造を示したもので、単位格子
の四隅にＴｉ原子（白丸）が、立方格子の中央にＢａ原
子（斜線ハッチンク丸）が、立方格子の各面の中央に酸
素原子（黒丸）が位置している。ここで、酸素原子の安
定位置は四個のチタン原子が存在する平面上より少しは
ずれた位置にある。この酸素原子が平面より上に存在す
るか、下に存在するかで、格子面の上面がマイナスある
いはプラスの電荷を持つことになる。
図２は、原理を説明する一例として、チタン酸バリウム
（ＢａＴｉＯ3）の結晶構造を示したもので、単位格子
の四隅にＴｉ原子（白丸）が、立方格子の中央にＢａ原
子（斜線ハッチンク丸）が、立方格子の各面の中央に酸
素原子（黒丸）が位置している。ここで、酸素原子の安
定位置は四個のチタン原子が存在する平面上より少しは
ずれた位置にある。この酸素原子が平面より上に存在す
るか、下に存在するかで、格子面の上面がマイナスある
いはプラスの電荷を持つことになる。
【００７６】これによって、例えば前記ゲート絶縁膜３
４のように強誘電体膜を単結晶膜とする場合、強誘電体
膜の残留分極が発生する。従って、図２に示す結晶構造
を実現することが強誘電体膜には必要である。該強誘電
体膜は実際にはＰＺＴ、ＢＳＴまたはＰＬＺＴ等が使用
されて形成される。かかる単結晶化された強誘電体膜
は、図３に示すような外部電界／分極電界特性を持つ。
すなわち、ひずみの少ないＰＥヒステリシス特性とな
り、したがって、誘電率、分極による電荷量のバラツキ
を小さく抑えることができる。さらに、ゲート絶縁膜３
４を単結晶とすることで絶縁性も向上し、リーク電流が
低下する。このことから、ゲート絶縁膜３４の膜厚を小
にしても一定の残留分極を確保できる。そうすると、一
のメモリセルの面積を小にしても 耐圧特性を劣化させ
ずに済むので、複数のセルを並置する場合に、実用的な
集積度を実現することが可能となる。また、ゲート絶縁
膜３４を単結晶化することで強誘電体膜の膜疲労、すな
わち残留分極が徐々に小さくなるウェアアウト現象を軽
減できる。
４のように強誘電体膜を単結晶膜とする場合、強誘電体
膜の残留分極が発生する。従って、図２に示す結晶構造
を実現することが強誘電体膜には必要である。該強誘電
体膜は実際にはＰＺＴ、ＢＳＴまたはＰＬＺＴ等が使用
されて形成される。かかる単結晶化された強誘電体膜
は、図３に示すような外部電界／分極電界特性を持つ。
すなわち、ひずみの少ないＰＥヒステリシス特性とな
り、したがって、誘電率、分極による電荷量のバラツキ
を小さく抑えることができる。さらに、ゲート絶縁膜３
４を単結晶とすることで絶縁性も向上し、リーク電流が
低下する。このことから、ゲート絶縁膜３４の膜厚を小
にしても一定の残留分極を確保できる。そうすると、一
のメモリセルの面積を小にしても 耐圧特性を劣化させ
ずに済むので、複数のセルを並置する場合に、実用的な
集積度を実現することが可能となる。また、ゲート絶縁
膜３４を単結晶化することで強誘電体膜の膜疲労、すな
わち残留分極が徐々に小さくなるウェアアウト現象を軽
減できる。
【００７７】また、活性領域等を単結晶膜で構成してい
ることから、ゲートオン時に活性領域内の電子の移動度
が上がって低抵抗化し、書き込み等の処理を高速化でき
る。さらに、各拡散領域および活性領域を単結晶膜で構
成することにより、その結晶欠陥を少なくでき、ゲート
オフ時にリーク電流の発生を防止できる。これらのこと
から、ゲートオン時とゲートオフ時のドレイン電流比を
増大でき、半導体装置の電気的特性を大幅に向上し得
る。さらに、基板電極の結晶の稠密度を上げることで経
時的変化による劣化を防止できる。
ることから、ゲートオン時に活性領域内の電子の移動度
が上がって低抵抗化し、書き込み等の処理を高速化でき
る。さらに、各拡散領域および活性領域を単結晶膜で構
成することにより、その結晶欠陥を少なくでき、ゲート
オフ時にリーク電流の発生を防止できる。これらのこと
から、ゲートオン時とゲートオフ時のドレイン電流比を
増大でき、半導体装置の電気的特性を大幅に向上し得
る。さらに、基板電極の結晶の稠密度を上げることで経
時的変化による劣化を防止できる。
【００７８】図４に本実施例のＭＦＳＦＥＴのメモリセ
ルアレイの回路図を示す。図４の如く、複数のメモリセ
ルＴＲがマトリクス状に二次元配列される。各メモリセ
ルＴＲは、ゲート電極（ワード線）３５、ｎ+型ソース
（プレート線）３６およびｎ+型ドレイン（ビット線）
３７の３本の帯状電極で接続され、前記ゲート電極とな
るワード線３５は図４中のＸ方向に共通の共通電極とさ
れ、前記プレート線となるｎ+型ソース３６および前記
ビット線となるｎ+型ドレイン３７は同じくＹ方向に共
通の共通電極とされている。すなわち、前記ワード線３
５と直交する方向に、前記ビット線３７および前記プレ
ート線３６が形成され、前記プレート線３６には、プレ
ート線方向に並んだ１列のメモリセルＴＲのみの基板が
接続されている。該ゲート電極（ワード線）３５、ｎ+
型ソース（プレート線）３６およびｎ+型ドレイン（ビ
ット線）３７は夫々隣合う他のゲート電極（ワード線）
３５、ｎ+型ソース（プレート線）３６およびｎ+型ドレ
イン（ビット線）３７と独立して電位の制御が必要であ
る。
ルアレイの回路図を示す。図４の如く、複数のメモリセ
ルＴＲがマトリクス状に二次元配列される。各メモリセ
ルＴＲは、ゲート電極（ワード線）３５、ｎ+型ソース
（プレート線）３６およびｎ+型ドレイン（ビット線）
３７の３本の帯状電極で接続され、前記ゲート電極とな
るワード線３５は図４中のＸ方向に共通の共通電極とさ
れ、前記プレート線となるｎ+型ソース３６および前記
ビット線となるｎ+型ドレイン３７は同じくＹ方向に共
通の共通電極とされている。すなわち、前記ワード線３
５と直交する方向に、前記ビット線３７および前記プレ
ート線３６が形成され、前記プレート線３６には、プレ
ート線方向に並んだ１列のメモリセルＴＲのみの基板が
接続されている。該ゲート電極（ワード線）３５、ｎ+
型ソース（プレート線）３６およびｎ+型ドレイン（ビ
ット線）３７は夫々隣合う他のゲート電極（ワード線）
３５、ｎ+型ソース（プレート線）３６およびｎ+型ドレ
イン（ビット線）３７と独立して電位の制御が必要であ
る。
【００７９】図５は実際のメモリセルアレイのレイアウ
トを示す図である。また、図５のＡ−Ａ断面図を図６
に、Ｂ−Ｂ断面図を図７に示す。図６中の４０はｐ-型
Ｓｉ基板３３の基板電極、４１は絶縁膜である。本実施
例では、Ａ−Ａ方向に隣合うメモリセルのｎ+型ソース
３６およびｎ+型ドレイン３７同士、ｐ-型Ｓｉ基板３３
同士の間に形成される間隙３９に、図６のように例えば
ＳｉＯ2からなる絶縁膜４１が埋め込み形成され、該絶
縁膜４１にて電気的に分離されることで夫々独立に電位
を設定できる。ただし、図６のように一方向（図５中の
Ａ−Ａ方向）に隣合うメモリセルのゲート電極３５はワ
ード線として一体的に連続形成されており、同様に一方
向に隣合うメモリセルのゲート絶縁膜３４も一体的に連
続形成されている。
トを示す図である。また、図５のＡ−Ａ断面図を図６
に、Ｂ−Ｂ断面図を図７に示す。図６中の４０はｐ-型
Ｓｉ基板３３の基板電極、４１は絶縁膜である。本実施
例では、Ａ−Ａ方向に隣合うメモリセルのｎ+型ソース
３６およびｎ+型ドレイン３７同士、ｐ-型Ｓｉ基板３３
同士の間に形成される間隙３９に、図６のように例えば
ＳｉＯ2からなる絶縁膜４１が埋め込み形成され、該絶
縁膜４１にて電気的に分離されることで夫々独立に電位
を設定できる。ただし、図６のように一方向（図５中の
Ａ−Ａ方向）に隣合うメモリセルのゲート電極３５はワ
ード線として一体的に連続形成されており、同様に一方
向に隣合うメモリセルのゲート絶縁膜３４も一体的に連
続形成されている。
【００８０】｛製造方法｝上記構成のメモリ半導体装置
は、以下のように製造される。まず、Ｓｉ基板３１を熱
酸化してシリコン酸化膜３２を形成する。この後、図８
および図９の如く、多結晶もしくはアモルファス（非晶
質）シリコン膜４２をＣＶＤ法等で積層した後、後述の
ラディカルビーム照射法にてシリコン単結晶膜４３（図
１０および図１１参照）を形成する。
は、以下のように製造される。まず、Ｓｉ基板３１を熱
酸化してシリコン酸化膜３２を形成する。この後、図８
および図９の如く、多結晶もしくはアモルファス（非晶
質）シリコン膜４２をＣＶＤ法等で積層した後、後述の
ラディカルビーム照射法にてシリコン単結晶膜４３（図
１０および図１１参照）を形成する。
【００８１】次に、図１０および図１１の如く、ＬＯＣ
ＯＳ法等を用いて、前記シリコン単結晶膜４３のうちセ
ル間の分離領域に酸化シリコンからなる絶縁膜４１を形
成する。この酸化膜４１の形成前もしくは後にイオン注
入法でボロンをシリコン単結晶膜４３に注入、熱処理に
よる拡散／活性化を行ない、ｐ型単結晶膜とする。
ＯＳ法等を用いて、前記シリコン単結晶膜４３のうちセ
ル間の分離領域に酸化シリコンからなる絶縁膜４１を形
成する。この酸化膜４１の形成前もしくは後にイオン注
入法でボロンをシリコン単結晶膜４３に注入、熱処理に
よる拡散／活性化を行ない、ｐ型単結晶膜とする。
【００８２】次に、リソグラフィー、イオン注入、拡散
工程を組み合わせて、図１２の如く、トランジスタのｎ
+型ソース３６、ｎ+型ドレイン３７、活性領域３８およ
び基板電極４０を形成する。
工程を組み合わせて、図１２の如く、トランジスタのｎ
+型ソース３６、ｎ+型ドレイン３７、活性領域３８およ
び基板電極４０を形成する。
【００８３】次に、図１３および図１４の如く、例えば
ＰｂＺｒＯ3とＰｂＴｉＯ3の混晶であるＰＺＴを用いた
強誘電体膜をＣＶＤ法あるいはゾルーゲル法、スパッタ
法とで積層した後、これを後述のラディカルビーム照射
法にて単結晶化し、Ｐｔ等の特殊な材料を用いないでペ
ロブスカイト結晶系の強誘電体膜のゲート絶縁膜３４を
形成する。この場合、トランジスタとなるシリコン単結
晶膜４３上に直接強誘電体膜を形成してもよいし、ある
いは、シリコン単結晶膜４３上に熱酸化で薄く酸化膜
（図示せず）を成長させた後、かかる上面に強誘電体膜
を形成してもよい。
ＰｂＺｒＯ3とＰｂＴｉＯ3の混晶であるＰＺＴを用いた
強誘電体膜をＣＶＤ法あるいはゾルーゲル法、スパッタ
法とで積層した後、これを後述のラディカルビーム照射
法にて単結晶化し、Ｐｔ等の特殊な材料を用いないでペ
ロブスカイト結晶系の強誘電体膜のゲート絶縁膜３４を
形成する。この場合、トランジスタとなるシリコン単結
晶膜４３上に直接強誘電体膜を形成してもよいし、ある
いは、シリコン単結晶膜４３上に熱酸化で薄く酸化膜
（図示せず）を成長させた後、かかる上面に強誘電体膜
を形成してもよい。
【００８４】次に、ゲート絶縁膜３４の上面に、ポリシ
リコンあるいは高融点金属とのポリサイド膜をＣＶＤ法
で積層した後、パターンニングしてワード線となるゲー
ト電極３５を形成し、図５、図６および図７の如く、各
メモリセルＴＲを完成させる。この後、一般的なシリコ
ン半導体の配線プロセス等を経て、電気的に書き換えが
可能な強誘電体不揮発性メモリセルアレイが完成され
る。
リコンあるいは高融点金属とのポリサイド膜をＣＶＤ法
で積層した後、パターンニングしてワード線となるゲー
ト電極３５を形成し、図５、図６および図７の如く、各
メモリセルＴＲを完成させる。この後、一般的なシリコ
ン半導体の配線プロセス等を経て、電気的に書き換えが
可能な強誘電体不揮発性メモリセルアレイが完成され
る。
【００８５】｛単結晶膜形成方法｝上記製造方法のう
ち、例えばアモルファス薄膜をＣＶＤ法あるいはゾルー
ゲル法等を用いて形成した後、これを単結晶化する単結
晶膜形成方法（ラディカルビーム照射法）について詳述
する。
ち、例えばアモルファス薄膜をＣＶＤ法あるいはゾルー
ゲル法等を用いて形成した後、これを単結晶化する単結
晶膜形成方法（ラディカルビーム照射法）について詳述
する。
【００８６】＜単結晶膜形成装置の全体構成＞図１５は
この発明の実施例における単結晶膜形成方法を効果的に
実現するための単結晶膜形成装置の一例を示す正面断面
図である。この単結晶膜形成装置６０では、反応容器６
１の上部に、電子サイクロトロン共鳴型（ＥＣＲ）のイ
オン発生器６２が組み込まれている。ＥＣＲイオン発生
器６２は、プラズマ室６４を内部に規定するプラズマ容
器６３を備えている。プラズマ容器６３の周囲には、プ
ラズマ室６４に直流の高磁場を印加する磁気コイル６５
が設置されている。プラズマ容器６３の上面には、マイ
クロ波をプラズマ室６４へ導入する導波管６６、および
ネオン（Ｎｅ）、酸素（Ｏ）、ヘリウム（Ｈｅ）または
アルゴンＡｒ等の不活性ガスを導入する不活性ガス導入
管６７が設けられている。
この発明の実施例における単結晶膜形成方法を効果的に
実現するための単結晶膜形成装置の一例を示す正面断面
図である。この単結晶膜形成装置６０では、反応容器６
１の上部に、電子サイクロトロン共鳴型（ＥＣＲ）のイ
オン発生器６２が組み込まれている。ＥＣＲイオン発生
器６２は、プラズマ室６４を内部に規定するプラズマ容
器６３を備えている。プラズマ容器６３の周囲には、プ
ラズマ室６４に直流の高磁場を印加する磁気コイル６５
が設置されている。プラズマ容器６３の上面には、マイ
クロ波をプラズマ室６４へ導入する導波管６６、および
ネオン（Ｎｅ）、酸素（Ｏ）、ヘリウム（Ｈｅ）または
アルゴンＡｒ等の不活性ガスを導入する不活性ガス導入
管６７が設けられている。
【００８７】反応容器６１は、その内部に反応室６８を
規定する。プラズマ容器６３の底部はその中央部に、プ
ラズマが通過する引出口６９を規定する。反応室６８と
プラズマ室６４とは、この引出口６９を介して互いに連
通している。反応室６８の内部には、引出口６９の直下
の位置に試料台７０が設置されている。試料台７０の上
には、図１５の如く、単結晶膜を積層すべき試料７１が
載置され、さらに反射板７２が試料７１の上方に位置す
るように設置される。反射板７２は、好ましくは金属で
構成される。試料台７０は、図示しない回転駆動機構に
連結されており、水平面内で回転可能である。また、試
料台７０は反射板７２を固定したまま、試料７１を水平
に移動し得る構造となっている。
規定する。プラズマ容器６３の底部はその中央部に、プ
ラズマが通過する引出口６９を規定する。反応室６８と
プラズマ室６４とは、この引出口６９を介して互いに連
通している。反応室６８の内部には、引出口６９の直下
の位置に試料台７０が設置されている。試料台７０の上
には、図１５の如く、単結晶膜を積層すべき試料７１が
載置され、さらに反射板７２が試料７１の上方に位置す
るように設置される。反射板７２は、好ましくは金属で
構成される。試料台７０は、図示しない回転駆動機構に
連結されており、水平面内で回転可能である。また、試
料台７０は反射板７２を固定したまま、試料７１を水平
に移動し得る構造となっている。
【００８８】反応室６８には、反応ガス供給管７３が連
通している。この反応ガス供給管７３を通して、プラズ
マＣＶＤにより試料７１上に所定の物質の膜を形成する
ための反応ガスが供給される。図１５の例では、３本の
反応ガス供給管７３ａ、７３ｂ、および７３ｃが設けら
れている。反応室６８には、さらに真空排気管７４が連
通している。この真空排気管７４の一端には、図示しな
い真空装置が連結しており、真空排気管７４を介して、
反応室６８に存在する気体が排気されることにより、反
応室６８における真空度が所定の高さに保持される。反
応室６８における真空度を表示する真空計７５が、反応
室６８に連通して設置されている。
通している。この反応ガス供給管７３を通して、プラズ
マＣＶＤにより試料７１上に所定の物質の膜を形成する
ための反応ガスが供給される。図１５の例では、３本の
反応ガス供給管７３ａ、７３ｂ、および７３ｃが設けら
れている。反応室６８には、さらに真空排気管７４が連
通している。この真空排気管７４の一端には、図示しな
い真空装置が連結しており、真空排気管７４を介して、
反応室６８に存在する気体が排気されることにより、反
応室６８における真空度が所定の高さに保持される。反
応室６８における真空度を表示する真空計７５が、反応
室６８に連通して設置されている。
【００８９】＜反射板の構成＞図１６は、反射板７２の
一例における斜視図である。この反射板７２ａは、ダイ
ヤモンド構造を有する単結晶膜を形成するための反射板
の一例である。反射板７２ａは、平板状の基台８１の中
央部に開口部を規定する。この開口部の周囲に、３個の
直方体のブロック８２が固定的に設置され、それらの内
側に夫々反射用ブロック８３が固定されている。その結
果、基台８１の中央部には、これらの反射用ブロック８
３で縁どりされた正三角形状の開口部８４が形成され
る。反射用ブロック８３において、開口部８４に面する
斜面８５が、気体ビームを反射する反射面として機能す
る。したがって、斜面８５の傾斜角度は、形成すべき単
結晶の結晶軸の方向に対応して適切な大きさに設定され
る。
一例における斜視図である。この反射板７２ａは、ダイ
ヤモンド構造を有する単結晶膜を形成するための反射板
の一例である。反射板７２ａは、平板状の基台８１の中
央部に開口部を規定する。この開口部の周囲に、３個の
直方体のブロック８２が固定的に設置され、それらの内
側に夫々反射用ブロック８３が固定されている。その結
果、基台８１の中央部には、これらの反射用ブロック８
３で縁どりされた正三角形状の開口部８４が形成され
る。反射用ブロック８３において、開口部８４に面する
斜面８５が、気体ビームを反射する反射面として機能す
る。したがって、斜面８５の傾斜角度は、形成すべき単
結晶の結晶軸の方向に対応して適切な大きさに設定され
る。
【００９０】図１７は、ブロック８２と反射用ブロック
８３とで構成される反射板７２ａの一部分の三面図であ
り、図１７（ａ）、図１７（ｂ）、および図１７（ｃ）
は、夫々平面図、側面図、および正面図である。図１７
（ｂ）に図示するように、斜面８５の傾斜角度は、４方
向の原子ビームが互いに３５゜で隣合うような角度に設
定される。反射板７２ａは試料７１を固定しない構造と
なっているので、試料７１が反射板７２ａに相対的に水
平移動し得る。このため、反射板７２ａを試料台７０に
固定したまま、試料７１を水平に移動させることによっ
て、面積の大きい試料７１の上に単結晶膜を形成するこ
とが可能である。
８３とで構成される反射板７２ａの一部分の三面図であ
り、図１７（ａ）、図１７（ｂ）、および図１７（ｃ）
は、夫々平面図、側面図、および正面図である。図１７
（ｂ）に図示するように、斜面８５の傾斜角度は、４方
向の原子ビームが互いに３５゜で隣合うような角度に設
定される。反射板７２ａは試料７１を固定しない構造と
なっているので、試料７１が反射板７２ａに相対的に水
平移動し得る。このため、反射板７２ａを試料台７０に
固定したまま、試料７１を水平に移動させることによっ
て、面積の大きい試料７１の上に単結晶膜を形成するこ
とが可能である。
【００９１】＜ＥＣＲイオン発生器の動作＞図１５に戻
って、ＥＣＲイオン発生器６２の動作について説明す
る。不活性ガス導入管６７からプラズマ室６４へ、Ｎ
ｅ、Ｏ、Ｈｅ、Ａｒ等の不活性ガスを導入しつつ、同時
に導波管６６からプラズマ室６４へマイクロ波が導入さ
れる。ここで、不活性ガスとして用いる原子は、先に形
成するアモルファス薄膜の原子より重くない原子を選択
しておく。さらに同時に、磁気コイル６５に直流電流が
供給されることにより、プラズマ室６４およびその周囲
に直流磁場が形成される。供給された気体は、マイクロ
波と直流磁場の作用でプラズマ状態に保たれる。このプ
ラズマは、マイクロ波と直流磁場とによってサイクロト
ロンの原理で螺旋運動する高エネルギーの電子によって
生成される。
って、ＥＣＲイオン発生器６２の動作について説明す
る。不活性ガス導入管６７からプラズマ室６４へ、Ｎ
ｅ、Ｏ、Ｈｅ、Ａｒ等の不活性ガスを導入しつつ、同時
に導波管６６からプラズマ室６４へマイクロ波が導入さ
れる。ここで、不活性ガスとして用いる原子は、先に形
成するアモルファス薄膜の原子より重くない原子を選択
しておく。さらに同時に、磁気コイル６５に直流電流が
供給されることにより、プラズマ室６４およびその周囲
に直流磁場が形成される。供給された気体は、マイクロ
波と直流磁場の作用でプラズマ状態に保たれる。このプ
ラズマは、マイクロ波と直流磁場とによってサイクロト
ロンの原理で螺旋運動する高エネルギーの電子によって
生成される。
【００９２】この電子は、反磁性の特性を有するので、
磁場の弱い方に移動し、磁力線に沿った電子流を形成す
る。その結果、電気的中性を維持するために、電子流に
伴われて正イオンも、磁力線に沿ったイオン流を形成す
る。すなわち、引出口６９から反応室６８へ、下方向に
向かう電子流とイオン流とが形成される。イオン流は、
電子流と並行して流れるので、消イオン時間を経過する
と、互いに再結合することによって中性原子流となる。
したがって、引出口６９から下方に所定距離以上離れた
位置では、殆ど中性の原子流のみが形成されている。
磁場の弱い方に移動し、磁力線に沿った電子流を形成す
る。その結果、電気的中性を維持するために、電子流に
伴われて正イオンも、磁力線に沿ったイオン流を形成す
る。すなわち、引出口６９から反応室６８へ、下方向に
向かう電子流とイオン流とが形成される。イオン流は、
電子流と並行して流れるので、消イオン時間を経過する
と、互いに再結合することによって中性原子流となる。
したがって、引出口６９から下方に所定距離以上離れた
位置では、殆ど中性の原子流のみが形成されている。
【００９３】図１８は、ＥＣＲイオン発生器６２によっ
て、１０ｅＶのＡｒ+イオンを引出口６９より取り出し
たときの、イオン電流密度と引出口６９からの距離との
関係を実測した結果を示すグラフである。このグラフに
よれば、イオン電流密度は、引出口から４〜５ｃｍの距
離から急激に減少を始め、１４ｃｍの位置では１／１０
〜１／１２の大きさに減衰することが読み取れる。イオ
ン電流が減衰した分、中性原子流が増加しており、引出
口６９から下方に１４ｃｍ以上離れた位置では、殆ど中
性の原子流のみが下方向へ向かって流れている。
て、１０ｅＶのＡｒ+イオンを引出口６９より取り出し
たときの、イオン電流密度と引出口６９からの距離との
関係を実測した結果を示すグラフである。このグラフに
よれば、イオン電流密度は、引出口から４〜５ｃｍの距
離から急激に減少を始め、１４ｃｍの位置では１／１０
〜１／１２の大きさに減衰することが読み取れる。イオ
ン電流が減衰した分、中性原子流が増加しており、引出
口６９から下方に１４ｃｍ以上離れた位置では、殆ど中
性の原子流のみが下方向へ向かって流れている。
【００９４】このように、ＥＣＲイオン発生器６２は、
イオンを発生する装置でありながら、イオン流を電子流
に並行して形成するので、ＥＣＲイオン発生器６２を用
いることにより、イオン流を中性化する他の手段を用い
ることなく、密度の高い中性の原子流を容易に得ること
ができるという利点がある。また、イオン流が電子流と
並行して形成されるので、進行方向があまり発散するこ
となく、進行方向の揃った平行流に近いイオン流が得ら
れる。また、平行なイオン流が中性の原子流に転換され
るので、原子流も進行方向の揃った平行流に近いものと
なる。
イオンを発生する装置でありながら、イオン流を電子流
に並行して形成するので、ＥＣＲイオン発生器６２を用
いることにより、イオン流を中性化する他の手段を用い
ることなく、密度の高い中性の原子流を容易に得ること
ができるという利点がある。また、イオン流が電子流と
並行して形成されるので、進行方向があまり発散するこ
となく、進行方向の揃った平行流に近いイオン流が得ら
れる。また、平行なイオン流が中性の原子流に転換され
るので、原子流も進行方向の揃った平行流に近いものと
なる。
【００９５】＜単結晶膜形成装置の動作＞再び図１５に
戻って、装置６０の動作について説明する。反射板７２
として図１６および図１７に示した反射板７２ａを用
い、試料７１の上面にアモルファス薄膜を形成後、これ
を単結晶化する例を取り上げる。反応ガス供給管７３
ａ、７３ｂ、および７３ｃの夫々から反応ガスを供給す
る。このとき、不活性ガス導入管６７からは、アモルフ
ァス薄膜を構成する原子に比べて原子量の小さい原子の
不活性ガスを導入する。
戻って、装置６０の動作について説明する。反射板７２
として図１６および図１７に示した反射板７２ａを用
い、試料７１の上面にアモルファス薄膜を形成後、これ
を単結晶化する例を取り上げる。反応ガス供給管７３
ａ、７３ｂ、および７３ｃの夫々から反応ガスを供給す
る。このとき、不活性ガス導入管６７からは、アモルフ
ァス薄膜を構成する原子に比べて原子量の小さい原子の
不活性ガスを導入する。
【００９６】ＥＣＲイオン発生器６２の働きにより、引
出口６９から下方に向かって＋イオン流と電子流が形成
される。引出口６９から反射板７２ａ（７２）までの距
離は、好ましくは、＋イオン流が殆ど中性原子流に転換
されるのに十分なだけの大きさに設定される。また、反
射板７２ａ（７２）は、この下方向へ向かう原子流が降
り注ぐ位置に設置される。反応ガス供給管７３から供給
されるガスは、これらの＋イオン流あるいは原子流によ
って、試料７１へ向かって叩きつけられる。その結果、
試料７１の上面においてプラズマＣＶＤ反応が進行しア
モルファス薄膜が成長する。
出口６９から下方に向かって＋イオン流と電子流が形成
される。引出口６９から反射板７２ａ（７２）までの距
離は、好ましくは、＋イオン流が殆ど中性原子流に転換
されるのに十分なだけの大きさに設定される。また、反
射板７２ａ（７２）は、この下方向へ向かう原子流が降
り注ぐ位置に設置される。反応ガス供給管７３から供給
されるガスは、これらの＋イオン流あるいは原子流によ
って、試料７１へ向かって叩きつけられる。その結果、
試料７１の上面においてプラズマＣＶＤ反応が進行しア
モルファス薄膜が成長する。
【００９７】このとき、試料７１は加熱されず、略常温
度に保持される。したがって、アモルファス薄膜は略常
温度下で成長する。すなわち、プラズマＣＶＤによって
結晶化が進行する温度以下の温度でアモルファス薄膜が
形成される。
度に保持される。したがって、アモルファス薄膜は略常
温度下で成長する。すなわち、プラズマＣＶＤによって
結晶化が進行する温度以下の温度でアモルファス薄膜が
形成される。
【００９８】前述の下方向へ向かうＮｅ等の原子流の一
部は、反射板７２ａに形成されている３つの斜面８５に
よって反射され、さらに開口部８４を通って試料７１の
上面へ入射する。また、原子流の他の一部は、斜面８５
へ入射せずに開口部８４を通過して試料７１の上面へ直
接に入射する。すなわち、試料７１の上面に形成されつ
つあるアモルファス薄膜には、引出口６９から直進して
来た成分と、３つの斜面８５によって反射されて来た３
成分とからなる４成分の原子流が照射される。斜面８５
の傾斜角が所定角度に設定されているために、これら４
成分の原子流の入射方向は、３５゜の入射角度で隣合う
ようになり、形成すべき単結晶の４個の独立な最稠密結
晶面、すなわち（１１１）面に上方から見て直交するよ
うな４方向に対応する。なお、膜表面に現われる結晶方
向は、照射方向、入射角度を変更することで自由に変え
ることができる。
部は、反射板７２ａに形成されている３つの斜面８５に
よって反射され、さらに開口部８４を通って試料７１の
上面へ入射する。また、原子流の他の一部は、斜面８５
へ入射せずに開口部８４を通過して試料７１の上面へ直
接に入射する。すなわち、試料７１の上面に形成されつ
つあるアモルファス薄膜には、引出口６９から直進して
来た成分と、３つの斜面８５によって反射されて来た３
成分とからなる４成分の原子流が照射される。斜面８５
の傾斜角が所定角度に設定されているために、これら４
成分の原子流の入射方向は、３５゜の入射角度で隣合う
ようになり、形成すべき単結晶の４個の独立な最稠密結
晶面、すなわち（１１１）面に上方から見て直交するよ
うな４方向に対応する。なお、膜表面に現われる結晶方
向は、照射方向、入射角度を変更することで自由に変え
ることができる。
【００９９】ところで、ＥＣＲイオン発生器６２によっ
て形成されるプラズマのエネルギーは、試料７１に到達
する原子のエネルギーが、アモルファス薄膜においてス
パッタリングを引き起こさない大きさになるように、す
なわち原子の照射による例えばＳｉのスパッタリングに
おけるスレッショルド・エネルギーとして知られる値
（＝２７ｅＶ）よりも低くなるように設定される。した
がって、成長しつつあるアモルファス薄膜に、いわゆる
ブラベー（Bravais）の法則が作用する。すなわち、ア
モルファス薄膜に照射される原子流の入射方向に垂直な
面が、最稠密結晶面となるようにアモルファス薄膜内の
分子が再配列する。照射される原子流は４つの成分を有
しており、しかも各成分の入射方向は、単一の結晶方位
を有する単結晶膜の最稠密面に垂直な方向に対応するの
で、これらの各成分の入射方向に垂直な面がいずれも最
稠密面となるように分子が再配列する。互いに独立な入
射方向を有する複数の原子流の成分によって、（１１
１）面の方向が規制されるので、分子が再配列すること
によって、単一の結晶方位を有する単結晶膜が形成され
る。すなわち、プラズマＣＶＤによって成長しつつある
アモルファス薄膜は、結晶方位の揃った単結晶膜へ逐次
転換される。
て形成されるプラズマのエネルギーは、試料７１に到達
する原子のエネルギーが、アモルファス薄膜においてス
パッタリングを引き起こさない大きさになるように、す
なわち原子の照射による例えばＳｉのスパッタリングに
おけるスレッショルド・エネルギーとして知られる値
（＝２７ｅＶ）よりも低くなるように設定される。した
がって、成長しつつあるアモルファス薄膜に、いわゆる
ブラベー（Bravais）の法則が作用する。すなわち、ア
モルファス薄膜に照射される原子流の入射方向に垂直な
面が、最稠密結晶面となるようにアモルファス薄膜内の
分子が再配列する。照射される原子流は４つの成分を有
しており、しかも各成分の入射方向は、単一の結晶方位
を有する単結晶膜の最稠密面に垂直な方向に対応するの
で、これらの各成分の入射方向に垂直な面がいずれも最
稠密面となるように分子が再配列する。互いに独立な入
射方向を有する複数の原子流の成分によって、（１１
１）面の方向が規制されるので、分子が再配列すること
によって、単一の結晶方位を有する単結晶膜が形成され
る。すなわち、プラズマＣＶＤによって成長しつつある
アモルファス薄膜は、結晶方位の揃った単結晶膜へ逐次
転換される。
【０１００】前述のように試料７１は加熱されず、プラ
ズマＣＶＤによって結晶化が進行する温度よりも低い温
度下で単結晶膜が形成される。これは、原子流の照射が
なくともプラズマＣＶＤのみで分子の結晶化が進行する
高温度の下では、その結晶方位は原子流の照射方向とは
無関係な任意の方向となり、方位を規制することができ
ず、しかも多結晶ができ上ってしまうからである。
ズマＣＶＤによって結晶化が進行する温度よりも低い温
度下で単結晶膜が形成される。これは、原子流の照射が
なくともプラズマＣＶＤのみで分子の結晶化が進行する
高温度の下では、その結晶方位は原子流の照射方向とは
無関係な任意の方向となり、方位を規制することができ
ず、しかも多結晶ができ上ってしまうからである。
【０１０１】また、前述のように単結晶膜に照射する原
子流を構成する元素として、照射される試料７１上のア
モルファス薄膜の原子（Ｓｉ）よりも相対的に軽い原
子、例えばＮｅを選択する。これは、原子流が単結晶膜
に照射された際に、比較的重い分子が比較的軽いＮｅ原
子を後方へ散乱する確率が高いために、Ｎｅ原子が単結
晶膜の中に侵入し残留するということが起こりにくいか
らである。さらに、照射する原子流を構成する元素に不
活性元素を選択するのは、不活性元素が単結晶膜の中に
残留しても、この残留する不活性元素は、元の分子およ
びドープされた不純物等のいずれとも化合物を形成する
ことがなく、単結晶膜の電子物性には余り影響を及ぼさ
ず、しかもでき上がった単結晶膜をある程度昇温するこ
とによって、容易に外部へ除去され得るからである。
子流を構成する元素として、照射される試料７１上のア
モルファス薄膜の原子（Ｓｉ）よりも相対的に軽い原
子、例えばＮｅを選択する。これは、原子流が単結晶膜
に照射された際に、比較的重い分子が比較的軽いＮｅ原
子を後方へ散乱する確率が高いために、Ｎｅ原子が単結
晶膜の中に侵入し残留するということが起こりにくいか
らである。さらに、照射する原子流を構成する元素に不
活性元素を選択するのは、不活性元素が単結晶膜の中に
残留しても、この残留する不活性元素は、元の分子およ
びドープされた不純物等のいずれとも化合物を形成する
ことがなく、単結晶膜の電子物性には余り影響を及ぼさ
ず、しかもでき上がった単結晶膜をある程度昇温するこ
とによって、容易に外部へ除去され得るからである。
【０１０２】また、前述のように反射板７２は金属で構
成されるのが望ましい。なぜならば、中性原子流にわず
かに混在するＮｅ+イオン流が導電性の反射板７２で反
射されたときに、Ｎｅ+イオンが、中性原子に変換さ
れ、試料７１には変換された中性原子流が照射されるか
らである。中性原子流はイオン流と異なり、進行方向が
発散し難いので、方向の揃った流れとして試料７１へ入
射するという利点がある。
成されるのが望ましい。なぜならば、中性原子流にわず
かに混在するＮｅ+イオン流が導電性の反射板７２で反
射されたときに、Ｎｅ+イオンが、中性原子に変換さ
れ、試料７１には変換された中性原子流が照射されるか
らである。中性原子流はイオン流と異なり、進行方向が
発散し難いので、方向の揃った流れとして試料７１へ入
射するという利点がある。
【０１０３】装置６０では、プラズマＣＶＤによりアモ
ルファス薄膜が成長した直後に単結晶への転換が逐次進
行する。このため、どのような構造の膜の上にも低温下
で形成することが可能である。低温度下で単結晶膜を形
成できるので、例えば既に所定のデバイスが作り込まれ
た試料の上に、このデバイスの特性を変えることなく、
さらに新たな単結晶膜を形成することが可能である。
ルファス薄膜が成長した直後に単結晶への転換が逐次進
行する。このため、どのような構造の膜の上にも低温下
で形成することが可能である。低温度下で単結晶膜を形
成できるので、例えば既に所定のデバイスが作り込まれ
た試料の上に、このデバイスの特性を変えることなく、
さらに新たな単結晶膜を形成することが可能である。
【０１０４】このように、上述したラディカルビーム照
射法によると、電極の材質あるいは結晶性に関係なく所
望の結晶方向の単結晶が得られる。なお、本実施例では
ＣＶＤ法を用いていたが、Ｓｏｌ−Ｇｅｌ法で製造する
場合には、これらの成分元素の有機化合物の混合物のゲ
ル状液をスピナーで塗布し焼成したのち上記と同様ラデ
ィカルビームで照射すればよい。
射法によると、電極の材質あるいは結晶性に関係なく所
望の結晶方向の単結晶が得られる。なお、本実施例では
ＣＶＤ法を用いていたが、Ｓｏｌ−Ｇｅｌ法で製造する
場合には、これらの成分元素の有機化合物の混合物のゲ
ル状液をスピナーで塗布し焼成したのち上記と同様ラデ
ィカルビームで照射すればよい。
【０１０５】また、本実施例のでは、全体の小型化、薄
形化に寄与するために、ゲート絶縁膜３４、ｎ+型ソー
ス３６、ｎ+型ドレイン３７および活性領域３８のいず
れの単結晶膜についても可及的に薄く形成するのが望ま
しく、故に上述した通り一回のアモルファス薄膜形成の
後にこれを単結晶化するだけでよかったが、単結晶膜に
一定の厚さが要求される場合は、上述の方法で単結晶薄
膜を形成した後、これを種結晶としてその上面に単結晶
膜を成長させるか、あるいは上述の方法を何度も繰り返
すことで単結晶膜を形成すれば、厚さを増しても均一性
の高い安定した単結晶膜を得ることができる。そして、
本実施例のように単結晶化することにより、リーク電流
や膜特性の劣化を防止できるため、第３の従来例のよう
にリーク電流防止用のＰｔ層を含む多層膜構造をとる必
要がなくなり、製造工程の単純化に寄与する。
形化に寄与するために、ゲート絶縁膜３４、ｎ+型ソー
ス３６、ｎ+型ドレイン３７および活性領域３８のいず
れの単結晶膜についても可及的に薄く形成するのが望ま
しく、故に上述した通り一回のアモルファス薄膜形成の
後にこれを単結晶化するだけでよかったが、単結晶膜に
一定の厚さが要求される場合は、上述の方法で単結晶薄
膜を形成した後、これを種結晶としてその上面に単結晶
膜を成長させるか、あるいは上述の方法を何度も繰り返
すことで単結晶膜を形成すれば、厚さを増しても均一性
の高い安定した単結晶膜を得ることができる。そして、
本実施例のように単結晶化することにより、リーク電流
や膜特性の劣化を防止できるため、第３の従来例のよう
にリーク電流防止用のＰｔ層を含む多層膜構造をとる必
要がなくなり、製造工程の単純化に寄与する。
【０１０６】また、Ｓｉ基板３１の上面に間隙および絶
縁膜にて離間された複数個のｐ-型Ｓｉ基板３３を成長
形成した後、ｐ-型Ｓｉ基板３３の上層部やその上面に
単結晶膜を容易に形成できるので、単結晶膜を一部に有
しながらも、隣合う第２の基板間の間隙を可及的に小幅
に形成でき、セルアレイの集積度を高め得る。
縁膜にて離間された複数個のｐ-型Ｓｉ基板３３を成長
形成した後、ｐ-型Ｓｉ基板３３の上層部やその上面に
単結晶膜を容易に形成できるので、単結晶膜を一部に有
しながらも、隣合う第２の基板間の間隙を可及的に小幅
に形成でき、セルアレイの集積度を高め得る。
【０１０７】なお、上述の説明では、反応ガスを供給す
ることによって薄膜を堆積しつつ、これを単結晶化する
方法について説明したが、アモルファス薄膜あるいは多
結晶薄膜を一旦形成した後に、ビームを照射することに
よって、これを単結晶化してもよい。あらかじめアモル
ファス薄膜あるいは多結晶薄膜を形成するには、プラズ
マＣＶＤの他に熱ＣＶＤ、蒸着、その他多数の方法が利
用可能である。
ることによって薄膜を堆積しつつ、これを単結晶化する
方法について説明したが、アモルファス薄膜あるいは多
結晶薄膜を一旦形成した後に、ビームを照射することに
よって、これを単結晶化してもよい。あらかじめアモル
ファス薄膜あるいは多結晶薄膜を形成するには、プラズ
マＣＶＤの他に熱ＣＶＤ、蒸着、その他多数の方法が利
用可能である。
【０１０８】また、反応ガスを供給しつつ単結晶化する
方法、一旦アモルファス薄膜あるいは多結晶薄膜を形成
した後に単結晶化する方法のいずれにおいても、単結晶
化の過程で試料７１は結晶化温度以下の範囲で適宜加熱
してもよい。
方法、一旦アモルファス薄膜あるいは多結晶薄膜を形成
した後に単結晶化する方法のいずれにおいても、単結晶
化の過程で試料７１は結晶化温度以下の範囲で適宜加熱
してもよい。
【０１０９】｛使用動作｝上記方法によって製造された
半導体装置の使用時には、図３の如く、強誘電体膜から
なるゲート絶縁膜３４の残留分極方向によってデータ
“１”、“０”を保持する。図３中、Ｖ（０）以上の電
界を強誘電体膜に印加した場合、この時点後に電界を除
いてもＰ（０）なる残留分極が発生する。これをデータ
の“０”とする。また、Ｖ（１）以下の電界を強誘電体
膜に印加した場合、この時点後に電界を除いてもＰ
（１）なる残留分極が発生する。これをデータの“１”
とする。
半導体装置の使用時には、図３の如く、強誘電体膜から
なるゲート絶縁膜３４の残留分極方向によってデータ
“１”、“０”を保持する。図３中、Ｖ（０）以上の電
界を強誘電体膜に印加した場合、この時点後に電界を除
いてもＰ（０）なる残留分極が発生する。これをデータ
の“０”とする。また、Ｖ（１）以下の電界を強誘電体
膜に印加した場合、この時点後に電界を除いてもＰ
（１）なる残留分極が発生する。これをデータの“１”
とする。
【０１１０】ここで、データが“０”、“１”の場合の
トランジスタのゲート電圧（Ｖｇ）とドレイン電流（Ｉ
ｄ）との電圧／電流特性図を図１９に示す。データが
“０”の場合、トランジスタは、図１９中のα０のよう
にデプレッション型となり、データが“１”の場合はα
１のようにエンハンスメント型となる。なお、以下の説
明においてゲート電極（ワード線）３５にかけられるゲ
ート電圧の“Ｈ”レベルは０Ｖ、“Ｌ”レベルはマイナ
スレベルであり、また、ｎ+型ソース（プレート線）３
６にかけられる電圧の“Ｈ”レベルはプラスレベル、
“Ｌ”レベルは０Ｖである。
トランジスタのゲート電圧（Ｖｇ）とドレイン電流（Ｉ
ｄ）との電圧／電流特性図を図１９に示す。データが
“０”の場合、トランジスタは、図１９中のα０のよう
にデプレッション型となり、データが“１”の場合はα
１のようにエンハンスメント型となる。なお、以下の説
明においてゲート電極（ワード線）３５にかけられるゲ
ート電圧の“Ｈ”レベルは０Ｖ、“Ｌ”レベルはマイナ
スレベルであり、また、ｎ+型ソース（プレート線）３
６にかけられる電圧の“Ｈ”レベルはプラスレベル、
“Ｌ”レベルは０Ｖである。
【０１１１】＜読み出し動作＞データ読み出し時には、
図４の読み出し対象のメモリセルに接続されたゲート電
極（ワード線）３５を“Ｈ”レベル（０Ｖ）、ｎ+型ソ
ース（プレート線）３６を“Ｌ”レベル（０Ｖ）、ｎ+
型ドレイン（ビット線）３７をセンス回路のセンスレベ
ルとし、他のゲート電極（ワード線）３５を“Ｌ”レベ
ル、すなわち図１９中の−Ｖｇ（１）と０Ｖとの間に設
定してデプレッション型トランジスタの電流が十分小さ
い電圧とする。この際、動作スピードを高める目的で、
他のｎ+型ソース（プレート線）３６およびｎ+型ドレイ
ン（ビット線）３７をセンス回路のセンスレベルとする
のが最良であるが、メモリセルのデータが反転しない程
度でｎ+型ソース（プレート線）３６およびｎ+型ドレイ
ン（ビット線）３７を同程度の電位となればよい。そし
て、読み出し対象のメモリセルに接続されたｎ＋型ドレ
イン（ビット線）３７の電位、あるいは、ｎ＋型ドレイ
ン（ビット線）３７を流れる電流をセンス回路で検出す
ることによって、データの“０”、“１”を検出する。
図４の読み出し対象のメモリセルに接続されたゲート電
極（ワード線）３５を“Ｈ”レベル（０Ｖ）、ｎ+型ソ
ース（プレート線）３６を“Ｌ”レベル（０Ｖ）、ｎ+
型ドレイン（ビット線）３７をセンス回路のセンスレベ
ルとし、他のゲート電極（ワード線）３５を“Ｌ”レベ
ル、すなわち図１９中の−Ｖｇ（１）と０Ｖとの間に設
定してデプレッション型トランジスタの電流が十分小さ
い電圧とする。この際、動作スピードを高める目的で、
他のｎ+型ソース（プレート線）３６およびｎ+型ドレイ
ン（ビット線）３７をセンス回路のセンスレベルとする
のが最良であるが、メモリセルのデータが反転しない程
度でｎ+型ソース（プレート線）３６およびｎ+型ドレイ
ン（ビット線）３７を同程度の電位となればよい。そし
て、読み出し対象のメモリセルに接続されたｎ＋型ドレ
イン（ビット線）３７の電位、あるいは、ｎ＋型ドレイ
ン（ビット線）３７を流れる電流をセンス回路で検出す
ることによって、データの“０”、“１”を検出する。
【０１１２】この際、データとして“１”が書き込まれ
ている場合は、メモリセルがデプレッション型であるの
で、ｎ+型ドレイン（ビット線）３７からｎ+型ソース
（プレート線）３６へ電流が流れｎ+型ドレイン（ビッ
ト線）３７の電位が下がる。また、データとして“０”
が書き込まれている場合は、メモリセルがエンハンスメ
ント型であるので、トランジスタは動作せず、電流／電
位とも変化しない。以上のような、電流もしくは電位変
化の差をセンス回路で検出すれば良い。
ている場合は、メモリセルがデプレッション型であるの
で、ｎ+型ドレイン（ビット線）３７からｎ+型ソース
（プレート線）３６へ電流が流れｎ+型ドレイン（ビッ
ト線）３７の電位が下がる。また、データとして“０”
が書き込まれている場合は、メモリセルがエンハンスメ
ント型であるので、トランジスタは動作せず、電流／電
位とも変化しない。以上のような、電流もしくは電位変
化の差をセンス回路で検出すれば良い。
【０１１３】なお、ゲート電極（ワード線）３５とｎ+
型ソース（プレート線）３６の電位関係は、少なくと
も、残留分極が反転しない図３中のＶ（３）とＶ（１）
の中間からＶ（２）までの範囲とする。
型ソース（プレート線）３６の電位関係は、少なくと
も、残留分極が反転しない図３中のＶ（３）とＶ（１）
の中間からＶ（２）までの範囲とする。
【０１１４】＜書き込み動作＞データ書き込み時には、
図４の書き込み対象のメモリセルに接続されたゲート電
極（ワード線）３５およびｎ＋型ソース（プレート線）
３６を、書き込みたいデータに応じて、ゲート電極（ワ
ード線）３５およびｎ+型ソース（プレート線）３６の
一方を“Ｈ”、他方を“Ｌ”レベルとする。他のゲート
電極（ワード線）３５およびｎ+型ソース（プレート
線）３６は、中間レベル、すなわち、書き込みを行なう
メモリセルのゲート電極３５とｎ+型ソース３６との電
位差の１／２程度の電位に設定することによって、他の
メモリセルに書き込みが発生しないようにする。具体的
には書き込み対象のメモリセルのゲート電極（ワード
線）３５とｎ＋型ソース（プレート線）３６の電位差
を、図３に示すＶ（０）〜Ｖ（１）より絶対値を大きく
とることによって、また、他のゲート電極（ワード線）
３５、ｎ＋型ソース（プレート線）３６は上記中間レベ
ルに保持することによって、書き込み対象のメモリセル
のみ印加電界を除いたときに、印加電界の方向によって
Ｐ（０）あるいはＰ（１）なる残留分極を発生させて、
データを保持することができる。
図４の書き込み対象のメモリセルに接続されたゲート電
極（ワード線）３５およびｎ＋型ソース（プレート線）
３６を、書き込みたいデータに応じて、ゲート電極（ワ
ード線）３５およびｎ+型ソース（プレート線）３６の
一方を“Ｈ”、他方を“Ｌ”レベルとする。他のゲート
電極（ワード線）３５およびｎ+型ソース（プレート
線）３６は、中間レベル、すなわち、書き込みを行なう
メモリセルのゲート電極３５とｎ+型ソース３６との電
位差の１／２程度の電位に設定することによって、他の
メモリセルに書き込みが発生しないようにする。具体的
には書き込み対象のメモリセルのゲート電極（ワード
線）３５とｎ＋型ソース（プレート線）３６の電位差
を、図３に示すＶ（０）〜Ｖ（１）より絶対値を大きく
とることによって、また、他のゲート電極（ワード線）
３５、ｎ＋型ソース（プレート線）３６は上記中間レベ
ルに保持することによって、書き込み対象のメモリセル
のみ印加電界を除いたときに、印加電界の方向によって
Ｐ（０）あるいはＰ（１）なる残留分極を発生させて、
データを保持することができる。
【０１１５】すなわち、データとして“１”を書き込む
場合には、図４のゲート電極（ワード線）３５を０Ｖに
し、ｎ+型ソース（プレート線）３６を図３で示すＶ
（１）より絶対値が大きい正の電圧Ｖ１を印加する。こ
の時、他のゲート電極（ワード線）３５、ｎ+型ソース
（プレート線）３６、および全てのｎ+型ドレイン（ビ
ット線）３７には、Ｖ１／２の電圧を印加しておく、こ
の結果、書き込み対象のメモリセルのみ、Ｐ（１）なる
残留分極が生じ、このメモリセルはデプレッション型と
なる。
場合には、図４のゲート電極（ワード線）３５を０Ｖに
し、ｎ+型ソース（プレート線）３６を図３で示すＶ
（１）より絶対値が大きい正の電圧Ｖ１を印加する。こ
の時、他のゲート電極（ワード線）３５、ｎ+型ソース
（プレート線）３６、および全てのｎ+型ドレイン（ビ
ット線）３７には、Ｖ１／２の電圧を印加しておく、こ
の結果、書き込み対象のメモリセルのみ、Ｐ（１）なる
残留分極が生じ、このメモリセルはデプレッション型と
なる。
【０１１６】また、データとして“０”を書き込み場合
には、ゲート電極（ワード線）３５を図３に示すＶ
（０）より大きい電圧Ｖ０とし、ｎ+型ソース（プレー
ト線）３６を０Ｖとする。この時、他のゲート電極（ワ
ード線）３５、ｎ+型ソース（プレート線）３６、およ
び全てのｎ+型ドレイン（ビット線）３７には、Ｖ０／
２の電圧を印加しておく、この結果、書き込み対象のメ
モリセルのみ、Ｐ（０）なる残留分極が生じ、このメモ
リセルはエンハンスメント型となる。
には、ゲート電極（ワード線）３５を図３に示すＶ
（０）より大きい電圧Ｖ０とし、ｎ+型ソース（プレー
ト線）３６を０Ｖとする。この時、他のゲート電極（ワ
ード線）３５、ｎ+型ソース（プレート線）３６、およ
び全てのｎ+型ドレイン（ビット線）３７には、Ｖ０／
２の電圧を印加しておく、この結果、書き込み対象のメ
モリセルのみ、Ｐ（０）なる残留分極が生じ、このメモ
リセルはエンハンスメント型となる。
【０１１７】このように、メモリセルのゲート絶縁膜と
しての強誘電体膜の分極は、データの書き換え時のみに
変化する可能性があり、データ読み出し時には、変化し
ないため、強誘電体膜の膜疲労を最小限に抑えることが
できる。そして、特に強誘電体膜を単結晶化すること
で、膜疲労の極めて少ない良質の膜を形成できる。
しての強誘電体膜の分極は、データの書き換え時のみに
変化する可能性があり、データ読み出し時には、変化し
ないため、強誘電体膜の膜疲労を最小限に抑えることが
できる。そして、特に強誘電体膜を単結晶化すること
で、膜疲労の極めて少ない良質の膜を形成できる。
【０１１８】［第２の実施例］ ｛構成｝本発明第２の実施例のメモリ半導体装置は、ゲ
ート絶縁膜に強誘電体を用いた薄膜トランジスタ（ＴＦ
Ｔ）でメモリセルを構成するＭＦＳＦＥＴである点で第
１の実施例と同様であるが、本実施例の半導体装置は、
メモリセルアレイのレイアウトが図２０のように設定さ
れる点で第１の実施例と異なる。図２０中の９１はワー
ド線としてのゲート電極、９２はプレート線としてのｎ
+型ソース、９３はビット線としてのｎ+型ドレイン、９
４（斜線部）は前記ｎ+型ソース９２および前記ｎ+型ド
レイン９３に挟まれる活性領域（チャネル）である。
ート絶縁膜に強誘電体を用いた薄膜トランジスタ（ＴＦ
Ｔ）でメモリセルを構成するＭＦＳＦＥＴである点で第
１の実施例と同様であるが、本実施例の半導体装置は、
メモリセルアレイのレイアウトが図２０のように設定さ
れる点で第１の実施例と異なる。図２０中の９１はワー
ド線としてのゲート電極、９２はプレート線としてのｎ
+型ソース、９３はビット線としてのｎ+型ドレイン、９
４（斜線部）は前記ｎ+型ソース９２および前記ｎ+型ド
レイン９３に挟まれる活性領域（チャネル）である。
【０１１９】また、図２１は図２０のＣ−Ｃ断面図、図
２２は図２０のＤ−Ｄ断面図である。図２１および図２
２中の９５はｎ型Ｓｉ基板、９６はｐ+型シリコン酸化
膜（ＳｉＯ2）、９７は基板電極となるｐ+型拡散層、９
８はゲート絶縁膜である。そして、本実施例では、一の
メモリセルの前記ｎ+型ソース９２と、該一のメモリセ
ルに対してＣ−Ｃ方向に隣合うメモリセルの前記ｎ+型
ドレイン９３とが共通に利用される。そして、図２１の
ように一方向（図２０中のＣ−Ｃ方向）に隣合うメモリ
セルのゲート電極９１はワード線として一体的に連続形
成されており、同様に一方向に隣合うメモリセルのゲー
ト絶縁膜９８も一体的に連続形成されている。なお、図
２１ではｐ+型拡散層９７と活性領域９４とが互いに密
接して導通されているが、この部分に薄い絶縁膜を配し
てもよい。
２２は図２０のＤ−Ｄ断面図である。図２１および図２
２中の９５はｎ型Ｓｉ基板、９６はｐ+型シリコン酸化
膜（ＳｉＯ2）、９７は基板電極となるｐ+型拡散層、９
８はゲート絶縁膜である。そして、本実施例では、一の
メモリセルの前記ｎ+型ソース９２と、該一のメモリセ
ルに対してＣ−Ｃ方向に隣合うメモリセルの前記ｎ+型
ドレイン９３とが共通に利用される。そして、図２１の
ように一方向（図２０中のＣ−Ｃ方向）に隣合うメモリ
セルのゲート電極９１はワード線として一体的に連続形
成されており、同様に一方向に隣合うメモリセルのゲー
ト絶縁膜９８も一体的に連続形成されている。なお、図
２１ではｐ+型拡散層９７と活性領域９４とが互いに密
接して導通されているが、この部分に薄い絶縁膜を配し
てもよい。
【０１２０】そして、第１の実施例と同様、前記ゲート
電極はポリシリコンやポリサイド等の多結晶構造とさ
れ、前記ゲート絶縁膜９８は強誘電体膜で構成される。
また、前記ゲート絶縁膜９８、前記ｎ+型ソース９２、
前記ｎ+型ドレイン９３および前記活性領域９４が前記
ラディカルビーム照射法により単結晶構造とされる点
も、第１の実施例と同様である。
電極はポリシリコンやポリサイド等の多結晶構造とさ
れ、前記ゲート絶縁膜９８は強誘電体膜で構成される。
また、前記ゲート絶縁膜９８、前記ｎ+型ソース９２、
前記ｎ+型ドレイン９３および前記活性領域９４が前記
ラディカルビーム照射法により単結晶構造とされる点
も、第１の実施例と同様である。
【０１２１】｛製造方法｝上記構成のメモリ半導体装置
は、以下のように製造される。まず、ＬＯＣＯＳ法を用
いてｎ型Ｓｉ基板９５を熱酸化し、その上面の所定位置
にｐ+型シリコン酸化膜９６を選択的に形成する。この
後、図２３および図２４の如く、ｐ+型シリコン酸化膜
９６の形成されない領域にボロンまたはＢＦ2のイオン
注入しその拡散工程を経て基板電極となるｐ+型拡散層
９７を形成する。
は、以下のように製造される。まず、ＬＯＣＯＳ法を用
いてｎ型Ｓｉ基板９５を熱酸化し、その上面の所定位置
にｐ+型シリコン酸化膜９６を選択的に形成する。この
後、図２３および図２４の如く、ｐ+型シリコン酸化膜
９６の形成されない領域にボロンまたはＢＦ2のイオン
注入しその拡散工程を経て基板電極となるｐ+型拡散層
９７を形成する。
【０１２２】この後、多結晶もしくはアモルファス（非
晶質）シリコンをＣＶＤ法等で積層した後、図２５およ
び図２６の如く、第１の実施例で説明したのと同様のラ
ディカルビーム照射法にてシリコン単結晶膜９４ａを形
成する。なお、ここでは、ｐ+型拡散層９７等の上に直
接多結晶もしくはアモルファスシリコンを積層してもよ
いし、あるいはｐ+型拡散層９７等の上に図示しない薄
い酸化膜を形成した後、多結晶もしくはアモルファスシ
リコンを積層して単結晶化を施してもよい。ただし、後
者のようにｐ+型拡散層９７等の上に薄い酸化膜を形成
する場合、基板電位はメモリセルのゲート絶縁膜９８の
容量と前記薄い酸化膜の容量とのカップリングで決ま
る。また、ｐ+型拡散層９７上に薄い酸化膜を形成する
場合、Ｓｉ基板９５をｐ型とし、基板電極用拡散層９７
をｎ+拡散としてもよい。
晶質）シリコンをＣＶＤ法等で積層した後、図２５およ
び図２６の如く、第１の実施例で説明したのと同様のラ
ディカルビーム照射法にてシリコン単結晶膜９４ａを形
成する。なお、ここでは、ｐ+型拡散層９７等の上に直
接多結晶もしくはアモルファスシリコンを積層してもよ
いし、あるいはｐ+型拡散層９７等の上に図示しない薄
い酸化膜を形成した後、多結晶もしくはアモルファスシ
リコンを積層して単結晶化を施してもよい。ただし、後
者のようにｐ+型拡散層９７等の上に薄い酸化膜を形成
する場合、基板電位はメモリセルのゲート絶縁膜９８の
容量と前記薄い酸化膜の容量とのカップリングで決ま
る。また、ｐ+型拡散層９７上に薄い酸化膜を形成する
場合、Ｓｉ基板９５をｐ型とし、基板電極用拡散層９７
をｎ+拡散としてもよい。
【０１２３】次に、図２７および図２８の如く、前記シ
リコン単結晶膜９４ａのうち前記ｐ+型シリコン酸化膜
９６の直上領域について、リソグラフィー、イオン注
入、拡散工程を組み合わせてｎ+拡散層を形成し、これ
らをｎ+型ソース９２およびｎ+型ドレイン９３とする。
また、ｎ+型ソース９２およびｎ+型ドレイン９３に挟ま
れる領域を活性領域（チャネル）９４とする。
リコン単結晶膜９４ａのうち前記ｐ+型シリコン酸化膜
９６の直上領域について、リソグラフィー、イオン注
入、拡散工程を組み合わせてｎ+拡散層を形成し、これ
らをｎ+型ソース９２およびｎ+型ドレイン９３とする。
また、ｎ+型ソース９２およびｎ+型ドレイン９３に挟ま
れる領域を活性領域（チャネル）９４とする。
【０１２４】次に、ｎ+型ソース９２、ｎ+型ドレイン９
３および活性領域（チャネル）９４を含むシリコン単結
晶膜９４ａの全上面に、ＣＶＤ法あるいはゾルーゲル法
とスパッタ法とを組み合わせて強誘電体膜を積層した
後、第１の実施例で説明したのと同様のラディカルビー
ム照射法にてこれを単結晶化し、図２９および図３０の
如く、ゲート絶縁膜９８を形成する。なお、ゲート絶縁
膜９８はシリコン単結晶膜９４ａ上に直接に形成しても
よく、あるいは、シリコン単結晶膜９４ａ上に熱酸化で
薄く図示しない酸化膜を成長させた上に形成してもよ
い。
３および活性領域（チャネル）９４を含むシリコン単結
晶膜９４ａの全上面に、ＣＶＤ法あるいはゾルーゲル法
とスパッタ法とを組み合わせて強誘電体膜を積層した
後、第１の実施例で説明したのと同様のラディカルビー
ム照射法にてこれを単結晶化し、図２９および図３０の
如く、ゲート絶縁膜９８を形成する。なお、ゲート絶縁
膜９８はシリコン単結晶膜９４ａ上に直接に形成しても
よく、あるいは、シリコン単結晶膜９４ａ上に熱酸化で
薄く図示しない酸化膜を成長させた上に形成してもよ
い。
【０１２５】次に、ポリシリコンまたは高融点金属を含
むポリサイドをＣＶＤ法で積層してゲート電極９１を形
成した後、図２１および図２２の如く、ゲート電極９１
およびゲート絶縁膜９８をパターニングしてメモリセル
アレイのトランジスタを構成する。しかる後、一般的な
シリコン半導体の配線プロセス等を経て、電気的に書き
換えが可能な強誘電体不揮発性メモリを完成する。本実
施例によっても、第１の実施例と同様の作用、効果を得
られる。
むポリサイドをＣＶＤ法で積層してゲート電極９１を形
成した後、図２１および図２２の如く、ゲート電極９１
およびゲート絶縁膜９８をパターニングしてメモリセル
アレイのトランジスタを構成する。しかる後、一般的な
シリコン半導体の配線プロセス等を経て、電気的に書き
換えが可能な強誘電体不揮発性メモリを完成する。本実
施例によっても、第１の実施例と同様の作用、効果を得
られる。
【０１２６】［第３の実施例］ ｛構成｝本発明第３の実施例のメモリ半導体装置は、ゲ
ート絶縁膜に強誘電体を用いた薄膜トランジスタ（ＴＦ
Ｔ）でメモリセルを構成するＭＦＳＦＥＴである点で第
１および第２の実施例と同様であるが、本実施例の半導
体装置は、メモリセルアレイの断面構造が図３１に示し
た構造とされる点で第１および第２の実施例と異なる。
すなわち、本実施例では、単結晶膜としての強誘電体か
らなるゲート絶縁膜１０１が、ゲート電極１０２の下面
の一部のみに形成され、ゲート絶縁膜１０１とｐ型半導
体基板１０３との間、およびゲート電極１０２とｐ型半
導体基板１０３との間にシリコン酸化薄膜１０４が形成
されている。図３１中の１０５はソース、１０６はドレ
インである。なお、本実施例のメモリセルアレイのレイ
アウトは、図２０に示した第２の実施例と同様である。
ート絶縁膜に強誘電体を用いた薄膜トランジスタ（ＴＦ
Ｔ）でメモリセルを構成するＭＦＳＦＥＴである点で第
１および第２の実施例と同様であるが、本実施例の半導
体装置は、メモリセルアレイの断面構造が図３１に示し
た構造とされる点で第１および第２の実施例と異なる。
すなわち、本実施例では、単結晶膜としての強誘電体か
らなるゲート絶縁膜１０１が、ゲート電極１０２の下面
の一部のみに形成され、ゲート絶縁膜１０１とｐ型半導
体基板１０３との間、およびゲート電極１０２とｐ型半
導体基板１０３との間にシリコン酸化薄膜１０４が形成
されている。図３１中の１０５はソース、１０６はドレ
インである。なお、本実施例のメモリセルアレイのレイ
アウトは、図２０に示した第２の実施例と同様である。
【０１２７】図３２は、本実施例の半導体装置のゲート
電圧／ドレイン電流特性図である。図３２中のα０はデ
ータが“０”の場合、α１はデータが“１”の場合を夫
々示している。ゲート電圧／ドレイン電流特性は、図３
２のようにデータ“１”“０”のどちらの場合でもしき
い値は異なるもののエンハンスメント型となる。
電圧／ドレイン電流特性図である。図３２中のα０はデ
ータが“０”の場合、α１はデータが“１”の場合を夫
々示している。ゲート電圧／ドレイン電流特性は、図３
２のようにデータ“１”“０”のどちらの場合でもしき
い値は異なるもののエンハンスメント型となる。
【０１２８】図３３は本実施例の半導体装置としてのメ
モリセルアレイの回路図、図３４は同じくその周辺回路
図を示す。本実施例のメモリセルアレイＭＡは、メモリ
セルアレイをバンクと呼ぶ小ブロックに分割して、動作
中１つのバンクのみが選択され、他のバンクは電気的に
分離されるようにすることで、ビットラインの負荷容量
を大幅に低減し、処理の高速化を図るものである。すな
わち、図３３および図３４の如く、高速化のために、複
数の同種のメモリセルアレイＭＡを一のバンク（集合
体）Ｂａｎｋ０〜Ｂａｎｋ３として配線し、さらに複数
の前記バンクＢａｎｋ０〜Ｂａｎｋ３を自動切り換え方
式で電気的に接続すよう構成している。図３３の如く、
必ずいずれか１個のバンク（例えばＢａｎｋ２）内の全
メモリセル（ＴＲ１を含む）のみがいずれかの主ビット
線（例えばＢＬ２）に共通に接続され、他のバンク（Ｂ
ａｎｋ０，Ｂａｎｋ１，Ｂａｎｋ３）のメモリセルは前
記主ビット線（ＢＬ１）に接続されない構造とし、各主
ビット線ＢＬ０〜ＢＬ４の負荷容量を低減している。図
３３中のＴＲ０は隣合うバンク（Ｂａｎｋ１，Ｂａｎｋ
２）間に介装されるメモリセル、ＴＲ２は他の隣合うバ
ンク（Ｂａｎｋ２，Ｂａｎｋ３）間に介装されるメモリ
セルである。また、Ｑ０１，Ｑ０２，Ｑ１，Ｑ２はバン
クＢａｎｋ０〜Ｂａｎｋ３を選択するセレクト素子（セ
レクトゲートトランジスタ）であり、そのゲート電極は
３本のセレクトラインＳＥ０，ＳＥ１，ＳＥ２に夫々接
続される。このうち、一のセレクト素子Ｑ０１の一方の
ソース／ドレイン電極ｐ１は、いずれかのバンク（Ｂａ
ｎｋ２）内のｎ個の全メモリセル（ＴＲ１を含む）のソ
ース１０５に接続されるとともに、隣接するバンク（Ｂ
ａｎｋ１）との間のメモリセル（ＴＲ０）のドレイン１
０６に接続される。他のセレクト素子Ｑ０２の一方のソ
ース／ドレイン電極ｐ２は、前記いずれかのバンク（Ｂ
ａｎｋ２）内のｎ個の全メモリセル（ＴＲ１を含む）の
ドレイン１０６に接続されるとともに、隣接するバンク
（Ｂａｎｋ３）との間のメモリセル（ＴＲ２）のソース
１０５に接続される。該セレクト素子Ｑ０１，Ｑ０２の
他方のソース／ドレイン電極ｐ３，ｐ４は、前記いずれ
かのバンク（Ｂａｎｋ２）に対応する主ビット線ＢＬ２
に接続される。さらに他のセレクト素子Ｑ１の一方のソ
ース／ドレイン電極ｐ５は、前記いずれかのバンク（Ｂ
ａｎｋ２）内のｎ個の全メモリセル（ＴＲ１を含む）の
ドレイン１０６に接続されるとともに、隣接するバンク
（Ｂａｎｋ３）との間のメモリセルＴＲ２のソース１０
５に接続される。該他のセレクト素子Ｑ１の他方のソー
ス／ドレイン電極ｐ６は、前記いずれかのバンク（Ｂａ
ｎｋ２）に対応する主ビット線ＢＬ２に接続される。さ
らに他のセレクト素子Ｑ２の一方のソース／ドレイン電
極ｐ７は、前記いずれかのバンク（Ｂａｎｋ２）内のｎ
個の全メモリセル（ＴＲ１を含む）のソース１０５に接
続されるとともに、隣接するバンク（Ｂａｎｋ１）との
間のメモリセルＴＲ０，ＴＲ２のドレイン１０６に接続
される。該他のセレクト素子Ｑ２の他方のソース／ドレ
イン電極ｐ８は、隣接するバンク（Ｂａｎｋ１）に対応
する主ビット線ＢＬ１に接続される。
モリセルアレイの回路図、図３４は同じくその周辺回路
図を示す。本実施例のメモリセルアレイＭＡは、メモリ
セルアレイをバンクと呼ぶ小ブロックに分割して、動作
中１つのバンクのみが選択され、他のバンクは電気的に
分離されるようにすることで、ビットラインの負荷容量
を大幅に低減し、処理の高速化を図るものである。すな
わち、図３３および図３４の如く、高速化のために、複
数の同種のメモリセルアレイＭＡを一のバンク（集合
体）Ｂａｎｋ０〜Ｂａｎｋ３として配線し、さらに複数
の前記バンクＢａｎｋ０〜Ｂａｎｋ３を自動切り換え方
式で電気的に接続すよう構成している。図３３の如く、
必ずいずれか１個のバンク（例えばＢａｎｋ２）内の全
メモリセル（ＴＲ１を含む）のみがいずれかの主ビット
線（例えばＢＬ２）に共通に接続され、他のバンク（Ｂ
ａｎｋ０，Ｂａｎｋ１，Ｂａｎｋ３）のメモリセルは前
記主ビット線（ＢＬ１）に接続されない構造とし、各主
ビット線ＢＬ０〜ＢＬ４の負荷容量を低減している。図
３３中のＴＲ０は隣合うバンク（Ｂａｎｋ１，Ｂａｎｋ
２）間に介装されるメモリセル、ＴＲ２は他の隣合うバ
ンク（Ｂａｎｋ２，Ｂａｎｋ３）間に介装されるメモリ
セルである。また、Ｑ０１，Ｑ０２，Ｑ１，Ｑ２はバン
クＢａｎｋ０〜Ｂａｎｋ３を選択するセレクト素子（セ
レクトゲートトランジスタ）であり、そのゲート電極は
３本のセレクトラインＳＥ０，ＳＥ１，ＳＥ２に夫々接
続される。このうち、一のセレクト素子Ｑ０１の一方の
ソース／ドレイン電極ｐ１は、いずれかのバンク（Ｂａ
ｎｋ２）内のｎ個の全メモリセル（ＴＲ１を含む）のソ
ース１０５に接続されるとともに、隣接するバンク（Ｂ
ａｎｋ１）との間のメモリセル（ＴＲ０）のドレイン１
０６に接続される。他のセレクト素子Ｑ０２の一方のソ
ース／ドレイン電極ｐ２は、前記いずれかのバンク（Ｂ
ａｎｋ２）内のｎ個の全メモリセル（ＴＲ１を含む）の
ドレイン１０６に接続されるとともに、隣接するバンク
（Ｂａｎｋ３）との間のメモリセル（ＴＲ２）のソース
１０５に接続される。該セレクト素子Ｑ０１，Ｑ０２の
他方のソース／ドレイン電極ｐ３，ｐ４は、前記いずれ
かのバンク（Ｂａｎｋ２）に対応する主ビット線ＢＬ２
に接続される。さらに他のセレクト素子Ｑ１の一方のソ
ース／ドレイン電極ｐ５は、前記いずれかのバンク（Ｂ
ａｎｋ２）内のｎ個の全メモリセル（ＴＲ１を含む）の
ドレイン１０６に接続されるとともに、隣接するバンク
（Ｂａｎｋ３）との間のメモリセルＴＲ２のソース１０
５に接続される。該他のセレクト素子Ｑ１の他方のソー
ス／ドレイン電極ｐ６は、前記いずれかのバンク（Ｂａ
ｎｋ２）に対応する主ビット線ＢＬ２に接続される。さ
らに他のセレクト素子Ｑ２の一方のソース／ドレイン電
極ｐ７は、前記いずれかのバンク（Ｂａｎｋ２）内のｎ
個の全メモリセル（ＴＲ１を含む）のソース１０５に接
続されるとともに、隣接するバンク（Ｂａｎｋ１）との
間のメモリセルＴＲ０，ＴＲ２のドレイン１０６に接続
される。該他のセレクト素子Ｑ２の他方のソース／ドレ
イン電極ｐ８は、隣接するバンク（Ｂａｎｋ１）に対応
する主ビット線ＢＬ１に接続される。
【０１２９】なお、図３３中のＱ３，Ｑ４はトランジス
タであって、そのゲート電極はセレクトラインＳＥ３，
ＳＥ４に夫々接続される。前記Ｑ３の一方のソース／ド
レイン電極ｐ９は、前記隣接するバンク（Ｂａｎｋ１）
に対応する主ビット線ＢＬ１に接続され、前記Ｑ４の一
方のソース／ドレイン電極ｐ１０は、前記いずれかのバ
ンク（Ｂａｎｋ２）に対応する主ビット線ＢＬ２に接続
される。
タであって、そのゲート電極はセレクトラインＳＥ３，
ＳＥ４に夫々接続される。前記Ｑ３の一方のソース／ド
レイン電極ｐ９は、前記隣接するバンク（Ｂａｎｋ１）
に対応する主ビット線ＢＬ１に接続され、前記Ｑ４の一
方のソース／ドレイン電極ｐ１０は、前記いずれかのバ
ンク（Ｂａｎｋ２）に対応する主ビット線ＢＬ２に接続
される。
【０１３０】そして、各メモリセルのゲート電極１０２
すなわちワード線ＷＬ０〜ＷＬｎおよびセレクトライン
ＳＥ０〜ＳＥ２は、図３４の如く、ワードライン（Ｗ
Ｌ）バンク・デコーダ・ドライバ１１１に接続されてセ
レクト制御される。また、全ての主ビット線ＢＬ０〜Ｂ
Ｌ４は、トランジスタＱｍ，Ｑｎを介してバイアス発生
回路１１２に接続される。各トランジスタＱｍ，Ｑｎの
ゲート電極は、バイアスを印加すべきビットラインをセ
レクトするバイアスセレクタ回路１１３に接続される。
これにより、各メモリセルは一定の電位にプリチャージ
される。
すなわちワード線ＷＬ０〜ＷＬｎおよびセレクトライン
ＳＥ０〜ＳＥ２は、図３４の如く、ワードライン（Ｗ
Ｌ）バンク・デコーダ・ドライバ１１１に接続されてセ
レクト制御される。また、全ての主ビット線ＢＬ０〜Ｂ
Ｌ４は、トランジスタＱｍ，Ｑｎを介してバイアス発生
回路１１２に接続される。各トランジスタＱｍ，Ｑｎの
ゲート電極は、バイアスを印加すべきビットラインをセ
レクトするバイアスセレクタ回路１１３に接続される。
これにより、各メモリセルは一定の電位にプリチャージ
される。
【０１３１】また、各主ビット線ＢＬ０〜ＢＬ４は、図
３４の如く、ドライバ回路１１４の一対のトランジスタ
Ｑｃ，Ｑｄの一方のソース／ドレイン電極ｐ１１，ｐ１
２に接続される。該ドライバ回路１１４の各トランジス
タＱｃ，Ｑｄのゲート電極はビット線（ＢＬ）プレート
線（ＰＬ）デコーダ１１５に接続される。また、前記Ｑ
ｃの他方のソース／ドレイン電極ｐ１３はセンスアンプ
（ＳＡ）／書き込みバイアスセレクタ回路１１６を介し
てセンスアンプ（ＳＡ）１１７および書き込みバイアス
発生回路１１８に接続され、通常センスアンプ（ＳＡ）
のセンスレベルにプリチャージされる。前記Ｑｄの各他
方のソース／ドレイン電極ｐ１４はグランド接続され
る。
３４の如く、ドライバ回路１１４の一対のトランジスタ
Ｑｃ，Ｑｄの一方のソース／ドレイン電極ｐ１１，ｐ１
２に接続される。該ドライバ回路１１４の各トランジス
タＱｃ，Ｑｄのゲート電極はビット線（ＢＬ）プレート
線（ＰＬ）デコーダ１１５に接続される。また、前記Ｑ
ｃの他方のソース／ドレイン電極ｐ１３はセンスアンプ
（ＳＡ）／書き込みバイアスセレクタ回路１１６を介し
てセンスアンプ（ＳＡ）１１７および書き込みバイアス
発生回路１１８に接続され、通常センスアンプ（ＳＡ）
のセンスレベルにプリチャージされる。前記Ｑｄの各他
方のソース／ドレイン電極ｐ１４はグランド接続され
る。
【０１３２】｛使用動作｝上記構成の半導体装置の使用
（読み出し、書き込み）時には、対象となるメモリセル
について、図３４の如く、ワードライン（ＷＬ）バンク
・デコーダ・ドライバ１１１にてセレクトラインＳＥ０
〜ＳＥ２およびセレクト素子Ｑ０１，Ｑ０２，Ｑ１，Ｑ
２を通じてセレクト制御し、対応するバンクＢａｎｋ０
〜Ｂａｎｋ３の主ビットラインＢＬ０〜ＢＬ３のみを、
対象となるビット線またはプレート線に接続して行う。
このとき、他のバンクに対応する主ビットラインをこれ
に対応するビット線およびプレート線から電気的に切り
離す。そして、データの読み出し／書き込みが行なわれ
ていないビット線またはワード線を、センスアンプの
“０”，“１”の判定しきい値程度の中間電位にバイア
スしておくことによって、データの読み出し、あるいは
書き込みを高速で行なう。以下、その具体的な動作を説
明する。
（読み出し、書き込み）時には、対象となるメモリセル
について、図３４の如く、ワードライン（ＷＬ）バンク
・デコーダ・ドライバ１１１にてセレクトラインＳＥ０
〜ＳＥ２およびセレクト素子Ｑ０１，Ｑ０２，Ｑ１，Ｑ
２を通じてセレクト制御し、対応するバンクＢａｎｋ０
〜Ｂａｎｋ３の主ビットラインＢＬ０〜ＢＬ３のみを、
対象となるビット線またはプレート線に接続して行う。
このとき、他のバンクに対応する主ビットラインをこれ
に対応するビット線およびプレート線から電気的に切り
離す。そして、データの読み出し／書き込みが行なわれ
ていないビット線またはワード線を、センスアンプの
“０”，“１”の判定しきい値程度の中間電位にバイア
スしておくことによって、データの読み出し、あるいは
書き込みを高速で行なう。以下、その具体的な動作を説
明する。
【０１３３】＜読み出し動作＞読み出し時には、まず、
セレクトラインＳＥ０〜ＳＥ２に信号を送信してセレク
ト素子Ｑ０１，Ｑ０２，Ｑ１，Ｑ２を駆動する。例えば
ＴＲ１から読み出しする場合、ＳＥ１，ＳＥ２をライン
を“Ｈ“レベルとし、セレクト素子Ｑ１，Ｑ２をＯＮ状
態とする。また、各メモリセルのソース／ドレイン電極
は夫々ＢＬ１とＢＬ２に接続されている。このとき、バ
ンク内のソースおよびドレインの端から端までの拡散抵
抗値をＲ０，Ｒ１とすると、トランジスタのソース／ド
レインにＲ０＋Ｒ１の抵抗が、直列につながることにな
る。そして、ワード線ＷＬ０〜ＷＬｎのうち読み出しト
ランジスタのワード線のみをＷＬバンク・デコーダ・ド
ライバ１１１にて“Ｈ”レベルとする。さらに、ＢＬ・
ＰＬデコーダ１１５にて、一方のソース／ドレイン電極
を接続している主ビット線（ＢＬ０）のドライバ回路１
１４のトランジスタＱｄをオンにし、該主ビット線（Ｂ
Ｌ０）をグランドに接続するとともに、他方のソース／
ドレイン電極に接続している主ビット線（ＢＬ１）のド
ライバ回路１１４のトランジスタＱｃをオンにし、該主
ビット線（ＢＬ１）をＳＡ／書き込みバイアスセレクタ
回路１１６に接続し、該ＳＡ／書き込みバイアスセレク
タ回路１１６にてＳＡ１１７のバイアスを選択してデー
タの読み出しを行なう。
セレクトラインＳＥ０〜ＳＥ２に信号を送信してセレク
ト素子Ｑ０１，Ｑ０２，Ｑ１，Ｑ２を駆動する。例えば
ＴＲ１から読み出しする場合、ＳＥ１，ＳＥ２をライン
を“Ｈ“レベルとし、セレクト素子Ｑ１，Ｑ２をＯＮ状
態とする。また、各メモリセルのソース／ドレイン電極
は夫々ＢＬ１とＢＬ２に接続されている。このとき、バ
ンク内のソースおよびドレインの端から端までの拡散抵
抗値をＲ０，Ｒ１とすると、トランジスタのソース／ド
レインにＲ０＋Ｒ１の抵抗が、直列につながることにな
る。そして、ワード線ＷＬ０〜ＷＬｎのうち読み出しト
ランジスタのワード線のみをＷＬバンク・デコーダ・ド
ライバ１１１にて“Ｈ”レベルとする。さらに、ＢＬ・
ＰＬデコーダ１１５にて、一方のソース／ドレイン電極
を接続している主ビット線（ＢＬ０）のドライバ回路１
１４のトランジスタＱｄをオンにし、該主ビット線（Ｂ
Ｌ０）をグランドに接続するとともに、他方のソース／
ドレイン電極に接続している主ビット線（ＢＬ１）のド
ライバ回路１１４のトランジスタＱｃをオンにし、該主
ビット線（ＢＬ１）をＳＡ／書き込みバイアスセレクタ
回路１１６に接続し、該ＳＡ／書き込みバイアスセレク
タ回路１１６にてＳＡ１１７のバイアスを選択してデー
タの読み出しを行なう。
【０１３４】各メモリセルにおける個々の読み出し動作
については、メモリセルの電流電圧特性が図１９のよう
な場合に、図３３中のメモリセルＴＲ０のデータの読み
出しは次の手順で行えばよい。
については、メモリセルの電流電圧特性が図１９のよう
な場合に、図３３中のメモリセルＴＲ０のデータの読み
出しは次の手順で行えばよい。
【０１３５】「１」 初期状態は、全ての主ビット線Ｂ
Ｌ０〜ＢＬ３が図３４中のバイアス発生回路１１２に接
続され、ＳＡ１１７のセンスレベルにプリチャージされ
る。この電圧レベルをＶｒｅｆとする。このとき、全て
のワード線ＷＬ０〜ＷＬｎはメモリセルを“ＯＦＦ”状
態に保つためＶｒｅｆ−Ｖｇ（２）なる電圧レベルとし
ておく。
Ｌ０〜ＢＬ３が図３４中のバイアス発生回路１１２に接
続され、ＳＡ１１７のセンスレベルにプリチャージされ
る。この電圧レベルをＶｒｅｆとする。このとき、全て
のワード線ＷＬ０〜ＷＬｎはメモリセルを“ＯＦＦ”状
態に保つためＶｒｅｆ−Ｖｇ（２）なる電圧レベルとし
ておく。
【０１３６】「２」 次に、ＷＬ０をＶｒｅｆレベルに
すると同時に、セレクトラインＳＥ０を“Ｈ”レベル
（ＯＮ状態）とする。他のセレクトラインＳＥ１〜ＳＥ
４は“Ｌ”レベル（ＯＦＦ状態）とする。ここで、ビッ
トライン／プレートライン・デコーダ・ドライバ１１５
によってＢＬ１をＧＮＤに接続すると共に、ＢＬ２をＳ
Ａ１１７に接続する。また、バイアスセレクタ回路１１
３によって、ＢＬ１はバイアス発生回路１１２から切り
離される。
すると同時に、セレクトラインＳＥ０を“Ｈ”レベル
（ＯＮ状態）とする。他のセレクトラインＳＥ１〜ＳＥ
４は“Ｌ”レベル（ＯＦＦ状態）とする。ここで、ビッ
トライン／プレートライン・デコーダ・ドライバ１１５
によってＢＬ１をＧＮＤに接続すると共に、ＢＬ２をＳ
Ａ１１７に接続する。また、バイアスセレクタ回路１１
３によって、ＢＬ１はバイアス発生回路１１２から切り
離される。
【０１３７】「３」 ＴＲ０がデプレッション型の場
合、ＢＬ２からＢＬ１に電流が流れ、ＢＬ２の電位が下
がる。また、ＴＲ０がエンハンスメント型の場合、ＢＬ
２からＢＬ１には電流が流れず、ＢＬ２の電位は変化し
ない。この電流もしくは電圧の変化量をＳＡ１１７で検
出することによって、データの読み出しが行なわれる。
合、ＢＬ２からＢＬ１に電流が流れ、ＢＬ２の電位が下
がる。また、ＴＲ０がエンハンスメント型の場合、ＢＬ
２からＢＬ１には電流が流れず、ＢＬ２の電位は変化し
ない。この電流もしくは電圧の変化量をＳＡ１１７で検
出することによって、データの読み出しが行なわれる。
【０１３８】また、図３３中のＴＲ１の読み出しは、Ｓ
Ｅ１、ＳＥ２を“Ｈ”レベル（ＯＮ状態）とし、他のセ
レクトラインを“Ｌ”レベル（ＯＦＦ状態）とすること
によって可能となる。
Ｅ１、ＳＥ２を“Ｈ”レベル（ＯＮ状態）とし、他のセ
レクトラインを“Ｌ”レベル（ＯＦＦ状態）とすること
によって可能となる。
【０１３９】＜書き込み動作＞データの書き込み時に
は、まず、セレクトラインＳＥ０〜ＳＥ２に信号を送信
してセレクト素子Ｑ０１，Ｑ０２，Ｑ１，Ｑ２を駆動す
る。例えばＴＲ１に書き込みする場合、ＳＥ１，ＳＥ２
をラインを“Ｈ“レベルとし、セレクト素子Ｑ１，Ｑ２
をＯＮ状態とする。また、各メモリセルのソース／ドレ
イン電極は夫々ＢＬ１とＢＬ２に接続されている。この
とき、バンク内のソースおよびドレインの端から端まで
の拡散抵抗値をＲ０，Ｒ１とすると、トランジスタのソ
ース／ドレインにＲ０＋Ｒ１の抵抗が、直列につながる
ことになる。そして、書き込みトランジスタの基板電極
と一方のソース／ドレイン電極を接続している主ビット
線（ＢＬ１）がプレート線となり、ＢＬ・ＰＬデコーダ
１１５にて、前記主ビット線（ＢＬ１）のドライバ回路
１１４のトランジスタＱｃをオンにして該主ビット線
（ＢＬ１）をＳＡ／書き込みバイアスセレクタ回路１１
６に接続し、該ＳＡ／書き込みバイアスセレクタ回路１
１６にてＳＡ１１７のバイアスを選択し、書き込みトラ
ンジスタのワード線ＷＬ０〜ＷＬｎとの間に所望のバイ
アスを印加してデータを書き込む。
は、まず、セレクトラインＳＥ０〜ＳＥ２に信号を送信
してセレクト素子Ｑ０１，Ｑ０２，Ｑ１，Ｑ２を駆動す
る。例えばＴＲ１に書き込みする場合、ＳＥ１，ＳＥ２
をラインを“Ｈ“レベルとし、セレクト素子Ｑ１，Ｑ２
をＯＮ状態とする。また、各メモリセルのソース／ドレ
イン電極は夫々ＢＬ１とＢＬ２に接続されている。この
とき、バンク内のソースおよびドレインの端から端まで
の拡散抵抗値をＲ０，Ｒ１とすると、トランジスタのソ
ース／ドレインにＲ０＋Ｒ１の抵抗が、直列につながる
ことになる。そして、書き込みトランジスタの基板電極
と一方のソース／ドレイン電極を接続している主ビット
線（ＢＬ１）がプレート線となり、ＢＬ・ＰＬデコーダ
１１５にて、前記主ビット線（ＢＬ１）のドライバ回路
１１４のトランジスタＱｃをオンにして該主ビット線
（ＢＬ１）をＳＡ／書き込みバイアスセレクタ回路１１
６に接続し、該ＳＡ／書き込みバイアスセレクタ回路１
１６にてＳＡ１１７のバイアスを選択し、書き込みトラ
ンジスタのワード線ＷＬ０〜ＷＬｎとの間に所望のバイ
アスを印加してデータを書き込む。
【０１４０】各メモリセルにおける個々の書き込み動作
について、図３３中のＴＲ０にデータを書き込む場合に
は、 「１」 初期状態は、読み出し動作と同様に、全ての主
ビット線ＢＬ０〜ＢＬ３が図３４中のバイアス発生回路
１１２に接続され、ＳＡ１１７のセンスレベルにプリチ
ャージされる。この電圧レベルをＶｒｅｆとする。この
とき、全てのワード線ＷＬ０〜ＷＬｎはメモリセルを
“ＯＦＦ”状態に保つためＶｒｅｆ−Ｖｇ（２）なる電
圧レベルとしておく。
について、図３３中のＴＲ０にデータを書き込む場合に
は、 「１」 初期状態は、読み出し動作と同様に、全ての主
ビット線ＢＬ０〜ＢＬ３が図３４中のバイアス発生回路
１１２に接続され、ＳＡ１１７のセンスレベルにプリチ
ャージされる。この電圧レベルをＶｒｅｆとする。この
とき、全てのワード線ＷＬ０〜ＷＬｎはメモリセルを
“ＯＦＦ”状態に保つためＶｒｅｆ−Ｖｇ（２）なる電
圧レベルとしておく。
【０１４１】「２」 ＢＬ１のみを書き込みバイアス発
生回路１１８に接続する。
生回路１１８に接続する。
【０１４２】「３」 ＳＥ１を“Ｈ”レベル（ＯＮ状
態）とし、他のＳＥラインを“Ｌ”レベル（ＯＦＦ状
態）とする。
態）とし、他のＳＥラインを“Ｌ”レベル（ＯＦＦ状
態）とする。
【０１４３】「４」 データとして“０”を書き込む場
合、ＷＬ０をＶｒｅｆ−Ｖｇ（１）／２に、ＢＬ１をＶ
ｒｅｆ＋Ｖｇ（１）／２にバイアスする。なお、Ｖｇ
（１）は図１９に示す電圧値である。
合、ＷＬ０をＶｒｅｆ−Ｖｇ（１）／２に、ＢＬ１をＶ
ｒｅｆ＋Ｖｇ（１）／２にバイアスする。なお、Ｖｇ
（１）は図１９に示す電圧値である。
【０１４４】「５」 データとして“１”を書き込む場
合、ＷＬ０をＶｒｅｆ＋Ｖｇ（０）／２に、ＢＬ１をＶ
ｒｅｆ−Ｖｇ（０）／２にバイアスする。なお、Ｖｇ
（０）は図１９に示す電圧値である。
合、ＷＬ０をＶｒｅｆ＋Ｖｇ（０）／２に、ＢＬ１をＶ
ｒｅｆ−Ｖｇ（０）／２にバイアスする。なお、Ｖｇ
（０）は図１９に示す電圧値である。
【０１４５】図３３のＴＲ１にデータを書き込む場合に
ついては、ＳＥ２を“Ｈ“レベル（ＯＮ状態）とし、他
のＳＥラインを“Ｌ”レベル（ＯＦＦ状態）とすること
で可能となる。
ついては、ＳＥ２を“Ｈ“レベル（ＯＮ状態）とし、他
のＳＥラインを“Ｌ”レベル（ＯＦＦ状態）とすること
で可能となる。
【０１４６】このように、プレート線を、読み出し時に
はＧＮＤのみに、書き込み時には書き込みバイアス発生
回路のみに接続するので、他への電流パスがなく、故に
安定した動作を保証できる。
はＧＮＤのみに、書き込み時には書き込みバイアス発生
回路のみに接続するので、他への電流パスがなく、故に
安定した動作を保証できる。
【０１４７】［第４の実施例］ ｛構成｝本発明第４の実施例のメモリ半導体装置は、ゲ
ート絶縁膜に強誘電体を用いた薄膜トランジスタ（ＴＦ
Ｔ）でメモリセルを構成するＭＦＳＦＥＴである点で第
３の実施例と同様であるが、本実施例の半導体装置は、
メモリセルアレイの回路構造が図３５に示した構造とさ
れる点で第３の実施例と異なる。すなわち、第３の実施
例では、バンクセレクトラインが、ＳＥ０，ＳＥ１，Ｓ
Ｅ２の３本であったのに対し、本例では、ＳＥ０，ＳＥ
１，ＳＥ２，ＳＥ３の４本とされている。なお、図３３
中のσはバンク領域を示している。また、Ｑａ０，Ｑａ
１，Ｑａ２，Ｑａ３はバンクＢａｎｋ０〜Ｂａｎｋ３を
選択するセレクト素子（セレクトゲートトランジスタ）
であり、そのゲート電極は前記４本のセレクトラインＳ
Ｅ０，ＳＥ１，ＳＥ２，ＳＥ３に夫々接続される。この
うち、一のセレクト素子Ｑａ０の一方のソース／ドレイ
ン電極ｐ２１は、いずれかのバンク（Ｂａｎｋ２）内の
ｎ個の全メモリセル（ＴＲ１を含む）のドレイン１０６
に接続されるとともに、隣接するバンク（Ｂａｎｋ３）
との間のメモリセル（ＴＲ２）のソース１０５に接続さ
れる。他のセレクト素子Ｑａ１の一方のソース／ドレイ
ン電極ｐ２２は、前記いずれかのバンク（Ｂａｎｋ２）
内のｎ個の全メモリセル（ＴＲ１を含む）のソース１０
５に接続されるとともに、隣接するバンク（Ｂａｎｋ
１）との間のメモリセル（ＴＲ０）のドレイン１０６に
接続される。該セレクト素子Ｑａ０，Ｑａ１の他方のソ
ース／ドレイン電極ｐ２３，ｐ２４は、前記いずれかの
バンク（Ｂａｎｋ２）に対応する主ビット線ＢＬ２に接
続される。さらに他のセレクト素子Ｑａ２の一方のソー
ス／ドレイン電極ｐ２５は、前記いずれかのバンク（Ｂ
ａｎｋ２）内のｎ個の全メモリセル（ＴＲ１を含む）の
ソース１０５に接続されるとともに、隣接するバンク
（Ｂａｎｋ１）との間のメモリセルＴＲ０のドレイン１
０６に接続される。該他のセレクト素子Ｑａ２の他方の
ソース／ドレイン電極ｐ２６は、隣接するバンク（Ｂａ
ｎｋ１）に対応する主ビット線ＢＬ１に接続される。さ
らに他のセレクト素子Ｑａ３の一方のソース／ドレイン
電極ｐ２７は、前記いずれかのバンク（Ｂａｎｋ２）内
のｎ個の全メモリセル（ＴＲ１を含む）のドレイン１０
６に接続されるとともに、隣接するバンク（Ｂａｎｋ
３）との間のメモリセルＴＲ２のソース１０５に接続さ
れる。該他のセレクト素子Ｑａ３の他方のソース／ドレ
イン電極ｐ２８は、前記いずれかのバンク（Ｂａｎｋ
２）に対応する主ビット線ＢＬ２に接続される。
ート絶縁膜に強誘電体を用いた薄膜トランジスタ（ＴＦ
Ｔ）でメモリセルを構成するＭＦＳＦＥＴである点で第
３の実施例と同様であるが、本実施例の半導体装置は、
メモリセルアレイの回路構造が図３５に示した構造とさ
れる点で第３の実施例と異なる。すなわち、第３の実施
例では、バンクセレクトラインが、ＳＥ０，ＳＥ１，Ｓ
Ｅ２の３本であったのに対し、本例では、ＳＥ０，ＳＥ
１，ＳＥ２，ＳＥ３の４本とされている。なお、図３３
中のσはバンク領域を示している。また、Ｑａ０，Ｑａ
１，Ｑａ２，Ｑａ３はバンクＢａｎｋ０〜Ｂａｎｋ３を
選択するセレクト素子（セレクトゲートトランジスタ）
であり、そのゲート電極は前記４本のセレクトラインＳ
Ｅ０，ＳＥ１，ＳＥ２，ＳＥ３に夫々接続される。この
うち、一のセレクト素子Ｑａ０の一方のソース／ドレイ
ン電極ｐ２１は、いずれかのバンク（Ｂａｎｋ２）内の
ｎ個の全メモリセル（ＴＲ１を含む）のドレイン１０６
に接続されるとともに、隣接するバンク（Ｂａｎｋ３）
との間のメモリセル（ＴＲ２）のソース１０５に接続さ
れる。他のセレクト素子Ｑａ１の一方のソース／ドレイ
ン電極ｐ２２は、前記いずれかのバンク（Ｂａｎｋ２）
内のｎ個の全メモリセル（ＴＲ１を含む）のソース１０
５に接続されるとともに、隣接するバンク（Ｂａｎｋ
１）との間のメモリセル（ＴＲ０）のドレイン１０６に
接続される。該セレクト素子Ｑａ０，Ｑａ１の他方のソ
ース／ドレイン電極ｐ２３，ｐ２４は、前記いずれかの
バンク（Ｂａｎｋ２）に対応する主ビット線ＢＬ２に接
続される。さらに他のセレクト素子Ｑａ２の一方のソー
ス／ドレイン電極ｐ２５は、前記いずれかのバンク（Ｂ
ａｎｋ２）内のｎ個の全メモリセル（ＴＲ１を含む）の
ソース１０５に接続されるとともに、隣接するバンク
（Ｂａｎｋ１）との間のメモリセルＴＲ０のドレイン１
０６に接続される。該他のセレクト素子Ｑａ２の他方の
ソース／ドレイン電極ｐ２６は、隣接するバンク（Ｂａ
ｎｋ１）に対応する主ビット線ＢＬ１に接続される。さ
らに他のセレクト素子Ｑａ３の一方のソース／ドレイン
電極ｐ２７は、前記いずれかのバンク（Ｂａｎｋ２）内
のｎ個の全メモリセル（ＴＲ１を含む）のドレイン１０
６に接続されるとともに、隣接するバンク（Ｂａｎｋ
３）との間のメモリセルＴＲ２のソース１０５に接続さ
れる。該他のセレクト素子Ｑａ３の他方のソース／ドレ
イン電極ｐ２８は、前記いずれかのバンク（Ｂａｎｋ
２）に対応する主ビット線ＢＬ２に接続される。
【０１４８】なお、図３３中のＱａ４，Ｑａ５はトラン
ジスタであって、そのゲート電極はセレクトラインＳＥ
４，ＳＥ５に夫々接続される。前記Ｑａ４の一方のソー
ス／ドレイン電極ｐ２９は、前記いずれかのバンク（Ｂ
ａｎｋ２）に対応する主ビット線ＢＬ２に接続され、前
記Ｑａ５の一方のソース／ドレイン電極ｐ３０は、前記
隣接するバンク（Ｂａｎｋ１）に対応する主ビット線Ｂ
Ｌ１に接続される。
ジスタであって、そのゲート電極はセレクトラインＳＥ
４，ＳＥ５に夫々接続される。前記Ｑａ４の一方のソー
ス／ドレイン電極ｐ２９は、前記いずれかのバンク（Ｂ
ａｎｋ２）に対応する主ビット線ＢＬ２に接続され、前
記Ｑａ５の一方のソース／ドレイン電極ｐ３０は、前記
隣接するバンク（Ｂａｎｋ１）に対応する主ビット線Ｂ
Ｌ１に接続される。
【０１４９】｛読み書き動作｝例えば、ＴＲ１を読み書
きする場合、セレクトラインＳＥ０，ＳＥ２を“Ｈ”レ
ベルにしてＱａ０，Ｑａ２をＯＮ状態とし、メモリセル
のソース／ドレイン電極を夫々ＢＬ１とＢＬ２に接続す
るので、抵抗Ｒ０とＲ１がほぼ等しいとすると、メモリ
セルのソース／ドレインに直列につながる抵抗値は常に
Ｒ０（Ｒ１）となり、さらに高速化を図ることができ
る。
きする場合、セレクトラインＳＥ０，ＳＥ２を“Ｈ”レ
ベルにしてＱａ０，Ｑａ２をＯＮ状態とし、メモリセル
のソース／ドレイン電極を夫々ＢＬ１とＢＬ２に接続す
るので、抵抗Ｒ０とＲ１がほぼ等しいとすると、メモリ
セルのソース／ドレインに直列につながる抵抗値は常に
Ｒ０（Ｒ１）となり、さらに高速化を図ることができ
る。
【０１５０】［変形例］ （１）上記各実施例におけるラディカルビーム照射法で
は、予めアモルファス薄膜を形成し、結晶化温度以下の
低温度下で相異なる複数方向の最稠密結晶面に垂直な方
向からビーム照射して単結晶膜を形成していたが、予め
多結晶薄膜を形成し、結晶化温度以下の低温度下で相異
なる複数方向の最稠密結晶面に垂直な方向からビーム照
射して単結晶膜を形成してもよい。
は、予めアモルファス薄膜を形成し、結晶化温度以下の
低温度下で相異なる複数方向の最稠密結晶面に垂直な方
向からビーム照射して単結晶膜を形成していたが、予め
多結晶薄膜を形成し、結晶化温度以下の低温度下で相異
なる複数方向の最稠密結晶面に垂直な方向からビーム照
射して単結晶膜を形成してもよい。
【０１５１】（２）あるいは、ラディカルビーム照射法
において、結晶化温度以下の低温度下で反応ガスを供給
すると同時に相異なる複数方向の最稠密結晶面に垂直な
方向からビーム照射して単結晶膜を形成してもよい。
において、結晶化温度以下の低温度下で反応ガスを供給
すると同時に相異なる複数方向の最稠密結晶面に垂直な
方向からビーム照射して単結晶膜を形成してもよい。
【０１５２】（３）第３の実施例では、図３１の如く、
ｎチャネル型のＭＦＳＦＥＴ構造をとっているが、ｐチ
ャネル型のＭＦＳＦＥＴで構成することも可能である。
ｎチャネル型のＭＦＳＦＥＴ構造をとっているが、ｐチ
ャネル型のＭＦＳＦＥＴで構成することも可能である。
【０１５３】（４）メモリセルが十分なドライブ能力が
ある場合、図３４のバイアスセレクタ回路１１３を省略
して、常時バイアス（Ｖｒｅｆ）が印加される回路構成
としてもよい。
ある場合、図３４のバイアスセレクタ回路１１３を省略
して、常時バイアス（Ｖｒｅｆ）が印加される回路構成
としてもよい。
【０１５４】（５）上記各実施例ではゲート絶縁膜を単
層膜で構成していたが、多層膜で構成してもよい。
層膜で構成していたが、多層膜で構成してもよい。
【０１５５】（６）第１の実施例では、第１の基板とし
てシリコンを用いた半導体基板の上にシリコン酸化膜お
よびＴＦＴを積層していたが、上述のラディカルビーム
照射法では、下地層の材質を一切考慮する必要がなくな
るため、例えばガラス材等の安価な基板を用いてもよ
い。
てシリコンを用いた半導体基板の上にシリコン酸化膜お
よびＴＦＴを積層していたが、上述のラディカルビーム
照射法では、下地層の材質を一切考慮する必要がなくな
るため、例えばガラス材等の安価な基板を用いてもよ
い。
【０１５６】（７）上記各実施例において、単結晶膜で
構成されるゲート絶縁膜、拡散領域、その他の部分を、
軸配向多結晶膜で置き換えてもよい。軸配向多結晶膜
は、各結晶粒の間で一つの結晶方位のみが揃った多結晶
膜であり、各結晶粒の方位が任意である通常の多結晶膜
に比べて規則性が高いので、あらゆる点において単結晶
膜に近い特性を有している。このため、ゲート絶縁膜な
どが単結晶膜の代わりに軸配向多結晶膜で構成された半
導体装置においても、単結晶膜で構成された半導体装置
がもつ上述した優れた特性に近い特性が得られる。
構成されるゲート絶縁膜、拡散領域、その他の部分を、
軸配向多結晶膜で置き換えてもよい。軸配向多結晶膜
は、各結晶粒の間で一つの結晶方位のみが揃った多結晶
膜であり、各結晶粒の方位が任意である通常の多結晶膜
に比べて規則性が高いので、あらゆる点において単結晶
膜に近い特性を有している。このため、ゲート絶縁膜な
どが単結晶膜の代わりに軸配向多結晶膜で構成された半
導体装置においても、単結晶膜で構成された半導体装置
がもつ上述した優れた特性に近い特性が得られる。
【０１５７】軸配向多結晶膜を形成するには、例えば図
４１の正面断面図に示す装置６０ａを用いるとよい。図
４１において、図１５に示す装置６０と同一部分には同
一符号を付して、その詳細な説明を略する。図４１に示
す軸配向多結晶薄膜形成装置６０ａは、装置６０と同様
に反応ガスを供給することによって試料７１の上にアモ
ルファス薄膜または多結晶薄膜を堆積しつつ、それと同
時に一方向からＮｅ原子流等の気体のビームを照射する
ことによって、堆積しつつある薄膜を軸配向多結晶薄膜
へと逐次的に転換する。
４１の正面断面図に示す装置６０ａを用いるとよい。図
４１において、図１５に示す装置６０と同一部分には同
一符号を付して、その詳細な説明を略する。図４１に示
す軸配向多結晶薄膜形成装置６０ａは、装置６０と同様
に反応ガスを供給することによって試料７１の上にアモ
ルファス薄膜または多結晶薄膜を堆積しつつ、それと同
時に一方向からＮｅ原子流等の気体のビームを照射する
ことによって、堆積しつつある薄膜を軸配向多結晶薄膜
へと逐次的に転換する。
【０１５８】装置６０ａは、装置６０において、あたか
も反射板７２が除去された構造をなしており、そのこと
によって、気体のビームが試料７１の上へ一方向から照
射される。気体のビームを照射することによってブラベ
ーの法則が作用するが、照射が一方向から行われるの
で、この照射方向に直交するように一つの最稠密面の方
向のみが規制され、他の最稠密面の方向は規制されな
い。このため、装置６０ａによって形成される薄膜は、
一般には単結晶構造ではなく、一軸方向のみが揃った軸
配向多結晶構造となる。
も反射板７２が除去された構造をなしており、そのこと
によって、気体のビームが試料７１の上へ一方向から照
射される。気体のビームを照射することによってブラベ
ーの法則が作用するが、照射が一方向から行われるの
で、この照射方向に直交するように一つの最稠密面の方
向のみが規制され、他の最稠密面の方向は規制されな
い。このため、装置６０ａによって形成される薄膜は、
一般には単結晶構造ではなく、一軸方向のみが揃った軸
配向多結晶構造となる。
【０１５９】このように、装置６０ａを用いて軸配向多
結晶膜を形成する方法は、装置６０を用いて単結晶膜を
形成する方法において、単に照射方向を一方向に限定す
るのみであるので、装置６０を用いて単結晶膜を形成す
る方法よりも一層容易であるという利点がある。
結晶膜を形成する方法は、装置６０を用いて単結晶膜を
形成する方法において、単に照射方向を一方向に限定す
るのみであるので、装置６０を用いて単結晶膜を形成す
る方法よりも一層容易であるという利点がある。
【０１６０】（８）変形例（７）では、軸配向多結晶膜
を形成するのに、結晶化温度以下の低温度下で反応ガス
を供給すると同時に、一方向からビーム照射して軸配向
多結晶膜を形成したが、予めアモルファス薄膜または多
結晶薄膜（各結晶粒が任意の方向に配向した通常の多結
晶構造であってよい）を形成し、その後に、結晶化温度
以下の低温度下で、一方向からビーム照射することによ
って、軸配向多結晶膜を形成しても良い。
を形成するのに、結晶化温度以下の低温度下で反応ガス
を供給すると同時に、一方向からビーム照射して軸配向
多結晶膜を形成したが、予めアモルファス薄膜または多
結晶薄膜（各結晶粒が任意の方向に配向した通常の多結
晶構造であってよい）を形成し、その後に、結晶化温度
以下の低温度下で、一方向からビーム照射することによ
って、軸配向多結晶膜を形成しても良い。
【０１６１】（９）変形例（１）において、予め多結晶
薄膜を形成した後に複数方向からのビーム照射を行って
単結晶膜へと転換する際に、予め形成される多結晶薄膜
は特に軸配向多結晶薄膜であると一層望ましい。この軸
配向多結晶薄膜は、例えば変形例（７）または（８）で
述べた方法を用いれば、容易に形成可能である。
薄膜を形成した後に複数方向からのビーム照射を行って
単結晶膜へと転換する際に、予め形成される多結晶薄膜
は特に軸配向多結晶薄膜であると一層望ましい。この軸
配向多結晶薄膜は、例えば変形例（７）または（８）で
述べた方法を用いれば、容易に形成可能である。
【０１６２】上述したように軸配向多結晶膜の形成は単
結晶膜の形成に比べて容易であり、しかもその特性は単
結晶膜の特性に近い。このため、ゲート絶縁膜その他と
して単結晶膜を形成する際に、まず軸配向多結晶薄膜を
形成することによって、軸配向多結晶薄膜に相応する良
好な特性を確保することができる。その後、軸配向多結
晶薄膜へ複数方向からのビームを照射することによっ
て、軸配向多結晶薄膜が単結晶膜へ転換される度合いに
応じて、さらに良好な特性へと向上する。すなわち、こ
の方法では、例えば複数方向からのビーム照射にむらが
あるなど、軸配向多結晶薄膜から単結晶膜への転換が十
分に行われない場合でも、ゲート絶縁膜などが単結晶膜
で構成される半導体装置に近い特性が保証される。
結晶膜の形成に比べて容易であり、しかもその特性は単
結晶膜の特性に近い。このため、ゲート絶縁膜その他と
して単結晶膜を形成する際に、まず軸配向多結晶薄膜を
形成することによって、軸配向多結晶薄膜に相応する良
好な特性を確保することができる。その後、軸配向多結
晶薄膜へ複数方向からのビームを照射することによっ
て、軸配向多結晶薄膜が単結晶膜へ転換される度合いに
応じて、さらに良好な特性へと向上する。すなわち、こ
の方法では、例えば複数方向からのビーム照射にむらが
あるなど、軸配向多結晶薄膜から単結晶膜への転換が十
分に行われない場合でも、ゲート絶縁膜などが単結晶膜
で構成される半導体装置に近い特性が保証される。
【０１６３】（１０）変形例（９）において、軸配向多
結晶薄膜を形成する際におけるビーム照射の方向と、軸
配向多結晶薄膜を単結晶膜へと転換する際におけるビー
ム照射の複数方向の１つとを、互いに同一にするとさら
に望ましい。このとき、軸配向多結晶薄膜における方位
の揃った最稠密面については、単結晶化に際してその方
向が維持されるので、単結晶膜への転換が円滑に進行す
る。
結晶薄膜を形成する際におけるビーム照射の方向と、軸
配向多結晶薄膜を単結晶膜へと転換する際におけるビー
ム照射の複数方向の１つとを、互いに同一にするとさら
に望ましい。このとき、軸配向多結晶薄膜における方位
の揃った最稠密面については、単結晶化に際してその方
向が維持されるので、単結晶膜への転換が円滑に進行す
る。
【０１６４】
【発明の効果】本発明請求項１、請求項６、請求項１
０、請求項１１、請求項１５および請求項１６による
と、データ書き換え時等において、強誘電体からなるゲ
ート絶縁膜を単結晶膜で構成しているので、外部電界に
対する分極電界特性が大幅に向上する。また、薄形化を
達成しながら特性の安定性を保つことができる。さら
に、結晶構造が稠密で欠陥が少ないため、ゲート絶縁膜
のウェアアウトによる膜疲労を最小限に抑えることがで
きる。そして、ゲート絶縁膜を単結晶とすることで絶縁
性も向上し、リーク電流が低下するという効果がある。
０、請求項１１、請求項１５および請求項１６による
と、データ書き換え時等において、強誘電体からなるゲ
ート絶縁膜を単結晶膜で構成しているので、外部電界に
対する分極電界特性が大幅に向上する。また、薄形化を
達成しながら特性の安定性を保つことができる。さら
に、結晶構造が稠密で欠陥が少ないため、ゲート絶縁膜
のウェアアウトによる膜疲労を最小限に抑えることがで
きる。そして、ゲート絶縁膜を単結晶とすることで絶縁
性も向上し、リーク電流が低下するという効果がある。
【０１６５】本発明請求項２、請求項７、請求項１２、
請求項１３、請求項１７および請求項１８によると、ゲ
ートオン時において、活性領域を単結晶膜で構成してい
ることから、活性領域内の電子の移動度が上がって低抵
抗化し、書き込み等の処理を高速化できる。また、ゲー
トオフ時には、各拡散領域および活性領域の結晶欠陥が
少ないため、リーク電流の発生を防止できる。これらの
ことから、ゲートオン時とゲートオフ時のドレイン電流
比を増大でき、半導体装置の電気的特性を大幅に向上し
得るという効果がある。
請求項１３、請求項１７および請求項１８によると、ゲ
ートオン時において、活性領域を単結晶膜で構成してい
ることから、活性領域内の電子の移動度が上がって低抵
抗化し、書き込み等の処理を高速化できる。また、ゲー
トオフ時には、各拡散領域および活性領域の結晶欠陥が
少ないため、リーク電流の発生を防止できる。これらの
ことから、ゲートオン時とゲートオフ時のドレイン電流
比を増大でき、半導体装置の電気的特性を大幅に向上し
得るという効果がある。
【０１６６】本発明請求項３によると、基板電極の結晶
の稠密度を上げることで経時的変化による劣化を防止で
きるという効果がある。
の稠密度を上げることで経時的変化による劣化を防止で
きるという効果がある。
【０１６７】本発明請求項４、請求項５および請求項８
乃至請求項１８によると、請求項１のようにゲート絶縁
膜を単結晶膜で構成したり、請求項２のように両拡散領
域および活性領域を単結晶膜で構成する場合、種結晶と
なる下地層としての単結晶層を必要としないため、いか
なる下地層上にも、その上面に結晶方位の揃った単結晶
の膜を、自由な膜厚の設定で、しかも低温下で容易に形
成できる。したがって、特に請求項４および請求項５の
ように、第１の基板の上面に間隙および絶縁膜にて離間
された複数個の第２の基板を成長形成した後、第２の基
板の上層部やその上面に単結晶膜を容易に形成できる。
したがって、単結晶膜を一部に有しながらも、隣合う第
２の基板間の間隙を可及的に小幅に形成でき、セルアレ
イの集積度を高め得るという効果がある。
乃至請求項１８によると、請求項１のようにゲート絶縁
膜を単結晶膜で構成したり、請求項２のように両拡散領
域および活性領域を単結晶膜で構成する場合、種結晶と
なる下地層としての単結晶層を必要としないため、いか
なる下地層上にも、その上面に結晶方位の揃った単結晶
の膜を、自由な膜厚の設定で、しかも低温下で容易に形
成できる。したがって、特に請求項４および請求項５の
ように、第１の基板の上面に間隙および絶縁膜にて離間
された複数個の第２の基板を成長形成した後、第２の基
板の上層部やその上面に単結晶膜を容易に形成できる。
したがって、単結晶膜を一部に有しながらも、隣合う第
２の基板間の間隙を可及的に小幅に形成でき、セルアレ
イの集積度を高め得るという効果がある。
【０１６８】本発明請求項１９ないし請求項３６のいず
れかでは、請求項１ないし請求項１８のいずれかにおけ
る単結晶膜が、軸配向多結晶膜に置き換えられる。軸配
向多結晶膜はあらゆる点で単結晶膜に近い特性をもって
いるので、単結晶膜の代わりに軸配向多結晶膜を有する
半導体装置においても、単結晶膜を有する半導体装置に
近い優れた特性が得られる。
れかでは、請求項１ないし請求項１８のいずれかにおけ
る単結晶膜が、軸配向多結晶膜に置き換えられる。軸配
向多結晶膜はあらゆる点で単結晶膜に近い特性をもって
いるので、単結晶膜の代わりに軸配向多結晶膜を有する
半導体装置においても、単結晶膜を有する半導体装置に
近い優れた特性が得られる。
【０１６９】特に、本発明請求項２２、請求項２３、お
よび請求項２６〜請求項３６のいずれかでは、軸配向多
結晶膜が一方向からのビーム照射によって形成されるの
で、下地層の結晶構造には無関係に、その上面に軸配向
多結晶膜を、自由な膜厚の設定で、しかも低温下で容易
に形成できる。加えて、ビーム照射方向が単一であるた
めに複数方向のビーム照射を要する単結晶膜よりも容易
に形成可能である。
よび請求項２６〜請求項３６のいずれかでは、軸配向多
結晶膜が一方向からのビーム照射によって形成されるの
で、下地層の結晶構造には無関係に、その上面に軸配向
多結晶膜を、自由な膜厚の設定で、しかも低温下で容易
に形成できる。加えて、ビーム照射方向が単一であるた
めに複数方向のビーム照射を要する単結晶膜よりも容易
に形成可能である。
【０１７０】本発明請求項３７ないし請求項４２のいず
れかでは、一方向からのビーム照射によって軸配向多結
晶薄膜を一旦形成し、この軸配向多結晶薄膜にさらに複
数方向からのビーム照射を行ってこれを単結晶化するこ
とによって単結晶膜が得られる。このため、多結晶薄膜
から単結晶膜への転換が十分に行われない場合でも、単
結晶膜を有する半導体装置に近い特性が保証される。
れかでは、一方向からのビーム照射によって軸配向多結
晶薄膜を一旦形成し、この軸配向多結晶薄膜にさらに複
数方向からのビーム照射を行ってこれを単結晶化するこ
とによって単結晶膜が得られる。このため、多結晶薄膜
から単結晶膜への転換が十分に行われない場合でも、単
結晶膜を有する半導体装置に近い特性が保証される。
【０１７１】特に、本発明請求項３９または請求項４２
によれば、軸配向多結晶薄膜を形成する際におけるビー
ム照射の方向と、軸配向多結晶薄膜を単結晶膜へと転換
する際におけるビーム照射の複数方向の１つとが、互い
に同一であるので、単結晶膜への転換が円滑に行われ
る。
によれば、軸配向多結晶薄膜を形成する際におけるビー
ム照射の方向と、軸配向多結晶薄膜を単結晶膜へと転換
する際におけるビーム照射の複数方向の１つとが、互い
に同一であるので、単結晶膜への転換が円滑に行われ
る。
【図１】本発明第１の実施例の半導体装置を示す断面図
である。
である。
【図２】本発明第１の実施例の半導体装置においてＢａ
ＴｉＯ3の結晶構造を示す斜視図である。
ＴｉＯ3の結晶構造を示す斜視図である。
【図３】本発明第１の実施例の半導体装置における誘電
体膜の外部電界と分極電界の対応を示す図である。
体膜の外部電界と分極電界の対応を示す図である。
【図４】本発明第１の実施例の半導体装置を示す内部回
路図である。
路図である。
【図５】本発明第１の実施例の半導体装置を示す平面図
である。
である。
【図６】図５のＡ−Ａ断面図である。
【図７】図５のＢ−Ｂ断面図である。
【図８】本発明第１の実施例の半導体装置の製造工程を
示す一方向で切断した断面図である。
示す一方向で切断した断面図である。
【図９】本発明第１の実施例の半導体装置の製造工程を
示す他方向で切断した断面図である。
示す他方向で切断した断面図である。
【図１０】本発明第１の実施例の半導体装置の製造工程
を示す一方向で切断した断面図である。
を示す一方向で切断した断面図である。
【図１１】本発明第１の実施例の半導体装置の製造工程
を示す他方向で切断した断面図である。
を示す他方向で切断した断面図である。
【図１２】本発明第１の実施例の半導体装置の製造工程
を示す一方向で切断した断面図である。
を示す一方向で切断した断面図である。
【図１３】本発明第１の実施例の半導体装置の製造工程
を示す一方向で切断した断面図である。
を示す一方向で切断した断面図である。
【図１４】本発明第１の実施例の半導体装置の製造工程
を示す他方向で切断した断面図である。
を示す他方向で切断した断面図である。
【図１５】本発明第１の実施例の製造方法を実行するの
に適した装置の構成を示す正面断面図である。
に適した装置の構成を示す正面断面図である。
【図１６】本発明第１の実施例における反射板の斜視図
である。
である。
【図１７】本発明第１の実施例における反射板の三面図
である。
である。
【図１８】本発明第１の実施例におけるＥＣＲイオン発
生器の特性を示すグラフである。
生器の特性を示すグラフである。
【図１９】本発明第１の実施例の半導体装置における電
圧電流特性を示す図である。
圧電流特性を示す図である。
【図２０】本発明第２の実施例の半導体装置を示す平面
図である。
図である。
【図２１】図２０のＣ−Ｃ断面図である。
【図２２】図２１のＤ−Ｄ断面図である。
【図２３】本発明第２の実施例の半導体装置の製造工程
を示す一方向で切断した断面図である。
を示す一方向で切断した断面図である。
【図２４】本発明第２の実施例の半導体装置の製造工程
を示す他方向で切断した断面図である。
を示す他方向で切断した断面図である。
【図２５】本発明第２の実施例の半導体装置の製造工程
を示す一方向で切断した断面図である。
を示す一方向で切断した断面図である。
【図２６】本発明第２の実施例の半導体装置の製造工程
を示す他方向で切断した断面図である。
を示す他方向で切断した断面図である。
【図２７】本発明第２の実施例の半導体装置の製造工程
を示す一方向で切断した断面図である。
を示す一方向で切断した断面図である。
【図２８】本発明第２の実施例の半導体装置の製造工程
を示す他方向で切断した断面図である。
を示す他方向で切断した断面図である。
【図２９】本発明第２の実施例の半導体装置の製造工程
を示す一方向で切断した断面図である。
を示す一方向で切断した断面図である。
【図３０】本発明第２の実施例の半導体装置の製造工程
を示す他方向で切断した断面図である。
を示す他方向で切断した断面図である。
【図３１】本発明第３の実施例の半導体装置を示す断面
図である。
図である。
【図３２】本発明第３の実施例の半導体装置のゲート電
圧／ドレイン電流特性図である。
圧／ドレイン電流特性図である。
【図３３】本発明第３の実施例の半導体装置を示す内部
回路図である。
回路図である。
【図３４】本発明第３の実施例の半導体装置の周辺回路
を示す説明図である。
を示す説明図である。
【図３５】本発明第４の実施例の半導体装置を示す内部
回路図である。
回路図である。
【図３６】第１の従来例の半導体装置のメモリセルを示
す回路図である。
す回路図である。
【図３７】第２の従来例の半導体装置のメモリセルを示
す断面図である。
す断面図である。
【図３８】第３の従来例の半導体装置のメモリセルを示
す断面図である。
す断面図である。
【図３９】第３の従来例の半導体装置のメモリセルを示
す内部回路図である。
す内部回路図である。
【図４０】第４の従来例の半導体装置のメモリセルを示
す断面図である。
す断面図である。
【図４１】本発明変形例（７）を実施するのに適した装
置の構成を示す正面断面図である。
置の構成を示す正面断面図である。
３１ 第１の基板 ３３ 第２の基板 ３４ ゲート絶縁膜 ３５ ゲート電極 ３６ 第１の拡散領域 ３７ 第２の拡散領域 ３８ 活性領域 ３９ 間隙 ４０ 基板電極 ４１ 絶縁膜 ９１ ゲート電極 ９２ 第１の拡散領域 ９３ 第２の拡散領域 ９４ 活性領域 ９５ 半導体基板 ９７ 基板電極 ９８ ゲート絶縁膜 １０１ ゲート絶縁膜 １０２ ゲート電極 １０３ 半導体基板 １０５ 第１の拡散領域 １０６ 第２の拡散領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/20 27/10 ４５１ 29/78
Claims (42)
- 【請求項１】 不揮発で電気的書き込み消去可能なメモ
リ半導体装置であって、 第１の基板と、 該第１の基板の上側に並列される複数個の第２の基板
と、 該各第２の基板の上層部に選択的に形成される第１の拡
散領域および第２の拡散領域と、 前記第１の拡散領域と前記第２の拡散領域との間に形成
される活性領域と、 少なくとも前記活性領域の上面に形成されるゲート絶縁
膜と、 該ゲート絶縁膜の上面に形成されるゲート電極とを備
え、 前記ゲート絶縁膜は強誘電体からなる単結晶膜で構成さ
れたことを特徴とする半導体装置。 - 【請求項２】 不揮発で電気的書き込み消去可能なメモ
リ半導体装置であって、 第１の基板と、 該第１の基板の上側に並列される複数個の第２の基板
と、 該各第２の基板の上層部に選択的に形成される第１の拡
散領域および第２の拡散領域と、 該第１の拡散領域と前記第２の拡散領域との間に形成さ
れる活性領域と、 少なくとも前記活性領域の上面に形成されるゲート絶縁
膜と、 該ゲート絶縁膜の上面に形成されるゲート電極とを備
え、 前記ゲート絶縁膜は強誘電体で構成され、 前記第１の拡散領域、前記第２の拡散領域および前記活
性領域は単結晶膜で構成されたことを特徴とする半導体
装置。 - 【請求項３】 前記第２の基板に基板電極が形成され、 該基板電極は単結晶膜で構成される、請求項１または請
求項２記載の半導体装置。 - 【請求項４】 前記複数個の第２の基板同士の間に間隙
が形成され、 該間隙に絶縁膜が形成され、 前記単結晶膜は、予め形成されたアモルファス薄膜また
は多結晶薄膜の結晶化温度以下の低温度下で相異なる複
数方向の最稠密結晶面に垂直な方向からビーム照射され
て形成される、請求項１、請求項２または請求項３記載
の半導体装置。 - 【請求項５】 前記複数個の第２の基板同士の間に間隙
が形成され、 該間隙に絶縁膜が形成され、 前記単結晶膜は、結晶化温度以下の低温度下で反応ガス
を供給すると同時に相異なる複数方向の最稠密結晶面に
垂直な方向からビーム照射されて形成される、請求項
１、請求項２または請求項３記載の半導体装置。 - 【請求項６】 不揮発で電気的書き込み消去可能な複数
個のメモリセルを備えるメモリ半導体装置であって、 半導体基板と、 該半導体基板の上側に互いに交互に形成される拡散領域
および活性領域と、 少なくとも前記各活性領域の上面に形成されるゲート絶
縁膜と、 該ゲート絶縁膜の上面に形成されるゲート電極とを備
え、 前記ゲート絶縁膜は強誘電体からなる単結晶膜で構成さ
れたことを特徴とする半導体装置。 - 【請求項７】 不揮発で電気的書き込み消去可能な複数
個のメモリセルを備えるメモリ半導体装置であって、 半導体基板と、 該半導体基板の上側に互いに交互に形成される拡散領域
および活性領域と、 少なくとも前記各活性領域の上面に形成されるゲート絶
縁膜と、 該ゲート絶縁膜の上面に形成されるゲート電極とを備
え、 前記拡散領域および活性領域は単結晶膜で構成されたこ
とを特徴とする半導体装置。 - 【請求項８】 前記単結晶膜は、予め形成されたアモル
ファス薄膜または多結晶薄膜の結晶化温度以下の低温度
下で相異なる複数方向の最稠密結晶面に垂直な方向から
ビーム照射されて形成される、請求項１、請求項２、請
求項３、請求項６または請求項７記載の半導体装置。 - 【請求項９】 前記単結晶膜は、結晶化温度以下の低温
度下で反応ガスを供給すると同時に相異なる複数方向の
最稠密結晶面に垂直な方向からビーム照射されて形成さ
れる、請求項１、請求項２、請求項３、請求項６または
請求項７記載の半導体装置。 - 【請求項１０】 不揮発で電気的書き込み消去可能なメ
モリ半導体装置の製造方法であって、 第１の基板の上面に互いに絶縁膜を介して離間する複数
個の第２の基板を並置形成する工程と、 前記各第２の基板の上層部に互いに活性領域を介して離
間する第１の拡散領域および第２の拡散領域を夫々形成
する工程と、 複数個の前記各活性領域、前記各第１の拡散領域、前記
各第２の拡散領域および前記絶縁膜の上面に渡ってゲー
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する工程と
を備え、 前記ゲート絶縁膜を形成する工程は、予めアモルファス
薄膜または多結晶薄膜を形成し、該アモルファス薄膜ま
たは多結晶薄膜の相異なる複数方向の最稠密結晶面に垂
直な方向から結晶化温度以下の低温度下でビーム照射し
て単結晶膜からなる前記ゲート絶縁膜を形成する工程を
含む半導体装置の製造方法。 - 【請求項１１】 不揮発で電気的書き込み消去可能なメ
モリ半導体装置の製造方法であって、 第１の基板の上面に互いに絶縁膜を介して離間する複数
個の第２の基板を並置形成する工程と、 前記各第２の基板の上層部に互いに活性領域を介して離
間する第１の拡散領域および第２の拡散領域を夫々形成
する工程と、 複数個の前記各活性領域、前記各第１の拡散領域、前記
各第２の拡散領域および前記絶縁膜の上面に渡ってゲー
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する工程と
を備え、 前記ゲート絶縁膜を形成する工程は、結晶化温度以下の
低温度下で反応ガスを供給すると同時に相異なる複数方
向の最稠密結晶面に垂直な方向からビーム照射して単結
晶膜からなる前記ゲート酸化膜を形成する工程を含む半
導体装置の製造方法。 - 【請求項１２】 不揮発で電気的書き込み消去可能なメ
モリ半導体装置の製造方法であって、 第１の基板の上面に互いに絶縁膜を介して離間する複数
個の第２の基板を並置形成する工程と、 前記各第２の基板の上層部に互いに活性領域を介して離
間する第１の拡散領域および第２の拡散領域を形成する
工程と、 複数個の前記各活性領域、前記各第１の拡散領域、前記
各第２の拡散領域および前記絶縁膜の上面に渡ってゲー
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する工程と
を備え、 前記第１の拡散領域および第２の拡散領域を形成する工
程は、予めアモルファス薄膜または多結晶薄膜を形成
し、該アモルファス薄膜または多結晶薄膜の相異なる複
数方向の最稠密結晶面に垂直な方向から結晶化温度以下
の低温度下でビーム照射して単結晶膜からなる前記活性
領域、前記第１の拡散領域および前記第２の拡散領域を
形成する工程を含む半導体装置の製造方法。 - 【請求項１３】 不揮発で電気的書き込み消去可能なメ
モリ半導体装置の製造方法であって、 第１の基板の上面に互いに絶縁膜を介して離間する複数
個の第２の基板を並置形成する工程と、 前記各第２の基板の上層部に互いに活性領域を介して離
間する第１の拡散領域および第２の拡散領域を夫々形成
する工程と、 複数個の前記各活性領域、前記各第１の拡散領域、前記
各第２の拡散領域および前記絶縁膜の上面に渡ってゲー
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する工程と
を備え、 前記第１の拡散領域および第２の拡散領域を形成する工
程は、結晶化温度以下の低温度下で反応ガスを供給する
と同時に相異なる複数方向の最稠密結晶面に垂直な方向
からビーム照射して単結晶膜からなる前記活性領域、前
記第１の拡散領域および前記第２の拡散領域を形成する
工程を含む半導体装置の製造方法。 - 【請求項１４】 前記単結晶膜からなる前記活性領域、
前記第１の拡散領域および前記第２の拡散領域を形成す
る工程に、前記第２の基板に接する基板電極を形成する
工程を含み、 該基板電極を形成する工程において、前記活性領域、前
記第１の拡散領域および前記第２の拡散領域を単結晶化
するのと同時に前記基板電極を単結晶化する、請求項１
２または請求項１３記載の半導体装置の製造方法。 - 【請求項１５】 不揮発で電気的書き込み消去可能な複
数個のメモリセルを備えるメモリ半導体装置の製造方法
であって、 半導体基板の上側に複数個の拡散領域および活性領域を
互いに交互に形成する工程と、 複数個の前記拡散領域および前記活性領域の上面に渡っ
てゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する工程と
を備え、 前記ゲート絶縁膜を形成する工程は、予めアモルファス
薄膜または多結晶薄膜を形成し、該アモルファス薄膜ま
たは多結晶薄膜の相異なる複数方向の最稠密結晶面に垂
直な方向から結晶化温度以下の低温度下でビーム照射し
て単結晶膜からなるゲート絶縁膜を形成する工程を含む
半導体装置の製造方法。 - 【請求項１６】 不揮発で電気的書き込み消去可能な複
数個のメモリセルを備えるメモリ半導体装置の製造方法
であって、 半導体基板の上側に複数個の拡散領域および活性領域を
互いに交互に形成する工程と、 複数個の前記拡散領域および前記活性領域の上面に渡っ
てゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する工程と
を備え、 前記ゲート絶縁膜を形成する工程は、結晶化温度以下の
低温度下で反応ガスを供給すると同時に相異なる複数方
向の最稠密結晶面に垂直な方向からビーム照射して単結
晶膜からなる前記ゲート絶縁膜を形成する工程を含む半
導体装置の製造方法。 - 【請求項１７】 不揮発で電気的書き込み消去可能な複
数個のメモリセルを備えるメモリ半導体装置の製造方法
であって、 半導体基板の上側に複数個の拡散領域および活性領域を
互いに交互に形成する工程と、 複数個の前記拡散領域および前記活性領域の上面に渡っ
てゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する工程と
を備え、 前記拡散領域および活性領域を互いに交互に形成する工
程は、予めアモルファス薄膜または多結晶薄膜を形成
し、該アモルファス薄膜または多結晶薄膜の相異なる複
数方向の最稠密結晶面に垂直な方向から結晶化温度以下
の低温度下でビーム照射して単結晶膜からなる前記拡散
領域および前記活性領域を形成する工程を含む半導体装
置の製造方法。 - 【請求項１８】 不揮発で電気的書き込み消去可能な複
数個のメモリセルを備えるメモリ半導体装置の製造方法
であって、 半導体基板の上側に複数個の拡散領域および活性領域を
互いに交互に形成する工程と、 複数個の前記拡散領域および前記活性領域の上面に渡っ
てゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する工程と
を備え、 前記拡散領域および活性領域を互いに交互に形成する工
程は、結晶化温度以下の低温度下で反応ガスを供給する
と同時に相異なる複数方向の最稠密結晶面に垂直な方向
からビーム照射して単結晶膜からなる前記拡散領域およ
び前記活性領域を形成する工程を含む半導体装置の製造
方法。 - 【請求項１９】 不揮発で電気的書き込み消去可能なメ
モリ半導体装置であって、 第１の基板と、 該第１の基板の上側に並列される複数個の第２の基板
と、 該各第２の基板の上層部に選択的に形成される第１の拡
散領域および第２の拡散領域と、 前記第１の拡散領域と前記第２の拡散領域との間に形成
される活性領域と、 少なくとも前記活性領域の上面に形成されるゲート絶縁
膜と、 該ゲート絶縁膜の上面に形成されるゲート電極とを備
え、 前記ゲート絶縁膜は強誘電体からなる軸配向多結晶膜で
構成されたことを特徴とする半導体装置。 - 【請求項２０】 不揮発で電気的書き込み消去可能なメ
モリ半導体装置であって、 第１の基板と、 該第１の基板の上側に並列される複数個の第２の基板
と、 該各第２の基板の上層部に選択的に形成される第１の拡
散領域および第２の拡散領域と、 該第１の拡散領域と前記第２の拡散領域との間に形成さ
れる活性領域と、 少なくとも前記活性領域の上面に形成されるゲート絶縁
膜と、 該ゲート絶縁膜の上面に形成されるゲート電極とを備
え、 前記ゲート絶縁膜は強誘電体で構成され、 前記第１の拡散領域、前記第２の拡散領域および前記活
性領域は軸配向多結晶膜で構成されたことを特徴とする
半導体装置。 - 【請求項２１】 前記第２の基板に基板電極が形成さ
れ、 該基板電極は軸配向多結晶膜で構成される、請求項１９
または請求項２０記載の半導体装置。 - 【請求項２２】 前記複数個の第２の基板同士の間に間
隙が形成され、 該間隙に絶縁膜が形成され、 前記軸配向多結晶膜は、予め形成されたアモルファス薄
膜または多結晶薄膜の結晶化温度以下の低温度下で一方
向からビーム照射されて形成される、請求項１９ないし
請求項２１のいずれかに記載の半導体装置。 - 【請求項２３】 前記複数個の第２の基板同士の間に間
隙が形成され、 該間隙に絶縁膜が形成され、 前記軸配向多結晶膜は、結晶化温度以下の低温度下で反
応ガスを供給すると同時に一方向からビーム照射されて
形成される、請求項１９ないし請求項２１のいずれかに
記載の半導体装置。 - 【請求項２４】 不揮発で電気的書き込み消去可能な複
数個のメモリセルを備えるメモリ半導体装置であって、 半導体基板と、 該半導体基板の上側に互いに交互に形成される拡散領域
および活性領域と、 少なくとも前記各活性領域の上面に形成されるゲート絶
縁膜と、 該ゲート絶縁膜の上面に形成されるゲート電極とを備
え、 前記ゲート絶縁膜は強誘電体からなる軸配向多結晶膜で
構成されたことを特徴とする半導体装置。 - 【請求項２５】 不揮発で電気的書き込み消去可能な複
数個のメモリセルを備えるメモリ半導体装置であって、 半導体基板と、 該半導体基板の上側に互いに交互に形成される拡散領域
および活性領域と、 少なくとも前記各活性領域の上面に形成されるゲート絶
縁膜と、 該ゲート絶縁膜の上面に形成されるゲート電極とを備
え、 前記拡散領域および活性領域は軸配向多結晶膜で構成さ
れたことを特徴とする半導体装置。 - 【請求項２６】 前記軸配向多結晶膜は、予め形成され
たアモルファス薄膜または多結晶薄膜の結晶化温度以下
の低温度下で一方向からビーム照射されて形成される、
請求項１９、請求項２０、請求項２１、請求項２４、ま
たは請求項２５記載の半導体装置。 - 【請求項２７】 前記軸配向多結晶膜は、結晶化温度以
下の低温度下で反応ガスを供給すると同時に一方向から
ビーム照射されて形成される、請求項１９、請求項２
０、請求項２１、請求項２４、または請求項２５記載の
半導体装置。 - 【請求項２８】 不揮発で電気的書き込み消去可能なメ
モリ半導体装置の製造方法であって、 第１の基板の上面に互いに絶縁膜を介して離間する複数
個の第２の基板を並置形成する工程と、 前記各第２の基板の上層部に互いに活性領域を介して離
間する第１の拡散領域および第２の拡散領域を夫々形成
する工程と、 複数個の前記各活性領域、前記各第１の拡散領域、前記
各第２の拡散領域および前記絶縁膜の上面に渡ってゲー
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する工程と
を備え、 前記ゲート絶縁膜を形成する工程は、予めアモルファス
薄膜または多結晶薄膜を形成し、該アモルファス薄膜ま
たは多結晶薄膜の結晶化温度以下の低温度下で一方向か
らビーム照射して軸配向多結晶膜からなる前記ゲート絶
縁膜を形成する工程を含む半導体装置の製造方法。 - 【請求項２９】 不揮発で電気的書き込み消去可能なメ
モリ半導体装置の製造方法であって、 第１の基板の上面に互いに絶縁膜を介して離間する複数
個の第２の基板を並置形成する工程と、 前記各第２の基板の上層部に互いに活性領域を介して離
間する第１の拡散領域および第２の拡散領域を夫々形成
する工程と、 複数個の前記各活性領域、前記各第１の拡散領域、前記
各第２の拡散領域および前記絶縁膜の上面に渡ってゲー
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する工程と
を備え、 前記ゲート絶縁膜を形成する工程は、結晶化温度以下の
低温度下で反応ガスを供給すると同時に一方向からビー
ム照射して軸配向多結晶膜からなる前記ゲート酸化膜を
形成する工程を含む半導体装置の製造方法。 - 【請求項３０】 不揮発で電気的書き込み消去可能なメ
モリ半導体装置の製造方法であって、 第１の基板の上面に互いに絶縁膜を介して離間する複数
個の第２の基板を並置形成する工程と、 前記各第２の基板の上層部に互いに活性領域を介して離
間する第１の拡散領域および第２の拡散領域を形成する
工程と、 複数個の前記各活性領域、前記各第１の拡散領域、前記
各第２の拡散領域および前記絶縁膜の上面に渡ってゲー
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する工程と
を備え、 前記第１の拡散領域および第２の拡散領域を形成する工
程は、予めアモルファス薄膜または多結晶薄膜を形成
し、該アモルファス薄膜または多結晶薄膜の結晶化温度
以下の低温度下で一方向からビーム照射して軸配向多結
晶膜からなる前記活性領域、前記第１の拡散領域および
前記第２の拡散領域を形成する工程を含む半導体装置の
製造方法。 - 【請求項３１】 不揮発で電気的書き込み消去可能なメ
モリ半導体装置の製造方法であって、 第１の基板の上面に互いに絶縁膜を介して離間する複数
個の第２の基板を並置形成する工程と、 前記各第２の基板の上層部に互いに活性領域を介して離
間する第１の拡散領域および第２の拡散領域を夫々形成
する工程と、 複数個の前記各活性領域、前記各第１の拡散領域、前記
各第２の拡散領域および前記絶縁膜の上面に渡ってゲー
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する工程と
を備え、 前記第１の拡散領域および第２の拡散領域を形成する工
程は、結晶化温度以下の低温度下で反応ガスを供給する
と同時に一方向からビーム照射して軸配向多結晶膜から
なる前記活性領域、前記第１の拡散領域および前記第２
の拡散領域を形成する工程を含む半導体装置の製造方
法。 - 【請求項３２】 前記軸配向多結晶膜からなる前記活性
領域、前記第１の拡散領域および前記第２の拡散領域を
形成する工程に、前記第２の基板に接する基板電極を形
成する工程を含み、 該基板電極を形成する工程において、前記活性領域、前
記第１の拡散領域および前記第２の拡散領域を軸配向多
結晶化するのと同時に前記基板電極を軸配向多結晶化す
る、請求項３０または請求項３１記載の半導体装置の製
造方法。 - 【請求項３３】 不揮発で電気的書き込み消去可能な複
数個のメモリセルを備えるメモリ半導体装置の製造方法
であって、 半導体基板の上側に複数個の拡散領域および活性領域を
互いに交互に形成する工程と、 複数個の前記拡散領域および前記活性領域の上面に渡っ
てゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する工程と
を備え、 前記ゲート絶縁膜を形成する工程は、予めアモルファス
薄膜または多結晶薄膜を形成し、該アモルファス薄膜ま
たは多結晶薄膜の結晶化温度以下の低温度下で一方向か
らビーム照射して軸配向多結晶膜からなるゲート絶縁膜
を形成する工程を含む半導体装置の製造方法。 - 【請求項３４】 不揮発で電気的書き込み消去可能な複
数個のメモリセルを備えるメモリ半導体装置の製造方法
であって、 半導体基板の上側に複数個の拡散領域および活性領域を
互いに交互に形成する工程と、 複数個の前記拡散領域および前記活性領域の上面に渡っ
てゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する工程と
を備え、 前記ゲート絶縁膜を形成する工程は、結晶化温度以下の
低温度下で反応ガスを供給すると同時に一方向からビー
ム照射して軸配向多結晶膜からなる前記ゲート絶縁膜を
形成する工程を含む半導体装置の製造方法。 - 【請求項３５】 不揮発で電気的書き込み消去可能な複
数個のメモリセルを備えるメモリ半導体装置の製造方法
であって、 半導体基板の上側に複数個の拡散領域および活性領域を
互いに交互に形成する工程と、 複数個の前記拡散領域および前記活性領域の上面に渡っ
てゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する工程と
を備え、 前記拡散領域および活性領域を互いに交互に形成する工
程は、予めアモルファス薄膜または多結晶薄膜を形成
し、該アモルファス薄膜または多結晶薄膜の結晶化温度
以下の低温度下で一方向からビーム照射して軸配向多結
晶膜からなる前記拡散領域および前記活性領域を形成す
る工程を含む半導体装置の製造方法。 - 【請求項３６】 不揮発で電気的書き込み消去可能な複
数個のメモリセルを備えるメモリ半導体装置の製造方法
であって、 半導体基板の上側に複数個の拡散領域および活性領域を
互いに交互に形成する工程と、 複数個の前記拡散領域および前記活性領域の上面に渡っ
てゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する工程と
を備え、 前記拡散領域および活性領域を互いに交互に形成する工
程は、結晶化温度以下の低温度下で反応ガスを供給する
と同時に一方向からビーム照射して軸配向多結晶膜から
なる前記拡散領域および前記活性領域を形成する工程を
含む半導体装置の製造方法。 - 【請求項３７】 前記多結晶薄膜は、結晶化温度以下の
低温度下で反応ガスを供給すると同時に一方向からビー
ム照射されて形成された軸配向多結晶薄膜である請求項
４または請求項８記載の半導体装置。 - 【請求項３８】 前記多結晶薄膜は、予め形成されたア
モルファス薄膜または多結晶薄膜の結晶化温度以下の低
温度下で一方向からビーム照射されて形成された軸配向
多結晶薄膜である請求項４または請求項８記載の半導体
装置。 - 【請求項３９】 前記軸配向多結晶薄膜を形成する際に
おける前記ビーム照射の方向と、前記軸配向多結晶薄膜
を前記単結晶膜へ転換する際における前記ビーム照射の
複数方向の１つとが、互いに同一である請求項３７また
は請求項３８記載の半導体装置。 - 【請求項４０】 予め形成される前記多結晶薄膜が、結
晶化温度以下の低温度下で反応ガスを供給すると同時に
一方向からビーム照射することによって、軸配向多結晶
薄膜として形成される、請求項１０、請求項１２、また
は請求項１５に記載の半導体装置の製造方法。 - 【請求項４１】 予め形成される前記多結晶薄膜が、予
め形成されたアモルファス薄膜または多結晶薄膜の結晶
化温度以下の低温度下で一方向からビーム照射すること
によって、軸配向多結晶薄膜として形成される、請求項
１０、請求項１２、または請求項１５に記載の半導体装
置の製造方法。 - 【請求項４２】 前記軸配向多結晶薄膜を形成する際に
おける前記ビーム照射の方向と、前記軸配向多結晶薄膜
を前記単結晶膜へ転換する際における前記ビーム照射の
複数方向の１つとが、互いに同一である、請求項４０ま
たは請求項４１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7009960A JPH07273232A (ja) | 1994-02-09 | 1995-01-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1550594 | 1994-02-09 | ||
| JP6-15505 | 1994-02-09 | ||
| JP7009960A JPH07273232A (ja) | 1994-02-09 | 1995-01-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273232A true JPH07273232A (ja) | 1995-10-20 |
Family
ID=26344790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7009960A Pending JPH07273232A (ja) | 1994-02-09 | 1995-01-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273232A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002133859A (ja) * | 2000-10-30 | 2002-05-10 | Korea Electronics Telecommun | 単一トランジスタ強誘電体メモリ及びその駆動方法 |
| KR100361861B1 (ko) * | 1998-12-30 | 2003-04-18 | 주식회사 하이닉스반도체 | 에스.오.아이.소자의제조방법 |
| JP2006261626A (ja) * | 2005-03-15 | 2006-09-28 | Hynix Semiconductor Inc | ３つの状態を有する不揮発性メモリ及びその製造方法 |
| JPWO2006095425A1 (ja) * | 2005-03-10 | 2008-08-14 | 富士通株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| WO2012014775A1 (ja) * | 2010-07-28 | 2012-02-02 | 独立行政法人産業技術総合研究所 | 半導体装置及びその製造方法 |
| JP2014036082A (ja) * | 2012-08-08 | 2014-02-24 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| WO2023140878A1 (en) * | 2022-01-18 | 2023-07-27 | Sandisk Technologies Llc | Ferroelectric devices including a single crystalline ferroelectric layer and method of making the same |
| US11973123B2 (en) | 2022-01-18 | 2024-04-30 | Sandisk Technologies Llc | Ferroelectric devices including a single crystalline ferroelectric layer and method of making the same |
-
1995
- 1995-01-25 JP JP7009960A patent/JPH07273232A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361861B1 (ko) * | 1998-12-30 | 2003-04-18 | 주식회사 하이닉스반도체 | 에스.오.아이.소자의제조방법 |
| JP2002133859A (ja) * | 2000-10-30 | 2002-05-10 | Korea Electronics Telecommun | 単一トランジスタ強誘電体メモリ及びその駆動方法 |
| JPWO2006095425A1 (ja) * | 2005-03-10 | 2008-08-14 | 富士通株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP4818255B2 (ja) * | 2005-03-10 | 2011-11-16 | 富士通株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JP2006261626A (ja) * | 2005-03-15 | 2006-09-28 | Hynix Semiconductor Inc | ３つの状態を有する不揮発性メモリ及びその製造方法 |
| WO2012014775A1 (ja) * | 2010-07-28 | 2012-02-02 | 独立行政法人産業技術総合研究所 | 半導体装置及びその製造方法 |
| JP2012028716A (ja) * | 2010-07-28 | 2012-02-09 | National Institute Of Advanced Industrial & Technology | 半導体装置及びその製造方法 |
| JP2014036082A (ja) * | 2012-08-08 | 2014-02-24 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| WO2023140878A1 (en) * | 2022-01-18 | 2023-07-27 | Sandisk Technologies Llc | Ferroelectric devices including a single crystalline ferroelectric layer and method of making the same |
| US11973123B2 (en) | 2022-01-18 | 2024-04-30 | Sandisk Technologies Llc | Ferroelectric devices including a single crystalline ferroelectric layer and method of making the same |
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