JP4818255B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents

不揮発性半導体記憶装置の製造方法 Download PDF

Info

Publication number
JP4818255B2
JP4818255B2 JP2007506957A JP2007506957A JP4818255B2 JP 4818255 B2 JP4818255 B2 JP 4818255B2 JP 2007506957 A JP2007506957 A JP 2007506957A JP 2007506957 A JP2007506957 A JP 2007506957A JP 4818255 B2 JP4818255 B2 JP 4818255B2
Authority
JP
Japan
Prior art keywords
substrate
ferroelectric
capacitor
film
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007506957A
Other languages
English (en)
Other versions
JPWO2006095425A1 (ja
Inventor
良夫 佐藤
由弘 有本
一平 佐脇
勉 宮下
政則 上田
隆志 松田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of JPWO2006095425A1 publication Critical patent/JPWO2006095425A1/ja
Application granted granted Critical
Publication of JP4818255B2 publication Critical patent/JP4818255B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に係り、特に強誘電体を用いたキャパシタを有する不揮発性半導体記憶装置及びその製造方法に関する。
従来より、電源を切っても情報が失われない記憶装置である不揮発性メモリが、様々な情報機器、通信機器、家電機器において広く用いられている。
近時、メモリセルに強誘電体を用いたＦＲＡＭ（Ferro-electric Random Access Memory）が注目されている。ＦＲＡＭは、書き換え速度が３０ｎｓ程度と比較的速く、駆動電圧が３〜５Ｖ程度と比較的低く、書換え可能回数が１０１０〜１０１２程度と比較的多い。このような理由により、ＦＲＡＭは大きな注目を集めている。
ＦＲＡＭのメモリセルに用いられる強誘電体膜としては、ＰＺＴ（ＰｂＺｒＸＴｉ１−ＸＯ３）膜やＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜等が知られている（非特許文献１、２参照）。
なお、以下の文献は、本発明の背景技術を開示している。
特許文献１：特開２００２−３２４８９５号公報
特許文献２：特開平１０−２６１７７０号公報
非特許文献１：Ｔａｋａｓｈｉ ＭＩＨＡＲＡ， Ｈｉｒｏｙｕｋｉ ＹＯＳＨＩＭＯＲＩ， Ｈｉｔｏｓｈｉ ＷＡＴＡＮＡＢＥ ａｎｄ Ｃａｒｌｏｓ Ａ． Ｐａｚ ｄｅ ＡＲＡＵＪＯ， 「Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｂｉｓｍｕｔｈ Ｌａｙｅｒｅｄ ＳｒＢｉ２Ｔａ２Ｏ９ Ｔｈｉｎ−Ｆｉｌｍ Ｃａｐａｃｉｔｏｒｓ ａｎｄ Ｃｏｍｐａｒｉｓｏｎ ｗｉｔｈ Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３」， Ｊｐｎ． Ｊ． Ａｐｐｌ． Ｐｈｙｓ． Ｖｏｌ．３４， Ｎｏ．９Ｂ， ｐ．５２３３−５２３９ （１９９５）
非特許文献２：「電子情報通信学会誌」、２００２年２月号、ｐ．１３８
非特許文献３：Ｋｅｎｊｉ Ｋｉｔａｍｕｒａ ａｎｄ Ｙａｓｕｎｏｒｉ Ｆｕｒｕｋａｗａ， 「Ｃｒｙｓｔａｌ ｇｒｏｗｔｈ ａｎｄ ｌｏｗ ｃｏｅｒｃｉｖｅ ｆｉｅｌｄ １８０° ｄｏｍａｉｎ ｓｗｉｔｃｈｉｎｇ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ｓｔｏｉｃｈｉｏｍｅｔｒｉｃ ＬｉＴａＯ３」， Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ， Ｖｏｌ．７３， Ｎｏ．２１， ｐ．３０７３−３０７５（１９９８）
非特許文献４：長康雄、平永良臣、藤本健二郎、”非線形誘電率顕微鏡を用いたＴｂｉｔ／ｉｎｃｈ２超の記録密度を持つ強誘電体記録”、圧電材料・デバイスシンポジウム ２００３、ｐｐ．１３−１６， ２００３年２月
非特許文献５：Ｖｅｎｋａｔｒａｍａｎ Ｇｏｐａｌａｎ， Ｔｅｒｅｎｃｅ Ｅ． Ｍｉｔｃｈｅｌｌ， Ｙ． Ｆｕｒｕｋａｗａ ａｎｄ Ｋ． Ｋｉｔａｍｕｒａ， 「Ｔｈｅ ｒｏｌｅ ｏｆ ｎｏｎｓｔｏｉｃｈｉｏｍｅｔｒｙ ｉｎ １８０° ｄｏｍａｉｎ ｓｗｉｔｃｈｉｎｇ ｏｆ ＬｉＮｂＯ３ ｃｒｙｓｔａｌｓ」， Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ， Ｖｏｌ．７２， Ｎｏ．１６， ｐ．１９８１−１９８３ （１９９８）
非特許文献６：Ｈｉｄｅａｋｉ Ｔａｋａｇｉ， ａｎｄ Ｒｙｕｔａｒｏ Ｍａｅｄａ， 「ＷＡＦＥＲ−ＳＣＡＬＥ ＲＯＯＭ−ＴＥＭＰＥＲＡＴＵＲＥ ＢＯＮＤＩＮＧ ＢＥＴＷＥＥＮ ＳＩＬＩＣＯＮ ＡＮＤ ＣＥＲＡＭＩＣ ＷＡＦＥＲＳ ＢＹ ＭＥＡＮＳ ＯＦ ＡＲＧＯＮ−ＢＥＡＭ ＳＵＲＦＡＣＥ ＡＣＴＩＶＡＴＩＯＮ」， ＩＥＥＥ ＭＥＭＳ ２００１ Ｐｒｏｃｅｅｄｉｎｇｓ， ｐ．６０−６３ （２００１）
しかしながら、ＰＺＴ膜やＳＢＴ膜等を用いた従来の強誘電体キャパシタは、書き換えを繰り返し行うと残留分極値が徐々に低下してしまう。かかる現象は疲労劣化と称される。このため、従来の不揮発性半導体記憶装置では、必ずしも十分に長い寿命が得られなかった。例えばＰＺＴ膜を用いた場合には、書き換え可能回数は１０１０回程度であった。ＳＢＴ膜を用いれば、書き換え可能回数を１０１２回程度まで向上することが可能であるが、必ずしも十分な回数とはいえない。このため、ＦＲＡＭの書き換え回数をより向上し得る技術が待望されていた。また、ＰＺＴ膜やＳＢＴ膜は、残留分極値が必ずしも十分に大きいとはいえず、しかも疲労劣化によって残留分極値が低下してしまう。このため、キャパシタのサイズをある程度大きく設定せざるを得なかった。このことは、不揮発性半導体記憶装置の高密度化・高集積化にとって阻害要因となっていた。
本発明の目的は、寿命が長く、しかも高集積化を実現し得る不揮発性半導体記憶装置及びその製造方法を提供することにある。
本発明の一観点によれば、第１の基板の一方の面側及び単結晶の強誘電体より成る第２の基板の一方の面側のうちの少なくとも一方に、第１の導電層を形成する工程と、前記第１の基板の前記一方の面側と前記第２の基板の前記一方の面側とを接合する工程と、前記第２の基板が所定の厚さになるまで、前記第２の基板の他方の面側を除去し、前記第２の基板より成る強誘電体層を形成する工程と、前記強誘電体層上に第２の導電層を形成する工程と、少なくとも前記第２の導電層をパターニングすることにより、前記第１の導電層より成る第１の電極と；前記強誘電体層と；前記第２の導電層より成る第２の電極とを有するキャパシタを形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
また、本発明の他の観点によれば、半導体より成る第１の基板の一方の面側に、ソース領域及びドレイン領域を形成する工程と、前記第１の基板の前記一方の面側と単結晶の強誘電体より成る第２の基板の一方の面側とを接合する工程と、前記第２の基板が所定の厚さになるまで、前記第２の基板の他方の面側を除去し、前記第２の基板より成る強誘電体層を形成する工程と、前記強誘電体層上に、導電層を形成する工程と、前記導電層及び前記強誘電体層をパターニングすることにより、前記導電層より成る電極を前記ソース領域と前記ドレイン領域の間の前記第１の基板上に形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
本発明によれば、キャパシタの強誘電体層の材料として、極めて安定した材料である強誘電体単結晶が用いられている。このため、本発明によれば、分極反転を繰り返し行っても、殆ど劣化しない。このため、本発明によれば、極めて寿命の長い不揮発性半導体記憶装置を提供することが可能となる。
また、本発明によれば、キャパシタの強誘電体層の材料として単結晶の強誘電体が用いられているため、抗電界Ｅｃの極めて小さいキャパシタを得ることができる。このため、本発明によれば、比較的低い電圧をキャパシタに印加した場合であっても分極を反転させることが可能である。従って、本発明によれば、駆動電圧を低くすることが可能となり、消費電力の低い不揮発性半導体記憶装置を提供することが可能となる。
また、本発明によれば、キャパシタの強誘電体層の材料として単結晶の強誘電体が用いられているため、極めて高い残留分極値Ｐｒを得ることができる。このため、本発明によれば、キャパシタに書き込まれた情報を読み出す際に、比較的大きい信号を得ることが可能となる。本発明によれば、残留分極値Ｐｒが極めて高いため、キャパシタを微細化した場合であっても、十分に大きい信号を得ることが可能である。このため、本発明によれば、集積度が高く、しかも小型の不揮発性半導体記憶装置を提供することが可能となる。
また、本発明によれば、キャパシタの強誘電体層の材料として単結晶の強誘電体が用いられているため、Ｐ−Ｅ特性の角型性が極めて良好であり、誘電損失が極めて小さい。このため、本発明によれば、抗電界Ｅｃが極めて低いことと相俟って、消費電力が極めて低い不揮発性半導体記憶装置を提供することが可能となる。
また、本発明でキャパシタの強誘電体層の材料として用いられているタンタル酸リチウム単結晶やニオブ酸リチウム単結晶等は、比誘電率が極めて低い。このため、本発明によれば、キャパシタに書き込まれた情報を読み出す際に、極めて大きい信号を得ることができる。
また、本発明でキャパシタの強誘電体層の材料として用いられているタンタル酸リチウム単結晶やニオブ酸リチウム単結晶等は、キュリー温度が極めて高い。このため、本発明によれば、キャパシタにデータを書き込んだ後にリフローはんだ付け等を行ったとしても、キャパシタからデータが消失してしまうのを防止することができる。
また、本発明でキャパシタの強誘電体層の材料として用いられているタンタル酸リチウム単結晶やニオブ酸リチウム単結晶等は、鉛を含まない材料である。このため、本発明によれば、環境に対して悪影響を及ぼすのを防止することが可能となる。
図１は、本発明の第１実施形態による不揮発性半導体記憶装置を示す断面図である。 図２は、各種強誘電体材料のＰ−Ｅ特性を示すグラフである。 図３は、一般的な強誘電体膜のＰ−Ｅ特性を示すグラフである。 図４は、本発明の第１実施形態による不揮発性半導体記憶装置を示す回路図である。 図５は、本発明の第１実施形態による不揮発性半導体記憶装置を示す工程断面図（その１）である。 図６は、本発明の第１実施形態による不揮発性半導体記憶装置を示す工程断面図（その２）である。 図７は、本発明の第２実施形態による不揮発性半導体記憶装置を示す断面図である。 図８は、本発明の第２実施形態による不揮発性半導体記憶装置の動作を示す概念図である。 図９は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 図１０は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 図１１は、本発明の第２実施形態の変形例による不揮発性半導体記憶装置を示す断面図である。 図１２は、本発明の第２実施形態の変形例による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 図１３は、本発明の第２実施形態の変形例による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 図１４は、本発明の第３実施形態による不揮発性半導体記憶装置を示す断面図である。 図１５は、本発明の第３実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 図１６は、本発明の第３実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 図１７は、本発明の第３実施形態の変形例による不揮発性半導体記憶装置を示す断面図である。 図１８は、本発明の第３実施形態の変形例による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 図１９は、本発明の第３実施形態の変形例による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 図２０は、本発明の第４実施形態による不揮発性半導体記憶装置を示す断面図である。 図２１は、本発明の第４実施形態による不揮発性半導体記憶装置のキャパシタを示す平面図及び断面図である。 図２２は、本発明の第４実施形態による不揮発性半導体記憶装置のキャパシタを示す斜視図である。 図２３は、本発明の第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 図２４は、本発明の第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 図２５は、本発明の第４実施形態の変形例（その１）による不揮発性半導体記憶装置を示す平面図である。 図２６は、本発明の第４実施形態の変形例（その１）による不揮発性半導体記憶装置を示す斜視図である。 図２７は、本発明の第４実施形態の変形例（その２）による不揮発性半導体記憶装置を示す断面図である。 図２８は、本発明の第４実施形態の変形例（その２）による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 図２９は、本発明の第４実施形態の変形例（その２）による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 図３０は、本発明の第４実施形態の変形例（その３）による不揮発性半導体記憶装置を示す断面図である。 図３１は、本発明の第４実施形態の変形例（その３）による不揮発性半導体記憶装置の製造方法を示す工程断面図である。 図３２は、本発明の第５実施形態による不揮発性半導体記憶装置を示す断面図である。 図３３は、本発明の第５実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 図３４は、本発明の第５実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 図３５は、本発明の第５実施形態の変形例（その１）による不揮発性半導体記憶装置を示す平面図である。 図３６は、本発明の第５実施形態の変形例（その２）による不揮発性半導体記憶装置を示す平面図である。 図３７は、本発明の第５実施形態の変形例（その３）による不揮発性半導体記憶装置を示す平面図である。 図３８は、本発明の第６実施形態本実施形態による不揮発性半導体記憶装置を示す断面図である。 図３９は、本発明の第６実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 図４０は、本発明の第６実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 図４１は、本発明の第６実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。
符号の説明
１０…半導体基板
１０ａ…支持基板
１２…ゲート絶縁膜
１４…ゲート電極、ワード線
１６Ｓ…ソース拡散層
１６Ｄ…ドレイン拡散層
１８…トランジスタ
２０…層間絶縁膜
２２…コンタクトホール
２４…導体プラグ
２６…下部電極
２６ａ、２６ｂ…導電膜
２８、２８ｂ、２８ｃ…強誘電体層
２８ａ…強誘電体基板
３０…上部電極
３２、３２ａ、３２ｂ…キャパシタ
３４…層間絶縁膜
３６ａ〜３６ｄ…コンタクトホール
３８ａ〜３８ｄ…導体プラグ
４０ａ…ビット線
４０ｂ…プレート線
４２…絶縁膜
４４…ゲート電極、ワード線
４５、４５ａ…トランジスタ
４６、４６ａ…メモリセル
４８…チャネル領域
４９ａ、４９ｂ…導電膜
５０…導電膜、下部電極
５０ａ、５０ｂ…導電膜
５０ｃ…不純物拡散層、下部電極
５２…絶縁膜
５４、５４ａ…薄膜トランジスタ
５６…開口部
５８…半導体層、チャネル層
６０…ゲート絶縁膜
６２ａ…上部電極、ソース電極
６２ｂ…ゲート電極（ワード線）
６２ｃ…ドレイン電極
６４…強誘電体基板
６４ａ…強誘電体層
６６ａ…電極、ソース電極
６６ｂ…電極、引き出し用電極
６６ｃ…ドレイン電極
６６ｄ、６６ｅ…電極
６６ｆ…ソース電極
６６ｇ…引き出し用電極
６８…絶縁膜
７０ａ、７０ｂ…開口部
７２ａ、７２ｂ…凹部
７４…ゲート電極（ワード線）
７６ａ、７６ｂ…櫛歯部分
７８ａ、７８ｂ…櫛歯部分
８０…異方導電性接着剤
８２…接着剤
８４…粒子、金属フィラー
［第１実施形態］
本発明の第１実施形態による不揮発性半導体記憶装置及びその製造方法を図１乃至図６を用いて説明する。
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図１乃至図４を用いて説明する。図１は、本実施形態による不揮発性半導体記憶装置を示す断面図である。
図１に示すように、半導体基板１０上には、ゲート絶縁膜１２を介してゲート電極（ワード線）１４が形成されている。半導体基板１０としては、例えばシリコン基板が用いられている。ゲート電極１４の材料としては、例えばアルミニウム（Ａｌ）が用いられている。
ゲート電極１４の両側の半導体基板１０内には、ソース／ドレイン拡散層１６Ｓ、１６Ｄが形成されている。
こうして、ゲート電極１４とソース／ドレイン拡散層１６Ｓ、１６Ｄとを有するトランジスタ１８が構成されている。
トランジスタ１８が形成された半導体基板１０上の全面には、例えばシリコン酸化膜より成る層間絶縁膜２０が形成されている。
層間絶縁膜２０には、ソース／ドレイン拡散層１６Ｓ、１６Ｄにそれぞれ達するコンタクトホール２２が形成されている。
コンタクトホール２２内には、例えばタングステンより成る導体プラグ２４が埋め込まれている。
導体プラグ２４が埋め込まれた層間絶縁膜２０上には、キャパシタ３２の下部電極（第１の電極）２６が形成されている。下部電極２６は、導体プラグ２４を介して、トランジスタ１８のソース拡散層１６Ｓに電気的に接続されている。下部電極２６の膜厚は、例えば５０〜１００ｎｍに設定されている。下部電極２６の面積は、例えば０．２５μｍ２程度に設定されている。
下部電極２６の材料としては、例えばＡｕ、Ｃｕ、Ａｌ、Ｔｉ、Ｉｒ、Ｐｔ等の金属を用いることができる。なお、下部電極２６の材料は、金属に限定されるものではない。例えば、下部電極２６の材料として、ＩｒＯ２、ＳｒＲｕＯ３、ＲｕＯ２等の導電性金属酸化物を用いてもよい。また、下部電極２６の材料として、ＴｉＮ等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、下部電極２６を構成してもよい。
下部電極２６上には、単結晶の強誘電体層２８が形成されている。本実施形態による不揮発性半導体記憶装置のキャパシタ３２の強誘電体層２８は、後述するように、層間絶縁膜２０等が形成された半導体基板１０上に強誘電体基板２８ａを接合し、強誘電体基板２８ａを研磨等により所定の厚さまで薄くすることにより形成されている。このため、強誘電体層２８は、単結晶状態となっている。
強誘電体層２８の材料としては、例えば、単結晶のタンタル酸リチウム（ＬｉＴａＯ３）、単結晶のニオブ酸リチウム（ＬｉＮｂＯ３）等が用いられている。このような材料より成る単結晶の強誘電体層２８では、強誘電体層２８の各部における自発分極の方向が同じ方向に揃う。単結晶の強誘電体層２８において、分極軸であるＺ軸は、強誘電体層２８の面に対して法線方向となっている。図１における両方向の矢印は、分極軸であるＺ軸を示している。強誘電体層２８の膜厚は、例えば０．５〜１．５μｍ程度に設定されている。
本実施形態において強誘電体層２８の材料として、単結晶の強誘電体、具体的には単結晶のタンタル酸リチウム等を用いているのは、以下のような理由によるものである。
図２は、各種強誘電体材料のＰ−Ｅ特性を示すグラフである。横軸は電界Ｅを示しており、縦軸は残留分極Ｐを示している。破線は、ＳＢＴ膜のＰ−Ｅ特性を示している。点線は、ＰＺＴ膜のＰ−Ｅ特性を示している。実線は、化学量論的組成のタンタル酸リチウム単結晶のＰ−Ｅ特性を示している。一点鎖線は、一致溶融組成のタンタル酸リチウム単結晶のＰ−Ｅ特性を示している。化学量論的組成のタンタル酸リチウムとは、ＬｉとＴａの組成比が１：１のタンタル酸リチウムのこと、即ち、Ｌｉ２Ｏ／（Ｌｉ２Ｏ＋Ｔａ２Ｏ５）のモル分率が０．５のタンタル酸リチウムのことである。一致溶融組成とは、育成する結晶と融液との組成が一致する組成のことである。一致溶融組成のタンタル酸リチウムには、Ｔａ元素が２％程度過剰に含まれている。
なお、化学量論的組成のタンタル酸リチウム単結晶のＰ−Ｅ特性と一致溶融組成のタンタル酸リチウム単結晶のＰ−Ｅ特性は、非特許文献３に記載されている。
図２に示すように、化学量論的組成のタンタル酸リチウム単結晶の抗電界Ｅｃは、ＳＢＴ膜やＰＺＴ膜の抗電界Ｅｃと比較して小さい。具体的には、化学量論的組成のタンタル酸リチウム単結晶の抗電界Ｅｃは、１．７Ｖ／μｍ程度である。このため、化学量論的組成のタンタル酸リチウム単結晶をキャパシタ３２の強誘電体層２８として用いれば、比較的低い電圧をキャパシタ３２に印加した場合であっても分極を反転させることが可能である。従って、キャパシタ３２の強誘電体層２８として化学量論的組成のタンタル酸リチウム単結晶を用いれば、不揮発性半導体記憶装置の駆動電圧を低くすることが可能となり、低消費電力化を図ることが可能となる。
なお、図２から分かるように、一致溶融組成のタンタル酸リチウム単結晶の抗電界Ｅｃは、化学量論的組成のＬｉＴａＯ３単結晶の抗電界Ｅｃと比較して大きい。しかし、強誘電体層２８の厚さを十分に薄く設定すれば、一致溶融組成のタンタル酸リチウム単結晶を用いる場合であっても、比較的低い印加電圧で分極を反転させることは可能である。
また、図２から分かるように、タンタル酸リチウム単結晶は、残留分極値Ｐｒが極めて大きい。具体的には、タンタル酸リチウム単結晶の残留分極値Ｐｒは、５５μＣ／ｃｍ２程度である。このように極めて大きい残留分極値Ｐｒが得られるのは、分極方向が同じ方向に揃うためと考えられる。分極方向が同じ方向に揃うのは、単結晶であることに起因すると考えられる。タンタル酸リチウム単結晶において分極方向が同じ方向に揃うことは、非特許文献４に記載されている。
キャパシタ３２の強誘電体層２８としてタンタル酸リチウム単結晶を用いれば、極めて大きい残留分極値Ｐｒが得られるため、キャパシタ３２に書き込まれた情報を読み出す際に大きい信号を得ることが可能である。このため、キャパシタ３２の強誘電体層２８としてタンタル酸リチウム単結晶を用いれば、キャパシタ３２を微細化した場合であっても、比較的大きい信号を得ることが可能となる。従って、キャパシタ３２の強誘電体層２８としてタンタル酸リチウム単結晶を用いれば、不揮発性半導体記憶装置の高集積化を図ることが可能となる。
また、図２から分かるように、タンタル酸リチウム単結晶は、Ｐ−Ｅ特性の角型性が極めて良好である。
ここで、Ｐ−Ｅ特性の角型性が良好であることの意義について図３を用いて説明する。
図３は、一般的な強誘電体膜のＰ−Ｅ特性を示すグラフである。図３の横軸は電界Ｅを示しており、縦軸は残留分極量Ｐを示している。Ｅｃは抗電界を示しており、Ｐｒは残留分極値を示しており、Ｐｓは飽和分極値を示している。
ＶＣ０は、飽和分極値Ｐｓと正の残留分極値Ｐｒとの差である。ＶＣ１は、飽和分極値Ｐｓと負の残留分極値−Ｐｒとの差である。
信号を読み出す際におけるＳ／Ｎ比は、以下のような式により表される。
Ｓ／Ｎ＝（ＶＣ１−ＶＣ０）／ＶＣ０
上記の式から分かるように、ＶＣ０の値が小さいほど、Ｓ／Ｎ比は良好となる。
図２から分かるように、タンタル酸リチウム単結晶は、Ｐ−Ｅ特性の角型性が極めて良好であり、ＶＣ０が極めて小さい。このため、タンタル酸リチウム単結晶をキャパシタ３２の強誘電体層２８として用いれば、信号を読み出す際に極めて大きいＳ／Ｎ比を得ることができる。
また、タンタル酸リチウム単結晶は、Ｐ−Ｅ特性の角型性が極めて良好であるため、誘電損失が比較的小さい。このため、タンタル酸リチウム単結晶をキャパシタ３２の強誘電体層２８として用いれば、消費電力が極めて低い不揮発性半導体記憶装置を提供することが可能となる。なお、タンタル酸リチウム単結晶においてこのように極めて良好なＰ−Ｅ特性が得られるのは、単結晶状態であるため、分極が生じる際における電界の閾値が各部において等しいためと考えられる。
また、タンタル酸リチウム単結晶は、単結晶状態であるため、分極反転を繰り返し行っても、殆ど劣化しない。このため、タンタル酸リチウム単結晶をキャパシタ３２の強誘電体層２８として用いれば、極めて寿命の長い不揮発性半導体記憶装置を提供することが可能となる。
また、タンタル酸リチウム単結晶は、比誘電率が極めて低い。具体的には、タンタル酸リチウム単結晶の比誘電率は、ε１１＝４１、ε２２＝４１、ε３３＝４３である。一方、ＰＺＴセラミックスの比誘電率は、ε１１＝１６００〜２０００、ε３３＝１３００〜２０００である。また、ＰＺＴ薄膜の比誘電率は、εｒ＝３００〜４００である。このように、タンタル酸リチウム単結晶の比誘電率は、ＰＺＴの比誘電率と比較して極めて小さい。一方、キャパシタ３２に書き込まれた情報を読み出す際に得られる信号は、キャパシタ３２の強誘電体層２８の比誘電率に反比例する。従って、タンタル酸リチウム単結晶をキャパシタ３２の強誘電体層２８として用いれば、キャパシタ３２に書き込まれた情報を読み出す際に、極めて大きい信号を得ることが可能となる。
また、タンタル酸リチウム単結晶のキュリー温度は、極めて高い。具体的には、化学量論的組成のタンタル酸リチウム単結晶のキュリー温度は、６９０℃程度である。一致溶融組成のタンタル酸リチウム単結晶のキュリー温度は、６００℃程度である。これに対し、ＰＺＴセラミックスのキュリー温度は、３００℃程度である。不揮発性半導体記憶装置をリフローはんだ付けにより実装する場合には、比較的高温の熱処理が行われることとなる。タンタル酸リチウム単結晶をキャパシタ３２の強誘電体層２８として用いた場合には、キャパシタ３２に書き込まれたデータがかかる熱処理により消失してしまうことはない。従って、タンタル酸リチウム単結晶をキャパシタ３２の強誘電体層２８の材料として用いれば、キャパシタ３２にデータを書き込んだ後に不揮発性半導体記憶装置を実装する場合であっても、キャパシタ３２に書き込まれたデータが消失するのを防止することができる。
また、タンタル酸リチウムは、鉛を含まない材料である。このため、キャパシタ３２の強誘電体層２８としてタンタル酸リチウムを用いれば、環境に対して悪影響を及ぼすのを防止することが可能となる。
なお、厳密な化学量論的組成のタンタル酸リチウム単結晶を製造すること、即ち、ＬｉとＴａの組成比が厳密に１：１のタンタル酸リチウム単結晶を製造することは、必ずしも容易ではない。一方、Ｌｉ２Ｏ／（Ｌｉ２Ｏ＋Ｔａ２Ｏ５）のモル分率が０．４９９〜０．５００であるタンタル酸リチウム単結晶を用いれば、抗電界Ｅｃの極めて小さい強誘電体層２８を得ることが可能である。従って、単結晶の強誘電体基板２８ａの材料としてタンタル酸リチウム単結晶を用いる場合には、Ｌｉ２Ｏ／（Ｌｉ２Ｏ＋Ｔａ２Ｏ５）のモル分率が０．４９９〜０．５００であるタンタル酸リチウム単結晶を用いればよい。本明細書中では、Ｌｉ２Ｏ／（Ｌｉ２Ｏ＋Ｔａ２Ｏ５）のモル分率が０．４９９〜０．５００であるタンタル酸リチウム単結晶を、化学量論的組成のタンタル酸リチウム単結晶と称することとする。
また、キャパシタ３２の強誘電体層２８の材料は、タンタル酸リチウム単結晶に限定されるものではない。例えば、キャパシタ３２の強誘電体層２８の材料として、ニオブ酸リチウム単結晶を用いてもよい。
ニオブ酸リチウム単結晶は、タンタル酸リチウム単結晶に極めて近似した特性を有する強誘電体単結晶である。
化学量論的組成のニオブ酸リチウム単結晶は、化学量論的組成のタンタル酸リチウム単結晶と同様に、抗電界Ｅｃが極めて小さい。具体的には、化学量論的組成のニオブ酸リチウム単結晶の抗電界Ｅｃは、４Ｖ／μｍ程度である。なお、一致溶融組成のニオブ酸リチウム単結晶の抗電界Ｅｃは、２２Ｖ／μｍ程度である。
また、ニオブ酸リチウム単結晶は、タンタル酸リチウム単結晶と同様に、残留分極値Ｐｒが極めて大きい。具体的には、ニオブ酸リチウム単結晶の残留分極値Ｐｒは、８０μＣ／ｃｍ２程度である。
なお、ニオブ酸リチウム単結晶の抗電界Ｅｃ及び残留分極値Ｐｒについては、非特許文献５に記載されている。
また、ニオブ酸リチウム単結晶は、タンタル酸リチウム単結晶と同様に、Ｐ−Ｅ特性の角型性が極めて良好である。
また、ニオブ酸リチウム単結晶の比誘電率は、タンタル酸リチウム単結晶の比誘電率と同様に、極めて小さい。具体的には、ニオブ酸リチウム単結晶の比誘電率は、ε１１＝４４、ε２２＝４４、ε３３＝２９である。
また、ニオブ酸リチウム単結晶のキュリー温度は、タンタル酸リチウム単結晶より更に高い。具体的には、化学量論的組成のニオブ酸リチウム単結晶のキュリー温度は、１２００℃程度である。また、一致溶融組成のニオブ酸リチウム単結晶のキュリー温度は、１１５０℃程度である。
また、ニオブ酸リチウムは、タンタル酸リチウムと同様に鉛を含まない材料である。このため、ニオブ酸リチウムを用いた場合も、環境に対する悪影響は少ない。
このように、キャパシタ３２の強誘電体層２８の材料として、ニオブ酸リチウム単結晶を用いてもよい。
なお、厳密な化学量論的組成のニオブ酸リチウム単結晶を製造すること、即ち、ＬｉとＮｂの組成比が厳密に１：１のタンタル酸リチウム単結晶を製造することは、必ずしも容易ではない。一方、Ｌｉ２Ｏ／（Ｌｉ２Ｏ＋Ｎｂ２Ｏ５）のモル分率が０．４９９〜０．５００であるニオブ酸リチウム単結晶を用いれば、抗電界Ｅｃの極めて小さい強誘電体層２８を得ることが可能である。従って、単結晶の強誘電体基板２８ａの材料としてニオブ酸リチウム単結晶を用いる場合には、Ｌｉ２Ｏ／（Ｌｉ２Ｏ＋Ｎｂ２Ｏ５）のモル分率が０．４９９〜０．５００であるニオブ酸リチウム単結晶を用いればよい。本明細書中では、Ｌｉ２Ｏ／（Ｌｉ２Ｏ＋Ｎｂ２Ｏ５）のモル分率が０．４９９〜０．５００であるニオブ酸リチウム単結晶を、化学量論的組成のニオブ酸リチウム単結晶と称することとする。
なお、単結晶の強誘電体は、タンタル酸リチウムやニオブ酸リチウムに限定されるものではない。上記のような良好な電気的特性を有する他のあらゆる強誘電体単結晶を、強誘電体層２８の材料として適宜用いることができる。
こうして、単結晶のタンタル酸リチウムや単結晶のニオブ酸リチウム等、即ち、単結晶の強誘電体より成る強誘電体層２８が形成されている。
単結晶の強誘電体層２８上には、キャパシタ３２の上部電極３０が形成されている。上部電極３０の膜厚は、例えば５０〜１００ｎｍに設定されている。上部電極３０の面積は、例えば０．２５μｍ２程度に設定されている。
上部電極３０の材料としては、例えばＡｕ、Ｃｕ、Ａｌ、Ｔｉ、Ｉｒ、Ｐｔ等の金属を用いることができる。なお、上部電極３０の材料は、金属に限定されるものではない。例えば、上部電極３０の材料として、ＩｒＯ２、ＳｒＲｕＯ３、ＲｕＯ２等の導電性金属酸化物を用いてもよい。また、上部電極３０の材料として、ＴｉＮ等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、上部電極３０を構成してもよい。
こうして、下部電極２６と強誘電体層２８と上部電極３０とを有するキャパシタ３２が構成されている。
キャパシタ３２が形成された層間絶縁膜２０上の全面には、例えばシリコン酸化膜より成る層間絶縁膜３４が形成されている。
層間絶縁膜３４には、導体プラグ２４に達するコンタクトホール３６ａ、及び、キャパシタ３２の上部電極３０に達するコンタクトホール３６ｂが形成されている。
コンタクトホール３６ａ、３６ｂ内には、それぞれ導体プラグ３８ａ、３８ｂが埋め込まれている。
導体プラグ３８ａ、３８ｂが埋め込まれた層間絶縁膜３４上には、ビット線４０ａ及びプレート線４０ｂが形成されている。ビット線４０ａは、導体プラグ３８ａ、２４を介して、トランジスタ１８のドレイン拡散層１６Ｄに電気的に接続されている。プレート線４０ｂは、導体プラグ３８ｂを介して、キャパシタ３２の上部電極３０に電気的に接続されている。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
図４は、本実施形態による不揮発性半導体記憶装置を示す回路図である。
図４に示すように、トランジスタ１８のソース／ドレインの一方には、ビット線４０ａが接続されている。トランジスタ１８のソース／ドレインの他方には、キャパシタ３２の一方の電極が接続されている。キャパシタ３２の他方の電極は、プレート線４０ｂに接続されている。トランジスタ１８のゲートは、ワード線１４に接続されている。
本実施形態による不揮発性半導体記憶装置は、１つのトランジスタと１つのキャパシタとにより１つのメモリセルが構成されているため、１Ｔ／１Ｃ型の不揮発性半導体記憶装置と称される。
次に、本実施形態による不揮発性半導体記憶装置の動作について説明する。
まず、メモリセルに書き込まれたデータを読み出す場合の動作について図４を用いて説明する。
メモリセルに書き込まれたデータを読み出す場合には、読み出しの対象となるメモリセルをワード線１４により選択する。具体的には、読み出しの対象となるメモリセルに接続されているワード線１４に所定の電圧を印加する。また、読み出しの対象となるメモリセルに接続されたプレート線４０ｂにも所定の電圧を印加する。プレート線４０ｂに印加する電圧は、キャパシタ３２において分極反転が生ずる電圧より高い電圧とする。ワード線１４及びプレート線４０ｂに所定の電圧を印加すると、ビット線４０ａの電位が変化する。ビット線４０ａに現れる電位の変化は、キャパシタ３２において分極が反転した場合と、キャパシタ３２において分極が反転しなかった場合とで異なる。ビット線４０ａの電位と参照用の電位との差をセンスアンプ（図示せず）を用いて比較することにより、メモリセルに書き込まれていたデータが判別される。キャパシタ３２において分極が反転した場合には、メモリセルに書き込まれていたデータが書き換えられたことになる。この場合には、読み出しを行う前に書き込まれていたデータと同じデータをメモリセルに再度書き込むことにより、読み出しを行う前の状態にメモリセルを戻す。こうして、データの読み出しが終了する。
次に、メモリセルにデータを書き込む場合の動作について説明する。
メモリセルにデータを書き込む場合には、書き込みの対象となるメモリセルをワード線１４により選択する。メモリセルに“１”のデータを書き込む場合には、ビット線４０ａに例えば電源電圧を印加し、プレート線４０ｂを例えばグラウンド電位に設定する。メモリセルに“０”のデータを書き込む場合には、ビット線４０ａを例えばグラウンド電位に設定し、プレート線４０ｂに例えば電源電圧を印加する。こうして、メモリセルにデータが書き込まれる。
本実施形態による不揮発性半導体記憶装置は、キャパシタ３２の強誘電体層２８の材料として、単結晶の強誘電体が用いられていることに主な特徴がある。
本実施形態によれば、キャパシタ３２の強誘電体層２８として、タンタル酸リチウム単結晶やニオブ酸リチウム単結晶等の極めて安定した強誘電体単結晶が用いられている。このため、本実施形態によれば、分極反転を繰り返し行っても、殆ど劣化しない。このため、本実施形態によれば、極めて寿命の長い不揮発性半導体記憶装置を提供することが可能となる。
また、本実施形態によれば、キャパシタ３２の強誘電体層２８の材料として単結晶の強誘電体が用いられているため、抗電界Ｅｃの極めて小さいキャパシタを得ることができる。このため、本実施形態によれば、比較的低い電圧をキャパシタに印加した場合であっても分極を反転させることが可能である。従って、本実施形態によれば、駆動電圧を低くすることが可能となり、消費電力の低い不揮発性半導体記憶装置を提供することが可能となる。
また、本実施形態によれば、キャパシタ３２の強誘電体層２８の材料として単結晶の強誘電体が用いられているため、極めて高い残留分極値Ｐｒを得ることができる。このため、本実施形態によれば、キャパシタ３２に書き込まれた情報を読み出す際に、比較的大きい信号を得ることが可能となる。本実施形態によれば、残留分極値Ｐｒが極めて高いため、キャパシタ３２を微細化した場合であっても、十分に大きい信号を得ることが可能である。このため、本実施形態によれば、集積度が高く、しかも小型の不揮発性半導体記憶装置を提供することが可能となる。
また、本実施形態によれば、キャパシタ３２の強誘電体層２８の材料として単結晶の強誘電体が用いられているため、Ｐ−Ｅ特性の角型性が極めて良好であり、誘電損失が極めて小さい。このため、本実施形態によれば、抗電界Ｅｃが極めて低いことと相俟って、消費電力が極めて低い不揮発性半導体記憶装置を提供することが可能となる。
また、本実施形態でキャパシタ３２の強誘電体層２８の材料として用いられている単結晶の強誘電体は、比誘電率が極めて低い。このため、本実施形態によれば、キャパシタ３２に書き込まれた情報を読み出す際に、極めて大きい信号を得ることができる。
また、本実施形態でキャパシタ３２の強誘電体層２８の材料として用いられている単結晶の強誘電体は、キュリー温度が極めて高い。このため、本実施形態によれば、キャパシタ３２にデータを書き込んだ後にリフローはんだ付け等を行ったとしても、キャパシタ３２からデータが消失してしまうのを防止することができる。
また、本実施形態でキャパシタ３２の強誘電体層２８の材料として用いられている単結晶の強誘電体は、鉛を含まない材料である。このため、本実施形態によれば、環境に対して悪影響を及ぼすのを防止することが可能となる。
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図５及び図６を用いて説明する。図５及び図６は、本実施形態による不揮発性半導体記憶装置を示す工程断面図である。
まず、図５（ａ）に示すように、半導体基板１０を用意する。半導体基板１０としては、例えばシリコン基板を用いる。
次に、全面に、例えば熱酸化法により、ゲート絶縁膜１２を形成する。
次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。開口部は、ソース／ドレイン拡散層を形成するためのものである。
次に、フォトレジスト膜をマスクとして、例えばイオン注入法により、半導体基板１０内にドーパント不純物を導入する。これにより、ソース／ドレイン拡散層１６Ｓ、１６Ｄが形成される。
次に、全面に、例えばアルミニウムより成る導電膜１４を形成する。導電膜１４の膜厚は、例えば５０〜１００ｎｍとする。導電膜１４は、ゲート電極となるものである。
次に、フォトリソグラフィ技術を用い、導電膜１４をパターニングする。これにより、導電膜１４より成るゲート電極が形成される。
こうして、ゲート電極１４とソース／ドレイン拡散層１６Ｓ、１６Ｄとを有するトランジスタ１８が形成される。
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜より成る層間絶縁膜２０を形成する。層間絶縁膜２０の膜厚は、例えば３００〜５００ｎｍとする。
次に、例えばＣＭＰ法により、層間絶縁膜２０の表面を研磨する。層間絶縁膜２０の表面を研磨するのは、層間絶縁膜２０の表面を平坦化するためである。層間絶縁膜２０の表面を平坦化するのは、後述する工程において、強誘電体基板２８ａを層間絶縁膜２０上に確実に接合することを可能とするためである。
次に、フォトリソグラフィ技術を用い、トランジスタ１８のソース／ドレイン拡散層１６Ｓ、１６Ｄに達するコンタクトホール２２を層間絶縁膜２０に形成する。
次に、全面に、例えばスパッタ法により、Ｔｉ膜（図示せず）及びＴｉＮ膜（図示せず）より成るバリア膜（図示せず）を形成する。Ｔｉ膜の膜厚は例えば２０〜５０ｎｍとし、ＴｉＮ膜の膜厚は例えば２０〜５０ｎｍとする。
次に、全面に、例えばスパッタ法により、タングステン膜２４を形成する。タングステン膜２４の膜厚は、例えば３００〜５００ｎｍとする。
次に、例えばＣＭＰ法により、タングステン膜２４及びバリア膜を、層間絶縁膜２０の表面が露出するまで研磨する。これにより、コンタクトホール２２内に、タングステンより成る導体プラグ２４が埋め込まれる。
次に、全面に、例えばスパッタ法により、導電膜２６ａを形成する。導電膜２６ａの膜厚は、例えば５０〜１００ｎｍとする。導電膜２６ａは、キャパシタの下部電極２６となるものである。
下部電極２６となる導電膜２６ａの材料としては、Ａｕ、Ｃｕ、Ａｌ、Ｔｉ、Ｉｒ、Ｐｔ等の金属を用いることができる。なお、下部電極２６となる導電膜２６ａの材料は、金属に限定されるものではない。例えば、導電膜２６ａの材料として、ＩｒＯ２、ＳｒＲｕＯ３、ＲｕＯ２等の導電性金属酸化物を用いてもよい。また、導電膜２６ａの材料として、ＴｉＮ等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜２６ａを構成してもよい。
次に、図５（ｂ）に示すように、単結晶の強誘電体基板２８ａを用意する。単結晶の強誘電体基板２８ａの材料としては、例えば、単結晶のタンタル酸リチウム（ＬｉＴａＯ３）、単結晶のニオブ酸リチウム（ＬｉＮｂＯ３）等を用いる。強誘電体基板２８ａとしては、Ｚカットの強誘電体基板２８ａを用いる。Ｚカットの強誘電体基板２８ａは、分極軸であるＺ軸に対して垂直にカットしたものである。このため、Ｚカットの強誘電体基板２８ａでは、分極方向が基板面に対して垂直な方向（法線方向）となる。かかる強誘電体基板２８ａとしては、化学量論的組成の強誘電体基板を用いることが好ましい。化学量論的組成の強誘電体基板２８ａは、抗電界Ｅｃが極めて小さいため、書き込み等を極めて低い電圧で行うことが可能となるためである。
なお、上述したように、厳密な化学量論的組成のタンタル酸リチウム単結晶を製造すること、即ち、ＬｉとＴａの組成比が厳密に１：１のタンタル酸リチウム単結晶を製造することは必ずしも容易ではない。一方、Ｌｉ２Ｏ／（Ｌｉ２Ｏ＋Ｔａ２Ｏ５）のモル分率が０．４９９〜０．５００であるタンタル酸リチウム単結晶を用いれば、抗電界Ｅｃの極めて小さい強誘電体層２８を得ることが可能である。従って、単結晶の強誘電体基板２８ａの材料としてタンタル酸リチウム単結晶を用いる場合には、Ｌｉ２Ｏ／（Ｌｉ２Ｏ＋Ｔａ２Ｏ５）のモル分率が０．４９９〜０．５００であるタンタル酸リチウム単結晶を用いればよい。このような組成のタンタル酸リチウム単結晶としては、例えば株式会社オキサイド製のタンタル酸リチウム単結晶（製品名：スーパーＬＴ）を挙げることができる。株式会社オキサイド製のかかるタンタル酸リチウム単結晶は、Ｌｉ２Ｏ／（Ｌｉ２Ｏ＋Ｔａ２Ｏ５）のモル分率が０．４９９５となっている。株式会社オキサイド製のかかるタンタル酸リチウム単結晶は、化学量論的組成（定比組成）のタンタル酸リチウム単結晶として市販されている。
また、上述したように、厳密な化学量論的組成のニオブ酸リチウム単結晶を製造すること、即ち、ＬｉとＮｂの組成比が厳密に１：１のタンタル酸リチウム単結晶を製造することは、必ずしも容易ではない。一方、Ｌｉ２Ｏ／（Ｌｉ２Ｏ＋Ｎｂ２Ｏ５）のモル分率が０．４９９〜０．５００であるニオブ酸リチウム単結晶を用いれば、抗電界Ｅｃの極めて小さい強誘電体層２８を得ることが可能である。従って、単結晶の強誘電体基板２８ａの材料としてニオブ酸リチウム単結晶を用いる場合には、Ｌｉ２Ｏ／（Ｌｉ２Ｏ＋Ｎｂ２Ｏ５）のモル分率が０．４９９〜０．５００であるニオブ酸リチウム単結晶を用いればよい。このような組成のニオブ酸リチウム単結晶としては、例えば株式会社オキサイド製のニオブ酸リチウム単結晶（製品名：スーパーＮＴ）を挙げることができる。株式会社オキサイド製のかかるタンタル酸リチウム単結晶は、Ｌｉ２Ｏ／（Ｌｉ２Ｏ＋Ｎｂ２Ｏ５）のモル分率が０．４９９となっている。株式会社オキサイド製のかかるニオブ酸リチウム単結晶は、化学量論的組成（定比組成）のニオブ酸リチウム単結晶として市販されている。
なお、ここでは、化学量論的組成の強誘電体基板２８ａを用いる場合を例に説明したが、強誘電体層２８の材料として用いる単結晶の強誘電体基板２８ａは、化学量論的組成の強誘電体基板に限定されるものではない。例えば、単結晶の強誘電体基板２８ａとして、一致溶融組成の強誘電体基板を用いてもよい。しかし、一致溶融組成の強誘電体基板は、化学量論的組成の強誘電体基板と比較して、抗電界Ｅｃが比較的大きい。従って、低電圧での動作を可能とするという観点からは、化学量論的組成の強誘電体基板を用いることが好ましい。但し、強誘電体基板２８ａの厚さを十分に薄くすれば、一致溶融組成の強誘電体基板を用いて強誘電体層２８を形成した場合であっても、比較的低い印加電圧で分極を反転させることが可能である。
なお、一致溶融組成のタンタル酸リチウム単結晶におけるＬｉ２Ｏ／（Ｌｉ２Ｏ＋Ｎｂ２Ｏ５）のモル分率は０．４８５となっている。また、一致溶融組成のニオブ酸リチウム単結晶におけるＬｉ２Ｏ／（Ｌｉ２Ｏ＋Ｎｂ２Ｏ５）のモル分率は０．４８５程度である。
次に、強誘電体基板２８ａ上の全面に、例えばスパッタ法により導電膜２６ｂを形成する。導電膜２６ｂは、上述した導電膜２６ａと相俟って、キャパシタ３２の下部電極２６となるものである。
導電膜２６ｂの材料としては、例えばＡｕ、Ｃｕ、Ａｌ、Ｔｉ、Ｉｒ、Ｐｔ等の金属を用いることができる。なお、導電膜２６ｂの材料は、金属に限定されるものではない。例えば、導電膜２６ｂの材料として、ＩｒＯ２、ＳｒＲｕＯ３、ＲｕＯ２等の導電性金属酸化物を用いてもよい。また、導電膜２６ｂの材料として、ＴｉＮ等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜２６ｂを構成してもよい。
次に、図５（ｃ）に示すように、半導体基板１０のうちの導電膜２６ａが形成されている面側と強誘電体基板２８ａのうちの導電膜２６ｂが形成されている面側とを接合する。具体的には、例えば、以下のようにして接合を行う。
まず、半導体基板１０側に形成された導電膜２６ａの表面と強誘電体基板２８ａ側に形成された導電膜２６ｂの表面とをアルゴンガス等を用いてクリーニングする。この後、例えば常温にて、半導体基板１０側の導電膜２６ａと強誘電体基板２８ａ側の導電膜２６ｂとを接合する。かかる接合方法は、ＳＡＢ（Surface Activated Bonding）法と称される。ＳＡＢ法については、例えば非特許文献６に記載されている。ＳＡＢ法は、高温の熱処理を行うことなく接合することが可能な接合方法である。従って、ＳＡＢ法を用いて接合すれば、トランジスタ１８等にダメージが加わるのを防止しつつ、半導体基板１０と強誘電体基板２８ａとを接合することが可能である。
なお、強誘電体基板２８ａを半導体基板１０上に接合する方法は、ＳＡＢ法に限定されるものではない。例えば、強誘電体基板２８ａを半導体基板１０上に重ね合わせた状態で熱処理を行うことにより、接合を行ってもよい。この場合、トランジスタ１８等にダメージが加わるのを防止すべく、熱処理温度を過度に高く設定しないことが好ましい。熱処理により接合する場合には、熱処理温度は例えば４００℃以下に設定することが好ましい。
なお、ここでは、半導体基板１０側と強誘電体基板２８ａ側の両方に導電膜２６ａ、２６ｂをそれぞれ形成し、これらの導電膜２６ａ、２６ｂを接合する場合を例に説明したが、必ずしも、半導体基板１０側と強誘電体基板２８ａ側の両方に導電膜２６ａ、２６ｂを形成しなくてもよい。半導体基板１０側と強誘電体基板２８ａ側の少なくとも一方に導電膜２６ａ、２６ｂを形成すれば、導電膜２６ａ、２６ｂの少なくとも一方より成る下部電極２６を形成することが可能である。
但し、導電膜２６ａ、２６ｂ同士を接合する場合には、導電膜２６ａと強誘電体基板２８ａとを直接接合する場合や、層間絶縁膜２０と導電膜２６ｂとを直接接合する場合と比較して、容易に接合することが可能である。従って、半導体基板１０側と強誘電体基板２８ａ側の両方に導電膜２６ａ、２６ｂをそれぞれ形成しておくことが好ましい。
こうして、層間絶縁膜２０上に導電膜２６を介して強誘電体基板２８ａが接合されることとなる。
次に、例えばＣＭＰ法により、強誘電体基板２８ａが所定の厚さになるまで、強誘電体基板２８ａの上面側を研磨する。例えば、強誘電体基板２８ａの厚さが１μｍ程度となるまで、強誘電体基板２８ａの上面側を研磨する。こうして、単結晶の強誘電体基板２８ａより成る単結晶の強誘電体層２８が形成される（図６（ａ）参照）。
なお、強誘電体層２８の厚さは、１μｍに限定されるものではない。図２から分かるように、化学量論的組成のタンタル酸リチウム単結晶の抗電界Ｅｃは、１．７Ｖ／μｍ程度である。メモリセルに情報を書き込むべくキャパシタ３２に電圧を印加した際に、抗電界Ｅｃより強い電界が強誘電体層２８に加わるように、強誘電体層２８の厚さを適宜設定すればよい。メモリに情報を書き込む際に印加する電圧を例えば３Ｖ程度とする場合には、強誘電体層２８の厚さは例えば０．５〜１．５μｍ程度とすればよい。
次に、フォトリソグラフィ技術を用い、強誘電体層２８及び導電膜２６をキャパシタ３２の平面形状にパターニングする（図６（ｂ）参照）。キャパシタ３２の面積は、例えば０．２５μｍ２程度とする。
タンタル酸リチウム単結晶等より成る強誘電体層２８は、例えばイオンミリング法によりエッチングすることが可能である。また、タンタル酸リチウム単結晶等より成る強誘電体層２８は、ＳＦ６ガス、Ｃ３Ｆ７ガス等を用いた反応性イオンエッチングによっても、エッチングすることが可能である。
次に、強誘電体層２８上の全面に、例えばスパッタ法により、導電膜３０を形成する。導電膜３０は、キャパシタ３２の上部電極となるものである。導電膜３０の膜厚は、例えば５０〜１００ｎｍとする。
導電膜３０の材料としては、例えばＡｕ、Ｃｕ、Ａｌ、Ｔｉ、Ｉｒ、Ｐｔ等の金属を用いることができる。なお、導電膜３０の材料は、金属に限定されるものではない。例えば、導電膜３０の材料として、ＩｒＯ２、ＳｒＲｕＯ３、ＲｕＯ２等の導電性金属酸化物を用いてもよい。また、導電膜３０の材料として、ＴｉＮ等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜３０を構成してもよい。
次に、フォトリソグラフィ技術を用い、導電膜３０をキャパシタ３２の平面形状にパターニングする。
こうして、下部電極２６と強誘電体層２８と上部電極３０とを有するキャパシタ３２が形成される。
次に、例えばＣＶＤ法により、全面に、例えばシリコン酸化膜より成る層間絶縁膜３４を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜３４の表面を研磨する。こうして、層間絶縁膜３４の表面が平坦化される。
次に、フォトリソグラフィ技術を用い、層間絶縁膜３４に、導体プラグ２４に達するコンタクトホール３６ａ、及び、キャパシタ３２の上部電極３０に達するコンタクトホール３６ｂを形成する。
次に、全面に、例えばスパッタ法により、Ｔｉ膜（図示せず）及びＴｉＮ膜（図示せず）より成るバリア膜（図示せず）を形成する。Ｔｉ膜の膜厚は、例えば２０〜５０ｎｍとする。ＴｉＮ膜の膜厚は、例えば２０〜５０ｎｍとする。
次に、例えばスパッタ法により、タングステン膜を形成する。タングステン膜の膜厚は例えば３００〜５００ｎｍとする。
次に、層間絶縁膜３４の表面が露出するまで、タングステン膜及びバリア膜を研磨する。こうして、タングステンより成る導体プラグ３８ａ、３８ｂがコンタクトホール３６ａ、３６ｂ内に埋め込まれる。
次に、全面に、例えばアルミニウム又は銅（Ｃｕ）より成る導電膜を形成する。導電膜の厚さは、例えば１００〜５００ｎｍとする。
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成るビット線４０ａと、導電膜より成るプレート線４０ｂとが形成される。ビット線４０ａは、導体プラグ３８ａ、２４を介してトランジスタ１８のドレイン拡散層１６Ｄに電気的に接続される。プレート線４０ｂは、導体プラグ３８ｂを介して、キャパシタ３２の上部電極３０に電気的に接続される（図６（ｃ）参照）。
こうして本実施形態による不揮発性半導体記憶装置が製造される。
［第２実施形態］
本発明の第２実施形態による不揮発性半導体記憶装置及びその製造方法を図７乃至図１０を用いて説明する。図１乃至図６に示す第１実施形態による不揮発性半導体記憶装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置を図７及び図８を用いて説明する。図７は、本実施形態による不揮発性半導体記憶装置を示す断面図である。
本実施形態による不揮発性半導体記憶装置は、メモリセル４６がＭＦＩＳＦＥＴ（Metal-Ferroelectric-Insulator-Semiconductor FET）型のトランジスタ４５により構成されていることに主な特徴がある。
図７に示すように、半導体基板１０上には、絶縁膜（ゲート絶縁膜）４２が形成されている。半導体基板１０としては、シリコン基板が用いられている。絶縁膜４２の材料としては、例えばシリコン酸化膜（ＳｉＯ２）膜が形成されている。なお、絶縁膜４２は、シリコン酸化膜に限定されるものではない。例えば、絶縁膜４２として、ＨｆＯ２膜等を用いてもよい。また、絶縁膜４２として、例えばＳｉＯ２膜とＨｆＯ２膜とを積層して成る積層膜を用いてもよい。絶縁膜４２の膜厚は、例えば２０〜５０ｎｍとする。
半導体基板１０と強誘電体層２８ｂとの間に絶縁膜４２を形成しているのは、半導体基板１０上に強誘電体層２８ｂを直接形成した場合には、界面準位密度が高くなってしまう場合があるためである。半導体基板１０と強誘電体層２８ｂとの間に絶縁膜４２を形成することにより、界面準位密度の低減を図ることが可能となる。
絶縁膜４２上には、単結晶の強誘電体層２８ｂが形成されている。強誘電体層２８ｂは、後述するように、半導体基板１０上に単結晶の強誘電体基板２８ａを接合し、強誘電体基板２８ａを研磨等により所定の厚さまで薄くすることにより形成されている。強誘電体層２８ｂの材料としては、例えば、タンタル酸リチウム（ＬｉＴａＯ３）単結晶、ニオブ酸リチウム（ＬｉＮｂＯ３）単結晶等が用いられている。強誘電体層２８ｂにおける分極軸（Ｚ軸）の方向は、強誘電体層２８ｂの面に対して法線方向となっている。強誘電体層２８ｂの膜厚は、例えば０．５〜１．５μｍ程度に設定されている。
強誘電体層２８ｂ上には、ゲート電極（ワード線）４４が形成されている。ゲート電極４４の材料としては、例えばアルミニウムが用いられている。
ゲート電極４４の両側の半導体基板１０内には、ソース／ドレイン拡散層１６Ｓ、１６Ｄが形成されている。
こうして、ＭＦＩＳＦＥＴ型のトランジスタ４５より成るメモリセル４６が構成されている。
メモリセル４６が形成された半導体基板１０上には、層間絶縁膜２０が形成されている。
層間絶縁膜２０には、ソース／ドレイン拡散層１６にそれぞれ達するコンタクトホール２２が形成されている。
コンタクトホール２２内には、例えばタングステンより成る導体プラグ２４が埋め込まれている。
導体プラグ２４が埋め込まれた層間絶縁膜２０上には、ビット線４０ａ及びプレート線４０ｂが形成されている。ビット線４０ａは、導体プラグ２４を介して、ドレイン拡散層１６Ｄに電気的に接続されている。プレート線４０ｂは、導体プラグ２４を介して、ソース拡散層１６Ｓに電気的に接続されている。
こうして、本実施形態による不揮発性半導体記憶装置が構成されている。
次に、本実施形態による不揮発性半導体記憶装置の動作について図８を用いて説明する。図８は、本実施形態による不揮発性半導体記憶装置の動作を示す概念図である。
まず、メモリセル４６にデータを書き込む場合について説明する。
メモリセル４６に“１”のデータを書き込む場合には、図８（ａ）に示すように、トランジスタ４５のゲート電極４４に例えば正の電圧を印加する。一方、メモリセル４６に“０”のデータを書き込む場合には、図８（ｂ）に示すように、トランジスタ４５のゲート電極４４に例えば負の電圧を印加する。トランジスタ４５のゲート電極４４に印加する電圧に応じて、強誘電体層２８ｂにおける分極方向が反転する。強誘電体層２８ｂにおける分極方向に応じて、トランジスタ４５のチャネル領域４８に電子又は正孔が誘起され、トランジスタ４５の閾値電圧が変化する。
メモリセル４６に書き込まれたデータを読み出す際には、ビット線４０ａ（図７参照）を介して、トランジスタ４５のドレイン拡散層１６Ｄに電圧を印加する。
メモリセル４６に“１”のデータが書き込まれている場合には、トランジスタ４５のチャネル領域４８に電子が誘起されているため、トランジスタ４５の閾値電圧が比較的低くなる。この際、所定の電圧をトランジスタ４５のドレイン拡散層１６Ｄに印加すると、比較的大きいドレイン電流が流れる。
一方、メモリセル４６に“０”のデータが書き込まれている場合には、トランジスタ４５のチャネル領域４８に正孔が誘起されているため、トランジスタ４５の閾値電圧が比較的高くなる。この際、所定の電圧をトランジスタ４５のドレイン領域１６Ｄに印加すると、比較的小さいドレイン電流が流れる。
従って、所定の電圧をトランジスタ４５のドレイン領域１６Ｄに印加した際におけるドレイン電流の大きさに応じて、メモリセル４６に書き込まれているデータを判別することが可能となる。このように、本実施形態による不揮発性半導体記憶装置では、メモリセル４６に書き込まれたデータを破壊することなく、データの読み出しを行うことが可能である。
本実施形態による不揮発性半導体記憶装置は、メモリセル４６がＭＦＩＳＦＥＴ型のトランジスタ４５より成ることに主な特徴がある。
本実施形態によれば、メモリセル４６がＭＦＩＳＦＥＴ型のトランジスタ４５より成るため、メモリセル４６に書き込まれたデータを破壊することなく、データを読み出すことができる。
しかも、本実施形態によれば、１つのトランジスタ４５によりメモリセル４６が構成されているため、１つのトランジスタと１つのキャパシタとにより１つのメモリセルが構成される１Ｔ／１Ｃ型の不揮発性半導体記憶装置と比較して、小型化、高集積化を図ることが可能となる。
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図９及び図１０を用いて説明する。図９及び図１０は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
まず、図９（ａ）に示すように、半導体基板１０を用意する。半導体基板１０としては、例えばシリコン基板を用いる。
次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。開口部は、ソース／ドレイン拡散層を形成するためのものである。
次に、フォトレジスト膜をマスクとして、例えばイオン注入法により、半導体基板１０内にドーパント不純物を導入する。これにより、ソース／ドレイン拡散層１６Ｓ、１６Ｄが形成される。この後、フォトレジスト膜を除去する。
次に、例えば熱酸化法、又はスパッタ法により、絶縁膜４２を形成する。絶縁膜４２の材料としては、例えばシリコン酸化膜を形成する。なお、絶縁膜４２は、シリコン酸化膜に限定されるものではない。例えば、絶縁膜４２として、ＨｆＯ２膜等を形成してもよい。また、絶縁膜４２として、例えばＳｉＯ２膜とＨｆＯ２膜とを積層して成る積層膜を形成してもよい。
次に、単結晶の強誘電体基板２８ａを用意する。単結晶の強誘電体基板２８ａの材料としては、例えば、第１実施形態と同様に、単結晶のタンタル酸リチウム（ＬｉＴａＯ３）、単結晶のニオブ酸リチウム（ＬｉＮｂＯ３）等を用いる。強誘電体基板２８ａとしては、Ｚカットの強誘電体基板を用いる。強誘電体基板２８ａとしては、上述した理由により、化学量論的組成の強誘電体基板を用いることが好ましい。
なお、ここでは、強誘電体基板２８ａとして、化学量論的組成の強誘電体基板を用いる場合を例に説明するが、強誘電体基板２８ａは、化学量論的組成の強誘電体基板に限定されるものではない。例えば、強誘電体基板２８ａとして、一致溶融組成の強誘電体基板を用いてもよい。強誘電体基板２８ａの厚さを十分に薄くすれば、一致溶融組成の強誘電体基板２８ａを用いて強誘電体層２８ｂを形成した場合であっても、比較的低い印加電圧で分極を反転させることが可能である。
次に、例えばＳＡＢ法を用い、半導体基板１０のうちの絶縁膜４２が形成されている面側と強誘電体基板２８ａとを接合する（図９（ｂ）参照）。具体的には、例えば以下のようにして接合を行う。
まず、半導体基板１０側に形成された絶縁膜４２の表面と強誘電体基板２８ａの表面とをアルゴンガス等を用いてクリーニングする。
この後、例えば常温にて、半導体基板１０側の絶縁膜４２と強誘電体基板２８ａとを接合する。こうして、上面に絶縁膜４２が形成された半導体基板１０と強誘電体基板２８ａとが接合される。
なお、半導体基板１０と強誘電体基板２８ａとを接合する方法は、ＳＡＢ法に限定されるものではない。半導体基板１０と強誘電体基板２８ａとを重ね合わせた状態で熱処理を行うことにより、接合を行ってもよい。
こうして、表面に絶縁膜４２が形成された半導体基板１０上に強誘電体基板２８ａが接合されることとなる。
次に、図９（ｃ）に示すように、例えばＣＭＰ法により、強誘電体基板２８ａが所定の厚さになるまで、強誘電体基板２８ａの上面側を研磨する。例えば、強誘電体基板２８ａの厚さが１μｍ程度となるまで、強誘電体基板２８ａの上面側を研磨する。こうして、強誘電体基板２８ａより成る単結晶の強誘電体層２８ｂが形成される。
なお、強誘電体層２８ｂの厚さは、１μｍに限定されるものではない。上述したように、化学量論的組成のタンタル酸リチウム単結晶の抗電界Ｅｃは、１．７Ｖ／μｍ程度である。メモリセル４６に情報を書き込むべくゲート電極４４に電圧を印加した際に、抗電界Ｅｃより強い電界が強誘電体層２８ｂに加わるように、強誘電体層２８ｂの厚さを適宜設定すればよい。メモリに情報を書き込む際における電圧を例えば３Ｖ程度とする場合には、強誘電体層２８ｂの厚さは例えば０．５〜１．５μｍ程度とすればよい。
次に、全面に、例えばスパッタ法により、導電膜４４を形成する。導電膜４４の材料としては、例えば、Ａｕ、Ｃｕ、Ａｌ、Ｔｉ、Ｉｒ、Ｐｔ等の金属を用いることができる。なお、導電膜４４の材料は、金属に限定されるものではない。例えば、導電膜４４の材料として、ＩｒＯ２、ＳｒＲｕＯ３、ＲｕＯ２等の導電性金属酸化物を用いてもよい。また、導電膜４４の材料として、ＴｉＮ等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜４４を構成してもよい。
次に、図１０（ａ）に示すように、フォトリソグラフィ技術を用い、導電膜４４、強誘電体層２８ｂ及び絶縁膜４２をパターニングする。タンタル酸リチウム単結晶等より成る強誘電体層２８ｂは、例えばイオンミリング法によりエッチングすることが可能である。また、タンタル酸リチウム単結晶等より成る強誘電体層２８ｂは、ＳＦ６ガス、Ｃ３Ｆ７ガス等を用いた反応性イオンエッチングによっても、エッチングすることが可能である。
こうして、半導体基板１０上に絶縁膜４２を介して形成された強誘電体層２８ｂと、ゲート電極（ワード線）４４と、ソース／ドレイン拡散層１６Ｄ、１６Ｓとを有する、ＭＦＩＳＦＥＴ型のトランジスタ４５より成るメモリセル４６が構成される。
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜より成る層間絶縁膜２０を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜２０の表面を研磨する。
次に、フォトリソグラフィ技術を用い、ソース／ドレイン拡散層１６Ｓ、１６Ｄに達するコンタクトホール２２を層間絶縁膜２０に形成する。
次に、全面に、例えばスパッタ法により、Ｔｉ膜（図示せず）及びＴｉＮ膜（図示せず）より成るバリア膜（図示せず）を形成する。
次に、全面に、例えばスパッタ法により、タングステン膜を形成する。
次に、例えばＣＭＰ法により、タングステン膜及びバリア膜を、層間絶縁膜２０の表面が露出するまで研磨する。これにより、コンタクトホール２２内に、タングステンより成る導体プラグ２４が埋め込まれる。
次に、全面に、例えばスパッタ法により、導電膜を形成する。
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成るビット線４０ａと、導電膜より成るプレート線４０ｂとが形成される。ビット線４０ａは、導体プラグ２４を介してドレイン拡散層１６Ｄに電気的に接続される。プレート線４０ｂは、導体プラグ２４を介して、ソース拡散層１６Ｓに電気的に接続される（図１０（ｂ）参照）。
こうして、本実施形態による不揮発性半導体記憶装置が製造される。
（変形例）
本実施形態の変形例による不揮発性半導体記憶装置及びその製造方法を図１１乃至図１３を用いて説明する。図１１は、本変形例による不揮発性半導体記憶装置を示す断面図である。
本変形例による不揮発性半導体記憶装置は、メモリセル４６ａがＭＦＭＩＳＦＥＴ（Metal-Ferroelectric-Metal-Insulator-Semiconductor FET）型のトランジスタ４５ａにより構成されていることに主な特徴がある。
図１１に示すように、絶縁膜４２と強誘電体層２８ｂとの間には例えば金属より成る導電膜（フローティングゲート電極）４９が形成されている。
このように、絶縁膜４２と強誘電体層２８ｂとの間に導電膜４９を形成するようにしてもよい。
本変形例によれば、ＭＦＭＩＳＦＥＴ型のトランジスタ４５ａによりメモリセル４６ａが構成される。
本変形例による不揮発性半導体記憶装置の製造方法を図１２及び図１３を用いて説明する。図１２及び図１３は、本変形例による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
まず、図９（ａ）を用いて上述した不揮発性半導体記憶装置の製造方法と同様にして、半導体基板１０上にソース／ドレイン拡散層１６Ｓ、１６Ｄ及び絶縁膜４２を形成する。
次に、例えばスパッタ法により、絶縁膜４２上の全面に、導電膜４９ａを形成する。導電膜４９ａの材料としては、例えば、Ａｕ、Ｃｕ、Ａｌ、Ｔｉ、Ｉｒ、Ｐｔ等の金属を用いることができる。なお、導電膜４９ａの材料は、金属に限定されるものではない。例えば、導電膜４９ａの材料として、ＩｒＯ２、ＳｒＲｕＯ３、ＲｕＯ２等の導電性金属酸化物を用いてもよい。また、導電膜４９ａの材料として、ＴｉＮ等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜４９ａを形成してもよい。
次に、単結晶の強誘電体基板２８ａを用意する。
次に、例えばスパッタ法により、強誘電体基板２８ａ上の全面に、導電膜４９ｂを形成する。導電膜４９ｂの材料としては、例えば、Ａｕ、Ｃｕ、Ａｌ、Ｔｉ、Ｉｒ、Ｐｔ等の金属を用いることができる。なお、導電膜４９ｂの材料は、金属に限定されるものではない。例えば、導電膜４９ｂの材料として、ＩｒＯ２、ＳｒＲｕＯ３、ＲｕＯ２等の導電性金属酸化物を用いてもよい。また、導電膜４９ｂの材料として、ＴｉＮ等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜４９ｂを形成してもよい。
次に、例えばＳＡＢ法により、半導体基板のうちの導電膜４９ａが形成されている面側と強誘電体基板２８ａのうちの導電膜４９ｂが形成されている面側とを接合する。
なお、半導体基板１０と強誘電体基板２８ａとを接合する方法は、ＳＡＢ法に限定されるものではない。導電膜４９ａが形成された半導体基板１０と導電膜４９ｂが形成された強誘電体基板２８ａとを重ね合わせた状態で熱処理を行うことにより、接合を行ってもよい。
こうして、半導体基板１０と強誘電体基板２８ａとが導電膜４９を介して接合されることとなる。
なお、ここでは、半導体基板１０側と強誘電体基板２８ａ側の両方に導電膜４９ａ、４９ｂをそれぞれ形成し、これらの導電膜４９ａ、４９ｂを接合する場合を例に説明したが、必ずしも、半導体基板１０側と強誘電体基板２８ａ側の両方に導電膜４９ａ、４９ｂを形成しなくてもよい。半導体基板１０側と強誘電体基板２８ａ側の少なくとも一方に導電膜４９ａ、４９ｂを形成すれば、導電膜４９ａ、４９ｂの少なくとも一方により導電膜４９を形成することが可能である。
但し、導電膜４９ａ、４９ｂ同士を接合する場合には、導電膜４９ａと強誘電体基板２８ａとを直接接合する場合や、絶縁膜４２と導電膜４９ｂとを直接接合する場合と比較して、容易に接合することが可能である。従って、半導体基板１０側と強誘電体基板２８ａ側の両方に導電膜４９ａ、４９ｂをそれぞれ形成しておくことが好ましい。
次に、図９（ｃ）を用いて上述した不揮発性半導体記憶装置の製造方法と同様に、例えばＣＭＰ法により、強誘電体基板２８ｂが所定の厚さになるまで、強誘電体基板２８ａの上面側を研磨する（図１２（ｃ）参照）。
次に、全面に、例えばスパッタ法により、導電膜４４を形成する。
次に、図１０（ａ）を用いて上述した不揮発性半導体記憶装置の製造方法と同様に、フォトリソグラフィ技術を用い、導電膜４４、強誘電体層２８ｂ、導電膜４９及び絶縁膜４２をパターニングする。
こうして、半導体基板１０上に絶縁膜４２を介して形成された導電膜４９と、強誘電体層２８ｂと、ゲート電極（ワード線）４４と、ソース／ドレイン拡散層１６Ｄ、１６Ｓとを有する、ＭＦＭＩＳＦＥＴ型のトランジスタ４５ａより成るメモリセル４６ａが構成される。
この後の不揮発性半導体記憶装置の製造方法は、図１３（ｂ）を用いて上述した不揮発性半導体記憶装置の製造方法と同様であるので、説明を省略する。
こうして、本変形例による不揮発性半導体記憶装置が製造される。
本変形例によれば、半導体基板１０側と強誘電体基板２８ａ側の少なくともいずれかに導電膜４９ａ、４９ｂを形成しておき、導電膜４９ａ、４９ｂを介して半導体基板１０と強誘電体基板２８ａとを接合するため、絶縁膜４２と強誘電体基板２８ａとを直接接合する場合と比較して、容易且つ確実に接合を行うことができる。
［第３実施形態］
本発明の第３実施形態による不揮発性半導体記憶装置及びその製造方法を図１４乃至図１６を用いて説明する。図１乃至図１３に示す第１又は第２実施形態による不揮発性半導体記憶装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
（不揮発性半導体記憶装置）
まず、。本実施形態による不揮発性半導体記憶装置について図１４を用いて説明する。図１４は、本実施形態による不揮発性半導体記憶装置を示す断面図である。
本実施形態による不揮発性半導体記憶装置は、キャパシタの下部電極５０が支持基板１０ａ上にベタ状に形成されており、強誘電体層２６ａが下部電極５０上にベタ状に形成されており、強誘電体層２６ａ上に絶縁膜５２を介して薄膜トランジスタ５４が形成されていることに主な特徴がある。
図１４に示すように、支持基板１０ａ上には、導電膜５０がベタ状に形成されている。導電膜５０は、キャパシタ３２ａの下部電極として機能するとともに、プレート電極としても機能するものである。支持基板１０ａとしては、半導体基板、絶縁性基板、強誘電体基板等を用いることができる。支持基板１０ａの材料として、強誘電体層２８ｃを形成するための強誘電体基板２８ａ（図１５（ｃ）参照）と同じ材料を用いれば、支持基板１０ａの熱膨張率と強誘電体層２８ｃとの熱膨張率が互いに等しくなる。支持基板１０ａの熱膨張率と強誘電体層２８ｃの熱膨張率とが等しい場合には、強誘電体層２８ｃの上方に薄膜トランジスタ５４を形成する際に比較的高温の熱処理が行われたとしても、支持基板１０ａが沿るのを抑制することをが可能である。従って、かかる観点からは、支持基板１０ａの材料として、強誘電体層２８ｃを形成するための強誘電体基板２８ａと同じ材料を用いることが有利である。
導電膜５０の材料としては、例えば、Ａｕ、Ｃｕ、Ａｌ、Ｔｉ、Ｉｒ、Ｐｔ等の金属が用いられている。なお、導電膜５０の材料は、金属に限定されるものではない。例えば、導電膜５０の材料として、ＩｒＯ２、ＳｒＲｕＯ３、ＲｕＯ２等の導電性金属酸化物を用いてもよい。また、導電膜５０の材料として、ＴｉＮ等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜５０を構成してもよい。
導電膜５０上には、単結晶の強誘電体層２８ｃがベタ状に形成されている。本実施形態による不揮発性半導体記憶装置の強誘電体層２８ｃは、後述するように、支持基板１０ａ上に単結晶の強誘電体基板２８ａを接合し、強誘電体基板２８ａを研磨等により所定の厚さまで薄くすることにより形成されている。このため、強誘電体層２８ｃは、単結晶状態となっている。強誘電体層２８ｃの材料としては、例えば、タンタル酸リチウム（ＬｉＴａＯ３）単結晶、ニオブ酸リチウム（ＬｉＮｂＯ３）単結晶等が用いられている。強誘電体層２８ｃにおける分極軸（Ｚ軸）の方向は、強誘電体層２８ｃの面の法線方向となっている。強誘電体層２８ｃの膜厚は、例えば０．５〜１．５μｍ程度に設定されている。
強誘電体層２８ｃ上には、絶縁膜５２が形成されている。絶縁膜５２の材料としては、例えばシリコン酸化膜が用いられている。絶縁膜５２の厚さは、例えば５００〜１０００ｎｍとする。
絶縁膜５２には、強誘電体層２８ｃに達する開口部５６が形成されている。
絶縁膜５２上には、ポリシリコン又はアモルファスシリコンより成る半導体層５８が形成されている。
半導体層５８上には、ゲート絶縁膜６０を介して、薄膜トランジスタ５４のゲート電極（ワード線）６２ｂが形成されている。
開口部５６内における強誘電体層２８ｃ上、絶縁膜５２上及び半導体層５８上には、導電膜６２ａが形成されている。開口部５６内において強誘電体層２８ｃ上に存在している導電膜６２ａは、キャパシタ５６の上部電極として機能する。また、導電膜６２ａは、薄膜トランジスタ５４のソース電極としても機能する。
また、半導体層５８上、及び絶縁膜５２上には、ドレイン電極（引き出し用電極）６２ｃが形成されている。
こうして、下部電極５０と強誘電体層２８ｃと上部電極６２ａとから成るキャパシタ３２ａが構成されている。また、半導体層５８とゲート電極６２ｂとソース／ドレイン電極６２ａ、６２ｂとを有する薄膜トランジスタ５４が構成されている。薄膜トランジスタ５４は、キャパシタ３２ａに電気的に接続されている。
薄膜トランジスタ５４及びキャパシタ３２ａが形成された支持基板１０ａ上には、例えばシリコン酸化膜より成る層間絶縁膜２０が形成されている。
層間絶縁膜２０には、ドレイン電極６２ｃに達するコンタクトホール２２が形成されている。
コンタクトホール２２内には、導体プラグ２４が埋め込まれている。
導体プラグ２４が埋め込まれた層間絶縁膜２０上には、ビット線４０ａが形成されている。ビット線４０ａは、導体プラグ２４を介して薄膜トランジスタ５４のドレイン電極６２ｃに電気的に接続されている。
こうして、本実施形態による不揮発性半導体記憶装置が構成されている。
次に、本実施形態による不揮発性半導体記憶装置の動作について説明する。
本実施形態による不揮発性半導体記憶装置の動作は、基本的には、第１実施形態による不揮発性半導体記憶装置の動作と同様である。
まず、メモリセルに書き込まれたデータを読み出す場合の動作について説明する。
メモリセルに書き込まれたデータを読み出す場合には、読み出しの対象となるメモリセルをワード線６２ｂにより選択する。具体的には、読み出しの対象となるメモリセルに接続されているワード線６２ｂに所定の電圧を印加する。また、プレート線５０にも所定の電圧を印加する。プレート線５０に印加する所定の電圧は、キャパシタ３２ａの強誘電体層２８ｃにおいて分極が反転する電圧より高い電圧とする。ワード線６２ｂ及びプレート線５０に所定の電圧を印加すると、ビット線４０ａの電位が変化する。ビット線４０ａに現れる電位の変化は、キャパシタ３２ａの強誘電体層２８ｃにおいて分極が反転した場合と、キャパシタ３２ａの強誘電体層２８ｃにおいて分極が反転しなかった場合とで異なる。強誘電体層２８ｃにおいて分極が反転する部分は、下部電極５０と上部電極６２ａとの間に存在している強誘電体層２８ｃの部分、即ち、開口部５６の近傍領域における強誘電体層２８ｃである。ビット線４０ａの電位と参照用の電位との差をセンスアンプ（図示せず）を用いて比較することにより、メモリセルに書き込まれていたデータが判別される。キャパシタ３２ａにおいて分極が反転した場合には、メモリセルに書き込まれていたデータが書き換えられたことになる。このため、メモリセルに対して再度同じデータを書き込みを行うことにより、読み出しを行う前の状態にメモリセルを戻す。こうして、データの読み出しが終了する。
次に、メモリセルにデータを書き込む場合の動作について説明する。
メモリセルにデータを書き込む場合には、書き込みの対象となるメモリセルをワード線６２ｂにより選択する。メモリセルに“１”のデータを書き込む場合には、ビット線４０ａに例えば電源電圧を印加し、プレート線５０を例えばグラウンド電位に設定する。メモリセルに“０”のデータを書き込む場合には、ビット線４０ａを例えばグラウンド電位に設定し、プレート線５０に例えば電源電圧を印加する。こうして、メモリセルにデータが書き込まれる。
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図１５及び図１６を用いて説明する。図１５及び図１６は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
まず、図１５（ａ）に示すように、支持基板１０ａを用意する。支持基板１０ａとしては、例えば、半導体基板、絶縁性基板、強誘電体基板等を用いることができる。
支持基板１０ａの材料として、強誘電体層２８ｃを形成するための強誘電体基板２８ａ（図１５（ｃ）参照）と同じ材料を用いれば、支持基板１０ａの熱膨張率と強誘電体層２８ｃとの熱膨張率が互いに等しくなる。支持基板１０ａの熱膨張率と強誘電体層２８ａの熱膨張率とを等しい場合には、強誘電体層２８ｃの上方に薄膜トランジスタ５４を形成する際に比較的高温の熱処理が行われたとしても、支持基板１０ａの反りを抑制することが可能である。従って、かかる観点からは、支持基板１０ａの材料として、強誘電体層２８ｃを形成するための強誘電体基板２８ａと同じ材料を用いることが有利である。例えば、強誘電体層２８ｃを形成するための強誘電体基板２８ａとしてタンタル酸リチウムより成る強誘電体基板２８ａを用いる場合には、支持基板１０ａについても、タンタル酸リチウムより成る強誘電体基板を用いればよい。また、強誘電体層２８ｃを形成するための強誘電体基板２８ａとしてニオブ酸リチウムより成る強誘電体基板を用いる場合には、支持基板１０ａについても、ニオブ酸リチウムより成る強誘電体基板を用いればよい。
次に、支持基板１０ａ上の全面に、例えばスパッタ法により、導電膜５０ａを形成する。導電膜５０ａの材料としては、例えば、Ａｕ、Ｃｕ、Ａｌ、Ｔｉ、Ｉｒ、Ｐｔ等の金属を用いることができる。なお、導電膜５０ａの材料は、金属に限定されるものではない。例えば、導電膜５０ａの材料として、ＩｒＯ２、ＳｒＲｕＯ３、ＲｕＯ２等の導電性金属酸化物を用いてもよい。また、導電膜５０ａの材料として、ＴｉＮ等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜５０ａを形成してもよい。
次に、図１５（ｂ）に示すように、単結晶の強誘電体基板２８ａを用意する。単結晶の強誘電体基板２８ａの材料としては、例えば、上記実施形態と同様に、単結晶のタンタル酸リチウム、単結晶のニオブ酸リチウム等を用いことができる。強誘電体基板２８ａとしては、Ｚカットの強誘電体基板を用いる。強誘電体基板２８ａとしては、化学量論的組成の強誘電体基板を用いることが好ましい。
なお、ここでは、強誘電体基板２８ａとして、化学量論的組成の強誘電体基板を用いる場合を例に説明するが、強誘電体基板２８ａは、化学量論的組成の強誘電体基板に限定されるものではない。例えば、強誘電体基板２８ａとして、一致溶融組成の強誘電体基板を用いてもよい。強誘電体基板２８ａの厚さを十分に薄くすれば、一致溶融組成の強誘電体基板を用いて強誘電体層２８ｃを形成した場合であっても、比較的低い印加電圧で分極を反転させることが可能である。
次に、強誘電体基板２８ａ上の全面に、例えばスパッタ法により、導電膜５０ｂを形成する。導電膜５０ｂの材料としては、例えば、Ａｕ、Ｃｕ、Ａｌ、Ｔｉ、Ｉｒ、Ｐｔ等の金属を用いることができる。なお、導電膜５０ｂの材料は、金属に限定されるものではない。例えば、導電膜５０ｂの材料として、ＩｒＯ２、ＳｒＲｕＯ３、ＲｕＯ２等の導電性金属酸化物を用いてもよい。また、導電膜５０ｂの材料として、ＴｉＮ等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜５０ｂを形成してもよい。
次に、例えばＳＡＢ法により、支持基板１０ａのうちの導電膜５０ａが形成されている面側と強誘電体基板２８ａのうちの導電膜５０ｂが形成されている側とを接合する（図１５（ｃ）参照）。具体的には、例えば以下のようにして接合を行う。
まず、支持基板１０ａ側に形成された導電膜５０ａの表面と強誘電体基板２８ａ側に形成された導電膜５０ｂの表面とをアルゴンガス等を用いてクリーニングする。
この後、例えば常温にて、導電膜５０ａが形成された支持基板１０ａ側と導電膜５０ｂが形成された強誘電体基板２８ａとを接合する。
こうして、導電膜５０ａが形成された半導体基板１０ａと導電膜５０ｂが形成された強誘電体基板２８ａとが接合される。
なお、導電膜５０ａが形成された半導体基板１０ａと導電膜５０ｂが形成された強誘電体基板２８ａとを接合する方法は、ＳＡＢ法に限定されるものではない。導電膜５０ａが形成された半導体基板１０ａと導電膜５０ｂが形成された強誘電体基板２８ａとを重ね合わせた状態で熱処理を行うことにより、接合を行ってもよい。
また、ここでは、支持基板１０ａ側と強誘電体基板２８ａ側の両方に導電膜５０ａ、５０ｂをそれぞれ形成し、これらの導電膜５０ａ、５０ｂを接合する場合を例に説明したが、必ずしも、支持基板１０ａ側と強誘電体基板２８ａ側の両方に導電膜を形成しなくてもよい。支持基板１０ａ側と強誘電体基板２８ａ側の少なくとも一方に導電膜５０ａ、５０ｂを形成すれば、導電膜より成る下部電極５０を形成することが可能である。
但し、導電膜５０ａ、５０ｂ同士を接合する場合には、導電膜５０ａと強誘電体基板２８ａとを直接接合する場合や、支持基板１０ａと導電膜５０ｂとを接合する場合と比較して、容易且つ確実に接合を行うことが可能である。従って、かかる観点からは、支持基板１０ａ側と強誘電体基板２８ａ側の両方にそれぞれ導電膜５０ａ、５０ｂを形成しておくことが好ましい。
こうして、支持基板１０ａ上に導電膜５０を介して強誘電体基板２８ａが接合されることとなる。
次に、例えばＣＭＰ法により、強誘電体基板２８ａが所定の厚さになるまで、強誘電体基板２８ａの上面側を研磨する（図１６（ａ）参照）。例えば、強誘電体基板２８ａの厚さが１μｍ程度となるまで、強誘電体基板２８ａの上面側を研磨する。こうして、強誘電体基板２８ａより成る単結晶の強誘電体層２８ｃが形成される。
なお、強誘電体層２８ｃの厚さは、１μｍに限定されるものではない。上述したように、化学量論的組成のタンタル酸リチウム単結晶の抗電界Ｅｃは、１．７Ｖ／μｍ程度である。メモリセルに情報を書き込むべくキャパシタ３２ａに電圧を印加した際に、抗電界Ｅｃより強い電界が強誘電体層２８ｃに加わるように、強誘電体層２８ｃの厚さを適宜設定すればよい。メモリに情報を書き込む際における電圧を例えば３Ｖ程度とする場合には、強誘電体層２８ｃの厚さは例えば０．５〜１．５μｍ程度とすればよい。
次に、例えばＣＶＤ法により、強誘電体層２８ｃ上の全面に、絶縁膜５２を形成する。絶縁膜５２の材料としては、例えばシリコン酸化膜を形成する。
次に、フォトリソグラフィ技術を用い、強誘電体層２８ｃに達する開口部５２を絶縁膜５２に形成する。
次に、例えばＣＶＤ法により、アモルファスシリコン又はポリシリコン等より成る半導体層５８を形成する。半導体層５８は、薄膜トランジスタ５４のチャネル層となるものである。
次に、フォトリソグラフィ技術を用い、半導体層５８をパターニングする。こうして、薄膜トランジスタ５４のチャネル層５８が形成される。
次に、例えばＣＶＤ法により、絶縁膜６０を形成する。絶縁膜６０は、薄膜トランジスタ５４のゲート絶縁膜として機能するものである。
次に、フォトリソグラフィ技術を用い、絶縁膜６０をパターニングする。こうして、薄膜トランジスタ５４のゲート絶縁膜６０が形成される。
次に、全面に、例えばスパッタ法により、導電膜を形成する。導電膜の材料としては、例えば、Ａｕ、Ｃｕ、Ａｌ、Ｔｉ、Ｉｒ、Ｐｔ等の金属を用いることができる。なお、導電膜の材料は、金属に限定されるものではない。例えば、導電膜の材料として、ＩｒＯ２、ＳｒＲｕＯ３、ＲｕＯ２等の導電性金属酸化物を用いてもよい。また、導電膜の材料として、ＴｉＮ等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜を構成してもよい。
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。こうして、キャパシタ３２ａの上部電極と薄膜トランジスタ５４のソース電極とを兼ねる電極６２ａが形成される。また、導電膜より成るゲート電極（ワード線）６２ｂが形成される。また、導電膜より成るドレイン電極６２ｃが形成される。
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜より成る層間絶縁膜２０を形成する。
次に、フォトリソグラフィ技術を用い、薄膜トランジスタ５４のソース電極６２ｃに達するコンタクトホール２２を、層間絶縁膜２０に形成する。
次に、全面に、例えばスパッタ法により、Ｔｉ膜（図示せず）及びＴｉＮ膜（図示せず）より成るバリア膜（図示せず）を形成する。
次に、全面に、例えばスパッタ法により、タングステン膜を形成する。
次に、例えばＣＭＰ法により、タングステン膜及びバリア膜を、層間絶縁膜２０の表面が露出するまで研磨する。これにより、コンタクトホール２２内に、タングステンより成る導体プラグ２４が埋め込まれる。
次に、全面に、例えばスパッタ法により、導電膜を形成する。
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成るビット線４０ａが形成される。ビット線４０ａは、導体プラグ２４を介してドレイン電極６２ｃに電気的に接続される。
こうして本実施形態による不揮発性半導体記憶装置が製造される。
（変形例）
次に、本実施形態の変形例による不揮発性半導体記憶装置及びその製造方法を図１７乃至図１９を用いて説明する。図１７は、本変形例による不揮発性半導体記憶装置を示す断面図である。
本変形例による不揮発性半導体記憶装置は、支持基板１０ａの表層部に形成された不純物拡散層５０ｃにより、キャパシタ３２の下部電極５０ｃが構成されていることに主な特徴がある。
図１７に示すように、支持基板１０ａの表層部には、不純物拡散層５０ｃが形成されている。支持基板１０ａとしては、例えば半導体基板が用いられている。不純物拡散層５０ｃは、キャパシタ３２ａの下部電極として機能するとともに、プレート電極としても機能するものである。
不純物拡散層より成る下部電極５０ａ上には、強誘電体層２８ｃが形成されている。
強誘電体層２８ｃ上には、絶縁膜５２を介して薄膜トランジスタ５４が形成されている。
絶縁膜５２には、強誘電体層２８ｃに達する開口部５６が形成されている。開口部５６内に存在する導電膜６２ａは、キャパシタ３２ａの上部電極として機能する。
こうして本変形例による不揮発性半導体記憶装置が構成されている。
次に、本変形例による不揮発性半導体記憶装置の製造方法を図１８及び図１９を用いて説明する。図１８及び図１９は、本変形例による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
まず、図１８（ａ）に示すように、支持基板１０ａを用意する。支持基板１０ａとしては、例えば半導体基板を用いる。
次に、例えばイオン注入法により、半導体基板１０ａの表層部にドーパント不純物を導入する。これにより、半導体基板１０ａの表層部に不純物拡散層５０ｃが形成される。不純物拡散層５０ｃは、キャパシタ３２ａの下部電極として機能するとともに、プレート電極としても機能するものである。
次に、単結晶の強誘電体基板２８ａを用意する。
次に、例えばＳＡＢ法により、支持基板１０ａのうちの不純物拡散層５０ｃが形成されている側の面と強誘電体基板２８ａの面とを接合する（図１８（ｂ）参照）。
なお、不純物拡散層５０ｃが形成された支持基板１０ａと強誘電体基板２８ａとを接合する方法は、ＳＡＢ法に限定されるものではない。例えば、不純物拡散層５０ｃが形成された支持基板１０ａと強誘電体基板２８ａとを重ね合わせた状態で熱処理を行うことにより、接合を行ってもよい。
この後の不揮発性半導体記憶装置の製造方法は、図１６（ａ）乃至図１６（ｃ）を用いて上述した不揮発性半導体記憶装置の製造方法と同様であるので、説明を省略する（図１９（ａ）乃至図１９（ｃ）参照）。
こうして、本実施形態による不揮発性半導体記憶装置が製造される。
［第４実施形態］
本発明の第４実施形態による不揮発性半導体記憶装置及びその製造方法を図２０乃至図２４を用いて説明する。図１乃至図１９に示す第１乃至第３実施形態による不揮発性半導体記憶装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図２０乃至図２２を用いて説明する。図２０は、本実施形態による不揮発性半導体記憶装置を示す断面図である。
本実施形態による不揮発性半導体記憶装置は、分極軸（Ｚ軸）が面内方向である強誘電体基板６４が用いられており、強誘電体基板６４に形成された一対の凹部７２ａ、７２ｂ内にキャパシタ３２ｂの一対の電極６６ａ、６６ｂが埋め込まれており、強誘電体基板６４のうち、電極６６ａと電極６６ｂとの間に存在する部分によりキャパシタ３２ｂの強誘電体層６４ａが構成されていることに主な特徴がある。
図２０に示すように、強誘電体基板６４上には、例えばシリコン酸化膜より成る絶縁膜６８が形成されている。強誘電体基板６４の材料としては、単結晶のタンタル酸リチウム、単結晶のニオブ酸リチウム等を用いる。強誘電体基板６４としては、分極軸（Ｚ軸）が基板の面内方向である強誘電体基板を用いる。図２０における両方向の矢印は、分極軸であるＺ軸を示している。分極軸が面内方向である強誘電体基板６４では、分極方向が基板面に対して平行な方向となる。かかる強誘電体基板６４としては、化学量論的組成の強誘電体基板を用いることが好ましい。化学量論的組成の強誘電体基板６４は、抗電界Ｅｃが極めて小さいため、書き込み等を極めて低い電圧で行うことが可能となるためである。
なお、ここでは、化学量論的組成の強誘電体基板６４を用いる場合を例に説明したが、単結晶の強誘電体基板６４は、化学量論的組成の強誘電体基板に限定されるものではない。例えば、一致溶融組成の強誘電体基板６４を用いてもよい。しかし、上述したように、一致溶融組成の強誘電体基板は、化学量論的組成の強誘電体基板と比較して、抗電界Ｅｃが比較的大きい。従って、低電圧での動作を可能とするという観点からは、化学量論的組成の強誘電体基板６４を用いることが好ましい。但し、一対の凹部７２ａ、７２ｂに埋め込まれた電極６６ａ、６６ｂの間隔、即ち、強誘電体層６４ａの厚さを十分に薄くすれば、一致溶融組成の強誘電体基板６４を用いて強誘電体層６４ａを形成した場合であっても、比較的低い印加電圧で分極を反転させることが可能である。
絶縁膜６８には、開口部７０ａ、７０ｂが形成されている。
開口部７０ａ、７０ｂにおける強誘電体基板６４には、凹部７２ａ、７２ｂが形成されている。凹部７２ａと凹部７２ｂとの間に存在する強誘電体基板６４の部分は、キャパシタ３２ｂの強誘電体層６４ａを構成する。このように、本実施形態では、強誘電体基板６４のうち、凹部７２ａと凹部７２ｂとの間に存在する部分により、キャパシタ３２ｂの強誘電体層６４ａが構成されている。
絶縁膜６８上及び凹部７２ａ内には、導電膜６６ａが形成されている。導電膜６６ａは、キャパシタ３２ｂの一方の電極として機能するとともに、薄膜トランジスタ５４ａのソース電極としても機能する。
また、絶縁膜６８上及び凹部７２ｂ内には、導電膜６６ｂが形成されている。導電膜６６ｂは、キャパシタ３２ｂの他方の電極として機能するとともに、引き出し電極としても機能する。
また、絶縁膜６８上には、導電膜６６ｃが形成されている。
図２１は、本実施形態による不揮発性半導体記憶装置のキャパシタを示す平面図及び断面図である。図２１（ａ）は平面図であり、図２１（ｂ）は図２１（ａ）のＡ−Ａ′線断面図である。
キャパシタ３２ｂの強誘電体層６４ａの幅ｇは、例えば０．０５μｍ〜２μｍ程度に設定されている。強誘電体層６４ａの高さｄ、即ち凹部７２ａ、７２ｂの深さｄは、例えば０．５〜１μｍ程度に設定されている。凹部７２ａ、７２ｂのサイズは、ｓが０．５〜１μｍ程度に設定されており、ｗが例えば０．５〜１μｍ程度に設定されている。
強誘電体層６４ａの側面は、強誘電体基板６４の面に対して、できるだけ垂直であることが好ましい。強誘電体基板６４の面の法線に対する強誘電体層６４ａの側面の傾きが大きくなるほど、Ｐ−Ｅ特性の角型性が劣化するためである。即ち、強誘電体層６４ａの両側に設けられた一対の電極６６ａ、６６ｂ間に電圧を印加すると、強誘電体層６４ａの各部には、電極６６ａと電極６６ｂとの間隔ｇに応じた強さの電界が印加される。電極６６ａと電極６６ｂとの間隔ｇが狭い部分においては比較的強い電界が加わる一方、電極６６ａと電極６６ｂとの間隔ｇが広い部分においては電界が比較的弱くなる。このため、強誘電体基板６４の面の法線に対する強誘電体層６４ａの側面の傾きが大きくなるほど、強誘電体層６４ａの各部に加わる電界の強さに格差が生じる。このため、強誘電体基板６４の面の法線に対する強誘電体層６４ａの側面の傾きが比較的大きい場合には、角型性が良好なＰ−Ｅ特性が得られない。従って、強誘電体層６４ａの側面は、強誘電体基板６４の面に対して垂直に近いことが望ましい。
ソース電極６６ａ上、ドレイン電極６６ｃ上及び絶縁膜６８上には、アモルファスシリコン、ポリシリコン等より成る半導体層５８が形成されている。半導体層５８は、薄膜トランジスタ５４ａのチャネル層として機能するものである。
半導体層５８上には、ゲート絶縁膜６０を介してゲート電極（ワード線）７４が形成されている。
こうして、半導体層５８、ソース／ドレイン電極６６ａ、６６ｃ及びゲート電極７４を有する薄膜トランジスタ５４ａが構成されている。また、強誘電体基板６４の一部より成る強誘電体層６４ａと、強誘電体層６４ａの両側に形成された一対の電極６６ａ、６６ｂとを有するキャパシタ３２ｂが構成されている。
キャパシタ３２ｂ及び薄膜トランジスタ５４ａが形成された強誘電体基板６４上には、例えばシリコン酸化膜より成る層間絶縁膜２０が形成されている。
層間絶縁膜２０には、ドレイン電極６６ｃに達するコンタクトホール２２と、キャパシタ３２ｂの電極６６ｂに達するコンタクトホール２２とが形成されている。
コンタクトホール２２内には、導体プラグ２４が埋め込まれている。
導体プラグ２４が埋め込まれた層間絶縁膜２０上には、ビット線４０ａ及びプレート線４０ｂが形成されている。ビット線４０ａは、導体プラグ２４を介して薄膜トランジスタ５４ａのドレイン電極６６ｃに接続されている。プレート線４０ｂは、導体プラグ２４を介してキャパシタ３２ｂの電極６６ｂに電気的に接続されている。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
図２２は、本実施形態による不揮発性半導体記憶装置のキャパシタを示す斜視図である。
キャパシタ３２ｂの一対の電極６６ａ、６６ｂ間に電圧を印加すると、電極６６ａと電極６６ｂとの間に存在する強誘電体層６４ａにおいて、電界の方向に応じた分極が生じる。図２２において、一方向の矢印は分極の方向を示しており、両方向の矢印は分極軸であるＺ軸を示している。
なお、データの書き込み方法や読み出し方法は、第１実施形態による不揮発性半導体記憶装置と同様であるので、説明を省略する。
本実施形態による不揮発性半導体記憶装置は、分極軸（Ｚ軸）が面内方向である強誘電体基板６４が用いられており、強誘電体基板６４に形成された一対の凹部７２ａ、７２ｂ内にキャパシタ３２ｂの一対の電極６６ａ、６６ｂが埋め込まれており、強誘電体基板６４のうち、電極６６ａと電極６６ｂとの間に存在する部分によりキャパシタ３２ｂの強誘電体層６４ａが構成されていることに主な特徴がある。
本実施形態によれば、強誘電体基板６４に形成された一対の凹部７２ａ、７２ｂ内にキャパシタ３２ｂの一対の電極６６ａ、６６ｂが埋め込まれており、強誘電体基板６４のうち、電極６６ａと電極６６ｂとの間に存在する部分によりキャパシタ３２ｂの強誘電体層６４ａが構成されているため、後述するように、強誘電体基板６４の厚さを研磨等により薄くする工程を要することなく、不揮発性半導体記憶装置を製造することができる。従って、本実施形態によれば、不揮発性半導体記憶装置を高い歩留りで製造することが可能となる。
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図２３及び図２４を用いて説明する。図２３及び図２４は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
まず、図２３（ａ）に示すように、単結晶の強誘電体基板６４を用意する。単結晶の強誘電体基板６４の材料としては、例えば、単結晶のタンタル酸リチウム、単結晶のニオブ酸リチウム等を用いる。強誘電体基板６４としては、分極軸（Ｚ軸）が基板の面内方向である強誘電体基板を用いる。分極軸が基板の面内方向である強誘電体基板６４では、分極方向が基板面に対して平行となる。かかる強誘電体基板６４としては、化学量論的組成の強誘電体基板を用いることが好ましい。化学量論的組成の強誘電体基板６４は、抗電界Ｅｃが極めて小さいため、書き込み等を極めて低い電圧で行うことが可能となるためである。
なお、ここでは、化学量論的組成の強誘電体基板６４を用いる場合を例に説明したが、単結晶の強誘電体基板６４は、化学量論的組成の強誘電体基板に限定されるものではない。例えば、一致溶融組成の強誘電体基板を用いてもよい。しかし、上述したように、一致溶融組成の強誘電体基板は、化学量論的組成の強誘電体基板と比較して、抗電界Ｅｃが比較的大きい。従って、低電圧での動作を可能とするという観点からは、化学量論的組成の強誘電体基板を用いることが好ましい。但し、強誘電体層６４ａの厚さｇを十分に薄くすれば、一致溶融組成の強誘電体基板６４を用いて強誘電体層を形成した場合であっても、比較的低い印加電圧で分極を反転させることが可能である。
次に、例えばＣＶＤ法により、シリコン酸化膜より成る絶縁膜６８を形成する。
次に、フォトリソグラフィ技術を用い、絶縁膜６８及び強誘電体基板６４をエッチングする。これにより、絶縁膜６８に開口部７０ａ、７０ｂが形成され、強誘電体基板６４に凹部７２ａ、７２ｂが形成される。凹部７２ａと凹部７２ｂとの間に存在する強誘電体基板６４の部分により、キャパシタ３２ｂの強誘電体層６４ａが構成される。絶縁膜６８及び強誘電体基板６４をエッチングする際には、凹部７２ａと凹部７２ｂとの間隔ｇ、即ち、強誘電体層６４ａの幅ｇが例えば０．０５μｍ〜２μｍ程度となるように、エッチングを行う。また、絶縁膜６８及び強誘電体基板６４をエッチングする際には、凹部７２ａ、７２ｂの深さ、即ち、強誘電体層６４ａの高さｄが、例えば０．５〜１μｍ程度となるように、エッチングを行う。
次に、全面に、例えばスパッタ法により、例えばＡｕ等より成る導電膜を形成する。導電膜は、薄膜トランジスタのソース／ドレイン電極やキャパシタの電極となるものである。
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。こうして、凹部７２ａ内及び絶縁膜６８上に、キャパシタ３２ｂの電極と薄膜トランジスタ５４ａのソース電極とを兼ねる電極６６ａが形成される。また、凹部７２ｂ内及び絶縁膜６８上に、キャパシタ３２ｂの電極と引き出し電極とを兼ねる電極６６ｂが形成される。また、絶縁膜６８上に、ドレイン電極６６ｃが形成される。
次に、全面に、例えばＣＶＤ法により、ポリシリコン又はアモルファスシリコンより成る半導体層５８を形成する。
次に、フォトリソグラフィ技術を用い、半導体層５８をパターニングする。こうして、薄膜トランジスタ５４ａのチャネル層５８が形成される。
次に、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜より成る絶縁膜を形成する。絶縁膜は、薄膜トランジスタ５４ａのゲート絶縁膜６０となるものである。
次に、フォトリソグラフィ技術を用い、絶縁膜をパターニングする。これにより、薄膜トランジスタ５４ａのゲート絶縁膜６０が形成される。
次に、全面に、例えばスパッタ法により、導電膜を形成する。導電膜は、薄膜トランジスタ５４ａのゲート電極７４となるものである。
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。こうして、導電膜より成るゲート電極（ワード線）７４が形成される。
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜より成る層間絶縁膜２０を形成する。
次に、フォトリソグラフィ技術を用い、薄膜トランジスタ５４ａのドレイン電極６６ｃに達するコンタクトホール２２と、キャパシタ３２ｂの一方の電極を兼ねる引き出し用配線６６ｂに達するコンタクトホール２２とを、層間絶縁膜２０に形成する。
次に、全面に、例えばスパッタ法により、Ｔｉ膜（図示せず）及びＴｉＮ膜（図示せず）より成るバリア膜（図示せず）を形成する。
次に、全面に、例えばスパッタ法により、タングステン膜を形成する。
次に、例えばＣＭＰ法により、タングステン膜及びバリア膜を、層間絶縁膜２０の表面が露出するまで研磨する。これにより、コンタクトホール２２内に、タングステンより成る導体プラグ２４が埋め込まれる。
次に、全面に、例えばスパッタ法により、導電膜を形成する。
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成るビット線４０ａとプレート線４０ｂが形成される。ビット線４０ａは、導体プラグ２４を介してドレイン電極６６ｃに電気的に接続される。プレート線４０ｂは、導体プラグ２４を介して、キャパシタ３２ｂの一方の電極６６ｂに電気的に接続される（図２４参照）。
こうして本実施形態による不揮発性半導体記憶装置が製造される。
（変形例（その１））
本実施形態の変形例（その１）による不揮発性半導体記憶装置を図２５及び図２６を用いて説明する。図２５は、本変形例による不揮発性半導体記憶装置を示す平面図である。
本変形例による不揮発性半導体記憶装置は、キャパシタの電極６６ａ、６６ｂが櫛形に形成されていることに主な特徴がある。
図２５に示すように、本変形例では、キャパシタ３２ｂの電極６６ａ、６６ｂが櫛形に形成されている。櫛形電極６６ａと櫛形電極６６ｂとは、櫛歯部分７６ａ、７６ｂが互いに対向するように配されている。
櫛形電極６６ａの櫛歯部分７６ａと櫛形電極６６ｂの櫛歯部分７６ｂとの間隔ｇは、例えば０．０５μｍ〜２μｍ程度に設定されている。
図２６は、本変形例による不揮発性半導体記憶装置を示す斜視図である。図２６において、一方向の矢印は分極方向を示しており、両方向の矢印は分極軸（Ｚ軸）を示している。
図２６から分かるように、本変形例によれば、櫛形電極６６ａ、６６ｂが用いられているため、キャパシタ３２ｂの一方の電極６６ａと他方の電極６６ｂとが対向する面積を大きくすることができる。
本変形例によれば、キャパシタ３２ｂの一方の電極６６ａと他方の電極６６ｂとが対向する面積を大きく確保することができるため、より大きい出力信号を得ることが可能となる。
（変形例（その２））
本実施形態の変形例（その２）による不揮発性半導体記憶装置及びその製造方法を図２７乃至図２９を用いて説明する。図２７は、本変形例による不揮発性半導体記憶装置を示す断面図である。
本変形例による不揮発性半導体記憶装置は、強誘電体基板６４に形成された一対の凹部７２ａ、７２ｂ内に、キャパシタ３２ｂの一対の電極６６ａ、６６ｂが埋め込まれており、キャパシタ３２ｂの電極６６ａ、６６ｂと別個に、ソース電極６６ｆ及び引き出し用電極６６ｇが形成されていることに主な特徴がある。
図２７に示すように、強誘電体基板６４には、一対の凹部７２ａ、７２ｂが形成されている。
一対の凹部７２ａ、７２ｂ内には、キャパシタ３２ｂの一対の電極６６ｄ、６６ｅが埋め込まれている。キャパシタ３２ｂの電極６６ｄ、６６ｅの材料としては、例えばＡｕ等が用いられている。
一対の電極６６ｄ、６６ｅが埋め込まれた強誘電体基板６４上には、例えばシリコン酸化膜より成る絶縁膜６８が形成されている。
絶縁膜６８には、電極６６ｄ、６６ｅに達する開口部７０ａ、７０ｂが形成されている。
絶縁膜６８上には、薄膜トランジスタ５４のドレイン電極６６ｃが形成されている。
また、キャパシタ５４ａの一方の電極６６ｄ上及び絶縁膜６８上には、薄膜トランジスタ３２ｂのソース電極６６ｆが形成されている。ソース電極６６ｆは、絶縁膜６８に形成された開口部７０ａ内で、キャパシタ３２ｂの一方の電極６６ｄに接続されている。
また、絶縁膜６８上及びキャパシタ３２ｂの他方の電極６６ｅ上には、引き出し用電極６６ｇが形成されている。引き出し用電極６６ｇは、絶縁膜６８に形成された開口部７０ｂ内で、キャパシタ３２ｂの他方の電極６６ｅに接続されている。
このように、強誘電体基板６４に形成された一対の凹部７２ｃ、７２ｄ内に、キャパシタ３２ｂの一対の電極６６ｄ、６６ｅを埋め込むようにしてもよい。
キャパシタ３２ｂの強誘電体層６４ａの側面が、強誘電体基板６４の面に対して垂直に近い場合には、強誘電体層６４ａの側面にスパッタ法により導電膜を形成することは、必ずしも容易ではない。即ち、キャパシタの一対の電極を構成する導電膜を例えばスパッタ法により凹部内に形成した場合には、強誘電体層６４ａの側面に導電膜が十分に形成されないことも考えられる。
これに対し、本実施形態では、後述するように、凹部７２ａ、７２ｂ内を埋め込むように導電膜をめっき法により強誘電体基板６４上に形成した後、強誘電体基板６４の表面が露出するまで導電膜を研磨することにより、導電膜より成る電極６６ｄ、６６ｅを凹部７２ｃ、７２ｄ内に埋め込む。従って、本実施形態によれば、強誘電体層６４ａの側面が強誘電体基板６４の面に対して垂直に近い場合であっても、キャパシタ３２ｂの電極６６ｄ、６６ｅを凹部７２ａ、７２ｂ内に確実に形成することができる。従って、本実施形態によれば、高い歩留りで不揮発性半導体記憶装置を製造することが可能となる。
次に、本変形例による不揮発性半導体記憶装置の製造方法を図２８及び図２９を用いて説明する。図２８及び図２９は、本変形例による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
まず、図２８（ａ）に示すように、単結晶の強誘電体基板６４を用意する。単結晶の強誘電体基板６４の材料としては、例えば、単結晶のタンタル酸リチウム、単結晶のニオブ酸リチウム等を用いる。強誘電体基板６４としては、分極軸（Ｚ軸）が基板の面内方向である強誘電体基板を用いる。
次に、フォトリソグラフィ技術を用い、強誘電体基板６４をエッチングする。これにより、強誘電体基板６４に凹部７２ｃ、７２ｄが形成される。凹部７２ｃと凹部７２ｄとの間における強誘電体基板６４により、キャパシタ３２ｂの強誘電体層６４ａが構成される。
次に、全面に、例えばスパッタ法により、例えばＮｉより成るシード膜（図示せず）を形成する。
次に、電気めっき法により、例えばＣｕより成る導電膜を形成する。
次に、例えばＣＭＰ法により、強誘電体基板６４の表面が露出するまで、導電膜及びシード膜を研磨する。これにより、凹部７２ｃ、７２ｄ内に導電膜より成る電極６６ｄ、６６ｅが埋め込まれる（図２８（ｂ）参照）。
次に、例えばＣＶＤ法により、シリコン酸化膜より成る絶縁膜６８を形成する。
次に、フォトリソグラフィ技術を用い、電極６６ｄ、６６ｅに達する開口部７０ａ、７０ｂを絶縁膜に形成する（図２８（ｃ）参照）。
次に、全面に、例えばスパッタ法により、導電膜を形成する。導電膜は、引き出し用電極や、薄膜トランジスタのソース／ドレイン電極となるものである。
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。こうして、引き出し用電極６６ｇ及びソース／ドレイン電極６６ｆ、６６ｃが形成される。
この後の不揮発性半導体記憶装置の製造方法は、図２４を用いて上述した不揮発性半導体記憶装置の製造方法と同様であるので、説明を省略する（図２９参照）。
こうして本実施形態による不揮発性半導体記憶装置が製造される。
（変形例（その３））
本実施形態の変形例（その２）による不揮発性半導体記憶装置及びその製造方法を図３０及び図３１を用いて説明する。図３０は、本変形例による不揮発性半導体記憶装置を示す断面図である。
本変形例による不揮発性半導体記憶装置は、キャパシタ３２ｂの強誘電体層６４ａとなる領域以外の領域における強誘電体基板６４の上層部がエッチング除去されており、キャパシタ３２ｂの強誘電体層６４ａが凸状に形成されていることに主な特徴がある。
図３０に示すように、強誘電体基板６４の上層部は、キャパシタ３２ｂの強誘電体層６４ａとなる領域以外の領域においてエッチング除去されている。このため、キャパシタ３２ｂの強誘電体層６４ａとなる領域以外の領域における強誘電体基板６４には、凹部が形成されている。強誘電体基板６４の一部である凸部６４ａにより、キャパシタ３２ｂの強誘電体層６４ａが構成されている。
強誘電体基板６４上には、例えばシリコン酸化膜より成る絶縁膜８８が形成されている。
凸部６４ａの両側の領域における絶縁膜６８には、強誘電体基板６４に達する開口部７０ａ、７０ｂが形成されている。
開口部７０ａ内における強誘電体基板６４上及び絶縁膜６８上には、キャパシタ３２ｂの一方の電極と薄膜トランジスタ５４ａのソース電極とを兼ねる電極６６ａが形成されている。
また、開口部７０ｂ内における強誘電体基板６４上及び絶縁膜６８上には、キャパシタ３２ｂの他方の電極と引き出し用電極とを兼ねる電極６６ｂが形成されている。
また、絶縁膜６８上には、ドレイン電極６６ｃが形成されている。
このように、キャパシタ５４ａの強誘電体層６４ａとなる領域以外の領域における強誘電体基板６４の上層部をエッチングすることにより、キャパシタ３２ｂの強誘電体層６４ａとなる凸部を形成するようにしてもよい。
次に、本変形例による不揮発性半導体記憶装置の製造方法を図３１を用いて説明する。図３１は、本変形例による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
まず、図３１（ａ）に示すように、単結晶の強誘電体基板６４を用意する。単結晶の強誘電体基板６４の材料としては、例えば、単結晶のタンタル酸リチウム、単結晶のニオブ酸リチウム等を用いる。強誘電体基板６４としては、分極軸（Ｚ軸）が基板の面内方向である強誘電体基板を用いる。
次に、フォトリソグラフィ技術を用い、キャパシタ３２ｂの強誘電体層６４ａとなる領域以外の領域における強誘電体基板６４の上層部をエッチング除去する。これにより、キャパシタ３２ｂの強誘電体層６４ａとなる凸部が形成される。換言すれば、キャパシタ３２ｂの強誘電体層６４ａとなる凸部を除く領域における強誘電体基板６４には、凹部が形成される。
次に、例えばＣＶＤ法により、シリコン酸化膜６８より成る絶縁膜を形成する。
次に、フォトリソグラフィ技術を用い、強誘電体基板６４に達する開口部７０ａ、７０ｂを絶縁膜６８に形成する（図３１（ｂ）参照）。
次に、全面に、例えばスパッタ法により、導電膜を形成する。導電膜は、電極６６ａ、６６ｂ、ドレイン電極６６ｃとなるものである。
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。こうして、開口部７０ａ内における強誘電体基板６４上及び絶縁膜６８上に、キャパシタ３２ｂの一方の電極と薄膜トランジスタ５４ａのソース電極とを兼ねる電極６６ａが形成される。また、開口部７０ｂ内における強誘電体基板６４上及び絶縁膜６８上に、キャパシタ３２ｂの他方の電極と引き出し用電極とを兼ねる電極６６ｂが形成される。また、絶縁膜６８上に、ドレイン電極６６ｃが形成される。
この後の不揮発性半導体記憶装置の製造方法は、図２４を用いて上述した不揮発性半導体記憶装置の製造方法と同様であるので、説明を省略する（図３１（ｃ）参照）。
こうして本実施形態による不揮発性半導体記憶装置が製造される。
［第５実施形態］
本発明の第５実施形態による不揮発性半導体記憶装置及びその製造方法を図３２乃至図３４を用いて説明する。図１乃至図３１に示す第１乃至第４実施形態による不揮発性半導体記憶装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置を図３２を用いて説明する。図３２は、本実施形態による不揮発性半導体記憶装置を示す断面図である。
本実施形態による不揮発性半導体記憶装置は、半導体基板１０にトランジスタ１８が形成されており、半導体基板１０とは別個の強誘電体基板６４にキャパシタ３２ｂが形成されており、トランジスタ１８とキャパシタ３２ｂとが電気的に接続されていることに主な特徴がある。
図３２に示すように、半導体基板１０上には、ゲート絶縁膜１２を介してゲート電極（ワード線）１４が形成されている。
ゲート電極１４の両側の半導体基板１０内には、ソース／ドレイン拡散層１６Ｄ、１６Ｓが形成されている。
こうして、ゲート電極１４とソース／ドレイン拡散層１６Ｓ、１６Ｄとを有するトランジスタ１８が構成されている。
トランジスタ１８が形成された半導体基板１０上には、例えばシリコン酸化膜より成る層間絶縁膜２０が形成されている。
層間絶縁膜２０には、ソース／ドレイン拡散層１６Ｓ、１６Ｄに達するコンタクトホール２２が形成されている。
コンタクトホール２２内には、例えばタングステンより成る導体プラグ２４が埋め込まれている。
導体プラグ２４が埋め込まれた層間絶縁膜２０上には、ビット線４０ａ及びプレート線４０ｂが形成されている。ビット線４０ａは、導体プラグ２４を介してトランジスタ１８のドレイン拡散層１６Ｄに接続されている。
ビット線４０ａ及びプレート線４０ｂが形成された層間絶縁膜２０上には、例えばシリコン酸化膜より成る層間絶縁膜３４が形成されている。
層間絶縁膜３４には、導体プラグ２４に達するコンタクトホール３６ｃ、及び、プレート線４０ｂに達するコンタクトホール３６ｄが形成されている。
コンタクトホール３６ａ、３６ｂ内には、それぞれ導体プラグ３８ｃ、３８ｄが埋め込まれている。
導体プラグ３８ｃ、３８ｄが埋め込まれた層間絶縁膜３４上には、強誘電体基板６４が接合されている。強誘電体基板６４の材料としては、例えば、単結晶のタンタル酸リチウム、単結晶のニオブ酸リチウム等が用いられている。強誘電体基板６４としては、分極軸（Ｚ軸）が面内方向である強誘電体基板を用いる。分極軸が面内方向である強誘電体基板６４では、分極方向が強誘電体基板６４の面に対して平行な方向となる。図３２において両方向の矢印は、分極軸であるＺ軸を示している。
強誘電体基板６４の下面側、即ち、半導体基板１０に対向する面側には、一対の凹部７２ｃ、７２ｄが形成されている。強誘電体基板６４のうち、凹部７２ｃと凹部７２ｄとの間に存在している部分により、キャパシタ３２ｂの強誘電体層６４ａが構成されている。
凹部７２ａ、７２ｂ内には、キャパシタ３２ｂの一対の電極６６ｄ、６６ｅが埋め込まれている。
強誘電体層６４ａの幅ｇは、例えば０．０５μｍ〜２μｍ程度に設定されている。強誘電体層６４ａの高さｄ、即ち凹部７２ｃ、７２ｄの深さｄは、例えば０．５〜１μｍ程度に設定されている。
キャパシタ３２ｂの一方の電極６６ｄは、導体プラグ３８ｃ及び導体プラグ２４を介して、トランジスタ１８のソース拡散層１６Ｓに電気的に接続されている。
キャパシタ３２ｂの他方の電極６６ｅは、導体プラグ３８ｄを介して、プレート線４０ｂに電気的に接続されている。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図３３及び図３４を用いて説明する。図３３及び図３４は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
まず、図３３（ａ）に示すように、半導体基板１０を用意する。半導体基板１０としては、例えばシリコン基板を用いる。
次に、全面に、例えば熱酸化法により、ゲート絶縁膜１２を形成する。
次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。開口部は、ソース／ドレイン拡散層を形成するためのものである。
次に、フォトレジスト膜をマスクとして、例えばイオン注入法により、半導体基板１０内にドーパント不純物を導入する。これにより、ソース／ドレイン拡散層１６Ｓ、１６Ｄが形成される。
次に、全面に、例えばスパッタ法により、導電膜１４を形成する。導電膜１４は、ゲート電極となるものである。
次に、フォトリソグラフィ技術を用い、導電膜１４をパターニングする。これにより、導電膜１４より成るゲート電極（ワード線）が形成される。
こうして、ゲート電極１４とソース／ドレイン拡散層１６Ｓ、１６Ｄとを有するトランジスタ１８が形成される。
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜より成る層間絶縁膜２０を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜２０の表面を研磨する。これにより、層間絶縁膜２０の表面が平坦化される。
次に、フォトリソグラフィ技術を用い、トランジスタ１８のソース／ドレイン拡散層１６Ｓ、１６Ｄに達するコンタクトホール２２を層間絶縁膜２０に形成する。
次に、全面に、例えばスパッタ法により、Ｔｉ膜（図示せず）及びＴｉＮ膜（図示せず）より成るバリア膜（図示せず）を形成する。
次に、全面に、例えばスパッタ法により、タングステン膜を形成する。
次に、例えばＣＭＰ法により、タングステン膜及びバリア膜を、層間絶縁膜２０の表面が露出するまで研磨する。これにより、コンタクトホール内に、タングステンより成る導体プラグ２４が埋め込まれる。
次に、全面に、例えばスパッタ法により、導電膜を形成する。
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成るビット線４０ａとプレート線４０ｂとが形成される。ビット線４０ａは、導体プラグ２４を介してドレイン拡散層１６Ｄに電気的に接続される。
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜より成る層間絶縁膜３４を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜３４の表面を研磨する。層間絶縁膜３４の表面を研磨するのは、層間絶縁膜３４の表面を平坦化し、層間絶縁膜３４と強誘電体基板６４との接合を可能にするためである。
次に、フォトリソグラフィ技術を用い、導体プラグ２４に達するコンタクトホール３６ｃ、及びプレート線４０ｂに達するコンタクトホール３６ｄを、層間絶縁膜３４に形成する。
次に、全面に、例えばスパッタ法により、Ｔｉ膜（図示せず）及びＴｉＮ膜（図示せず）より成るバリア膜（図示せず）を形成する。
次に、全面に、例えばスパッタ法により、タングステン膜を形成する。
次に、例えばＣＭＰ法により、タングステン膜及びバリア膜を、層間絶縁膜３４の表面が露出するまで研磨する。これにより、コンタクトホール３６ｃ、３６ｄ内に、タングステンより成る導体プラグ３８ｃ、３８ｄが埋め込まれる。
次に、図３３（ｂ）に示すように、単結晶の強誘電体基板６４を用意する。単結晶の強誘電体基板６４の材料としては、例えば、単結晶のタンタル酸リチウム、単結晶のニオブ酸リチウム等を用いる。強誘電体基板６４としては、分極軸（Ｚ軸）が面内方向である強誘電体基板を用いる。
次に、フォトリソグラフィ技術を用い、強誘電体基板６４をエッチングする。これにより、強誘電体基板６４に一対の凹部７２ａ、７２ｂが形成される。強誘電体基板６４のうち、凹部７２ｃと凹部７２ｄとの間に存在する部分により、キャパシタ３２ｂの強誘電体層６４ａが構成される。
次に、全面に、例えばスパッタ法により、Ｎｉより成るシード膜（図示せず）を形成する。
次に、電気めっき法により、例えばＣｕより成る導電膜を形成する。
次に、例えばＣＭＰ法により、強誘電体基板６４の表面が露出するまで、導電膜及びシード膜を研磨する。これにより、凹部７２ｃ、７２ｄ内に導電膜より成る電極６６ｄ、６６ｅが埋め込まれる。一対の電極６６ｄ、６６ｅと強誘電体層６４ａとにより、キャパシタ３２ｂが構成される（図３３（ｃ）参照）。
次に、半導体基板１０のうちの層間絶縁膜３４が形成されている側の面と、強誘電体基板６４のうちのキャパシタ３２ｂが形成されている側の面とを対向させ、層間絶縁膜３４に埋め込まれた導体プラグ３８ｃ、３８ｄと強誘電体基板６４側に埋め込まれた電極６６ｄ、６６ｅとが互いに接続されるように、位置合わせを行う。タンタル酸リチウム単結晶等より成る強誘電体基板６４は、光学的には殆ど透明であるため、目視による位置合わせが可能である。
高精度な位置合わせが必要な場合には、半導体基板１０と強誘電体基板６４とのうちの少なくともいずれかを適当なサイズに切断した後に、位置合わせを行うことが好ましい。例えば、半導体基板１０と強誘電体基板６４とのうちの少なくともいずれかを、５０ｍｍ角程度のサイズに切断した後に、位置合わせを行ってもよい。また、半導体基板１０と強誘電体基板６４とのうちの少なくともいずれかをチップサイズに切断した後に、位置合わせを行ってもよい。
次に、例えばＳＡＢ法により、半導体基板１０のうちの層間絶縁膜３４が形成されている面側と強誘電体基板６４のうちのキャパシタ３２ｂが形成されている側とを接合する（図３４（ａ）参照）。
具体的には、例えば以下のようにして接合を行う。
まず、半導体基板側１０側に形成された層間絶縁膜３４の表面と強誘電体基板６４の表面とをアルゴンガス等を用いてクリーニングする。
この後、例えば常温にて、半導体基板１０側に形成された層間絶縁膜３４と強誘電体基板６４とを接合する。
こうして、半導体基板１０側に形成された層間絶縁膜３４と強誘電体基板６４とが接合される。
なお、半導体基板１０と強誘電体基板６４とを接合する方法は、ＳＡＢ法に限定されるものではない。半導体基板１０と強誘電体基板６４とを重ね合わせた状態で熱処理を行うことにより、接合を行ってもよい。
こうして、導体プラグ３８ｃ、３８ｄが埋め込まれた層間絶縁膜３４とキャパシタ３２ｂが形成された強誘電体基板６４とが接合されることとなる（図３４（ｂ）参照）。
こうして本実施形態による不揮発性半導体記憶装置が製造される。
本実施形態による不揮発性半導体記憶装置は、上述したように、半導体基板１０側にトランジスタ１８等が形成されており、半導体基板１０とは別個の強誘電体基板６４にキャパシタ３２ｂが形成されており、トランジスタ１８とキャパシタ３２ｂとが導体プラグ２４、３８ｃを介して電気的に接続されていることに主な特徴がある。
本実施形態によれば、トランジスタ１８等は半導体基板１０側に形成されており、キャパシタ３２ｂは半導体基板１０と別個の強誘電体基板６４に形成されているため、半導体基板１０側にトランジスタ１８等を形成する工程と、強誘電体基板６４にキャパシタ３２ｂを形成する工程とを、別個に行うことできる。
また、本実施形態によれば、半導体基板１０と別個の強誘電体基板６４にキャパシタ３２ｂを形成するため、キャパシタ３２ｂに高温の熱処理が加わったり、キャパシタ３２ｂが水素雰囲気に曝露されたり、キャパシタ３２ｂが汚染されることもない。従って、本実施形態によれば、電気的特性の良好な不揮発性半導体記憶装置を高い歩留りで製造することが可能となる。
（変形例（その１））
次に、本実施形態による不揮発性半導体記憶装置の変形例（その１）を図３５を用いて説明する。図３５は、本変形例による不揮発性半導体記憶装置を示す平面図である。
本変形例による不揮発性半導体記憶装置は、導体プラグ３８ｃ、３８ｄのパターンの幅ｗ１が、キャパシタ３２ｂの電極６６ｄ、６６ｅのパターンの幅ｗより狭く設定されていることに主な特徴がある。
図３５に示すように、導体プラグ３８ｃ、３８ｄのパターンの幅ｗ１は、電極６６ｄ、６６ｅのパターンの幅ｗより狭く設定されている。導体プラグ３８ｃ、３８ｄのＹ方向における長さｓ１は、電極６６ｄ、６６ｅのＹ方向における長さｓと等しく設定されている。
図３５（ａ）は、位置ずれが生じていない場合、即ち、理想的な位置合わせが行われた場合を示している。
図３５（ｂ）は、位置ずれが生じた場合を示している。導体プラグ３８ｃ、３８ｄの位置が、強誘電体層６４ａが存在している領域内にまでずれた場合には、所望の電気的特性を有するキャパシタ３２ｂが得られなくなる。また、導体プラグ３８ｃ、３８ｄと電極６６ｄ、６６ｅとの接触面積がある程度確保できない場合には、十分に低いコンタクト抵抗が得られなくなる。十分に低いコンタクト抵抗を得るためには、例えば、導体プラグ３８ｃ、３８ｄと電極６６ｄ、６６ｅとの間において少なくとも（ｗ１×ｕ）の接触面積が必要となる。図３５（ｂ）は、許容し得る位置ずれの限界を示している。
Ｘ方向における位置ずれの余裕度Δｘは、
Δｘ＝±（ｗ−ｗ１）／２
で表される。
一方、Ｙ方向における位置ずれの余裕度Δｙは、
Δｙ＝±（ｓ−ｕ）
で表される。
このように、本変形例によれば、導体プラグ３８ｃ、３８ｄのパターンの幅ｗ１が電極６６ｄ、６６ｅのパターンの幅ｗより狭く設定されているため、Ｘ方向における位置ずれの余裕度を大きくすることができる。
（変形例２）
次に、本実施形態による不揮発性半導体記憶装置の変形例（その２）を図３６を用いて説明する。図３６は、本変形例による不揮発性半導体記憶装置を示す平面図である。図３６（ａ）は、位置ずれが生じていない場合、即ち、理想的な位置合わせが行われた場合を示している。図３６（ｂ）は、許容し得る位置ずれの限界を示している。
本変形例による不揮発性半導体記憶装置は、キャパシタ３２ｂの一対の電極６６ｄ、６６ｅが互いに部分的に対向しており、キャパシタ３２ｂの一対の電極６６ｄ、６６ｅが互いに対向している部分から離間した領域において、電極６６ｄ、６６ｅと導体プラグ３８ｃ、３８ｄとが接続されていることに主な特徴がある。
図３６に示すように、キャパシタ３２ｂの一対の電極６６ｄ、６６ｅのパターンは、一部において互いに対向しており、互いに対向している部分から離間した領域において導体プラグ３８ｃ、３８ｄに接続されている。即ち、キャパシタ３２ｂの一対の電極６６ｄ、６６ｅは、互いに対向している部分から、互いに反対方向に引き出すようにパターンが形成されており、引き出されたパターンが導体プラグ３８ｃ、３８ｄに接続されている。
キャパシタ３２ｂの一方の電極６６ｄと導体プラグ３８ｃとが接続される領域の近傍には、キャパシタ３２ｂの他方の電極６６ｅは存在していない。また、キャパシタ３２ｂの他方の電極６６ｅと導体プラグ３８ｄとが接続される領域の近傍には、キャパシタ３２ｂの一方の電極６６ｄは存在していない。
従って、本変形例によれば、位置合わせの余裕度を十分に確保することが可能である。
（変形例３）
次に、本実施形態による不揮発性半導体記憶装置の変形例（その３）を図３７を用いて説明する。図３７は、本変形例による不揮発性半導体記憶装置を示す平面図である。
本変形例による不揮発性半導体記憶装置は、キャパシタ３２ｂの電極６６ｄ、６６ｅのパターンが櫛形になっており、キャパシタ３２ｂの電極６６ｄ、６６ｅが互いに対向している領域から離間した領域において電極６６ｄ、６６ｅと導体プラグ３８ｃ、３８ｄとが接続されていることに主な特徴がある。
図３７に示すように、キャパシタ３２ｂの電極６６ｄ、６６ｅのパターンは櫛形に形成されている。櫛形電極６６ｄと櫛形電極６６ｅとは、櫛歯部分７８ａ、７８ｂが互いに対向するように配されている。櫛形電極６６ｄの櫛歯部分７８ａと櫛形電極６６ｅの櫛歯部分７８ｂとの間隔ｇは、例えば０．０５μｍ〜２μｍ程度に設定されている。
キャパシタ３２ｂの一対の電極６６ｄ、６６ｅのパターンは、互いに対向している部分から離間した領域において導体プラグ３８ｃ、３８ｄに接続されている。即ち、キャパシタ３２ｂの一対の電極６６ｄ、６６ｅは、互いに対向している部分から、互いに反対方向に引き出すようにパターンが形成されており、引き出されたパターンが導体プラグ３８ｃ、３８ｄに接続されている。
キャパシタ３２ｂの一方の電極６６ｄと導体プラグ３８ｃとが接続される領域の近傍には、キャパシタ３２ｂの他方の電極６６ｅは存在していない。また、キャパシタ３２ｂの他方の電極６６ｅと導体プラグ３８ｄとが接続される領域の近傍には、キャパシタ３２ｂの一方の電極６６ｄは存在していない。
従って、本変形例によれば、キャパシタ３２ｄの電極６６ｄ、６６ｅを櫛形に形成した場合であっても、位置合わせの余裕度を十分に確保することが可能である。
［第６実施形態］
本発明の第６実施形態による不揮発性半導体記憶装置及びその製造方法を図３８乃至図４１を用いて説明する。図１乃至図３７に示す第１乃至第５実施形態による不揮発性半導体記憶装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図３８を用いて説明する。図３８は、本実施形態による不揮発性半導体記憶装置を示す断面図である。
本実施形態による不揮発性半導体記憶装置は、半導体基板１０上に形成された層間絶縁膜３４と強誘電体基板６４とが、異方導電性接着剤８０を用いて接合されていることに主な特徴がある。
図３８に示すように、トランジスタ１８等が形成された半導体基板１０上には、キャパシタ３２ｂが形成された強誘電体基板６４が設けられている。
半導体基板１０側に形成された層間絶縁膜３４とキャパシタ３２ｂが形成された強誘電体基板６４とは、異方導電性接着剤８０を用いて接着されている。
異方導電性接着剤８０とは、絶縁性を有する接着剤８２中に導電性を有する粒子８４を含ませて成るものである。異方導電性接着剤８０を介して相対する電極間は電気的に接続されるが、隣接する電極どうしが短絡することはない。
異方導電性接着剤８０としては、例えば、接着剤８２中に、絶縁物（図示せず）で包まれた金属フィラー８４を含ませて成る異方導電性接着剤を用いる。接着を行う際に比較的大きい圧力を加えると、金属フィラー８４を包む絶縁物が破れ、相対する電極同士が金属フィラー８４により電気的に接続される。金属フィラー８４の側部には絶縁物が存在しているため、隣接する電極間で短絡することはない。異方導電性接着剤８０としては、例えば、株式会社スリーボンド製の異方導電性フィルム状接着剤（型番：ThreeBond 3370K）を用いることができる。また、株式会社スリーボンド製の印刷型異方導電性接着剤（型番：ThreeBond 3373）を用いることもできる。
なお、異方導電性接着剤８０は、上記のようなタイプの異方導電性接着剤に限定されるものではない。他のあらゆる異方導電性接着剤を適宜用いることができる。
キャパシタ３２ｂの一方の電極６６ｄは、異方導電性接着剤８０を介して導体プラグ３８ｃに電気的に接続され、ひいてはトランジスタ１８のソース拡散層１６Ｓに電気的に接続されている。
また、キャパシタ３２ｂの他方の電極６６ｅは、異方導電性接着剤８０を介して導体プラグ３８ｄに電気的に接続され、ひいてはプレート線４０ｂに電気的に接続されている。
このように異方導線性接着剤８０を用いて、半導体基板１０と強誘電体基板６４とを接合してもよい。
本実施形態によれば、半導体基板１０上に形成された層間絶縁膜３４と強誘電体基板６４とが異方導電性接着剤８０を用いて接合されているため、より確実な接合を確保することができる。このため、本実施形態によれば、信頼性の高い不揮発性半導体記憶装置を提供することが可能となる。
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図３９乃至図４１を用いて説明する。図３９乃至図４１は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
まず、半導体基板１０側にトランジスタ１８等を形成し、強誘電体基板６４側にキャパシタ３２ｂを形成する工程までは、図３３を用いて上述した第５実施形態による不揮発性半導体記憶装置の製造方法と同様であるため説明を省略する（図３９（ａ）〜図３９（ｃ）参照）。
次に、図４０（ａ）に示すように、半導体基板１０上に形成された層間絶縁膜３４上に、異方導電性接着剤８０を配する。異方導電性接着剤８０としては、例えばフィルム状の異方導電性接着剤を用いる。
なお、異方導電性接着剤８０は、フィルム状の異方導電性接着剤に限定されるものではない。例えば、印刷法により塗布するタイプの異方導電性接着剤８０を用いてもよい。印刷法により異方導電性接着剤８０を塗布する場合には、半導体基板１０側又は強誘電体基板６４側のいずれかに異方導電性接着剤８０を印刷すればよい。
次に、半導体基板１０のうちの層間絶縁膜３４が形成されている側の面と、強誘電体基板６４のうちのキャパシタ３２ｂが形成されている側の面とを対向させ、層間絶縁膜３４に埋め込まれた導体プラグ３８ｃ、３８ｄと強誘電体基板６４側に埋め込まれた電極６６ｄ、６６ｅとが互いに接続されるように、位置合わせを行う。タンタル酸リチウム単結晶等より成る強誘電体基板６４は、上述したように、光学的には殆ど透明である。また、異方導電性接着剤８０は、半透明である。従って、異方導電性接着剤８０を用いる場合であっても、目視による位置合わせは可能である。
次に、半導体基板１０と強誘電体基板６４とを重ね合わせた状態で所定の圧力を加える（図４０（ｂ）参照）。そうすると、金属フィラー８４を包む絶縁物（図示せず）の上部と下部とが破れ、キャパシタ３２ｂの電極６６ｄ、６６ｅと導体プラグ３８ｃ、３８ｄとが互いに電気的に接続される。
こうして、半導体基板１０側の層間絶縁膜３４と強誘電体基板６４とが接合され、キャパシタ３２ｂの電極６６ｄ、６６ｅと層間絶縁膜３４に埋め込まれた導体プラグ３８ｃ、３８ｄとが電気的に接続される（図４１参照）。
こうして本実施形態による不揮発性半導体記憶装置が製造される。
本実施形態によれば、半導体基板１０上に形成された層間絶縁膜３４と強誘電体基板６４とが、異方導電性接着剤８０を用いて接合されるため、より確実な接合を得ることができる。このため、本実施形態によれば、信頼性の高い不揮発性半導体記憶装置を高い歩留りで製造することができる。
[変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、半導体基板としてシリコン基板を用いる場合を例に説明したが、半導体基板はシリコン基板に限定されるものではない。例えば、半導体基板として、シリコン基板上にシリコンゲルマニウム層を形成して成る基板を用いてもよい。また、半導体基板として、シリコン基板上にシリコン酸化膜を介してシリコン層が形成された基板、即ち、ＳＯＩ基板を用いてもよい。
また、上記実施形態では、強誘電体基板を研磨により薄くする場合を例に説明したが、強誘電体基板の厚さを薄くする方法は研磨に限定されるものではない。例えば、ドライエッチング等により強誘電体基板の厚さを薄くしてもよい。また、研磨とドライエッチングとを組み合わせることにより、強誘電体基板を所定の厚さまで薄くするようにしてもよい。
また、第５実施形態の変形例（その１）では、導体プラグ３８ｃ、３８ｄのパターンの幅ｗ１をキャパシタ３２ｂの電極６６ｄ、６６ｅのパターンの幅ｗより狭く設定する場合を例に説明したが、導体プラグ３８ｃ、３８ｄのパターンの幅をキャパシタ３２ｂの電極６６ｄ、６６ｅのパターンの幅より広く設定してもよい。この場合にも、Ｘ方向における位置合わせの余裕度を大きくすることが可能である。即ち、キャパシタの電極のパターン及び導体プラグのパターンのうちの一方の幅が、キャパシタの電極のパターン及び導体プラグのパターンのうちの他方の幅より狭く設定されていれば、位置合わせの余裕度を大きく確保することが可能である。
本発明による不揮発性半導体記憶装置及びその製造方法は、寿命が長く、しかも集積度の高い不揮発性半導体記憶装置を提供するのに有用である。

Claims (2)

  1. 第１の基板の一方の面側及び単結晶の強誘電体より成る第２の基板の一方の面側のうちの少なくとも一方に、第１の導電層を形成する工程と、
    前記第１の基板の前記一方の面側と前記第２の基板の前記一方の面側とを接合する工程と、
    前記第２の基板が所定の厚さになるまで、前記第２の基板の他方の面側を除去し、前記第２の基板より成る強誘電体層を形成する工程と、
    前記強誘電体層上に第２の導電層を形成する工程と、
    少なくとも前記第２の導電層をパターニングすることにより、前記第１の導電層より成る第１の電極と；前記強誘電体層と；前記第２の導電層より成る第２の電極とを有するキャパシタを形成する工程と
    を有することを特徴とする不揮発性半導体記憶装置の製造方法。
  2. 半導体より成る第１の基板の一方の面側に、ソース領域及びドレイン領域を形成する工程と、
    前記第１の基板の前記一方の面側と単結晶の強誘電体より成る第２の基板の一方の面側とを接合する工程と、
    前記第２の基板が所定の厚さになるまで、前記第２の基板の他方の面側を除去し、前記第２の基板より成る強誘電体層を形成する工程と、
    前記強誘電体層上に、導電層を形成する工程と、
    前記導電層及び前記強誘電体層をパターニングすることにより、前記導電層より成る電極を前記ソース領域と前記ドレイン領域の間の前記第１の基板上に形成する工程と
    を有することを特徴とする不揮発性半導体記憶装置の製造方法。
JP2007506957A 2005-03-10 2005-03-10 不揮発性半導体記憶装置の製造方法 Expired - Fee Related JP4818255B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/004194 WO2006095425A1 (ja) 2005-03-10 2005-03-10 不揮発性半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPWO2006095425A1 JPWO2006095425A1 (ja) 2008-08-14
JP4818255B2 true JP4818255B2 (ja) 2011-11-16

Family

ID=36953036

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007506957A Expired - Fee Related JP4818255B2 (ja) 2005-03-10 2005-03-10 不揮発性半導体記憶装置の製造方法

Country Status (2)

Country Link
JP (1) JP4818255B2 (ja)
WO (1) WO2006095425A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3688804A4 (en) * 2017-09-29 2021-04-14 Intel Corporation FERROELECTRIC CAPACITORS WITH RETURN TRANSISTORS

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02238672A (ja) * 1989-03-10 1990-09-20 Seiko Epson Corp 強誘電体メモリ
JPH05347391A (ja) * 1992-06-16 1993-12-27 Seiko Epson Corp 強誘電体記憶装置
JPH07273232A (ja) * 1994-02-09 1995-10-20 Mega Chips:Kk 半導体装置およびその製造方法
JPH08181289A (ja) * 1994-12-26 1996-07-12 Yasuo Tarui 強誘電体薄膜と基体との複合構造体およびその製造方法
JPH08213487A (ja) * 1994-11-28 1996-08-20 Sony Corp 半導体メモリセル及びその作製方法
JPH08227980A (ja) * 1995-02-21 1996-09-03 Toshiba Corp 半導体装置及びその製造方法
JPH09181275A (ja) * 1995-12-21 1997-07-11 Korea Electron Telecommun Ｄｒａｍセルの構造およびその製造方法
JPH10303396A (ja) * 1997-02-27 1998-11-13 Toshiba Corp 半導体記憶装置及びその製造方法
JP2004504749A (ja) * 2000-07-13 2004-02-12 タレス 交互分極ドメインを有する音波デバイス
JP2004165351A (ja) * 2002-11-12 2004-06-10 Fujitsu Ltd 半導体装置の製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02238672A (ja) * 1989-03-10 1990-09-20 Seiko Epson Corp 強誘電体メモリ
JPH05347391A (ja) * 1992-06-16 1993-12-27 Seiko Epson Corp 強誘電体記憶装置
JPH07273232A (ja) * 1994-02-09 1995-10-20 Mega Chips:Kk 半導体装置およびその製造方法
JPH08213487A (ja) * 1994-11-28 1996-08-20 Sony Corp 半導体メモリセル及びその作製方法
JPH08181289A (ja) * 1994-12-26 1996-07-12 Yasuo Tarui 強誘電体薄膜と基体との複合構造体およびその製造方法
JPH08227980A (ja) * 1995-02-21 1996-09-03 Toshiba Corp 半導体装置及びその製造方法
JPH09181275A (ja) * 1995-12-21 1997-07-11 Korea Electron Telecommun Ｄｒａｍセルの構造およびその製造方法
JPH10303396A (ja) * 1997-02-27 1998-11-13 Toshiba Corp 半導体記憶装置及びその製造方法
JP2004504749A (ja) * 2000-07-13 2004-02-12 タレス 交互分極ドメインを有する音波デバイス
JP2004165351A (ja) * 2002-11-12 2004-06-10 Fujitsu Ltd 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3688804A4 (en) * 2017-09-29 2021-04-14 Intel Corporation FERROELECTRIC CAPACITORS WITH RETURN TRANSISTORS
US11751402B2 (en) 2017-09-29 2023-09-05 Intel Corporation Ferroelectric capacitors with backend transistors

Also Published As

Publication number Publication date
JPWO2006095425A1 (ja) 2008-08-14
WO2006095425A1 (ja) 2006-09-14

Similar Documents

Publication Publication Date Title
KR100509851B1 (ko) 용량 소자 및 그 제조 방법, 및 반도체 장치
JP4775849B2 (ja) 半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法
JP3645338B2 (ja) 不揮発性半導体記憶装置
JP4299913B2 (ja) 半導体記憶装置
JP4256670B2 (ja) 容量素子、半導体装置およびその製造方法
JP2007110068A (ja) 半導体記憶装置及びその製造方法
WO2010131311A1 (ja) 半導体メモリセルおよびその製造方法
JP2009290027A (ja) 半導体装置およびその製造方法、および光変調装置およびその製造方法
JP4058971B2 (ja) 強誘電体メモリ及び電子機器
US7459738B2 (en) Ferroelectric memory element and method for manufacturing the same
JPH08227980A (ja) 半導体装置及びその製造方法
JP2004165351A (ja) 半導体装置の製造方法
JP4818255B2 (ja) 不揮発性半導体記憶装置の製造方法
US20100117127A1 (en) Semiconductor storage device and method of manufacturing the same
JP2002525876A (ja) 正方晶度の低い強誘電体薄膜
JP3160324B2 (ja) 半導体記憶素子
US20090095994A1 (en) Semiconductor device and method of manufacturing the same
JP3160325B2 (ja) 半導体記憶素子
JP2692646B2 (ja) ビスマス系層状強誘電体を用いたキャパシタとその製造方法
JP3559486B2 (ja) 半導体記憶素子
JP3093011B2 (ja) 電界効果トランジスタおよびその製造方法、ならびにそのトランジスタを用いた不揮発性記憶素子および不揮発性記憶装置
WO2022067587A1 (zh) 三维存储器及其制备方法、电子设备
JPH05135570A (ja) 不揮発性半導体記憶装置
JP2006024748A (ja) 強誘電体キャパシタをもつ半導体装置及びその製造方法
JP2004022554A (ja) 強誘電体メモリ装置およびその設計方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110325

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110517

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110801

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110808

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110830

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110830

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140909

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4818255

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees