JPH02238672A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- JPH02238672A JPH02238672A JP1058914A JP5891489A JPH02238672A JP H02238672 A JPH02238672 A JP H02238672A JP 1058914 A JP1058914 A JP 1058914A JP 5891489 A JP5891489 A JP 5891489A JP H02238672 A JPH02238672 A JP H02238672A
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- Pending
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置基板上の強誘電体メモリ材料構造に
関する。
関する。
［従来の技術］
従来、半導体装置基板上の強誘電体メモリ材料Ｍ漬は、
単結晶半導体基板上に多結晶強誘電体膜が形成されて成
るのが通例であった。
単結晶半導体基板上に多結晶強誘電体膜が形成されて成
るのが通例であった。
［発明が解決しようとする課題］
しかし、上記従来技術によると、強誘電体メモリのメモ
リ特性が劣化したりバラツイたりすると云う課題があっ
た。
リ特性が劣化したりバラツイたりすると云う課題があっ
た。
本発明は、かかる従来技術の課題を解決し、強誘電体メ
モリのメモリ特性の劣化やバラッキを防止する新らしい
半導体装置基板上の強誘電体メモリ材料構造を提供する
事を目的とする。
モリのメモリ特性の劣化やバラッキを防止する新らしい
半導体装置基板上の強誘電体メモリ材料構造を提供する
事を目的とする。
［課題を解決するための手段］
上記課題を解決するために、本発明は、強誘電体メモリ
に関し、少くとも半導体装置基板上に単結晶強誘電体膜
を形成する手段をとる。
に関し、少くとも半導体装置基板上に単結晶強誘電体膜
を形成する手段をとる。
［実施例］
以下、実施例により本発明を詳述する。
第１図及び第２図は、本発明の実施例を示す半導体装置
基板上の強誘電体メモリの断面図である第１図では、（
１００）牟結晶ｓ１から成るＳ ｊ．基板１の表面に、
ＭＯＳ型ＦＥＴがフィールド酸化膜２，ゲート醒化膜６
，ゲート電極４，拡散層５ ． ５’ 、及び層間絶縁
膜６等により形成され、該層間絶縁膜の前記拡散層５′
上に穴けられたコンタクト穴部にチタン酸鉛，ジルコニ
ウム，モリブデン酸ガドリウム，ゲルマニウム酸鉛、ア
るいはチタン酸ビスマス等の単結晶強誘電体７をバイア
ス・スパソタ法や原子層エビタキシャル法あるいは分子
線エビタキシャル法により形成し、該単結晶強誘電体Ｚ
上に電極９を形成する事を基本とする。尚、多結晶強誘
電体８は牟結晶強誘電体７の育成時に同時に層間絶縁膜
６上に延在して成長したものであり、必ずしも存在しな
くても良い。更に、電極９′は電極９と同時に形成した
ものである。又、半導体装置基板は必ずしもＳｉＭＯＳ
ＦＥＴである必要はな《、ＧａＡＳ ＭＥＳ Ｆ
ＩＴやＳ１やＧａＡＳから成るバイポーラトランジスタ
等であっても良い事は云うまでもない。
基板上の強誘電体メモリの断面図である第１図では、（
１００）牟結晶ｓ１から成るＳ ｊ．基板１の表面に、
ＭＯＳ型ＦＥＴがフィールド酸化膜２，ゲート醒化膜６
，ゲート電極４，拡散層５ ． ５’ 、及び層間絶縁
膜６等により形成され、該層間絶縁膜の前記拡散層５′
上に穴けられたコンタクト穴部にチタン酸鉛，ジルコニ
ウム，モリブデン酸ガドリウム，ゲルマニウム酸鉛、ア
るいはチタン酸ビスマス等の単結晶強誘電体７をバイア
ス・スパソタ法や原子層エビタキシャル法あるいは分子
線エビタキシャル法により形成し、該単結晶強誘電体Ｚ
上に電極９を形成する事を基本とする。尚、多結晶強誘
電体８は牟結晶強誘電体７の育成時に同時に層間絶縁膜
６上に延在して成長したものであり、必ずしも存在しな
くても良い。更に、電極９′は電極９と同時に形成した
ものである。又、半導体装置基板は必ずしもＳｉＭＯＳ
ＦＥＴである必要はな《、ＧａＡＳ ＭＥＳ Ｆ
ＩＴやＳ１やＧａＡＳから成るバイポーラトランジスタ
等であっても良い事は云うまでもない。
第２図では、Ｓｌ基板１１の表面に形成されたフィール
ド酸化膜１２，ゲート酸化膜１６，ゲート電極１４，拡
散層１ ５ ． １ ５’及び層間絶縁膜１６から成る
ＭＯＳ型ＦＥＴ基板上に、前記層間絶縁膜１６の拡散層
１５′上に開けられたコンタクト穴から引出し電極とし
て、Ｔｉ−Ｐｔ，ＴｉＰａ，Ｔｉ−ＲｈあるいはＴ ｉ
− ＮやＷＳｉ，Ｍ ｏ Ｓ ｉ ， Ｔ ｊ． Ｓ
ｉ等から成る耐熱性の第１の電極１ ７ ， １ ７
’を形成し、該第１の電極１７上に、単結晶強誘電体１
８をバイアス，ス，＜ツタ法や原子層エビタキシャル法
や分子繍エビタキシャノレ法あるいは多結晶強誘電体膜
やアモノレファス強誘電体膜を形成後量子ビーム・アニ
ーノレ法により部分的に形成する等して形成し、該単結
晶強誘電体１８上に第２の電極１９を１７′上の１９′
と併せて形成した構成である。尚、単結晶強誘電体１８
はコンタクト穴部の第１の電極１７上に形成されても良
《、又、多結晶強誘電体あるいはアモノレファス強誘電
体が単結晶強誘電体１８から近在して形成されていても
良い。
ド酸化膜１２，ゲート酸化膜１６，ゲート電極１４，拡
散層１ ５ ． １ ５’及び層間絶縁膜１６から成る
ＭＯＳ型ＦＥＴ基板上に、前記層間絶縁膜１６の拡散層
１５′上に開けられたコンタクト穴から引出し電極とし
て、Ｔｉ−Ｐｔ，ＴｉＰａ，Ｔｉ−ＲｈあるいはＴ ｉ
− ＮやＷＳｉ，Ｍ ｏ Ｓ ｉ ， Ｔ ｊ． Ｓ
ｉ等から成る耐熱性の第１の電極１ ７ ， １ ７
’を形成し、該第１の電極１７上に、単結晶強誘電体１
８をバイアス，ス，＜ツタ法や原子層エビタキシャル法
や分子繍エビタキシャノレ法あるいは多結晶強誘電体膜
やアモノレファス強誘電体膜を形成後量子ビーム・アニ
ーノレ法により部分的に形成する等して形成し、該単結
晶強誘電体１８上に第２の電極１９を１７′上の１９′
と併せて形成した構成である。尚、単結晶強誘電体１８
はコンタクト穴部の第１の電極１７上に形成されても良
《、又、多結晶強誘電体あるいはアモノレファス強誘電
体が単結晶強誘電体１８から近在して形成されていても
良い。
［発明の効果］
本発明によりメモリ特性の劣化やバラソキの無い半導体
装置基板上の強誘電体メモリを形成することができる効
果がある。
装置基板上の強誘電体メモリを形成することができる効
果がある。
第１図及び第２図は、本発明の実施例を示す半導体装置
基板上の強誘電体メモリの断面図である，１１・・・・
・・・・・Ｓｉ基板 ，１２・・・・・・・・・フィールド酸化膜，１３・・
・・・・・・・ゲート酸化膜，１４・・・・・・・・・
ゲート電極 ，５’，１５，１５’・・・・・・拡敗層，１６・・・
・・・・・・層間絶縁膜 ，１８・・・・・・・・・革結晶強誘電体・・・・・・
・・・多結晶強誘電体 ９ｌ・・・・・・・・・電 極 ７ ． １ ７’・・・第１の電極 ，１９ｌ・・・第２の電極
基板上の強誘電体メモリの断面図である，１１・・・・
・・・・・Ｓｉ基板 ，１２・・・・・・・・・フィールド酸化膜，１３・・
・・・・・・・ゲート酸化膜，１４・・・・・・・・・
ゲート電極 ，５’，１５，１５’・・・・・・拡敗層，１６・・・
・・・・・・層間絶縁膜 ，１８・・・・・・・・・革結晶強誘電体・・・・・・
・・・多結晶強誘電体 ９ｌ・・・・・・・・・電 極 ７ ． １ ７’・・・第１の電極 ，１９ｌ・・・第２の電極
Claims (1)
- 少くとも半導体装置基板上には単結晶強誘電体膜が形成
されて成る事を特徴とする強誘電体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058914A JPH02238672A (ja) | 1989-03-10 | 1989-03-10 | 強誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058914A JPH02238672A (ja) | 1989-03-10 | 1989-03-10 | 強誘電体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02238672A true JPH02238672A (ja) | 1990-09-20 |
Family
ID=13098089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058914A Pending JPH02238672A (ja) | 1989-03-10 | 1989-03-10 | 強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02238672A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999038203A1 (en) * | 1998-01-21 | 1999-07-29 | Rohm Co., Ltd. | Integrated capacitor device and method of fabricating the same |
| WO2003052840A1 (fr) * | 2001-12-18 | 2003-06-26 | Matsushita Electric Industrial Co., Ltd. | Element piezoelectrique, tete d'impression a jet d'encre, capteur de vitesse angulaire, procede de fabrication, et appareil d'enregistrement a jet d'encre |
| WO2006095425A1 (ja) * | 2005-03-10 | 2006-09-14 | Fujitsu Limited | 不揮発性半導体記憶装置及びその製造方法 |
-
1989
- 1989-03-10 JP JP1058914A patent/JPH02238672A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999038203A1 (en) * | 1998-01-21 | 1999-07-29 | Rohm Co., Ltd. | Integrated capacitor device and method of fabricating the same |
| US6335206B1 (en) | 1998-01-21 | 2002-01-01 | Rohm Co., Ltd. | Integrated capacitor device and method of fabricating the same |
| WO2003052840A1 (fr) * | 2001-12-18 | 2003-06-26 | Matsushita Electric Industrial Co., Ltd. | Element piezoelectrique, tete d'impression a jet d'encre, capteur de vitesse angulaire, procede de fabrication, et appareil d'enregistrement a jet d'encre |
| US7033001B2 (en) | 2001-12-18 | 2006-04-25 | Matsushita Electric Industrial Co., Ltd. | Piezoelectric element, ink jet head, angular velocity sensor, manufacturing method thereof, and ink jet type recording apparatus |
| US7478558B2 (en) | 2001-12-18 | 2009-01-20 | Panasonic Corporation | Piezoelectric element, ink jet head, angular velocity sensor, method for manufacturing the same, and ink jet recording apparatus |
| WO2006095425A1 (ja) * | 2005-03-10 | 2006-09-14 | Fujitsu Limited | 不揮発性半導体記憶装置及びその製造方法 |
| JPWO2006095425A1 (ja) * | 2005-03-10 | 2008-08-14 | 富士通株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP4818255B2 (ja) * | 2005-03-10 | 2011-11-16 | 富士通株式会社 | 不揮発性半導体記憶装置の製造方法 |
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