JPH0289325A - 化合物半導体の構造体及びその形成方法 - Google Patents
化合物半導体の構造体及びその形成方法Info
- Publication number
- JPH0289325A JPH0289325A JP24166588A JP24166588A JPH0289325A JP H0289325 A JPH0289325 A JP H0289325A JP 24166588 A JP24166588 A JP 24166588A JP 24166588 A JP24166588 A JP 24166588A JP H0289325 A JPH0289325 A JP H0289325A
- Authority
- JP
- Japan
- Prior art keywords
- compound semiconductor
- layer
- carrier
- semiconductor layer
- compound
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 150000001875 compounds Chemical class 0.000 title claims abstract description 77
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 230000015572 biosynthetic process Effects 0.000 title description 5
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 10
- 230000000087 stabilizing effect Effects 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 14
- 229910000673 Indium arsenide Inorganic materials 0.000 claims description 9
- 239000013078 crystal Substances 0.000 claims description 9
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims description 9
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 abstract description 96
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 9
- 229910052785 arsenic Inorganic materials 0.000 abstract description 8
- 230000008021 deposition Effects 0.000 abstract description 5
- 229910052738 indium Inorganic materials 0.000 abstract description 5
- 239000000463 material Substances 0.000 abstract description 4
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 abstract description 3
- 239000002356 single layer Substances 0.000 abstract description 3
- 230000006641 stabilisation Effects 0.000 abstract 4
- 238000011105 stabilization Methods 0.000 abstract 4
- 239000010409 thin film Substances 0.000 abstract 3
- 239000010408 film Substances 0.000 abstract 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000001451 molecular beam epitaxy Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 239000000370 acceptor Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 241000837181 Andina Species 0.000 description 1
- 240000002329 Inga feuillei Species 0.000 description 1
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 1
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 1
- RZVXOCDCIIFGGH-UHFFFAOYSA-N chromium gold Chemical compound [Cr].[Au] RZVXOCDCIIFGGH-UHFFFAOYSA-N 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、ガリウム砒素（ＧａＡｓ）、アルミニウム
ガリウム砒素（Ａ（ｌＧａＡｓ）のような化合物半導体
を用いて素子を構成する際に、不純物を添加して高いキ
ャリア濃度を達成する技術に関する。
ガリウム砒素（Ａ（ｌＧａＡｓ）のような化合物半導体
を用いて素子を構成する際に、不純物を添加して高いキ
ャリア濃度を達成する技術に関する。
（従来の技術）
従来、化合物半導体を用いた種々の半導体素子が知られ
、広く実用に供されている。
、広く実用に供されている。
上述した素子を作製するに当っては、高純度の化合物半
導体層を高精度な膜厚で得ることが可能であり、しかも
当該層を成長させる際に不純物を共存させて、例えば電
界効果トランジスタのチャネル領域やソース・トレイン
領域といった活性領域の形成、或いは、これら領域にオ
ーミック接合を達成する領域の形成が同時に行なえると
いった理由から、分子線エピタキシー（Ｍｏｌｅｃｕｌ
ａｒ ＢｅａｍＥｐｉｔａｘｙ：ＭＢＥ）法が用いられ
ている。
導体層を高精度な膜厚で得ることが可能であり、しかも
当該層を成長させる際に不純物を共存させて、例えば電
界効果トランジスタのチャネル領域やソース・トレイン
領域といった活性領域の形成、或いは、これら領域にオ
ーミック接合を達成する領域の形成が同時に行なえると
いった理由から、分子線エピタキシー（Ｍｏｌｅｃｕｌ
ａｒ ＢｅａｍＥｐｉｔａｘｙ：ＭＢＥ）法が用いられ
ている。
文献Ｉ：″＾ｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔ
ｅｒｓ（アプライド フィジックス レターズ）″（ｖ
ｏｌ、３９（１０）。
ｅｒｓ（アプライド フィジックス レターズ）″（ｖ
ｏｌ、３９（１０）。
ｐ、８００〜８０３，１９８１年１１月発行）では、上
述のＭＢＥ法を利用して、化合物半導体であるガリウム
砒素（ＧａＡｓ）にシリコン（Ｓｉ）を不純物として添
加した際の不純物濃度とキャリア濃度との関係につき開
示されでいる。
述のＭＢＥ法を利用して、化合物半導体であるガリウム
砒素（ＧａＡｓ）にシリコン（Ｓｉ）を不純物として添
加した際の不純物濃度とキャリア濃度との関係につき開
示されでいる。
この文献Ｉに開示される実験では、閘旺法を用いる際、
Ｓｉセル温度を種々に変えることによってＳｉの蒸気圧
を変え、Ｓｉ添加量の異なる試料を作製し、この試料の
キャリア濃度を測定している。
Ｓｉセル温度を種々に変えることによってＳｉの蒸気圧
を変え、Ｓｉ添加量の異なる試料を作製し、この試料の
キャリア濃度を測定している。
第３図は、この実験の結果を説明するための特性曲線図
であり、縦軸にキャリア濃度（個／ｃｍ３）を採り、横
軸には気相成長温度の逆数（ＸＩＱ’（Ｋ−’））を採
って示しである。
であり、縦軸にキャリア濃度（個／ｃｍ３）を採り、横
軸には気相成長温度の逆数（ＸＩＱ’（Ｋ−’））を採
って示しである。
この図からも理解できるように、この実験で成されたＳ
ｉセル温度のうち、８．４ ｘ １０−’ （Ｋ−’）
（約９２０（”Ｃ）に相当）〜６．６ Ｘｌ０−’（Ｋ
−’） （約１２４０（’Ｃ）に相当）の範囲内では、
Ｓｉセル温度を増加させるに従って、キャリア密度が増
加する。
ｉセル温度のうち、８．４ ｘ １０−’ （Ｋ−’）
（約９２０（”Ｃ）に相当）〜６．６ Ｘｌ０−’（Ｋ
−’） （約１２４０（’Ｃ）に相当）の範囲内では、
Ｓｉセル温度を増加させるに従って、キャリア密度が増
加する。
しかしながら、上述の６．６ Ｘ １０−’ （Ｋ−’
）のＳｉセル温度として６ＸｌＯ”（個／ ａｍ３）の
キャリア濃度を達成する条件から、さらに温度を増加さ
せた場合には、得られるキャリア濃度の減少を来たすこ
とが理解できる。
）のＳｉセル温度として６ＸｌＯ”（個／ ａｍ３）の
キャリア濃度を達成する条件から、さらに温度を増加さ
せた場合には、得られるキャリア濃度の減少を来たすこ
とが理解できる。
この文献工によれば、Ｓｉセル温度の増加に従って、不
純物として添加されるＳｉがドナーとして生成され、キ
ャリア濃度が増加する。これに対して、Ｓｉセル温度を
＋２４０（”Ｃ）よりも大きくし、添加するＳｉを増し
た成長条件では、添加されたＳｉがドナーを生成すると
同時にアクセプタまたは中性不純物を生成する。これが
ため、図中、破線を付して示すように、上述した＋２４
０（’Ｃ）以上のＳｉセル温度であってもドナーは増加
するが、同時に起きるアクセプタ生成によって全体とし
てのキャリア濃度は、見掛は上、減少傾向を示すと考え
られている。
純物として添加されるＳｉがドナーとして生成され、キ
ャリア濃度が増加する。これに対して、Ｓｉセル温度を
＋２４０（”Ｃ）よりも大きくし、添加するＳｉを増し
た成長条件では、添加されたＳｉがドナーを生成すると
同時にアクセプタまたは中性不純物を生成する。これが
ため、図中、破線を付して示すように、上述した＋２４
０（’Ｃ）以上のＳｉセル温度であってもドナーは増加
するが、同時に起きるアクセプタ生成によって全体とし
てのキャリア濃度は、見掛は上、減少傾向を示すと考え
られている。
このように、化合物半導体であるＧａＡｓにＳｉを不純
物添加する場合には、キャリア濃度が６×１０” （個
／ｃｍ３）程度で飽和してしまう。
物添加する場合には、キャリア濃度が６×１０” （個
／ｃｍ３）程度で飽和してしまう。
一方、電子機器の高速化、小型化及び省電力化等を図る
目的で半導体素子を高密度に集積することが要求されて
いる。このような要求に対処する技術として、例えば、
文献Ｈ： ” ＪａｐａｎｅｓｅＪｏｕｒｎａｌ ｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ （ジャパニーズジ
ャーナル オブ アプライド フィジックス）”（ｖｏ
ｌ、２４．ｐ、Ｌ６０８〜１６１０．１９８５年８月発
行）には、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔＴｒａｎｓｉｓｔｏｒ：ＦＥＴ） ＠構成するチ
ャネル領域ヲ薄く形成する技術が開示されている。
目的で半導体素子を高密度に集積することが要求されて
いる。このような要求に対処する技術として、例えば、
文献Ｈ： ” ＪａｐａｎｅｓｅＪｏｕｒｎａｌ ｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ （ジャパニーズジ
ャーナル オブ アプライド フィジックス）”（ｖｏ
ｌ、２４．ｐ、Ｌ６０８〜１６１０．１９８５年８月発
行）には、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔＴｒａｎｓｉｓｔｏｒ：ＦＥＴ） ＠構成するチ
ャネル領域ヲ薄く形成する技術が開示されている。
第４図は、文献ＩＩに開示される従来技術を説明するた
め、素子断面を模式的に示す説明図であり、断面゛を示
すハツチングは一部省略しである。
め、素子断面を模式的に示す説明図であり、断面゛を示
すハツチングは一部省略しである。
この技術は、Ｇａ、 Ａｓ或いはＳｉの夫々をガス（蒸
気）として供給し得る装置（図示せず）を用い、前述し
たＭＢＥ法によって行なう。
気）として供給し得る装置（図示せず）を用い、前述し
たＭＢＥ法によって行なう。
まず、ＧａとＡｓとを反応室内に導入して、半絶縁性の
ＧａＡｓから成る基板１１の表面に約３５０（ｎｍ）の
膜厚でＧａＡｓを被着させ、第一の化合物半導体層１３
とする。
ＧａＡｓから成る基板１１の表面に約３５０（ｎｍ）の
膜厚でＧａＡｓを被着させ、第一の化合物半導体層１３
とする。
続いて、ＳｉとＡｓとを反応室内に導入し、上述した第
一の化合物半導体層１３の表面に６−ドーピング層１５
を被着させる。この６−ドーピング層１５の被着は、Ｓ
ｉ原子が単層と成るようにガスの導入を制御して行なわ
れ、さらに、Ｓｉの面密度（単位面積当りの被着Ｍ）は
４．５ Ｘ １０１２（個／ａｍ２）とする。
一の化合物半導体層１３の表面に６−ドーピング層１５
を被着させる。この６−ドーピング層１５の被着は、Ｓ
ｉ原子が単層と成るようにガスの導入を制御して行なわ
れ、さらに、Ｓｉの面密度（単位面積当りの被着Ｍ）は
４．５ Ｘ １０１２（個／ａｍ２）とする。
然る後、前述した第一の化合物半導体層１３の場合と同
様に、ＧａとＡｓとを反応室内に導入し、約３０（ｎｍ
）の膜厚でＧａＡｓを成長させて第二の化合物半導体層
１７を得る。
様に、ＧａとＡｓとを反応室内に導入し、約３０（ｎｍ
）の膜厚でＧａＡｓを成長させて第二の化合物半導体層
１７を得る。
このようにして、チャネル領域として機能する構成成分
を形成した後、ソース領域１９及びトレイン領域２１を
形成し、さらに、クロム−金（Ｃｒ−＾Ｕ）合金から成
るゲート電極２３、或いは金−ゲルマニウム（Ａｕ−Ｇ
ｅ）合金とニッケル（Ｎｉ）との二層から成るソース電
極２５とトレイン電極２７とを形成して、第４図に示す
ような電界効果トラシジスクが得られる。
を形成した後、ソース領域１９及びトレイン領域２１を
形成し、さらに、クロム−金（Ｃｒ−＾Ｕ）合金から成
るゲート電極２３、或いは金−ゲルマニウム（Ａｕ−Ｇ
ｅ）合金とニッケル（Ｎｉ）との二層から成るソース電
極２５とトレイン電極２７とを形成して、第４図に示す
ような電界効果トラシジスクが得られる。
このような技術によって得られた６−ドーピング層１５
は約７ＸＩＯ”Ｃ個／ｃｍ３）のキャリア濃度を実現す
ることができる。
は約７ＸＩＯ”Ｃ個／ｃｍ３）のキャリア濃度を実現す
ることができる。
尚、上述した第一の化合物半導体層、６−ドーどジグ層
及び第二の化合物半導体層を含む構成成分は、チャネル
領域としで利用した場合にのみ効果が得られるものでは
なく、ソース電極やトレイン電極の下側に接して配設さ
れるオーミック接合を目的とした不純物領域としても好
適である。従って、以下の説明においては、６−ドーピ
ング層を含み、チャネル形成やオーミック接合を目的と
した構成成分を化合物半導体の構造体、または単に構造
体として包括的に表わすものとする。
及び第二の化合物半導体層を含む構成成分は、チャネル
領域としで利用した場合にのみ効果が得られるものでは
なく、ソース電極やトレイン電極の下側に接して配設さ
れるオーミック接合を目的とした不純物領域としても好
適である。従って、以下の説明においては、６−ドーピ
ング層を含み、チャネル形成やオーミック接合を目的と
した構成成分を化合物半導体の構造体、または単に構造
体として包括的に表わすものとする。
（発明が解決しようとする課題）
しかしながら、上述の６−ドーピング層を利用する技術
であっても、４．５ Ｘ １０１２（個／ｃｍ２）以上
の面密度で不純物添加を添加した場合、前述の第３図と
同様にキャリア濃度の限界を生じる。
であっても、４．５ Ｘ １０１２（個／ｃｍ２）以上
の面密度で不純物添加を添加した場合、前述の第３図と
同様にキャリア濃度の限界を生じる。
これがため、面密度を上述の値よりも高くすることによ
ってキャリアｆｆｉ／ｌ向上させ、構造体の膜厚の縮小
をより一層進めることが難しいという問題点か有った。
ってキャリアｆｆｉ／ｌ向上させ、構造体の膜厚の縮小
をより一層進めることが難しいという問題点か有った。
この発明の目的は、上述した従来の問題点に迄み、６−
ドーピング層の面密度を高くすることによってキャリア
密度の向上が可能な技術を提供し、延いては、半導体素
子の高速化、小型化及び省電力化を図ることに有る。
ドーピング層の面密度を高くすることによってキャリア
密度の向上が可能な技術を提供し、延いては、半導体素
子の高速化、小型化及び省電力化を図ることに有る。
（課題を解決するための手段）
この目的の達成を図るため、この出願の第一発明に係る
化合物半導体の構造体によれば、ＡｕＬｘＧａｌ−ＸＡ
ｓ （但し、Ｘは０≦Ｘ≦１の値を表わす、）から成る
第一の化合物半導体層と、ＡｕｙＧａ＋−ｖ＾Ｓ（但し
、Ｙ １（ｔＯ≦Ｙ≦１の＋ｈ＝ｖ表わす、）から成る
第二の化合物半導体層との間に、シリコン（Ｓｉ）を不
純物としで含む６−ドーピング層を具えて成る化合物半
導体の構造体において、 上述した第一の化合物半導体層と上述の６ド一ピング層
との間に、ＩｎＡｓ、 ＩｎＧａＡｓ及びＩｎ１ＱＡｓ
のうちから選ばれた１種類の化合物または２種類以上の
化合物の混晶から成る第一のキャリア安定化薄層を具え
、かつ前述した第二の化合物半導体層と上述の６−ドー
ピング層との間に、ＩｎＡｓ、ＩｎＧａＡｓ及びＩｎＡ
ｌＡｓのうちから選ばれた１種類の化合物または２種類
以上の化合物の混晶から成る第二のキャリア安定化薄層
を具えて成ることを特徴としている。
化合物半導体の構造体によれば、ＡｕＬｘＧａｌ−ＸＡ
ｓ （但し、Ｘは０≦Ｘ≦１の値を表わす、）から成る
第一の化合物半導体層と、ＡｕｙＧａ＋−ｖ＾Ｓ（但し
、Ｙ １（ｔＯ≦Ｙ≦１の＋ｈ＝ｖ表わす、）から成る
第二の化合物半導体層との間に、シリコン（Ｓｉ）を不
純物としで含む６−ドーピング層を具えて成る化合物半
導体の構造体において、 上述した第一の化合物半導体層と上述の６ド一ピング層
との間に、ＩｎＡｓ、 ＩｎＧａＡｓ及びＩｎ１ＱＡｓ
のうちから選ばれた１種類の化合物または２種類以上の
化合物の混晶から成る第一のキャリア安定化薄層を具え
、かつ前述した第二の化合物半導体層と上述の６−ドー
ピング層との間に、ＩｎＡｓ、ＩｎＧａＡｓ及びＩｎＡ
ｌＡｓのうちから選ばれた１種類の化合物または２種類
以上の化合物の混晶から成る第二のキャリア安定化薄層
を具えて成ることを特徴としている。
また、この出願の第二発明に係る化合物半導体の構造体
の形成方法によれば、 Ａ９ｘＧａ＋−ＸＡｓ （但し、ＸはＯ≦Ｘ≦１の値を
表わす、）から成る第一の化合物半導体層を被着する工
程と、 上述した第一の化合物半導体層の表面に、ＩｎＡｓ、
ＩｎＧａＡｓ及びＩｎＡｌＡｓのうちから選ばれた１１
！類の化合物または２種類以上の化合物の混晶から成る
第一のキャリア安定化薄層を被着する工程と、 上述した第一のキャリア安定化薄層の表面に、不純物と
してシリコン（Ｓｉ）を含む６−ドーピング層を被着す
る工程と、 上述の６−ドーピング層の表面に、ＩｎＡＳ、ＩｎＧａ
Ａｓ及びＩｎ／１ｔＡｓのうちから選ばれた１種類の化
合物または２種類以上の化合物の混晶から成る第二のキ
ャリア安定化薄層を被着する工程と、上述した第二のキ
ャリア安定化薄層の表面に、ＡＱｖＧａ＋−ＹＡｓ （
但し、Ｙは０≦Ｙ≦１の値を表わす、）から成る第二の
化合物半導体層を被着する工程と を含むことを特徴としでいる。
の形成方法によれば、 Ａ９ｘＧａ＋−ＸＡｓ （但し、ＸはＯ≦Ｘ≦１の値を
表わす、）から成る第一の化合物半導体層を被着する工
程と、 上述した第一の化合物半導体層の表面に、ＩｎＡｓ、
ＩｎＧａＡｓ及びＩｎＡｌＡｓのうちから選ばれた１１
！類の化合物または２種類以上の化合物の混晶から成る
第一のキャリア安定化薄層を被着する工程と、 上述した第一のキャリア安定化薄層の表面に、不純物と
してシリコン（Ｓｉ）を含む６−ドーピング層を被着す
る工程と、 上述の６−ドーピング層の表面に、ＩｎＡＳ、ＩｎＧａ
Ａｓ及びＩｎ／１ｔＡｓのうちから選ばれた１種類の化
合物または２種類以上の化合物の混晶から成る第二のキ
ャリア安定化薄層を被着する工程と、上述した第二のキ
ャリア安定化薄層の表面に、ＡＱｖＧａ＋−ＹＡｓ （
但し、Ｙは０≦Ｙ≦１の値を表わす、）から成る第二の
化合物半導体層を被着する工程と を含むことを特徴としでいる。
（作用）
まず、この出願の第一発明に係る化合物半導体の構造体
の構成によれば、第−及び第二の化合物半導体層によっ
て挟まれ、かつインジウム（Ｉｎ）を含んで構成される
第−及び第二のキャリア安定化薄層の間に６−ドーどン
グ層を具えることにより、高いキャリア濃度を有する安
定な構造体を実現することができる。
の構成によれば、第−及び第二の化合物半導体層によっ
て挟まれ、かつインジウム（Ｉｎ）を含んで構成される
第−及び第二のキャリア安定化薄層の間に６−ドーどン
グ層を具えることにより、高いキャリア濃度を有する安
定な構造体を実現することができる。
また、この出願の第二発明に係る形成方法によれば、上
述した積層間係で、順次に、被着を行なうことによって
、６−ドーピング層を形成する際に、シリコンの面密度
を従来技術よりも高くした場合であっても、アクセプタ
の主成を抑制することができ、構造体のキャリア密度を
高くすることができる。
述した積層間係で、順次に、被着を行なうことによって
、６−ドーピング層を形成する際に、シリコンの面密度
を従来技術よりも高くした場合であっても、アクセプタ
の主成を抑制することができ、構造体のキャリア密度を
高くすることができる。
（実施例）
以下、図面を参照して、この発明の実施例につき詳細に
説明する。尚、以下に説明する実施例では、この発明の
理解を容易とするため、特定の条件を例示して説明する
が、この発明は、これら条件及び図示例にのみ限定され
るものではないことを理解されたい、また、以下の説明
では、この出願の構造ｔＦＥτに適用した場合につき、
方法発明の実施例に従って説明する。
説明する。尚、以下に説明する実施例では、この発明の
理解を容易とするため、特定の条件を例示して説明する
が、この発明は、これら条件及び図示例にのみ限定され
るものではないことを理解されたい、また、以下の説明
では、この出願の構造ｔＦＥτに適用した場合につき、
方法発明の実施例に従って説明する。
第１図は、前述した第４図と同様に、素子断面を模式的
に示す説明図である。
に示す説明図である。
まず始めに、例えば半絶縁性のＧａＡｓから成る基板２
９ヲ下地として、前述の閘ＢＥ法により、約７００（ｎ
ｍ）の膜厚で、ＧａＡｓから成る第一の化合物半導体層
３１を被着する。
９ヲ下地として、前述の閘ＢＥ法により、約７００（ｎ
ｍ）の膜厚で、ＧａＡｓから成る第一の化合物半導体層
３１を被着する。
続いて、この実施例では、約０．５（ｎｍ）の膜厚でＩ
ｎＡｓから成る第一のキャリア安定化薄層３３を被着す
る。
ｎＡｓから成る第一のキャリア安定化薄層３３を被着す
る。
次に、上述した第一のキャリア安定化薄層３３の表面（
こ、約１０１３（個／ ｃｍ２）の面密度でＳｉミラ有
する６−ドーピング層３５を被着する。
こ、約１０１３（個／ ｃｍ２）の面密度でＳｉミラ有
する６−ドーピング層３５を被着する。
この６−ドーピング層３５の被着は、従来と同様に、Ｓ
ｉ原子が単層と成るようにＳｉ及びＡｓの導入を制御し
で行ない、しかも、上述の説明からも理解できるように
、Ｓｉの面密度は従来よりも大きな値を以って行なう。
ｉ原子が単層と成るようにＳｉ及びＡｓの導入を制御し
で行ない、しかも、上述の説明からも理解できるように
、Ｓｉの面密度は従来よりも大きな値を以って行なう。
続いて、前述した第一のキャリア安定化薄層３３と同一
の材料及び膜厚を以って第二のキャリア安定化薄層３７
を被着させ、ざらに、ＧａＡｓから成る第二の化合物半
導体層３９ヲ約８（ｎｍ）の膜厚で被着し、チャネル領
域として機能させるための構造体４１を得る。
の材料及び膜厚を以って第二のキャリア安定化薄層３７
を被着させ、ざらに、ＧａＡｓから成る第二の化合物半
導体層３９ヲ約８（ｎｍ）の膜厚で被着し、チャネル領
域として機能させるための構造体４１を得る。
このような構造体４１を形成した後、従来と同様に、ソ
ース領域１９とトレイン領域２１とを形成し、さらに、
ゲート電極２３、ソース電極２５及びトレイン電極２７
を形成する。
ース領域１９とトレイン領域２１とを形成し、さらに、
ゲート電極２３、ソース電極２５及びトレイン電極２７
を形成する。
このようにして得られたＦＥＴ ！用いで、この実施例
の構造体４１に具えられる６−ドーピング層３５の特性
を測定したところ、面２度はＳｉの添加量に応じてＩＯ
’３ （個／ｃｍ２）！示し、キャリア濃度は約１０Ｉ
ｇ（個／ｃｍ３）を実現することができた。
の構造体４１に具えられる６−ドーピング層３５の特性
を測定したところ、面２度はＳｉの添加量に応じてＩＯ
’３ （個／ｃｍ２）！示し、キャリア濃度は約１０Ｉ
ｇ（個／ｃｍ３）を実現することができた。
上述の実施例では、第一の化合物半導体層３１及び第二
の化合物半導体層３９が、共にＧａＡｓから成る場合に
つき説明した。しかしながら、前述した組成に係る条件
、ＡｌＸＧａ１−ｘＡｓまたはＡ１１ｙＧａ＋−ＹＡｓ
からも理解できるように、これら２つの化合物半導体層
のうちの一方がＧａＡｓであり、他方が三元系のＡＱ−
Ｇａ−＾Ｓであっても良い。また、第一の化合物半導体
層と第二の化合物半導体層との双方を三元系で構成する
場合でも良く、係る構成では、化合物半導体の組成か互
いに異なる場合（上述の係数ＸとＹとが異なる値である
場合）であっても良い。
の化合物半導体層３９が、共にＧａＡｓから成る場合に
つき説明した。しかしながら、前述した組成に係る条件
、ＡｌＸＧａ１−ｘＡｓまたはＡ１１ｙＧａ＋−ＹＡｓ
からも理解できるように、これら２つの化合物半導体層
のうちの一方がＧａＡｓであり、他方が三元系のＡＱ−
Ｇａ−＾Ｓであっても良い。また、第一の化合物半導体
層と第二の化合物半導体層との双方を三元系で構成する
場合でも良く、係る構成では、化合物半導体の組成か互
いに異なる場合（上述の係数ＸとＹとが異なる値である
場合）であっても良い。
ざらに、上述の実施例では、第一のキャリア安定化薄層
３３と第二のキャリア安定化薄層３７とがＩｎＡｓから
成る場合につき説明したが、これらキャリア安定化薄層
を構成する材料は、少なくともＩｎとＡｓとを含むもの
であれば良い。従って、キャリア安定化薄層は、ＩｎＡ
ｓ、 ＩｎＧａＡｓ及びＩｎＡＱＡｓのうちから選ばれ
た１種類の化合物である場合、或いはこれら３種類の化
合物のうちから選ばれた２種類以上の化合物の混晶から
成る場合のいずれかの条件を満たすのが好適である。
３３と第二のキャリア安定化薄層３７とがＩｎＡｓから
成る場合につき説明したが、これらキャリア安定化薄層
を構成する材料は、少なくともＩｎとＡｓとを含むもの
であれば良い。従って、キャリア安定化薄層は、ＩｎＡ
ｓ、 ＩｎＧａＡｓ及びＩｎＡＱＡｓのうちから選ばれ
た１種類の化合物である場合、或いはこれら３種類の化
合物のうちから選ばれた２種類以上の化合物の混晶から
成る場合のいずれかの条件を満たすのが好適である。
これに加えて、この発明の構造は、チャネル領域として
機能する場合にのみ適用されるものではない。
機能する場合にのみ適用されるものではない。
第２図は、第１図と同様に示す模式的な説明図である。
この図は、他の実施例として、この発明に係る構造をチ
ャネル領域に利用すると共に、良好なオーミック接合を
実現するための不純物領域にも適用した場合の素子の一
例を示している。
ャネル領域に利用すると共に、良好なオーミック接合を
実現するための不純物領域にも適用した場合の素子の一
例を示している。
この図からも理解できるように、この実施例では、前述
した実施例と同様に、基板２９上に、第一の化合物半導
体層３１、第一のキャリア安定化薄層３３．６−ドーピ
ング層３５及び第二のキャリア安定化薄層３７を順次被
着する。然る後、例えば１０１００（ｎ程度の膜厚で化
合物半導体層４３を成長させ、さら１こ、第一のキャリ
ア安定化薄層４５．６−ドーピング層４７、第二のキャ
リア安定化薄層４９及び第二の化合物半導体層５Ｉを順
次に成長させる。
した実施例と同様に、基板２９上に、第一の化合物半導
体層３１、第一のキャリア安定化薄層３３．６−ドーピ
ング層３５及び第二のキャリア安定化薄層３７を順次被
着する。然る後、例えば１０１００（ｎ程度の膜厚で化
合物半導体層４３を成長させ、さら１こ、第一のキャリ
ア安定化薄層４５．６−ドーピング層４７、第二のキャ
リア安定化薄層４９及び第二の化合物半導体層５Ｉを順
次に成長させる。
続いて、ゲート電極を形成するための領域に形成されて
いる第二の化合物半導体層５１、第二のキャリア安定化
薄層４９．６−ドーピング層４７及び第一のキャリア安
定化薄層４５を順次にエツチング除去し、さらに、化合
物半導体層４３の一部分をエツチング除去する。
いる第二の化合物半導体層５１、第二のキャリア安定化
薄層４９．６−ドーピング層４７及び第一のキャリア安
定化薄層４５を順次にエツチング除去し、さらに、化合
物半導体層４３の一部分をエツチング除去する。
然る後、前述と同様に、ソース領域１９、トレイン領域
２１、ゲート電極２３、ソース電極２５及びトレイン電
極２７を形成することにより、図示のＦＥＴが得られる
。
２１、ゲート電極２３、ソース電極２５及びトレイン電
極２７を形成することにより、図示のＦＥＴが得られる
。
このように、ゲート電極を配設する部分にくぼみを設け
たＦＥＴの構造は、リセス（ｒｅｃｅｓｓ）構造と呼ば
れる。このリセス構造のＦＥＴにおいて、チャネル領域
として機能する構造体５３を、既に説明した第一の化合
物半導体層３１がら第二のキャリア安定化薄層３７と、
ゲート電極２３の下側の化合物半導体層４３とによって
構成しでいる。
たＦＥＴの構造は、リセス（ｒｅｃｅｓｓ）構造と呼ば
れる。このリセス構造のＦＥＴにおいて、チャネル領域
として機能する構造体５３を、既に説明した第一の化合
物半導体層３１がら第二のキャリア安定化薄層３７と、
ゲート電極２３の下側の化合物半導体層４３とによって
構成しでいる。
また、ソース電極２５とトレイン電極２７との、各々の
下側に形成され、良好なオーミック接合を実現するため
の構造体５５も、上述した化合物半導体層４３から第二
の化合物半導体層５１に至る各層によって構成するもの
である。
下側に形成され、良好なオーミック接合を実現するため
の構造体５５も、上述した化合物半導体層４３から第二
の化合物半導体層５１に至る各層によって構成するもの
である。
このように、多層構造として複数の構造体を１つの素子
に作り込むことによって、チャネル領域と良好なオーミ
ック接合を実現するための不純物領域とを高いチャネル
密度で配設することができる。
に作り込むことによって、チャネル領域と良好なオーミ
ック接合を実現するための不純物領域とを高いチャネル
密度で配設することができる。
以上、この出願に係る発明の実施例につき詳細に説明し
たが、この発明は、上述した実施例にのみ限定されるも
のではない。
たが、この発明は、上述した実施例にのみ限定されるも
のではない。
例えば、この発明の技術は、ペテロ接合トランジスタ（
ＨＢＴ）のオーミック電極形成やｐｎｐトランジスタの
ベース層、またはその他種々のデバイスに応用した場合
であっても、上述と同様の効果を得ることができる。
ＨＢＴ）のオーミック電極形成やｐｎｐトランジスタの
ベース層、またはその他種々のデバイスに応用した場合
であっても、上述と同様の効果を得ることができる。
これら材料、寸法、形状、配百問係、数値的条件及びそ
の他の条件は、この発明の目的の範囲内で、任意好適な
設計の変更及び変形を行ない得ること明らかである。
の他の条件は、この発明の目的の範囲内で、任意好適な
設計の変更及び変形を行ない得ること明らかである。
（発明の効果）
上述した説明からも明らかなように、まず、この発明の
化合物半導体の構造体によれば、第−及び第二の化合物
半導体層によって挟まれ、かつインジウム（Ｉｎ）Ｖ含
んで構成される第−及び第のキャリア安定化薄層の間に
６−ドーピング層を設けることにより、高いキャリア濃
度を有する安定な構造体を実現することができる。
化合物半導体の構造体によれば、第−及び第二の化合物
半導体層によって挟まれ、かつインジウム（Ｉｎ）Ｖ含
んで構成される第−及び第のキャリア安定化薄層の間に
６−ドーピング層を設けることにより、高いキャリア濃
度を有する安定な構造体を実現することができる。
また、この出願の第二発明に係る形成方法によれば、上
述した積層関係で、順次に、被着を行なうことによって
、６−ドーピング層を形成する際に、シリコンの面空度
を高くした場合であっても、キャリア密度の飽和を軽減
することができる。
述した積層関係で、順次に、被着を行なうことによって
、６−ドーピング層を形成する際に、シリコンの面空度
を高くした場合であっても、キャリア密度の飽和を軽減
することができる。
従って、この出願に係る発明を実施することにより、６
−ドーどング層の面密度を高くすることによってキャリ
ア密度の向上を実現することができ、延いては、半導体
素子の高速化、小型化及び省電力化を図ることが期待で
きる。
−ドーどング層の面密度を高くすることによってキャリ
ア密度の向上を実現することができ、延いては、半導体
素子の高速化、小型化及び省電力化を図ることが期待で
きる。
第１図は、この出願に係る発明の詳細な説明するため、
模式的な素子断面によって示す説明図、 第２図は、他の実施例を説明するため、第１図と同様に
示す説明図、 第３図は、従来技術を説明するため、縦軸にキャリア密
度、及び横軸にＳｉセル温度の逆数を採って示す特性曲
線図、 第４図は、従来技術を説明するため、第１図及び第２図
と同様に示す説明図である。 １９・・・・ソース領域、２１・・・・トレイン領域２
３・・・・ゲート電極、２５・・・・ソース電極２７・
・・・トレイン電極 ３３、４５・・・・・第一のキャリア安定化薄層３７．
４９・・・・・第二のキャリア安定化薄層４１．５３．
５５・・・・構造体、４３・・・・化合物半導体層。
模式的な素子断面によって示す説明図、 第２図は、他の実施例を説明するため、第１図と同様に
示す説明図、 第３図は、従来技術を説明するため、縦軸にキャリア密
度、及び横軸にＳｉセル温度の逆数を採って示す特性曲
線図、 第４図は、従来技術を説明するため、第１図及び第２図
と同様に示す説明図である。 １９・・・・ソース領域、２１・・・・トレイン領域２
３・・・・ゲート電極、２５・・・・ソース電極２７・
・・・トレイン電極 ３３、４５・・・・・第一のキャリア安定化薄層３７．
４９・・・・・第二のキャリア安定化薄層４１．５３．
５５・・・・構造体、４３・・・・化合物半導体層。
Claims (2)
- （１）Ａｌ＿ＸＧａ＿１＿−＿ＸＡｓ（但し、Ｘは０≦
Ｘ≦１の値を表わす。）から成る第一の化合物半導体層
と、Ａｌ＿ＹＧａ＿１＿−＿ＹＡｓ（但し、Ｙは０≦Ｙ
≦１の値を表わす。）から成る第二の化合物半導体層と
の間に、シリコン（Ｓｉ）を不純物として含むδ−ドー
ピング層を具えて成る化合物半導体の構造体において、
前記第一の化合物半導体層と前記δ−ドーピング層との
間に、ＩｎＡｓ、ＩｎＧａＡｓ及びＩｎＡｌＡｓのうち
から選ばれた１種類の化合物または２種類以上の化合物
の混晶から成る第一のキャリア安定化薄層を具え、かつ
前記第二の化合物半導体層と前記δ−ドーピング層との
間に、ＩｎＡｓ、ＩｎＧａＡｓ及びＩｎＡｌＡｓのうち
から選ばれた１種類の化合物または２種類以上の化合物
の混晶から成る第二のキャリア安定化薄層を具えて成る ことを特徴とする化合物半導体の構造体。 - （２）下地上にＡｌ＿ＸＧａ＿１＿−＿ＸＡｓ（但し、
Ｘは０≦Ｘ≦１の値を表わす。）から成る第一の化合物
半導体層を被着する工程と、 前記第一の化合物半導体層の表面に、ＩｎＡｓ、ＩｎＧ
ａＡｓ及びＩｎＡｌＡｓのうちから選ばれた１種類の化
合物または２種類以上の化合物の混晶から成る第一のキ
ャリア安定化薄層を被着する工程と、前記第一のキャリ
ア安定化薄層の表面に、不純物としてシリコン（Ｓｉ）
を含むδ−ドーピング層を被着する工程と、 前記δ−ドーピング層の表面に、ＩｎＡｓ、ＩｎＧａＡ
ｓ及びＩｎＡｌＡｓのうちから選ばれた１種類の化合物
または２種類以上の化合物の混晶から成る第二のキャリ
ア安定化薄層を被着する工程と、 前記第二のキャリア安定化薄層の表面に、 Ａｌ＿ＹＧａ＿１＿−＿ＹＡｓ（但し、Ｙは０≦Ｙ≦１
の値を表わす。）から成る第二の化合物半導体層を被着
する工程と を含むことを特徴とする化合物半導体の構造体の形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241665A JP2501627B2 (ja) | 1988-09-27 | 1988-09-27 | 化合物半導体の構造体及びその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241665A JP2501627B2 (ja) | 1988-09-27 | 1988-09-27 | 化合物半導体の構造体及びその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0289325A true JPH0289325A (ja) | 1990-03-29 |
| JP2501627B2 JP2501627B2 (ja) | 1996-05-29 |
Family
ID=17077698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241665A Expired - Lifetime JP2501627B2 (ja) | 1988-09-27 | 1988-09-27 | 化合物半導体の構造体及びその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2501627B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02284434A (ja) * | 1989-04-26 | 1990-11-21 | Nec Corp | 電界効果トランジスタ |
| EP0510705A2 (en) * | 1991-04-26 | 1992-10-28 | Sumitomo Electric Industries, Ltd. | Field effect transistor |
| EP0523731A2 (en) * | 1991-07-17 | 1993-01-20 | Sumitomo Electric Industries, Limited | Field effect transistor and method for manufacturing the same |
| JP2001185559A (ja) * | 1999-12-27 | 2001-07-06 | Natl Inst Of Advanced Industrial Science & Technology Meti | 負性抵抗電界効果トランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01108779A (ja) * | 1987-10-22 | 1989-04-26 | Fujitsu Ltd | 電界効果半導体装置 |
-
1988
- 1988-09-27 JP JP63241665A patent/JP2501627B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01108779A (ja) * | 1987-10-22 | 1989-04-26 | Fujitsu Ltd | 電界効果半導体装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02284434A (ja) * | 1989-04-26 | 1990-11-21 | Nec Corp | 電界効果トランジスタ |
| EP0510705A2 (en) * | 1991-04-26 | 1992-10-28 | Sumitomo Electric Industries, Ltd. | Field effect transistor |
| EP0510705A3 (ja) * | 1991-04-26 | 1995-05-24 | Sumitomo Electric Industries | |
| EP0523731A2 (en) * | 1991-07-17 | 1993-01-20 | Sumitomo Electric Industries, Limited | Field effect transistor and method for manufacturing the same |
| EP0523731A3 (ja) * | 1991-07-17 | 1995-05-17 | Sumitomo Electric Industries | |
| JP2001185559A (ja) * | 1999-12-27 | 2001-07-06 | Natl Inst Of Advanced Industrial Science & Technology Meti | 負性抵抗電界効果トランジスタ |
| JP4528398B2 (ja) * | 1999-12-27 | 2010-08-18 | 独立行政法人産業技術総合研究所 | 負性抵抗電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2501627B2 (ja) | 1996-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5144379A (en) | Semiconductor device having a group iii-v epitaxial semiconductor layer on a substrate | |
| EP0097772B1 (en) | Structure comprising a monocrystalline substrate supporting a device layer of semiconductor material | |
| EP0008898B1 (en) | Method of forming an oxide layer on a group iii-v compound | |
| JPH0766366A (ja) | 半導体積層構造体およびそれを用いた半導体装置 | |
| US5456206A (en) | Method for two-dimensional epitaxial growth of III-V compound semiconductors | |
| US5024967A (en) | Doping procedures for semiconductor devices | |
| JP2636840B2 (ja) | 半導体デバイス | |
| JPH0289325A (ja) | 化合物半導体の構造体及びその形成方法 | |
| JPH0261151B2 (ja) | ||
| JPS6353711B2 (ja) | ||
| JP2000068497A (ja) | ＧａＮ系化合物半導体装置 | |
| KR100519896B1 (ko) | 고농도로도핑된반도체및그의제조방법 | |
| US8575595B2 (en) | P-type semiconductor devices | |
| JP2703885B2 (ja) | 半導体装置 | |
| JP2808671B2 (ja) | 電界効果トランジスタ | |
| JP2980630B2 (ja) | 化合物半導体装置 | |
| JPS6390861A (ja) | 半導体装置 | |
| JP2844853B2 (ja) | 半導体装置の製造方法 | |
| JPH025439A (ja) | 半導体基板 | |
| JPH028450B2 (ja) | ||
| JPH04199507A (ja) | ３―Ｖ族化合物半導体へのｎ型不純物固相拡散方法 | |
| JPS6068661A (ja) | 半導体装置 | |
| JP2800457B2 (ja) | 半導体装置 | |
| JP2614490B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| JPS61241972A (ja) | 化合物半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080313 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090313 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090313 Year of fee payment: 13 |