JP2844853B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔概要〕 化合物半導体のバッファ層形成方法に関し， サイドゲート効果を抑制し，素子特性を安定化して，
高集積化および高密度化を実現するために製造工程の安
定性と再現性を向上することを目的とし， １）半導体基板上に，欠陥が多く導入され始める限界温
度より低い温度で高絶縁性の第１のバッファ層を成長
し，次いで該第１のバッファ層上に該限界温度より高い
温度で第２のバッファ層を成長し，該第２のバッファ層
上に能動層を成長する工程を有する製造方法であって，
該第１のバッファ層を成長後，該第２のバッファ層の成
長温度に変化させながら成長中断を行い，該第１のバッ
ファ層の結晶表面構造が（２×４）又はＣ（２×８）構
造に変化した後，該第２のバッファ層の成長を始めるよ
うに構成する。
高集積化および高密度化を実現するために製造工程の安
定性と再現性を向上することを目的とし， １）半導体基板上に，欠陥が多く導入され始める限界温
度より低い温度で高絶縁性の第１のバッファ層を成長
し，次いで該第１のバッファ層上に該限界温度より高い
温度で第２のバッファ層を成長し，該第２のバッファ層
上に能動層を成長する工程を有する製造方法であって，
該第１のバッファ層を成長後，該第２のバッファ層の成
長温度に変化させながら成長中断を行い，該第１のバッ
ファ層の結晶表面構造が（２×４）又はＣ（２×８）構
造に変化した後，該第２のバッファ層の成長を始めるよ
うに構成する。
２）前記半導体基板及び第1,第２のバッフア層がGaAsで
あり，前記の成長中断が略10分間であるように構成す
る。
あり，前記の成長中断が略10分間であるように構成す
る。
３）前記欠陥が多く導入され始める限界温度が,GaAs結
晶に対して150〜250℃であるように構成する。
晶に対して150〜250℃であるように構成する。
本発明は半導体装置の製造方法に係り，特に化合物半
導体のバッファ層形成方法に関する。
導体のバッファ層形成方法に関する。
近年，化合物半導体は低雑音増幅器や超高速集積回路
として用いられており，その高集積化，高性能化及び製
造工程の再現性や安定性の向上が求められている。
として用いられており，その高集積化，高性能化及び製
造工程の再現性や安定性の向上が求められている。
本発明はこの要望に対応した製造方法として利用でき
る。
る。
化合物半導体集積回路においては，集積化を進めると
サイドゲート効果が発生するという問題が生じている。
サイドゲート効果が発生するという問題が生じている。
サイドゲート効果とは素子間の干渉現象で，隣接する
素子に電圧が印加されたときに当該素子のしきい値電圧
等の特性が変化する現象である。
素子に電圧が印加されたときに当該素子のしきい値電圧
等の特性が変化する現象である。
従って，サイドゲート効果は高集積化に対して大きな
障害となっていた。
障害となっていた。
そこで，第３図に示される２層のバッファ層を有する
化合物半導体装置が提案されている。
化合物半導体装置が提案されている。
ここで，化合物半導体装置としては,MES FET（メタル
／半導体型電解効果型トランジスタ）,HEMT（高電子移
動度トランジスタ）,HBT（ヘテロ接合バイポーラトラン
ジスタ）等種々あるが，ここではGaAs/AlGaAsを用いたH
EMTを例にとって説明する。
／半導体型電解効果型トランジスタ）,HEMT（高電子移
動度トランジスタ）,HBT（ヘテロ接合バイポーラトラン
ジスタ）等種々あるが，ここではGaAs/AlGaAsを用いたH
EMTを例にとって説明する。
第３図（ａ）〜（ｄ）は従来例を説明するサイドゲー
ト効果を抑制した構造の断面図と，バッファ層の成長温
度と成長膜厚の関係を示す図である。
ト効果を抑制した構造の断面図と，バッファ層の成長温
度と成長膜厚の関係を示す図である。
図において,1は半絶縁性（SI−）GaAs基板,2は真性
（ｉ−）GaAs高絶縁性バッファ層,3はｉ−GaAsバッファ
層,4はｉ−GaAsチャネル層,5はｎ型（ｎ−）Al0.3Ga0.7
As電子供給層,6はｎ−GaAsキャップ層である。
（ｉ−）GaAs高絶縁性バッファ層,3はｉ−GaAsバッファ
層,4はｉ−GaAsチャネル層,5はｎ型（ｎ−）Al0.3Ga0.7
As電子供給層,6はｎ−GaAsキャップ層である。
これらの層形成を次に説明する。
まず,SI−GaAs基板１上に，成長温度200℃でｉ−GaAs
高絶縁性バッファ層２を成長する。
高絶縁性バッファ層２を成長する。
さらに，この層の上に成長温度680℃でｉ−GaAsバッ
ファ層３を成長する。
ファ層３を成長する。
さらに，この層の上に同一条件で連続的に能動層とし
て,i−GaAsチャネル層4,n−Al0.3Ga0.7As電子供給層5,n
−GaAsキャップ層６を成長する。
て,i−GaAsチャネル層4,n−Al0.3Ga0.7As電子供給層5,n
−GaAsキャップ層６を成長する。
ここで,i−GaAs高絶縁性バッファ層２は温度200℃で
成長されているから，温度680℃で成長されたｉ−GaAs
バッファ層３に対してAsの組成比がGaの組成比よりも約
１％多い。
成長されているから，温度680℃で成長されたｉ−GaAs
バッファ層３に対してAsの組成比がGaの組成比よりも約
１％多い。
このため,i−GaAs高絶縁性バッファ層２中には多くの
欠陥が導入され，高電解耐性があり，かつ高抵抗特性を
示すものとなっている。
欠陥が導入され，高電解耐性があり，かつ高抵抗特性を
示すものとなっている。
サイドゲート効果の原因としては,SI−GaAs基板１と
ｉ−GaAsバッファ層３との間にリーク電流の経路が生ず
ると考えられるから，両層の間に高電解耐性があり高抵
抗特性を示すｉ−GaAs高絶縁性バッファ層２を挿入し
て，サイドゲート効果の発生を抑制している。
ｉ−GaAsバッファ層３との間にリーク電流の経路が生ず
ると考えられるから，両層の間に高電解耐性があり高抵
抗特性を示すｉ−GaAs高絶縁性バッファ層２を挿入し
て，サイドゲート効果の発生を抑制している。
SI−GaAs基板１上にｉ−GaAs高絶縁性バッファ層２を
成長した後,i−GaAsバッファ層３を成長する場合，それ
ぞれの成長温度が200℃及び680℃と大きな温度差がある
ため，第３図（ｂ）のようにｉ−GaAs高絶縁性バッファ
層２を成長した後，一旦成長を止め，次の成長温度に変
化させた後に再び成長を始めるか，あるいは，第３図
（ｃ），（ｄ）のように，この温度変化の過程において
も成長を継続していた。
成長した後,i−GaAsバッファ層３を成長する場合，それ
ぞれの成長温度が200℃及び680℃と大きな温度差がある
ため，第３図（ｂ）のようにｉ−GaAs高絶縁性バッファ
層２を成長した後，一旦成長を止め，次の成長温度に変
化させた後に再び成長を始めるか，あるいは，第３図
（ｃ），（ｄ）のように，この温度変化の過程において
も成長を継続していた。
しかしながら，これらの成長方法では，欠陥の多いｉ
−GaAs高絶縁性バッファ層２の上に,i−GaAsバッファ層
３を成長するため，第３図（ｂ）では成長を中断する時
間によって,i−GaAs高絶縁性バッファ層２の結晶の表面
構造が変化して高品質のｉ−GaAsバッファ層３の結晶特
性に影響を与えていた。
−GaAs高絶縁性バッファ層２の上に,i−GaAsバッファ層
３を成長するため，第３図（ｂ）では成長を中断する時
間によって,i−GaAs高絶縁性バッファ層２の結晶の表面
構造が変化して高品質のｉ−GaAsバッファ層３の結晶特
性に影響を与えていた。
また，第３図（ｃ），（ｄ）では，温度変化の過程に
おいてｉ−GaAsバッファ層３が成長され高品質のｉ−Ga
Asバッファ層３の結晶特性が劣化していた。さらに,i−
GaAsバッファ層３上の能動層にも影響を与え,HEMTの２
次元電子ガスの電子濃度が約20％も変動していた。
おいてｉ−GaAsバッファ層３が成長され高品質のｉ−Ga
Asバッファ層３の結晶特性が劣化していた。さらに,i−
GaAsバッファ層３上の能動層にも影響を与え,HEMTの２
次元電子ガスの電子濃度が約20％も変動していた。
この結果，サイドゲート効果の抑制の不安定性やHEMT
の素子特性が変化し,HEMT集積回路の高集積化に対して
大きな障害となっていた。
の素子特性が変化し,HEMT集積回路の高集積化に対して
大きな障害となっていた。
本発明はサイドゲート効果を抑制し，素子特性を安定
化して，高集積化，高密度化を実現するために製造工程
の安定性と再現性を向上することを目的とする。
化して，高集積化，高密度化を実現するために製造工程
の安定性と再現性を向上することを目的とする。
上記課題の解決は， １）半導体基板上に，欠陥が多く導入され始める限界温
度より低い温度で高絶縁性の第１のバッファ層を成長
し，次いで該第１のバッファ層上に該限界温度より高い
温度で第２のバッファ層を成長し，該第２のバッファ層
上に能動層を成長する工程を有する製造方法であって，
該第１のバッファ層を成長後，該第２のバッファ層の成
長温度に変化させながら成長中断を行い，該第１のバッ
ファ層の結晶表面構造が（２×４）又はＣ（２×８）構
造に変化した後，該第２のバッファ層の成長を始める半
導体装置の製造方法，あるいは ２）前記半導体基板及び第1,第２のバッフア層がGaAsで
あり，前記成長中断が略10分間であることを特徴とする
半導体装置の製造方法，あるいは ３）前記欠陥が多く導入され始める限界温度が,GaAs結
晶に対して150〜250℃である前記１）または２）記載の
半導体装置の製造方法により達成される。
度より低い温度で高絶縁性の第１のバッファ層を成長
し，次いで該第１のバッファ層上に該限界温度より高い
温度で第２のバッファ層を成長し，該第２のバッファ層
上に能動層を成長する工程を有する製造方法であって，
該第１のバッファ層を成長後，該第２のバッファ層の成
長温度に変化させながら成長中断を行い，該第１のバッ
ファ層の結晶表面構造が（２×４）又はＣ（２×８）構
造に変化した後，該第２のバッファ層の成長を始める半
導体装置の製造方法，あるいは ２）前記半導体基板及び第1,第２のバッフア層がGaAsで
あり，前記成長中断が略10分間であることを特徴とする
半導体装置の製造方法，あるいは ３）前記欠陥が多く導入され始める限界温度が,GaAs結
晶に対して150〜250℃である前記１）または２）記載の
半導体装置の製造方法により達成される。
本発明は，半導体基板上に，欠陥が多く導入され始め
る限界温度より低い成長温度で，高絶縁性の第１のバッ
ファ層を成長し，この層の上に限界温度よりたかい成長
温度で高品質の第２のバッファ層を成長する際，第１の
バッファ層の結晶表面構造が（２×４）又はＣ（２×
８）構造に変化する時間，すなわち，第１のバッファ層
の結晶表面構造が安定な面になる時間（10分間）の成長
中断を入れることにより，第１のバッファ層の高抵抗特
性が安定になるとともに，第２のバッファ層の特性劣化
がなくなり，サイドゲート効果の抑制が安定化され，第
２のバッファ層上に成長される能動層の電気的特性の変
化を減少されるようにしたものである。
る限界温度より低い成長温度で，高絶縁性の第１のバッ
ファ層を成長し，この層の上に限界温度よりたかい成長
温度で高品質の第２のバッファ層を成長する際，第１の
バッファ層の結晶表面構造が（２×４）又はＣ（２×
８）構造に変化する時間，すなわち，第１のバッファ層
の結晶表面構造が安定な面になる時間（10分間）の成長
中断を入れることにより，第１のバッファ層の高抵抗特
性が安定になるとともに，第２のバッファ層の特性劣化
がなくなり，サイドゲート効果の抑制が安定化され，第
２のバッファ層上に成長される能動層の電気的特性の変
化を減少されるようにしたものである。
なお，欠陥が多く導入され始める限界温度がGaAs結晶
に対して150〜250℃であることは実験的に認められてい
る。
に対して150〜250℃であることは実験的に認められてい
る。
第１図（ａ），（ｂ）は本発明の一実施例を説明する
サイドゲート効果を抑制した構造の断面図と，バッファ
層の成長温度と成長膜厚の関係を示す図である。
サイドゲート効果を抑制した構造の断面図と，バッファ
層の成長温度と成長膜厚の関係を示す図である。
第１図（ａ），（ｂ）は第３図（ａ），（ｂ）と同一
図面であるが，以下に説明するように製造工程が相違し
ている。
図面であるが，以下に説明するように製造工程が相違し
ている。
図において，分子線エピタキシ（MBE）法を用いて,SI
−GaAs基板１上に，成長温度200℃（欠陥が多く導入さ
始める限界温度）で厚さ500Åのｉ−GaAs高絶縁性バッ
ファ層（第１のバッファ層）２を成長する。
−GaAs基板１上に，成長温度200℃（欠陥が多く導入さ
始める限界温度）で厚さ500Åのｉ−GaAs高絶縁性バッ
ファ層（第１のバッファ層）２を成長する。
さらに，この層の上に成長温度680℃で厚さ4500Åの
ｉ−GaAsバッファ層（第２のバッファ層）３を成長す
る。
ｉ−GaAsバッファ層（第２のバッファ層）３を成長す
る。
この際,i−GaAs高絶縁性バッファ層２の表面をRHEED
（反射高速電子線回折）法により観察した結果が第２図
に示される。
（反射高速電子線回折）法により観察した結果が第２図
に示される。
第２図（ａ）〜（ｄ）は成長直後と成長中断10分後の
RHEEDパターンである。
RHEEDパターンである。
第２図（ａ），（ｂ）はｉ−GaAs高絶縁性バッファ層
２の成長直後のパターン，第２図（ｃ），（ｄ）は成長
中断10分後のパターン〔（２×４）構造〕である。
２の成長直後のパターン，第２図（ｃ），（ｄ）は成長
中断10分後のパターン〔（２×４）構造〕である。
又，第２図（ａ），（ｃ）は電子ビーム（EB）を〔01
1〕方向に平行に入射した場合，第２図（ｂ），（ｄ）
はEBを〔01−１〕方向に平行に入射した場合である。
1〕方向に平行に入射した場合，第２図（ｂ），（ｄ）
はEBを〔01−１〕方向に平行に入射した場合である。
成長直後においてはRHEEDパターンがスポット状から,
i−GaAsバッファ層３の成長温度の680℃に変化させて,R
HEEDパターンがストリーク状になった時点（すなわち,i
−GaAs高絶縁性バッファ層２の表面結晶構造が（２×
４）又はＣ（２×８）構造に変化した時点）で,i−GaAs
バッファ層３の成長を始める。
i−GaAsバッファ層３の成長温度の680℃に変化させて,R
HEEDパターンがストリーク状になった時点（すなわち,i
−GaAs高絶縁性バッファ層２の表面結晶構造が（２×
４）又はＣ（２×８）構造に変化した時点）で,i−GaAs
バッファ層３の成長を始める。
このとき,RHEEDパターンがスポット状からストリーク
状に変化する成長中断時間は10分間であった。
状に変化する成長中断時間は10分間であった。
ここで，成長中断時間を10分以上にすると，表面のGa
Asの組成比がくずれ，後の成長にとって好ましくない。
Asの組成比がくずれ，後の成長にとって好ましくない。
さらに，この層の上に同一条件で連続的に能動層とし
て， 厚さ800Åのｉ−GaAsチャネル層4, Siを1.5×1018cm-3ドープした厚さ500Åのｎ−Al0.3G
a0.7As電子供給層5, ｎ−GaAsキャップ層６を成長する。
て， 厚さ800Åのｉ−GaAsチャネル層4, Siを1.5×1018cm-3ドープした厚さ500Åのｎ−Al0.3G
a0.7As電子供給層5, ｎ−GaAsキャップ層６を成長する。
従来例と以上のようにして作製された実施例のHEMTの
２次元電子ガスの電子濃度のバラツキをホール測定法で
測定した結果，従来例では±10％であったのに対し，実
施例では±５％となった。
２次元電子ガスの電子濃度のバラツキをホール測定法で
測定した結果，従来例では±10％であったのに対し，実
施例では±５％となった。
また,HEMTの素子特性から，サイドゲート効果が室温
から低温にわたって安定に抑制されていることがわかっ
た。
から低温にわたって安定に抑制されていることがわかっ
た。
以上説明したように本発明によれば，サイドゲート効
果を抑制し，素子特性を安定化して，高集積化，高密度
化を実現するための製造工程の安定性と再現性を向上す
ることができた。
果を抑制し，素子特性を安定化して，高集積化，高密度
化を実現するための製造工程の安定性と再現性を向上す
ることができた。
第１図（ａ），（ｂ）は本発明の一実施例を説明するサ
イドゲート効果を抑制した構造の断面図と，バッファ層
の成長温度と成長膜厚の関係を示す図， 第２図（ａ）〜（ｄ）は成長直後と成長中断10分後のRH
EEDパターン， 第３図（ａ）〜（ｄ）は従来例を説明するサイドゲート
効果を抑制した構造の断面図と，バッファ層の成長温度
と成長膜厚の関係を示す図である。 図において， １はSI−GaAs基板， ２はｉ−GaAs高絶縁性バッファ層（第１のバッファ
層）， ３はｉ−GaAsバッファ層（第２のバッファ層）， ４はｉ−GaAsチャネル層， ５はｎ−Al0.3Ga0.7As電子供給層， ６はｎ−GaAsキャップ層 である。
イドゲート効果を抑制した構造の断面図と，バッファ層
の成長温度と成長膜厚の関係を示す図， 第２図（ａ）〜（ｄ）は成長直後と成長中断10分後のRH
EEDパターン， 第３図（ａ）〜（ｄ）は従来例を説明するサイドゲート
効果を抑制した構造の断面図と，バッファ層の成長温度
と成長膜厚の関係を示す図である。 図において， １はSI−GaAs基板， ２はｉ−GaAs高絶縁性バッファ層（第１のバッファ
層）， ３はｉ−GaAsバッファ層（第２のバッファ層）， ４はｉ−GaAsチャネル層， ５はｎ−Al0.3Ga0.7As電子供給層， ６はｎ−GaAsキャップ層 である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 達 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭62−182719（ＪＰ，Ａ) 特開 昭62−165909（ＪＰ，Ａ) 特開 昭62−17093（ＪＰ，Ａ) 特開 平２−43765（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (3)
- 【請求項１】半導体基板上に，欠陥が多く導入され始め
る限界温度より低い温度で高絶縁性の第１のバッファ層
を成長し，次いで該第１のバッファ層上に該限界温度よ
り高い温度で第２のバッファ層を成長し，該第２のバッ
ファ層上に能動層を成長する工程を有する製造方法であ
って， 該第１のバッファ層を成長後，該第２のバッファ層の成
長温度に変化させながら成長中断を行い，該第１のバッ
ファ層の結晶表面構造が（２×４）又はＣ（２×８）構
造に変化した後，該第２のバッファ層の成長を始めるこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】前記半導体基板及び第1,第２のバッフア層
がGaAsであり，前記の成長中断が略10分間であることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記欠陥が多く導入され始める限界温度
が,GaAs結晶に対して150〜250℃であることを特徴とす
る請求項１または２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15220390A JP2844853B2 (ja) | 1990-06-11 | 1990-06-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15220390A JP2844853B2 (ja) | 1990-06-11 | 1990-06-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0443651A JPH0443651A (ja) | 1992-02-13 |
| JP2844853B2 true JP2844853B2 (ja) | 1999-01-13 |
Family
ID=15535316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15220390A Expired - Lifetime JP2844853B2 (ja) | 1990-06-11 | 1990-06-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2844853B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111243953A (zh) * | 2020-01-15 | 2020-06-05 | 新磊半导体科技（苏州）有限公司 | 一种利用分子束外延制备半导体器件的方法及半导体器件 |
-
1990
- 1990-06-11 JP JP15220390A patent/JP2844853B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111243953A (zh) * | 2020-01-15 | 2020-06-05 | 新磊半导体科技（苏州）有限公司 | 一种利用分子束外延制备半导体器件的方法及半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0443651A (ja) | 1992-02-13 |
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Legal Events
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