JP2629631B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JP2629631B2 JP2629631B2 JP2624795A JP2624795A JP2629631B2 JP 2629631 B2 JP2629631 B2 JP 2629631B2 JP 2624795 A JP2624795 A JP 2624795A JP 2624795 A JP2624795 A JP 2624795A JP 2629631 B2 JP2629631 B2 JP 2629631B2
- Authority
- JP
- Japan
- Prior art keywords
- effect transistor
- protective film
- layer
- semiconductor
- field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Physical Vapour Deposition (AREA)
- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ、
特に半導体素子部分の材料としてIII−Ｖ 族族半導体を
用いた電界効果トランジスタに関する。
特に半導体素子部分の材料としてIII−Ｖ 族族半導体を
用いた電界効果トランジスタに関する。
【０００２】
【従来の技術】従来、半導体素子部分の材料としてIII
−Ｖ 族半導体を用いたIII−Ｖ 族半導体装置おける表
面安定化保護膜の材料としては、ＳｉＯ２、ＳｉＯＮ、
Ｓｉ３Ｎ４が用いられてきた。この従来例について図１
４、図１５に示す。
−Ｖ 族半導体を用いたIII−Ｖ 族半導体装置おける表
面安定化保護膜の材料としては、ＳｉＯ２、ＳｉＯＮ、
Ｓｉ３Ｎ４が用いられてきた。この従来例について図１
４、図１５に示す。
【０００３】図１４は従来のＧａＡｓＭＥＳＦＥＴの素
子断面図であり、半絶縁性ＧａＡｓ基板（１１）上に、
不純物無添加ＧａＡｓバッファ層（１２）、ｎ型ＧａＡ
ｓ動作層（１３）、ｎ型ＧａＡｓコンタクト層（１４）
の各層がエピタキシャル成長により形成されている。次
に、成長基板表面にオーミック・コンタクト用金属から
なるソース電極（１５）、及びドレイン電極（１６）が
リフトオフ法等により形成され、ｎ型ＧａＡｓ動作層
（１３）に接触されている。次に、ソース電極（１５）
及びドレイン電極（１６）間のｎ型ＧａＡｓコンタクト
層（１４）が部分的にエッチング除去され、その部分に
ショットキ接触からなるゲート電極（１７）が形成され
ている。この内、電極以外の露出した半導体表面を保護
するために、Ｓｉ３Ｎ４表面安定化保護膜（１４９）で
形成されている。
子断面図であり、半絶縁性ＧａＡｓ基板（１１）上に、
不純物無添加ＧａＡｓバッファ層（１２）、ｎ型ＧａＡ
ｓ動作層（１３）、ｎ型ＧａＡｓコンタクト層（１４）
の各層がエピタキシャル成長により形成されている。次
に、成長基板表面にオーミック・コンタクト用金属から
なるソース電極（１５）、及びドレイン電極（１６）が
リフトオフ法等により形成され、ｎ型ＧａＡｓ動作層
（１３）に接触されている。次に、ソース電極（１５）
及びドレイン電極（１６）間のｎ型ＧａＡｓコンタクト
層（１４）が部分的にエッチング除去され、その部分に
ショットキ接触からなるゲート電極（１７）が形成され
ている。この内、電極以外の露出した半導体表面を保護
するために、Ｓｉ３Ｎ４表面安定化保護膜（１４９）で
形成されている。
【０００４】図１５は従来のＩｎＰＨＪＦＥＴの素子断
面図であり、半絶縁性ＩｎＰ基板（２１）上に不純物無
添加ＩｎＡｌＡｓバッファ層（２２）、不純物無添加Ｉ
ｎＧａＡｓ電子走行層（２３）、ｎ型ＩｎＡｌＡｓ電子
供給層（２４）、ｎ＋型ＩｎＧａＡｓコンタクト層（２
５）の各層がエピタキシャル成長により形成されてい
る。次に、成長基板表面にオーミック・コンタクト用金
属からなるソース電極（２６）、及びドレイン電極（２
７）がリフトオフ法等により形成され、不純物添加Ｉｎ
ＧａＡｓ電子走行層（２３）に接触されている。次に、
ソース電極（２６）及びドレイン電極（２７）間のｎ＋
型ＩｎＧａＡｓコンタクト層（２５）が部分的にエッチ
ング除去され、その部分にショットキ接触からなるゲー
ト電極（２８）が形成されている。この内、電極以外の
露出した半導体表面を保護するために、Ｓｉ３Ｎ４表面
安定化保護膜（１４９）で形成されている。
面図であり、半絶縁性ＩｎＰ基板（２１）上に不純物無
添加ＩｎＡｌＡｓバッファ層（２２）、不純物無添加Ｉ
ｎＧａＡｓ電子走行層（２３）、ｎ型ＩｎＡｌＡｓ電子
供給層（２４）、ｎ＋型ＩｎＧａＡｓコンタクト層（２
５）の各層がエピタキシャル成長により形成されてい
る。次に、成長基板表面にオーミック・コンタクト用金
属からなるソース電極（２６）、及びドレイン電極（２
７）がリフトオフ法等により形成され、不純物添加Ｉｎ
ＧａＡｓ電子走行層（２３）に接触されている。次に、
ソース電極（２６）及びドレイン電極（２７）間のｎ＋
型ＩｎＧａＡｓコンタクト層（２５）が部分的にエッチ
ング除去され、その部分にショットキ接触からなるゲー
ト電極（２８）が形成されている。この内、電極以外の
露出した半導体表面を保護するために、Ｓｉ３Ｎ４表面
安定化保護膜（１４９）で形成されている。
【０００５】しかしながら、従来技術におけるこれら表
面安定化保護膜の材料はアモルファス膜であり、これを
単結晶であるIII−Ｖ 族化合物半導体上に堆積させるた
め、これら界面は成膜条件に非常に敏感に反応し、表面
安定化保護膜と半導体素子部分の間に異なる応力を生じ
る。例えば、ＧａＡｓＭＥＳＦＥＴの表面安定化保護膜
に紫外線励起で形成したＳｉ３Ｎ４を用いた場合、わず
かに引っ張り応力を生じる。ところが同じＳｉ３Ｎ４を
常温でプラズマ励起した場合には圧縮応力が生じ、更に
温度を上げていくと圧縮応力も強いものとなる。
面安定化保護膜の材料はアモルファス膜であり、これを
単結晶であるIII−Ｖ 族化合物半導体上に堆積させるた
め、これら界面は成膜条件に非常に敏感に反応し、表面
安定化保護膜と半導体素子部分の間に異なる応力を生じ
る。例えば、ＧａＡｓＭＥＳＦＥＴの表面安定化保護膜
に紫外線励起で形成したＳｉ３Ｎ４を用いた場合、わず
かに引っ張り応力を生じる。ところが同じＳｉ３Ｎ４を
常温でプラズマ励起した場合には圧縮応力が生じ、更に
温度を上げていくと圧縮応力も強いものとなる。
【０００６】このようにアモルファス膜を保護膜として
用いると、成膜条件により様々な応力が発生することが
わかる。この応力はピエゾ効果などの特有の現象を誘起
して素子特性の変動を引き起こす原因、また剥がれ等密
着性の問題の原因となっている。また、絶縁膜の堆積中
に導入される物理的損傷（放射損傷）や、絶縁膜と半導
体とのダングリング・ボンドにより界面準位が発生す
る。発生した界面準位により半導体素子のリーク電流が
増加して素子特性に多大な悪影響を与えるという欠点を
有していた。
用いると、成膜条件により様々な応力が発生することが
わかる。この応力はピエゾ効果などの特有の現象を誘起
して素子特性の変動を引き起こす原因、また剥がれ等密
着性の問題の原因となっている。また、絶縁膜の堆積中
に導入される物理的損傷（放射損傷）や、絶縁膜と半導
体とのダングリング・ボンドにより界面準位が発生す
る。発生した界面準位により半導体素子のリーク電流が
増加して素子特性に多大な悪影響を与えるという欠点を
有していた。
【０００７】上述した半導体素子の特性劣化は、主とし
て半導体素子部分と表面安定化保護膜との格子定数の違
いに起因した応力や界面準位によるものである。そこ
で、半導体素子部分と表面安定化保護膜との格子定数を
一致させるために、表面安定化保護膜に半導体素子部分
と同じIII−Ｖ族半導体を用いることが考えられる。し
かし、III−Ｖ族化合物半導体は禁制帯幅が狭いために
リーク電流発生による特性劣化をもたらすおそれがあっ
た。
て半導体素子部分と表面安定化保護膜との格子定数の違
いに起因した応力や界面準位によるものである。そこ
で、半導体素子部分と表面安定化保護膜との格子定数を
一致させるために、表面安定化保護膜に半導体素子部分
と同じIII−Ｖ族半導体を用いることが考えられる。し
かし、III−Ｖ族化合物半導体は禁制帯幅が狭いために
リーク電流発生による特性劣化をもたらすおそれがあっ
た。
【０００８】
【発明が解決しようとする課題】上述のように従来の電
界効果トランジスタでは、表面安定化保護膜としてＳｉ
Ｏ２、ＳｉＯＮ、Ｓｉ３Ｎ４等のアモルファス膜が用い
られてきた。しかしながら、これらアモルファス膜を用
いた場合、保護膜と半導体素子部分との間に生じる応力
によるピエゾ効果のため半導体素子の特性が変動した
り、保護膜形成による応力や保護膜との界面での結晶格
子の乱れに起因して発生する界面準位のため半導体素子
の特性劣化等の問題があった。
界効果トランジスタでは、表面安定化保護膜としてＳｉ
Ｏ２、ＳｉＯＮ、Ｓｉ３Ｎ４等のアモルファス膜が用い
られてきた。しかしながら、これらアモルファス膜を用
いた場合、保護膜と半導体素子部分との間に生じる応力
によるピエゾ効果のため半導体素子の特性が変動した
り、保護膜形成による応力や保護膜との界面での結晶格
子の乱れに起因して発生する界面準位のため半導体素子
の特性劣化等の問題があった。
【０００９】また、半導体素子部分と表面安定化保護膜
の間に生じる応力を小さくするため表面安定化保護膜に
半導体素子と格子定数が同じIII−Ｖ 族化合物半導体を
用いることも考えられるが、禁制帯幅が狭いため、半導
体素子の特性劣化をもたらすという問題があった。本発
明の目的は、半導体素子の特性を劣化することのない表
面安定化保護膜を有する電界効果トランジスタを提供す
ることを目的とする。
の間に生じる応力を小さくするため表面安定化保護膜に
半導体素子と格子定数が同じIII−Ｖ 族化合物半導体を
用いることも考えられるが、禁制帯幅が狭いため、半導
体素子の特性劣化をもたらすという問題があった。本発
明の目的は、半導体素子の特性を劣化することのない表
面安定化保護膜を有する電界効果トランジスタを提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】本発明における電界効果
トランジスタにとって理想的な保護膜の条件は、（１）
半導体素子と格子整合する単結晶であること、（２）禁
制帯幅が広いことである。条件（１）を満たすことによ
り、保護膜形成による応力の発生や、保護膜と半導体素
子界面での結晶格子の乱れに起因した界面準位の発生を
防ぎ、半導体素子の特性劣化を防ぐことができる。条件
（２）は、半導体素子中の電子が外部に飛び出して大き
なリーク電流を発生させないための条件である。
トランジスタにとって理想的な保護膜の条件は、（１）
半導体素子と格子整合する単結晶であること、（２）禁
制帯幅が広いことである。条件（１）を満たすことによ
り、保護膜形成による応力の発生や、保護膜と半導体素
子界面での結晶格子の乱れに起因した界面準位の発生を
防ぎ、半導体素子の特性劣化を防ぐことができる。条件
（２）は、半導体素子中の電子が外部に飛び出して大き
なリーク電流を発生させないための条件である。
【００１１】したがって、上記目的は、半導体素子部分
の材料としてIII−Ｖ 族化合物半導体を用いた電界効果
トランジスタにおいて、半導体素子部分を保護する保護
膜の材料として、前記III−Ｖ 族化合物半導体の結晶構
造と類似の結晶構造を有し且つ前記III−Ｖ 族化合物半
導体の格子定数と、ほぼ等しい格子定数を有するＩ−II
I−VI２ 族カルコパイライトを用いることを特徴とした
電界効果トランジスタによって達成されるもので、以下
に具体的に示す。
の材料としてIII−Ｖ 族化合物半導体を用いた電界効果
トランジスタにおいて、半導体素子部分を保護する保護
膜の材料として、前記III−Ｖ 族化合物半導体の結晶構
造と類似の結晶構造を有し且つ前記III−Ｖ 族化合物半
導体の格子定数と、ほぼ等しい格子定数を有するＩ−II
I−VI２ 族カルコパイライトを用いることを特徴とした
電界効果トランジスタによって達成されるもので、以下
に具体的に示す。
【００１２】本発明は、III−Ｖ 族化合物半導体を用い
た電界効果トランジスタにおいて、表面に露出した半導
体を保護する保護膜の材料として、前記III−Ｖ 族化合
物半導体の格子定数とほぼ等しい格子定数を有するＩ−
III−VI２ 族カルコパイライトを用いることを特徴とす
る電界効果トランジスタである。また、本発明は、保護
膜の材料として用いられるＩ−III−VI２ 族カルコパイ
ライトの禁制帯幅が半導体素子のゲート・オーミック間
の表面層を構成するIII−Ｖ 族化合物半導体の禁制帯幅
よりも広いことを特徴とする電界効果トランジスタであ
る。
た電界効果トランジスタにおいて、表面に露出した半導
体を保護する保護膜の材料として、前記III−Ｖ 族化合
物半導体の格子定数とほぼ等しい格子定数を有するＩ−
III−VI２ 族カルコパイライトを用いることを特徴とす
る電界効果トランジスタである。また、本発明は、保護
膜の材料として用いられるＩ−III−VI２ 族カルコパイ
ライトの禁制帯幅が半導体素子のゲート・オーミック間
の表面層を構成するIII−Ｖ 族化合物半導体の禁制帯幅
よりも広いことを特徴とする電界効果トランジスタであ
る。
【００１３】本発明において、Ｉ−III−VI２ 族カルコ
パイライトとは、Ｉは元素の周期律表の１族の元素、II
I は３族の元素、VIは６族の元素で、そして１族の元素
が１、３族の元素が１、及び、６族の元素が２よりなる
カルコパイライトである。本発明のＩ−III−VI２ 族カ
ルコパイライトにおいて、例えば、１族の元素として
は、Ｃｕ、Ａｇ、３族の元素としては、Ａｌ、Ｇａ、Ｉ
ｎ、６族の元素としては、Ｓ、Ｓｅ、Ｔｅが好ましいも
のである。
パイライトとは、Ｉは元素の周期律表の１族の元素、II
I は３族の元素、VIは６族の元素で、そして１族の元素
が１、３族の元素が１、及び、６族の元素が２よりなる
カルコパイライトである。本発明のＩ−III−VI２ 族カ
ルコパイライトにおいて、例えば、１族の元素として
は、Ｃｕ、Ａｇ、３族の元素としては、Ａｌ、Ｇａ、Ｉ
ｎ、６族の元素としては、Ｓ、Ｓｅ、Ｔｅが好ましいも
のである。
【００１４】さらに、本発明は、表面に露出した半導体
が少なくともＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＰ
のいずれかで構成され、保護膜の材料が（ＣｕｘＡｇ
１−ｘ）ＡｌＳ２（ｘ＝０．１２）で構成されているこ
とを特徴とする電界効果トランジスタである。さらに、
本発明は、表面に露出した半導体が少なくともＧａＡ
ｓ、ＡｌＧａＡｓまたはＩｎＧａＰのいずれかで構成さ
れ、保護膜の材料が（ＣｕｘＡｇ１−ｘ）Ａｌ（Ｓｅｘ
Ｓ１−ｘ）２（ｘ＝０．５）で構成されていることを特
徴とする電界効果トランジスタである。
が少なくともＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＰ
のいずれかで構成され、保護膜の材料が（ＣｕｘＡｇ
１−ｘ）ＡｌＳ２（ｘ＝０．１２）で構成されているこ
とを特徴とする電界効果トランジスタである。さらに、
本発明は、表面に露出した半導体が少なくともＧａＡ
ｓ、ＡｌＧａＡｓまたはＩｎＧａＰのいずれかで構成さ
れ、保護膜の材料が（ＣｕｘＡｇ１−ｘ）Ａｌ（Ｓｅｘ
Ｓ１−ｘ）２（ｘ＝０．５）で構成されていることを特
徴とする電界効果トランジスタである。
【００１５】さらに、本発明は、表面に露出した半導体
が少なくともＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＰ
のいずれかで構成され、保護膜の材料が（ＣｕｘＡｇ
１−ｘ）（ＡｌｘＧａ１−ｘ）Ｓ２（ｘ＝０．２）で構
成されていることを特徴とする電界効果トランジスタで
ある。さらに、本発明は、表面に露出した半導体が少な
くともＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＰのいず
れかで構成され、保護膜の材料が（ＣｕｘＡｇ１−ｘ）
（ＡｌｘＧａ１−ｘ）（ＳｅｘＳ１−ｘ）２（ｘ＝０．
６５）で構成されていることを特徴とする電界効果トラ
ンジスタである。
が少なくともＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＰ
のいずれかで構成され、保護膜の材料が（ＣｕｘＡｇ
１−ｘ）（ＡｌｘＧａ１−ｘ）Ｓ２（ｘ＝０．２）で構
成されていることを特徴とする電界効果トランジスタで
ある。さらに、本発明は、表面に露出した半導体が少な
くともＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＰのいず
れかで構成され、保護膜の材料が（ＣｕｘＡｇ１−ｘ）
（ＡｌｘＧａ１−ｘ）（ＳｅｘＳ１−ｘ）２（ｘ＝０．
６５）で構成されていることを特徴とする電界効果トラ
ンジスタである。
【００１６】さらに、本発明は、表面に露出した半導体
が少なくともＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓ
のいずれかで構成され、保護膜の材料がＡｇＡｌ（Ｓｅ
ｘＳ１−ｘ）２（ｘ＝０．６６）で構成されていること
を特徴とする電界効果トランジスタである。さらに、本
発明は、表面に露出した半導体が少なくともＩｎＰ、Ｉ
ｎＡｌＡｓまたはＩｎＧａＡｓのいずれかで構成され、
保護膜の材料がＡｇ（ＡｌｘＧａ１−ｘ）（ＳｅｘＳ
１−ｘ）２（ｘ＝０．６）で構成されていることを特徴
とする電界効果トランジスタである。
が少なくともＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓ
のいずれかで構成され、保護膜の材料がＡｇＡｌ（Ｓｅ
ｘＳ１−ｘ）２（ｘ＝０．６６）で構成されていること
を特徴とする電界効果トランジスタである。さらに、本
発明は、表面に露出した半導体が少なくともＩｎＰ、Ｉ
ｎＡｌＡｓまたはＩｎＧａＡｓのいずれかで構成され、
保護膜の材料がＡｇ（ＡｌｘＧａ１−ｘ）（ＳｅｘＳ
１−ｘ）２（ｘ＝０．６）で構成されていることを特徴
とする電界効果トランジスタである。
【００１７】さらに、本発明は、表面に露出した半導体
が少なくともＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓ
のいずれかで構成され、前記保護膜の材料が（ＡｇｘＣ
ｕ１−ｘ）Ａｌ（ＳｘＴｅ１−ｘ）２（ｘ＝０．２７）
で構成されていることを特徴とする電界効果トランジス
タである。さらに、本発明は、表面に露出した半導体が
少なくともＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓの
いずれかで構成され、保護膜の材料がＡｇＧａ（ＳｘＳ
ｅ１−ｘ）２（ｘ＝０．４）で構成されていることを特
徴とする電界効果トランジスタである。
が少なくともＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓ
のいずれかで構成され、前記保護膜の材料が（ＡｇｘＣ
ｕ１−ｘ）Ａｌ（ＳｘＴｅ１−ｘ）２（ｘ＝０．２７）
で構成されていることを特徴とする電界効果トランジス
タである。さらに、本発明は、表面に露出した半導体が
少なくともＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓの
いずれかで構成され、保護膜の材料がＡｇＧａ（ＳｘＳ
ｅ１−ｘ）２（ｘ＝０．４）で構成されていることを特
徴とする電界効果トランジスタである。
【００１８】さらに、本発明は、表面に露出した半導体
が少なくともＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓ
のいずれかで構成され、保護膜の材料がＡｇ（ＡｌｘＧ
ａ１−ｘ）（ＳｘＳｅ１−ｘ）２（ｘ＝０．３５）で構
成されていることを特徴とする電界効果トランジスタで
ある。さらに、本発明は、表面に露出した半導体が少な
くともＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓのいず
れかで構成され、保護膜の材料が（ＣｕｘＡｇ１−ｘ）
（ＡｌｘＧａ１−ｘ）（ＴｅｘＳ１−ｘ）２（ｘ＝０．
６２）で構成されていることを特徴とする電界効果トラ
ンジスタである。
が少なくともＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓ
のいずれかで構成され、保護膜の材料がＡｇ（ＡｌｘＧ
ａ１−ｘ）（ＳｘＳｅ１−ｘ）２（ｘ＝０．３５）で構
成されていることを特徴とする電界効果トランジスタで
ある。さらに、本発明は、表面に露出した半導体が少な
くともＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓのいず
れかで構成され、保護膜の材料が（ＣｕｘＡｇ１−ｘ）
（ＡｌｘＧａ１−ｘ）（ＴｅｘＳ１−ｘ）２（ｘ＝０．
６２）で構成されていることを特徴とする電界効果トラ
ンジスタである。
【００１９】さらに、本発明は、表面に露出した半導体
が少なくともＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓ
のいずれかで構成され、前記保護膜の材料がＡｇ（Ａｌ
ｘＩｎ１−ｘ）（ＳｅｘＳ１−ｘ）２（ｘ＝０．３３）
で構成されていることを特徴とする電界効果トランジス
タである。
が少なくともＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓ
のいずれかで構成され、前記保護膜の材料がＡｇ（Ａｌ
ｘＩｎ１−ｘ）（ＳｅｘＳ１−ｘ）２（ｘ＝０．３３）
で構成されていることを特徴とする電界効果トランジス
タである。
【００２０】さらに、本発明は、表面に露出した半導体
が少なくともＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓ
のいずれかで構成され、保護膜の材料が（ＣｕｘＡｇ
１−ｘ）（ＡｌｘＩｎ１−ｘ）（ＴｅｘＳ１−ｘ）
２（ｘ＝０．３）で構成されていることを特徴とする電
界効果トランジスタである。さらに、本発明は、表面に
露出した半導体が少なくともＩｎＰ、ＩｎＡｌＡｓまた
はＩｎＧａＡｓのいずれかで構成され、保護膜の材料が
Ａｇ（ＧａｘＩｎ１−ｘ）（ＳｅｘＳ１−ｘ）２（ｘ＝
０．３）で構成されていることを特徴とする電界効果ト
ランジスタである。
が少なくともＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓ
のいずれかで構成され、保護膜の材料が（ＣｕｘＡｇ
１−ｘ）（ＡｌｘＩｎ１−ｘ）（ＴｅｘＳ１−ｘ）
２（ｘ＝０．３）で構成されていることを特徴とする電
界効果トランジスタである。さらに、本発明は、表面に
露出した半導体が少なくともＩｎＰ、ＩｎＡｌＡｓまた
はＩｎＧａＡｓのいずれかで構成され、保護膜の材料が
Ａｇ（ＧａｘＩｎ１−ｘ）（ＳｅｘＳ１−ｘ）２（ｘ＝
０．３）で構成されていることを特徴とする電界効果ト
ランジスタである。
【００２１】
【作用】本発明によれば、半導体素子部分を保護する保
護膜の材料として、III−Ｖ 族化合物半導体の結晶構造
と類似の結晶構造を有し、且つ前記III−Ｖ 族化合物半
導体の格子定数とほぼ等しい格子定数を有するＩ−III
−VI２ 族カルコパイライトを用いることにより、保護
膜と半導体素子部分との界面での応力、界面準位に起因
した特性劣化を防ぐことができる。
護膜の材料として、III−Ｖ 族化合物半導体の結晶構造
と類似の結晶構造を有し、且つ前記III−Ｖ 族化合物半
導体の格子定数とほぼ等しい格子定数を有するＩ−III
−VI２ 族カルコパイライトを用いることにより、保護
膜と半導体素子部分との界面での応力、界面準位に起因
した特性劣化を防ぐことができる。
【００２２】また、Ｉ−III−VI２ 族カルコパイライト
は禁制帯幅が充分に広いので、保護膜による特性劣化を
防ぐことができ、さらに、組成を変化させることにより
格子定数も自由に決定することができるので半導体素子
部分の材料を選ばず応用範囲が広い。さらに、このカル
コパイライトはＭＢＥ法やＭＯＣＶＤ法を用いて形成で
きるため、膜厚および膜質を制御性良く均一に形成する
ことができ信頼性、生産性の向上につながる。
は禁制帯幅が充分に広いので、保護膜による特性劣化を
防ぐことができ、さらに、組成を変化させることにより
格子定数も自由に決定することができるので半導体素子
部分の材料を選ばず応用範囲が広い。さらに、このカル
コパイライトはＭＢＥ法やＭＯＣＶＤ法を用いて形成で
きるため、膜厚および膜質を制御性良く均一に形成する
ことができ信頼性、生産性の向上につながる。
【００２３】
【実施例】以下本発明の実施例を図面を用いて説明す
る。実施例では、例として、ＧａＡｓ系ＭＥＳＦＥＴお
よびＩｎＰ系のヘテロ接合ＦＥＴについての実施例を説
明するが、これに限るものではなく、格子整合系、歪系
においてもIII−Ｖ 族化合物半導体素子であれば材料を
問わず、実施することができる。例えば、ＧａＡｓやＩ
ｎＰに格子整合する材料であれば、以下に示す実施例に
よる材料がそのままの組成比で用いることができるもの
である。さらに、カルコパイライトを用いた表面安定化
保護膜の上に従来用いられてきたＳｉＯ２，ＳｉＯＮ、
Ｓｉ３Ｎ４といったアモルファス膜を堆積する構造をと
ることも可能である。
る。実施例では、例として、ＧａＡｓ系ＭＥＳＦＥＴお
よびＩｎＰ系のヘテロ接合ＦＥＴについての実施例を説
明するが、これに限るものではなく、格子整合系、歪系
においてもIII−Ｖ 族化合物半導体素子であれば材料を
問わず、実施することができる。例えば、ＧａＡｓやＩ
ｎＰに格子整合する材料であれば、以下に示す実施例に
よる材料がそのままの組成比で用いることができるもの
である。さらに、カルコパイライトを用いた表面安定化
保護膜の上に従来用いられてきたＳｉＯ２，ＳｉＯＮ、
Ｓｉ３Ｎ４といったアモルファス膜を堆積する構造をと
ることも可能である。
【００２４】［実施例１］図１に、本発明の第１の実施
例の素子断面図を表わす。図１に示すように、半絶縁性
ＧａＡｓ基板（１１）上に不純物無添加ＧａＡｓバッフ
ァ層（１２）、ｎ型ＧａＡｓ動作層（１３）、ｎ型Ｇａ
Ａｓコンタクト層（１４）の各層がエピタキシャル成長
により形成されている。ここで、ｎ型ＧａＡｓコンタク
ト層（１４）はオーミック・コンタクトを良好になすた
めの層である。
例の素子断面図を表わす。図１に示すように、半絶縁性
ＧａＡｓ基板（１１）上に不純物無添加ＧａＡｓバッフ
ァ層（１２）、ｎ型ＧａＡｓ動作層（１３）、ｎ型Ｇａ
Ａｓコンタクト層（１４）の各層がエピタキシャル成長
により形成されている。ここで、ｎ型ＧａＡｓコンタク
ト層（１４）はオーミック・コンタクトを良好になすた
めの層である。
【００２５】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース電極（１５）及びドレイン電
極（１６）がリフトオフ法等により形成され、加熱など
を施す合金法により、ｎ型ＧａＡｓ動作層（１３）に接
触されている。次に、ソース電極（１５）及びドレイン
（１６）間のｎ型ＧａＡｓコンタクト層（１４）が部分
的にエッチング除去され、その部分にショットキ接触か
らなるゲート電極（１７）が形成されている。この内、
電極以外の露出した半導体表面を保護するために、表面
安定化保護膜として１００ｎｍ程度の厚さで（ＣｕｘＡ
ｇ１−ｘ）ＡｌＳ２膜（１８）を成長する。
クト用金属からなるソース電極（１５）及びドレイン電
極（１６）がリフトオフ法等により形成され、加熱など
を施す合金法により、ｎ型ＧａＡｓ動作層（１３）に接
触されている。次に、ソース電極（１５）及びドレイン
（１６）間のｎ型ＧａＡｓコンタクト層（１４）が部分
的にエッチング除去され、その部分にショットキ接触か
らなるゲート電極（１７）が形成されている。この内、
電極以外の露出した半導体表面を保護するために、表面
安定化保護膜として１００ｎｍ程度の厚さで（ＣｕｘＡ
ｇ１−ｘ）ＡｌＳ２膜（１８）を成長する。
【００２６】この（ＣｕｘＡｇ１−ｘ）ＡｌＳ２とし
て、例えば（Ｃｕ０．１２Ａｇ０．８８）ＡｌＳ２に組
成を選ぶ。この形成方法としては、例えばＭＢＥ法また
はＭＯＣＶＤ法を用いることができる。この（ＣｕｘＡ
ｇ１−ｘ）ＡｌＳ２の格子定数は下地となるＧａＡｓの
格子定数（５．６５Å）と格子整合するよう（ｘ＝０．
１２）に選べば良い。なお、（ＣｕｘＡｇ１−ｘ）Ａｌ
Ｓ２の組成はこれに限らず、下地のIII−Ｖ族化合物半
導体の格子定数と一致するように選べば良い。
て、例えば（Ｃｕ０．１２Ａｇ０．８８）ＡｌＳ２に組
成を選ぶ。この形成方法としては、例えばＭＢＥ法また
はＭＯＣＶＤ法を用いることができる。この（ＣｕｘＡ
ｇ１−ｘ）ＡｌＳ２の格子定数は下地となるＧａＡｓの
格子定数（５．６５Å）と格子整合するよう（ｘ＝０．
１２）に選べば良い。なお、（ＣｕｘＡｇ１−ｘ）Ａｌ
Ｓ２の組成はこれに限らず、下地のIII−Ｖ族化合物半
導体の格子定数と一致するように選べば良い。
【００２７】［実施例２］図２に、本発明の第２の実施
例の素子断面図を表わす。図２に示すように、半絶縁性
ＧａＡｓ基板（１１）上に不純物無添加ＧａＡｓバッフ
ァ層（１２）、ｎ型ＧａＡｓ動作層（１３）、ｎ型Ｇａ
Ａｓコンタクト層（１４）の各層がエピタキシャル成長
により形成されている。ここで、ｎ型ＧａＡｓコンタク
ト層（１４）はオーミック・コンタクトを良好になすた
めの層である。
例の素子断面図を表わす。図２に示すように、半絶縁性
ＧａＡｓ基板（１１）上に不純物無添加ＧａＡｓバッフ
ァ層（１２）、ｎ型ＧａＡｓ動作層（１３）、ｎ型Ｇａ
Ａｓコンタクト層（１４）の各層がエピタキシャル成長
により形成されている。ここで、ｎ型ＧａＡｓコンタク
ト層（１４）はオーミック・コンタクトを良好になすた
めの層である。
【００２８】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース電極（１５）、ドレイン電極
（１６）がリフトオフ法等により形成され、加熱などを
施す合金法により、ｎ型ＧａＡｓ動作層（１３）に接触
されている。次に、ソース電極（１５）及びドレイン電
極（１６）間のｎ型ＧａＡｓコンタクト層（１４）が部
分的にエッチング除去され、その部分にショットキ接触
からなるゲート電極（１７）が形成されている。この
内、電極以外の露出した半導体表面を保護するために、
表面安定化保護膜として１００ｎｍ程度の厚さで（Ｃｕ
ｘＡｇ１−ｘ）Ａｌ（ＳｅｘＳ１−ｘ）２膜（２８）を
成長する。
クト用金属からなるソース電極（１５）、ドレイン電極
（１６）がリフトオフ法等により形成され、加熱などを
施す合金法により、ｎ型ＧａＡｓ動作層（１３）に接触
されている。次に、ソース電極（１５）及びドレイン電
極（１６）間のｎ型ＧａＡｓコンタクト層（１４）が部
分的にエッチング除去され、その部分にショットキ接触
からなるゲート電極（１７）が形成されている。この
内、電極以外の露出した半導体表面を保護するために、
表面安定化保護膜として１００ｎｍ程度の厚さで（Ｃｕ
ｘＡｇ１−ｘ）Ａｌ（ＳｅｘＳ１−ｘ）２膜（２８）を
成長する。
【００２９】この（ＣｕｘＡｇ１−ｘ）Ａｌ（ＳｅｘＳ
１−ｘ）２（２８）の組成としては例えば（Ｃｕ０．５
Ａｇ０．５）Ａｌ（Ｓｅ０．５Ｓ０．５）２に選び、こ
の形成方法としては、例えばＭＢＥ法またはＭＯＣＶＤ
法を用いることができる。この（ＣｕｘＡｇ１−ｘ）Ａ
ｌ（ＳｅｘＳ１−ｘ）２の格子定数は下地となるＧａＡ
ｓの格子定数（５．６５Å）と格子整合するよう（ｘ＝
０．５）に選べば良い。 なお、（ＣｕｘＡｇ１−ｘ）
Ａｌ（ＳｅｘＳ１−ｘ）２の組成は、これに限らず、下
地のIII−Ｖ 族化合物半導体の格子定数と一致するよう
に選べば良い。
１−ｘ）２（２８）の組成としては例えば（Ｃｕ０．５
Ａｇ０．５）Ａｌ（Ｓｅ０．５Ｓ０．５）２に選び、こ
の形成方法としては、例えばＭＢＥ法またはＭＯＣＶＤ
法を用いることができる。この（ＣｕｘＡｇ１−ｘ）Ａ
ｌ（ＳｅｘＳ１−ｘ）２の格子定数は下地となるＧａＡ
ｓの格子定数（５．６５Å）と格子整合するよう（ｘ＝
０．５）に選べば良い。 なお、（ＣｕｘＡｇ１−ｘ）
Ａｌ（ＳｅｘＳ１−ｘ）２の組成は、これに限らず、下
地のIII−Ｖ 族化合物半導体の格子定数と一致するよう
に選べば良い。
【００３０】［実施例３］図３に、本発明の第３の実施
例の素子断面図を表わす。図３に示すように、半絶縁性
ＧａＡｓ基板（１１）上に不純物無添加ＧａＡｓバッフ
ァ層（１２）、ｎ型ＧａＡｓ動作層（１３）、ｎ型Ｇａ
Ａｓコンタクト層（１４）の各層がエピタキシャル成長
により形成されている。ここで、ｎ型ＧａＡｓコンタク
ト層（１４）はオーミック・コンタクトを良好になすた
めの層である。
例の素子断面図を表わす。図３に示すように、半絶縁性
ＧａＡｓ基板（１１）上に不純物無添加ＧａＡｓバッフ
ァ層（１２）、ｎ型ＧａＡｓ動作層（１３）、ｎ型Ｇａ
Ａｓコンタクト層（１４）の各層がエピタキシャル成長
により形成されている。ここで、ｎ型ＧａＡｓコンタク
ト層（１４）はオーミック・コンタクトを良好になすた
めの層である。
【００３１】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース電極（１５）及びドレイン電
極（１６）がリフトオフ法等により形成され、加熱など
を施す合金法により、ｎ型ＧａＡｓ動作層（１３）に接
触されている。次に、ソース電極（１５）及びドレイン
電極（１６）間のｎ型ＧａＡｓコンタクト層（１４）が
部分的にエッチング除去され、その部分にショットキ接
触からなるゲート電極（１７）が形成されている。この
内、電極以外の露出した半導体表面を保護するために、
表面安定化保護膜として１００ｎｍ程度の厚さで（Ｃｕ
ｘＡｇ１−ｘ）（ＡｌｘＧａ１−ｘ）Ｓ２膜（３８）を
成長する。
クト用金属からなるソース電極（１５）及びドレイン電
極（１６）がリフトオフ法等により形成され、加熱など
を施す合金法により、ｎ型ＧａＡｓ動作層（１３）に接
触されている。次に、ソース電極（１５）及びドレイン
電極（１６）間のｎ型ＧａＡｓコンタクト層（１４）が
部分的にエッチング除去され、その部分にショットキ接
触からなるゲート電極（１７）が形成されている。この
内、電極以外の露出した半導体表面を保護するために、
表面安定化保護膜として１００ｎｍ程度の厚さで（Ｃｕ
ｘＡｇ１−ｘ）（ＡｌｘＧａ１−ｘ）Ｓ２膜（３８）を
成長する。
【００３２】（ＣｕｘＡｇ１−ｘ）（ＡｌｘＧ
ａ１−ｘ）Ｓ２（３８）として、例えば（Ｃｕ０．２Ａ
ｇ０．８）（Ａｌ０．２Ｇａ０．８）Ｓ２に組成を選
び、この形成方法としては、例えばＭＢＥ法またはＭＯ
ＣＶＤ法を用いることができる。この（ＣｕｘＡｇ
１−ｘ）（ＡｌｘＧａ１−ｘ）Ｓ２の格子定数は下地と
なるＧａＡｓの格子定数（５．６５Å）と格子整合する
よう（ｘ＝０．２）に選べば良い。なお、（ＣｕｘＡｇ
１−ｘ）（ＡｌｘＧａ１−ｘ）Ｓ２の組成はこれに限ら
ず、下地のIII−Ｖ 族化合物半導体の格子定数と一致す
るように選べば良い。
ａ１−ｘ）Ｓ２（３８）として、例えば（Ｃｕ０．２Ａ
ｇ０．８）（Ａｌ０．２Ｇａ０．８）Ｓ２に組成を選
び、この形成方法としては、例えばＭＢＥ法またはＭＯ
ＣＶＤ法を用いることができる。この（ＣｕｘＡｇ
１−ｘ）（ＡｌｘＧａ１−ｘ）Ｓ２の格子定数は下地と
なるＧａＡｓの格子定数（５．６５Å）と格子整合する
よう（ｘ＝０．２）に選べば良い。なお、（ＣｕｘＡｇ
１−ｘ）（ＡｌｘＧａ１−ｘ）Ｓ２の組成はこれに限ら
ず、下地のIII−Ｖ 族化合物半導体の格子定数と一致す
るように選べば良い。
【００３３】［実施例４］図４に、本発明の第４の実施
例の素子断面図を表わす。図４に示すように、半絶縁性
ＧａＡｓ基板（１１）上に不純物無添加ＧａＡｓバッフ
ァ層（１２）、ｎ型ＧａＡｓ動作層（１３）、ｎ型Ｇａ
Ａｓコンタクト層（１４）の各層がエピタキシャル成長
により形成されている。ここで、ｎ型ＧａＡｓコンタク
ト層（１４）はオーミック・コンタクトを良好になすた
めの層である。
例の素子断面図を表わす。図４に示すように、半絶縁性
ＧａＡｓ基板（１１）上に不純物無添加ＧａＡｓバッフ
ァ層（１２）、ｎ型ＧａＡｓ動作層（１３）、ｎ型Ｇａ
Ａｓコンタクト層（１４）の各層がエピタキシャル成長
により形成されている。ここで、ｎ型ＧａＡｓコンタク
ト層（１４）はオーミック・コンタクトを良好になすた
めの層である。
【００３４】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース電極（１５）及びドレイン電
極（１６）がリフトオフ法等により形成され、加熱など
を施す合金法により、ｎ型ＧａＡｓ動作層（１）に接触
されている。次に、ソース電極（１５）及びドレイン電
極（１６）間のｎ型ＧａＡｓコンタクト層（１４）が部
分的にエッチング除去され、その部分にショットキ接触
からなるゲート電極（１７）が形成されている。この
内、電極以外の露出した半導体表面を保護するために、
表面安定化保護膜として１００ｎｍ程度の厚さで（Ｃｕ
ｘＡｇ１−ｘ）（ＡｌｘＧａ１−ｘ）（Ｓｅ
ｘＳ１−ｘ）２膜（４８）を成長する。
クト用金属からなるソース電極（１５）及びドレイン電
極（１６）がリフトオフ法等により形成され、加熱など
を施す合金法により、ｎ型ＧａＡｓ動作層（１）に接触
されている。次に、ソース電極（１５）及びドレイン電
極（１６）間のｎ型ＧａＡｓコンタクト層（１４）が部
分的にエッチング除去され、その部分にショットキ接触
からなるゲート電極（１７）が形成されている。この
内、電極以外の露出した半導体表面を保護するために、
表面安定化保護膜として１００ｎｍ程度の厚さで（Ｃｕ
ｘＡｇ１−ｘ）（ＡｌｘＧａ１−ｘ）（Ｓｅ
ｘＳ１−ｘ）２膜（４８）を成長する。
【００３５】この（ＣｕｘＡｇ１−ｘ）（ＡｌｘＧａ
１−ｘ）（ＳｅｘＳ１−ｘ）２（４８）として、例えば
（Ｃｕ０．６５Ａｇ０．３５）（Ａｌ０．６５Ｇａ
０．３５）（Ｓｅ０．６５Ｓ０．３５）に組成を選び、
この（ＣｕｘＡｇ１−ｘ）（ＡｌｘＧａ１−ｘ）（Ｓｅ
ｘＳ１−ｘ）２の形成方法としては、例えばＭＢＥ法ま
たはＭＯＣＶＤ法を用いることができる。この（Ｃｕｘ
Ａｇ１−ｘ）（ＡｌｘＧａ１−ｘ）（ＳｅｘＳ１−ｘ）
２の格子定数は下地となるＧａＡｓの格子定数（５．６
５Å）と格子整合するよう（ｘ＝０．６５）に選べば良
い。なお、（ＣｕｘＡｇ１−ｘ）（ＡｌｘＧａ１−ｘ）
（ＳｅｘＳ１−ｘ）２の組成はこれに限らず、下地のII
I−Ｖ 族化合物半導体の格子定数と一致するように選べ
ば良い。
１−ｘ）（ＳｅｘＳ１−ｘ）２（４８）として、例えば
（Ｃｕ０．６５Ａｇ０．３５）（Ａｌ０．６５Ｇａ
０．３５）（Ｓｅ０．６５Ｓ０．３５）に組成を選び、
この（ＣｕｘＡｇ１−ｘ）（ＡｌｘＧａ１−ｘ）（Ｓｅ
ｘＳ１−ｘ）２の形成方法としては、例えばＭＢＥ法ま
たはＭＯＣＶＤ法を用いることができる。この（Ｃｕｘ
Ａｇ１−ｘ）（ＡｌｘＧａ１−ｘ）（ＳｅｘＳ１−ｘ）
２の格子定数は下地となるＧａＡｓの格子定数（５．６
５Å）と格子整合するよう（ｘ＝０．６５）に選べば良
い。なお、（ＣｕｘＡｇ１−ｘ）（ＡｌｘＧａ１−ｘ）
（ＳｅｘＳ１−ｘ）２の組成はこれに限らず、下地のII
I−Ｖ 族化合物半導体の格子定数と一致するように選べ
ば良い。
【００３６】［実施例５］図５に、本発明の第５の実施
例の素子断面図を表わす。図５に示すように、半絶縁性
ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌＡｓバッ
ファ層（２２）、不純物無添加ＩｎＧａＡｓ電子走行層
（２３）ｎ型ＩｎＡｌＡｓ電子供給層（２４）、ｎ＋型
ＩｎＧａＡｓコンタクト層（２５）の各層がエピタキシ
ャル成長により形成されている。ここで、ｎ＋型ＩｎＧ
ａＡｓコンタクト層（２５）はオーミック・コンタクト
を良好になすための層である。
例の素子断面図を表わす。図５に示すように、半絶縁性
ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌＡｓバッ
ファ層（２２）、不純物無添加ＩｎＧａＡｓ電子走行層
（２３）ｎ型ＩｎＡｌＡｓ電子供給層（２４）、ｎ＋型
ＩｎＧａＡｓコンタクト層（２５）の各層がエピタキシ
ャル成長により形成されている。ここで、ｎ＋型ＩｎＧ
ａＡｓコンタクト層（２５）はオーミック・コンタクト
を良好になすための層である。
【００３７】次に成長基板表面にオーミック・コンタク
ト用金属からなるソース電極（２６）及びドレイン電極
（２７）がリフトオフ法等により形成され、加熱などを
施す合金法により、不純物添加ＩｎＧａＡｓ電子走行層
（２３）に接触されている。次に、ソース電極（２６）
及びドレイン電極（２７）間のｎ＋型ＩｎＧａＡｓコン
タクト層（２５）が部分的にエッチング除去され、その
部分にショットキ接触からなるゲート電極（２８）が形
成されている。この内、電極以外の露出した半導体表面
を保護するために、表面安定化保護膜として１００ｎｍ
程度の厚さでＡｇＡｌ（ＳｅｘＳ１−ｘ）２膜（５９）
を成長する。
ト用金属からなるソース電極（２６）及びドレイン電極
（２７）がリフトオフ法等により形成され、加熱などを
施す合金法により、不純物添加ＩｎＧａＡｓ電子走行層
（２３）に接触されている。次に、ソース電極（２６）
及びドレイン電極（２７）間のｎ＋型ＩｎＧａＡｓコン
タクト層（２５）が部分的にエッチング除去され、その
部分にショットキ接触からなるゲート電極（２８）が形
成されている。この内、電極以外の露出した半導体表面
を保護するために、表面安定化保護膜として１００ｎｍ
程度の厚さでＡｇＡｌ（ＳｅｘＳ１−ｘ）２膜（５９）
を成長する。
【００３８】このＡｇＡｌ（ＳｅｘＳ１−ｘ）２（５
９）の組成として、例えばＡｇＡｌ（Ｓｅ０．６６Ｓ
０．３７）２に組成を選び、ＡｇＡｌ（Ｓｅ
ｘＳ１−ｘ）２の形成方法としては、例えばＭＢＥ法ま
たはＭＯＣＶＤ法を用いることができる。このＡｇＡｌ
（ＳｅｘＳ１−ｘ）２の格子定数は下地となるＩｎＰの
格子整合するＩｎＡｌＡｓの格子定数（５．８７Å）と
格子整合するよう（ｘ＝０．６６）に選べば良い。なお
ＡｇＡｌ（ＳｅｘＳ１−ｘ）２の組成はこれに限らず、
下地のIII−Ｖ 族化合物半導体の格子定数と一致するよ
うに選べば良い。
９）の組成として、例えばＡｇＡｌ（Ｓｅ０．６６Ｓ
０．３７）２に組成を選び、ＡｇＡｌ（Ｓｅ
ｘＳ１−ｘ）２の形成方法としては、例えばＭＢＥ法ま
たはＭＯＣＶＤ法を用いることができる。このＡｇＡｌ
（ＳｅｘＳ１−ｘ）２の格子定数は下地となるＩｎＰの
格子整合するＩｎＡｌＡｓの格子定数（５．８７Å）と
格子整合するよう（ｘ＝０．６６）に選べば良い。なお
ＡｇＡｌ（ＳｅｘＳ１−ｘ）２の組成はこれに限らず、
下地のIII−Ｖ 族化合物半導体の格子定数と一致するよ
うに選べば良い。
【００３９】［実施例６］図６に、本発明の第６の実施
例の素子断面図を表わす。図６に示すように、半絶縁性
ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌＡｓバッ
ファ層（２２）、不純物無添加ＩｎＧａＡｓ電子走行層
（２３）、ｎ型ＩｎＡｌＡｓ電子供給層（２４）、ｎ＋
型ＩｎＧａＡｓコンタクト層（２５）の各層がエピタキ
シャル成長により形成されている。ここで、ｎ＋型Ｉｎ
ＧａＡｓコンタクト層（２５）はオーミック・コンタク
トを良好になすための層である。
例の素子断面図を表わす。図６に示すように、半絶縁性
ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌＡｓバッ
ファ層（２２）、不純物無添加ＩｎＧａＡｓ電子走行層
（２３）、ｎ型ＩｎＡｌＡｓ電子供給層（２４）、ｎ＋
型ＩｎＧａＡｓコンタクト層（２５）の各層がエピタキ
シャル成長により形成されている。ここで、ｎ＋型Ｉｎ
ＧａＡｓコンタクト層（２５）はオーミック・コンタク
トを良好になすための層である。
【００４０】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース電極（２６）及びドレイン電
極（２７）がリフトオフ法等により形成され、加熱など
を施す合金法により、不純物添加ＩｎＧａＡｓ電子走行
層（２３）に接触されている。次に、ソース電極（２
６）及びドレイン電極（２７）間のｎ＋型ＩｎＧａＡｓ
コンタクト層（２５）が部分的にエッチング除去され、
その部分にショットキ接触からなるゲート電極（２８）
が形成されている。この内、電極以外の露出した半導体
表面を保護するために、表面安定化保護膜として１００
ｎｍ程度の厚さでＡｇ（ＡｌｘＧａ１−ｘ）（ＳｅｘＳ
１−ｘ）２膜（６９）を成長する。
クト用金属からなるソース電極（２６）及びドレイン電
極（２７）がリフトオフ法等により形成され、加熱など
を施す合金法により、不純物添加ＩｎＧａＡｓ電子走行
層（２３）に接触されている。次に、ソース電極（２
６）及びドレイン電極（２７）間のｎ＋型ＩｎＧａＡｓ
コンタクト層（２５）が部分的にエッチング除去され、
その部分にショットキ接触からなるゲート電極（２８）
が形成されている。この内、電極以外の露出した半導体
表面を保護するために、表面安定化保護膜として１００
ｎｍ程度の厚さでＡｇ（ＡｌｘＧａ１−ｘ）（ＳｅｘＳ
１−ｘ）２膜（６９）を成長する。
【００４１】このＡｇ（ＡｌｘＧａ１−ｘ）（ＳｅｘＳ
１−ｘ）２（６９）として、例えばＡｇ（Ａｌ０．６Ｇ
ａ０．４）（Ｓｅ０．６Ｓ０．４）２に組成を選び、Ａ
ｇ（ＡｌｘＧａ１−ｘ）（ＳｅｘＳ１−ｘ）２の形成方
法としては、例えばＭＢＥ法またはＭＯＣＶＤ法を用い
ることができる。このＡｇ（ＡｌｘＧａ１−ｘ）（Ｓｅ
ｘＳ１−ｘ）２の格子定数は下地となるＩｎＰと格子整
合するＩｎＡｌＡｓの格子定数（５．８７Å）と格子整
合するよう（ｘ＝０．６）に選べば良い。なおＡｇ（Ａ
ｌｘＧａ１−ｘ）（ＳｅｘＳ１−ｘ）２の組成はこれに
限らず、下地のIII−Ｖ 族化合物半導体の格子定数と一
致するように選べば良い。
１−ｘ）２（６９）として、例えばＡｇ（Ａｌ０．６Ｇ
ａ０．４）（Ｓｅ０．６Ｓ０．４）２に組成を選び、Ａ
ｇ（ＡｌｘＧａ１−ｘ）（ＳｅｘＳ１−ｘ）２の形成方
法としては、例えばＭＢＥ法またはＭＯＣＶＤ法を用い
ることができる。このＡｇ（ＡｌｘＧａ１−ｘ）（Ｓｅ
ｘＳ１−ｘ）２の格子定数は下地となるＩｎＰと格子整
合するＩｎＡｌＡｓの格子定数（５．８７Å）と格子整
合するよう（ｘ＝０．６）に選べば良い。なおＡｇ（Ａ
ｌｘＧａ１−ｘ）（ＳｅｘＳ１−ｘ）２の組成はこれに
限らず、下地のIII−Ｖ 族化合物半導体の格子定数と一
致するように選べば良い。
【００４２】［実施例７］図７に、本発明の第７の実施
例の素子断面図を表わす。図７に示すように、半絶縁性
ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌＡｓバッ
ファ層（２２）、不純物無添加ＩｎＧａＡｓ電子走行層
（２３）、ｎ型ＩｎＡｌＡｓ電子供給層（２４）、ｎ＋
型ＩｎＧａＡｓコンタクト層（２５）の各層がエピタキ
シャル成長により形成されている。ここで、ｎ＋型Ｉｎ
ＧａＡｓコンタクト層（２５）はオーミック・コンタク
トを良好になすための層である。
例の素子断面図を表わす。図７に示すように、半絶縁性
ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌＡｓバッ
ファ層（２２）、不純物無添加ＩｎＧａＡｓ電子走行層
（２３）、ｎ型ＩｎＡｌＡｓ電子供給層（２４）、ｎ＋
型ＩｎＧａＡｓコンタクト層（２５）の各層がエピタキ
シャル成長により形成されている。ここで、ｎ＋型Ｉｎ
ＧａＡｓコンタクト層（２５）はオーミック・コンタク
トを良好になすための層である。
【００４３】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース電極（２６）及びドレイン電
極（２７）がリフトオフ法等により形成され、加熱など
を施す合金法により、不純物添加ＩｎＧａＡｓ電子走行
層（２３）に接触されている。次に、ソース電極（２
６）及びドレイン電極（２７）間のｎ＋型ＩｎＧａＡｓ
コンタクト層（２５）が部分的にエッチング除去され、
その部分にショットキ接触からなるゲート電極（２８）
が形成されている。この内、電極以外の露出した半導体
表面を保護するために、表面安定化保護膜として１００
ｎｍ程度の厚さで（ＡｇｘＣｕ１−ｘ）Ａｌ（ＳｘＴｅ
１−ｘ）２膜（７９）を成長する。
クト用金属からなるソース電極（２６）及びドレイン電
極（２７）がリフトオフ法等により形成され、加熱など
を施す合金法により、不純物添加ＩｎＧａＡｓ電子走行
層（２３）に接触されている。次に、ソース電極（２
６）及びドレイン電極（２７）間のｎ＋型ＩｎＧａＡｓ
コンタクト層（２５）が部分的にエッチング除去され、
その部分にショットキ接触からなるゲート電極（２８）
が形成されている。この内、電極以外の露出した半導体
表面を保護するために、表面安定化保護膜として１００
ｎｍ程度の厚さで（ＡｇｘＣｕ１−ｘ）Ａｌ（ＳｘＴｅ
１−ｘ）２膜（７９）を成長する。
【００４４】この（ＡｇｘＣｕ１−ｘ）Ａｌ（ＳｘＴｅ
１−ｘ）２（７９）の組成として、例えば（Ａｇ
０．２７Ｃｕ０．７３）Ａｌ（Ｓ０．２７Ｔ
ｅ０．７３）２を選び、（ＡｇｘＣｕ１−ｘ）Ａｌ（Ｓ
ｘＴｅ１−ｘ）２の形成方法としては、例えばＭＢＥ法
またはＭＯＣＶＤ法を用いることができる。この（Ａｇ
ｘＣｕ１−ｘ）Ａｌ（ＳｘＴｅ１−ｘ）２の格子定数は
下地となるＩｎＰと格子整合するＩｎＡｌＡｓの格子定
数（５．８７Å）と格子整合するよう（ｘ＝０．２７）
に選べば良い。なお（ＡｇｘＣｕ１−ｘ）Ａｌ（ＳｘＴ
ｅ１−ｘ）２の組成はこれに限らず、下地のIII−Ｖ 族
化合物半導体の格子定数と一致するように選べば良い。
１−ｘ）２（７９）の組成として、例えば（Ａｇ
０．２７Ｃｕ０．７３）Ａｌ（Ｓ０．２７Ｔ
ｅ０．７３）２を選び、（ＡｇｘＣｕ１−ｘ）Ａｌ（Ｓ
ｘＴｅ１−ｘ）２の形成方法としては、例えばＭＢＥ法
またはＭＯＣＶＤ法を用いることができる。この（Ａｇ
ｘＣｕ１−ｘ）Ａｌ（ＳｘＴｅ１−ｘ）２の格子定数は
下地となるＩｎＰと格子整合するＩｎＡｌＡｓの格子定
数（５．８７Å）と格子整合するよう（ｘ＝０．２７）
に選べば良い。なお（ＡｇｘＣｕ１−ｘ）Ａｌ（ＳｘＴ
ｅ１−ｘ）２の組成はこれに限らず、下地のIII−Ｖ 族
化合物半導体の格子定数と一致するように選べば良い。
【００４５】［実施例８］図８に、本発明の第８の実施
例の素子断面図を表わす。図８に示すように、半絶縁性
ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌＡｓバッ
ファ層（２２）、不純物無添加ＩｎＧａＡｓ電子走行層
（２３）、ｎ型ＩｎＡｌＡｓ電子供給層（２４）、ｎ＋
型ＩｎＧａＡｓコンタクト層（２５）の各層がエピタキ
シャル成長により形成されている。ここで、ｎ＋型Ｉｎ
ＧａＡｓコンタクト層（２５）はオーミック・コンタク
トを良好になすための層である。
例の素子断面図を表わす。図８に示すように、半絶縁性
ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌＡｓバッ
ファ層（２２）、不純物無添加ＩｎＧａＡｓ電子走行層
（２３）、ｎ型ＩｎＡｌＡｓ電子供給層（２４）、ｎ＋
型ＩｎＧａＡｓコンタクト層（２５）の各層がエピタキ
シャル成長により形成されている。ここで、ｎ＋型Ｉｎ
ＧａＡｓコンタクト層（２５）はオーミック・コンタク
トを良好になすための層である。
【００４６】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース電極（２６）及びドレイン電
極（２７）がリフトオフ法等により形成され、加熱など
を施す合金法により、不純物無添加ＩｎＧａＡｓ電子走
行層（２３）に接触されている。次に、ソース及びドレ
イン電極（２６）及び（２７）間のｎ＋型ＩｎＧａＡｓ
コンタクト層（２５）が部分的にエッチング除去され、
その部分にショットキ接触からなるゲート電極（２８）
が形成されている。この内電極以外の露出した半導体表
面を保護するために、表面安定化保護膜として１００ｎ
ｍ程度の厚さでＡｇＧａ（ＳｘＳｅ１−ｘ）２膜（８
９）を成長する。
クト用金属からなるソース電極（２６）及びドレイン電
極（２７）がリフトオフ法等により形成され、加熱など
を施す合金法により、不純物無添加ＩｎＧａＡｓ電子走
行層（２３）に接触されている。次に、ソース及びドレ
イン電極（２６）及び（２７）間のｎ＋型ＩｎＧａＡｓ
コンタクト層（２５）が部分的にエッチング除去され、
その部分にショットキ接触からなるゲート電極（２８）
が形成されている。この内電極以外の露出した半導体表
面を保護するために、表面安定化保護膜として１００ｎ
ｍ程度の厚さでＡｇＧａ（ＳｘＳｅ１−ｘ）２膜（８
９）を成長する。
【００４７】このＡｇＧａ（ＳｘＳｅ１−ｘ）２（８
９）の組成として、例えばＡｇＧａ（Ｓ０．４Ｓｅ
０．６）２を選び、ＡｇＧａ（ＳｘＳｅ１−ｘ）２の形
成方法としては、例えばＭＢＥ法またはＭＯＣＶＤ法を
用いることができる。このＡｇＧａ（ＳｘＳｅ１−ｘ）
２の格子定数は下地となるＩｎＰと格子整合するＩｎＡ
ｌＡｓの格子定数（５．８７Å）と格子整合するよう
（ｘ＝０．４）に選べば良い。なおＡｇＧａ（ＳｘＳｅ
１−ｘ）２の組成はこれに限らず、下地のIII−Ｖ 族化
合物半導体の格子定数と一致するように選べば良い。
９）の組成として、例えばＡｇＧａ（Ｓ０．４Ｓｅ
０．６）２を選び、ＡｇＧａ（ＳｘＳｅ１−ｘ）２の形
成方法としては、例えばＭＢＥ法またはＭＯＣＶＤ法を
用いることができる。このＡｇＧａ（ＳｘＳｅ１−ｘ）
２の格子定数は下地となるＩｎＰと格子整合するＩｎＡ
ｌＡｓの格子定数（５．８７Å）と格子整合するよう
（ｘ＝０．４）に選べば良い。なおＡｇＧａ（ＳｘＳｅ
１−ｘ）２の組成はこれに限らず、下地のIII−Ｖ 族化
合物半導体の格子定数と一致するように選べば良い。
【００４８】［実施例９］図９に 本発明の第９の実施
例の素子断面図を表わす。図９に示すように、半絶縁性
ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌＡｓバッ
ファ層（２２）、不純物無添加ＩｎＧａＡｓ電子走行層
（２３）、ｎ型ＩｎＡｌＡｓ電子供給層（２４）、ｎ＋
型ＩｎＧａＡｓコンタクト層（２５）の各層がエピタキ
シャル成長により形成されている。ここで、ｎ＋型Ｉｎ
ＧａＡｓコンタクト層（２５）はオーミック・コンタク
トを良好になすための層である。
例の素子断面図を表わす。図９に示すように、半絶縁性
ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌＡｓバッ
ファ層（２２）、不純物無添加ＩｎＧａＡｓ電子走行層
（２３）、ｎ型ＩｎＡｌＡｓ電子供給層（２４）、ｎ＋
型ＩｎＧａＡｓコンタクト層（２５）の各層がエピタキ
シャル成長により形成されている。ここで、ｎ＋型Ｉｎ
ＧａＡｓコンタクト層（２５）はオーミック・コンタク
トを良好になすための層である。
【００４９】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース電極（２６）及びドレイン電
極（２７）がリフトオフ法等により形成され、加熱など
を施す合金法により、不純物無添加ＩｎＧａＡｓ電子走
行層（２３）に接触されている。次に、ソース電極（２
６）及びドレイン電極（２７）間のｎ＋型ＩｎＧａＡｓ
コンタクト層（２５）が部分的にエッチング除去され、
その部分にショットキ接触からなるゲート電極（２８）
が形成されている。この内、電極以外の露出した半導体
表面を保護するために、表面安定化保護膜として１００
ｎｍ程度の厚さでＡｇ（ＡｌｘＧａ１−ｘ）（ＳｘＳｅ
１−ｘ）２（９９）を成長する。
クト用金属からなるソース電極（２６）及びドレイン電
極（２７）がリフトオフ法等により形成され、加熱など
を施す合金法により、不純物無添加ＩｎＧａＡｓ電子走
行層（２３）に接触されている。次に、ソース電極（２
６）及びドレイン電極（２７）間のｎ＋型ＩｎＧａＡｓ
コンタクト層（２５）が部分的にエッチング除去され、
その部分にショットキ接触からなるゲート電極（２８）
が形成されている。この内、電極以外の露出した半導体
表面を保護するために、表面安定化保護膜として１００
ｎｍ程度の厚さでＡｇ（ＡｌｘＧａ１−ｘ）（ＳｘＳｅ
１−ｘ）２（９９）を成長する。
【００５０】このＡｇ（ＡｌｘＧａ１−ｘ）（ＳｘＳｅ
１−ｘ）２（９９）として、例えばＡｇ（Ａｌ０．３５
Ｇａ０．６５）（Ｓ０．３５Ｓｅ０．６５）２に組成を
選び、形成方法としては、例えばＭＢＥ法またはＭＯＣ
ＶＤ法を用いることができる。このＡｇ（ＡｌｘＧａ
１−ｘ）（ＳｘＳｅ１−ｘ）２の格子定数は下地となる
ＩｎＰと格子整合するＩｎＡｌＡｓの格子定数（５．８
７Å）と格子整合するよう（ｘ＝０．３５）に選べば良
い。なおＡｇ（ＡｌｘＧａ１−ｘ）（ＳｘＳｅ１−ｘ）
２の組成はこれに限らず、下地のIII−Ｖ 族化合物半導
体の格子定数と一致するように選べば良い。
１−ｘ）２（９９）として、例えばＡｇ（Ａｌ０．３５
Ｇａ０．６５）（Ｓ０．３５Ｓｅ０．６５）２に組成を
選び、形成方法としては、例えばＭＢＥ法またはＭＯＣ
ＶＤ法を用いることができる。このＡｇ（ＡｌｘＧａ
１−ｘ）（ＳｘＳｅ１−ｘ）２の格子定数は下地となる
ＩｎＰと格子整合するＩｎＡｌＡｓの格子定数（５．８
７Å）と格子整合するよう（ｘ＝０．３５）に選べば良
い。なおＡｇ（ＡｌｘＧａ１−ｘ）（ＳｘＳｅ１−ｘ）
２の組成はこれに限らず、下地のIII−Ｖ 族化合物半導
体の格子定数と一致するように選べば良い。
【００５１】［実施例１０］図１０に、本発明の第１０
の実施例の素子断面図を表わす。図１０に示すように、
半絶縁性ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌ
Ａｓバッファ層（２２）、不純物無添加ＩｎＧａＡｓ電
子走行層（２３）、ｎ型ＩｎＡｌＡｓ電子供給層（２
４）、ｎ＋型ＩｎＧａＡｓコンタクト層（２５）の各層
がエピタキシャル成長により形成されている。ここで、
ｎ＋型ＩｎＧａＡｓコンタクト層（２５）はオーミック
・コンタクトを良好になすための層である。
の実施例の素子断面図を表わす。図１０に示すように、
半絶縁性ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌ
Ａｓバッファ層（２２）、不純物無添加ＩｎＧａＡｓ電
子走行層（２３）、ｎ型ＩｎＡｌＡｓ電子供給層（２
４）、ｎ＋型ＩｎＧａＡｓコンタクト層（２５）の各層
がエピタキシャル成長により形成されている。ここで、
ｎ＋型ＩｎＧａＡｓコンタクト層（２５）はオーミック
・コンタクトを良好になすための層である。
【００５２】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース電極（２６）及びドレイン電
極（２７）がリフトオフ法等により形成され、加熱など
を施す合金法により、不純物無添加ＩｎＧａＡｓ電子走
行層（２３）に接触されている。次に、ソース（２６）
及びドレイン電極（２７）間のｎ＋型ＩｎＧａＡｓコン
タクト層（２５）が部分的にエッチング除去され、その
部分にショットキ接触からなるゲート電極（２８）が形
成されている。この内、電極以外の露出した半導体表面
を保護するために、表面安定化保護膜として１００ｎｍ
程度の厚さで（ＣｕｘＡｇ１−ｘ）（ＡｌｘＧ
ａ１−ｘ）（ＴｅｘＳ１−ｘ）２膜（１０９）を成長す
る。
クト用金属からなるソース電極（２６）及びドレイン電
極（２７）がリフトオフ法等により形成され、加熱など
を施す合金法により、不純物無添加ＩｎＧａＡｓ電子走
行層（２３）に接触されている。次に、ソース（２６）
及びドレイン電極（２７）間のｎ＋型ＩｎＧａＡｓコン
タクト層（２５）が部分的にエッチング除去され、その
部分にショットキ接触からなるゲート電極（２８）が形
成されている。この内、電極以外の露出した半導体表面
を保護するために、表面安定化保護膜として１００ｎｍ
程度の厚さで（ＣｕｘＡｇ１−ｘ）（ＡｌｘＧ
ａ１−ｘ）（ＴｅｘＳ１−ｘ）２膜（１０９）を成長す
る。
【００５３】このＣｕｘＡｇ１−ｘ）（ＡｌｘＧａ
１−ｘ）（ＴｅｘＳ１−ｘ）２（１０９）として、例え
ば（Ｃｕ０．６２Ａｇ０．３８）（Ａｌ０．６２Ｇａ
０．３８）（Ｔｅ０．６２Ｓ０．３８）２に組成を選
び、この形成方法としては、例えばＭＢＥ法またはＭＯ
ＣＶＤ法を用いることができる。この（ＣｕｘＡｇ
１−ｘ）（ＡｌｘＧａ１−ｘ）（ＴｅｘＳ１−ｘ）２の
格子定数は下地となるＩｎＰと格子整合するＩｎＡｌＡ
ｓの格子定数（５．８７Å）と格子整合するよう（ｘ＝
０．６２）に選べば良い。なお（ＣｕｘＡｇ１−ｘ）
（ＡｌｘＧａ１−ｘ）（ＴｅｘＳ１−ｘ）２の組成はこ
れに限らず、下地のIII−Ｖ 族化合物半導体の格子定数
と一致するように選べば良い。
１−ｘ）（ＴｅｘＳ１−ｘ）２（１０９）として、例え
ば（Ｃｕ０．６２Ａｇ０．３８）（Ａｌ０．６２Ｇａ
０．３８）（Ｔｅ０．６２Ｓ０．３８）２に組成を選
び、この形成方法としては、例えばＭＢＥ法またはＭＯ
ＣＶＤ法を用いることができる。この（ＣｕｘＡｇ
１−ｘ）（ＡｌｘＧａ１−ｘ）（ＴｅｘＳ１−ｘ）２の
格子定数は下地となるＩｎＰと格子整合するＩｎＡｌＡ
ｓの格子定数（５．８７Å）と格子整合するよう（ｘ＝
０．６２）に選べば良い。なお（ＣｕｘＡｇ１−ｘ）
（ＡｌｘＧａ１−ｘ）（ＴｅｘＳ１−ｘ）２の組成はこ
れに限らず、下地のIII−Ｖ 族化合物半導体の格子定数
と一致するように選べば良い。
【００５４】［実施例１１］図１１に、本発明の第１１
の実施例の素子断面図を表わす。図１１に示すように、
半絶縁性ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌ
Ａｓバッファ層（２２）、不純物無添加ＩｎＧａＡｓ電
子走行層（２３）、ｎ型ＩｎＡｌＡｓ電子供給層（２
４）、ｎ＋型ＩｎＧａＡｓコンタクト層（２５）の各層
がエピタキシャル成長により形成されている。ここで、
ｎ＋型ＩｎＧａＡｓコンタクト層（２５）はオーミック
・コンタクトを良好になすための層である。
の実施例の素子断面図を表わす。図１１に示すように、
半絶縁性ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌ
Ａｓバッファ層（２２）、不純物無添加ＩｎＧａＡｓ電
子走行層（２３）、ｎ型ＩｎＡｌＡｓ電子供給層（２
４）、ｎ＋型ＩｎＧａＡｓコンタクト層（２５）の各層
がエピタキシャル成長により形成されている。ここで、
ｎ＋型ＩｎＧａＡｓコンタクト層（２５）はオーミック
・コンタクトを良好になすための層である。
【００５５】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース電極（２６）及びドレイン電
極（２７）がリフトオフ法等により形成され、加熱など
を施す合金法により、不純物無添加ＩｎＧａＡｓ電子走
行層（２３）に接触されている。次に、ソース電極（２
６）及びドレイン電極（２７）間のｎ＋型ＩｎＧａＡｓ
コンタクト層（２５）が部分的にエッチング除去され、
その部分にショットキ接触からなるゲート電極（２８）
が形成されている。この内、電極以外の露出した半導体
表面を保護するために、表面安定化保護膜として１００
ｎｍ程度の厚さでＡｇ（ＡｌｘＩｎ１−ｘ）（ＳｅｘＳ
１−ｘ）２膜（１１９）を成長する。
クト用金属からなるソース電極（２６）及びドレイン電
極（２７）がリフトオフ法等により形成され、加熱など
を施す合金法により、不純物無添加ＩｎＧａＡｓ電子走
行層（２３）に接触されている。次に、ソース電極（２
６）及びドレイン電極（２７）間のｎ＋型ＩｎＧａＡｓ
コンタクト層（２５）が部分的にエッチング除去され、
その部分にショットキ接触からなるゲート電極（２８）
が形成されている。この内、電極以外の露出した半導体
表面を保護するために、表面安定化保護膜として１００
ｎｍ程度の厚さでＡｇ（ＡｌｘＩｎ１−ｘ）（ＳｅｘＳ
１−ｘ）２膜（１１９）を成長する。
【００５６】このＡｇ（ＡｌｘＩｎ１−ｘ）（ＳｅｘＳ
１−ｘ）２（１１９）として、例えばＡｇ（Ａｌ
０．３３Ｉｎ０．６７）（Ｓｅ０．３３Ｓ０．６７）２
に組成を選び、この形成方法としては、例えばＭＢＥ法
またはＭＯＣＶＤ法を用いることができる。このＡｇ
（ＡｌｘＩｎ１−ｘ）（ＳｅｘＳ１−ｘ）２の格子定数
は下地となるＩｎＰと格子整合するＩｎＡｌＡｓの格子
定数（５．８７Å）と格子整合するよう（ｘ＝０．３
３）に選べば良い。なおＡｇ（ＡｌｘＩｎ１−ｘ）（Ｓ
ｅ ｘＳ１−ｘ）２の組成はこれに限らず、下地のIII−
Ｖ 族化合物半導体の格子定数と一致するように選べば
良い。
１−ｘ）２（１１９）として、例えばＡｇ（Ａｌ
０．３３Ｉｎ０．６７）（Ｓｅ０．３３Ｓ０．６７）２
に組成を選び、この形成方法としては、例えばＭＢＥ法
またはＭＯＣＶＤ法を用いることができる。このＡｇ
（ＡｌｘＩｎ１−ｘ）（ＳｅｘＳ１−ｘ）２の格子定数
は下地となるＩｎＰと格子整合するＩｎＡｌＡｓの格子
定数（５．８７Å）と格子整合するよう（ｘ＝０．３
３）に選べば良い。なおＡｇ（ＡｌｘＩｎ１−ｘ）（Ｓ
ｅ ｘＳ１−ｘ）２の組成はこれに限らず、下地のIII−
Ｖ 族化合物半導体の格子定数と一致するように選べば
良い。
【００５７】［実施例１２］図１２に、本発明の第１２
の実施例の素子断面図を表わす。図１２に示すように、
半絶縁性ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌ
Ａｓバッファ層（２２）、不純物無添加ＩｎＧａＡｓ電
子走行層（２３）、ｎ型ＩｎＡｌＡｓ電子供給層（２
４）、ｎ＋型ＩｎＧａＡｓコンタクト層（２５）の各層
がエピタキシャル成長により形成されている。ここで、
ｎ＋型ＩｎＧａＡｓコンタクト層（２５）はオーミック
・コンタクトを良好になすための層である。
の実施例の素子断面図を表わす。図１２に示すように、
半絶縁性ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌ
Ａｓバッファ層（２２）、不純物無添加ＩｎＧａＡｓ電
子走行層（２３）、ｎ型ＩｎＡｌＡｓ電子供給層（２
４）、ｎ＋型ＩｎＧａＡｓコンタクト層（２５）の各層
がエピタキシャル成長により形成されている。ここで、
ｎ＋型ＩｎＧａＡｓコンタクト層（２５）はオーミック
・コンタクトを良好になすための層である。
【００５８】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース電極（２６）及びドレイン電
極（２７）がリフトオフ法等により形成され、加熱など
を施す合金法により、不純物無添加ＩｎＧａＡｓ電子走
行層（２３）に接触されている。次に、ソース電極（２
６）及びドレイン電極（２７）間のｎ＋型ＩｎＧａＡｓ
コンタクト層（２５）が部分的にエッチング除去され、
その部分にショットキ接触からなるゲート電極（２８）
が形成されている。この内電極以外の露出した半導体表
面を保護するために、表面安定化保護膜として１００ｎ
ｍ程度の厚さで（ＣｕｘＡｇ１−ｘ）（ＡｌｘＩｎ
１−ｘ）（ＴｅｘＳ１−ｘ）２膜（１２９）を成長す
る。
クト用金属からなるソース電極（２６）及びドレイン電
極（２７）がリフトオフ法等により形成され、加熱など
を施す合金法により、不純物無添加ＩｎＧａＡｓ電子走
行層（２３）に接触されている。次に、ソース電極（２
６）及びドレイン電極（２７）間のｎ＋型ＩｎＧａＡｓ
コンタクト層（２５）が部分的にエッチング除去され、
その部分にショットキ接触からなるゲート電極（２８）
が形成されている。この内電極以外の露出した半導体表
面を保護するために、表面安定化保護膜として１００ｎ
ｍ程度の厚さで（ＣｕｘＡｇ１−ｘ）（ＡｌｘＩｎ
１−ｘ）（ＴｅｘＳ１−ｘ）２膜（１２９）を成長す
る。
【００５９】（ＣｕｘＡｇ１−ｘ）（ＡｌｘＩ
ｎ１−ｘ）（ＴｅｘＳ１−ｘ）２（１２９）としては、
例えば（Ｃｕ０．３Ａｇ０．７）（Ａｌ０．３Ｉｎ
０．７）（Ｔｅ０．３Ｓ０．７）２に組成を選び、この
形成方法としては、例えばＭＢＥ法またはＭＯＣＶＤ法
を用いることができる。この（ＣｕｘＡｇ１−ｘ）（Ａ
ｌｘＩｎ１−ｘ）（ＴｅｘＳ１−ｘ）２の格子定数は下
地となるＩｎＰと格子整合するＩｎＡｌＡｓの格子定数
（５．８７Å）と格子整合するよう（ｘ＝０．３）に選
べば良い。なお（ＣｕｘＡｇ１−ｘ）（ＡｌｘＩｎ
１−ｘ）（ＴｅｘＳ１−ｘ）２の組成はこれに限らず、
下地のIII−Ｖ 族化合物半導体の格子定数と一致するよ
うに選べば良い。
ｎ１−ｘ）（ＴｅｘＳ１−ｘ）２（１２９）としては、
例えば（Ｃｕ０．３Ａｇ０．７）（Ａｌ０．３Ｉｎ
０．７）（Ｔｅ０．３Ｓ０．７）２に組成を選び、この
形成方法としては、例えばＭＢＥ法またはＭＯＣＶＤ法
を用いることができる。この（ＣｕｘＡｇ１−ｘ）（Ａ
ｌｘＩｎ１−ｘ）（ＴｅｘＳ１−ｘ）２の格子定数は下
地となるＩｎＰと格子整合するＩｎＡｌＡｓの格子定数
（５．８７Å）と格子整合するよう（ｘ＝０．３）に選
べば良い。なお（ＣｕｘＡｇ１−ｘ）（ＡｌｘＩｎ
１−ｘ）（ＴｅｘＳ１−ｘ）２の組成はこれに限らず、
下地のIII−Ｖ 族化合物半導体の格子定数と一致するよ
うに選べば良い。
【００６０】［実施例１３］図１３に、本発明の第１３
の実施例の素子断面図を表わす。図１３に示すように、
半絶縁性ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌ
Ａｓバッファ層（２２）、不純物無添加ＩｎＧａＡｓ電
子走行層（２３）、ｎ型ＩｎＡｌＡｓ電子供給層（２
４）、ｎ＋型ＩｎＧａＡｓコンタクト層（２５）の各層
がエピタキシャル成長により形成されている。ここで、
ｎ＋型ＩｎＧａＡｓコンタクト層（２５）はオーミック
・コンタクトを良好になすための層である。
の実施例の素子断面図を表わす。図１３に示すように、
半絶縁性ＩｎＰ基板（２１）上に不純物無添加ＩｎＡｌ
Ａｓバッファ層（２２）、不純物無添加ＩｎＧａＡｓ電
子走行層（２３）、ｎ型ＩｎＡｌＡｓ電子供給層（２
４）、ｎ＋型ＩｎＧａＡｓコンタクト層（２５）の各層
がエピタキシャル成長により形成されている。ここで、
ｎ＋型ＩｎＧａＡｓコンタクト層（２５）はオーミック
・コンタクトを良好になすための層である。
【００６１】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース電極（２６）及びドレイン電
（２７）がリフトオフ法等により形成され、加熱などを
施す合金法により、不純物無添加ＩｎＧａＡｓ電子走行
層（２３）に接触されている。次に、ソース電極（２
６）及びドレイン電極（２７）間のｎ＋型ＩｎＧａＡｓ
コンタクト層（２５）が部分的にエッチング除去され、
その部分にショットキ接触からなるゲート電極（２８）
が形成されている。この内、電極以外の露出した半導体
表面を保護するために、表面安定化保護膜として１００
ｎｍ程度の厚さでＡｇ（ＧａｘＩｎ１−ｘ）（ＳｅｘＳ
１−ｘ）２膜（１３９）を成長する。
クト用金属からなるソース電極（２６）及びドレイン電
（２７）がリフトオフ法等により形成され、加熱などを
施す合金法により、不純物無添加ＩｎＧａＡｓ電子走行
層（２３）に接触されている。次に、ソース電極（２
６）及びドレイン電極（２７）間のｎ＋型ＩｎＧａＡｓ
コンタクト層（２５）が部分的にエッチング除去され、
その部分にショットキ接触からなるゲート電極（２８）
が形成されている。この内、電極以外の露出した半導体
表面を保護するために、表面安定化保護膜として１００
ｎｍ程度の厚さでＡｇ（ＧａｘＩｎ１−ｘ）（ＳｅｘＳ
１−ｘ）２膜（１３９）を成長する。
【００６２】このＡｇ（ＧａｘＩｎ１−ｘ）（ＳｅｘＳ
１−ｘ）２（１３９）として、例えばＡｇ（Ｇａ０．３
Ｉｎ０．７）（Ｓｅ０．３Ｓ０．７）２に組成を選び、
この形成方法としては、例えばＭＢＥ法またはＭＯＣＶ
Ｄ法を用いることができる。このＡｇ（ＧａｘＩｎ
１−ｘ）（ＳｅｘＳ１−ｘ）２の格子定数は下地となる
ＩｎＰと格子整合するＩｎＡｌＡｓの格子定数（５．８
７Å）と格子整合するよう（ｘ＝０．３）に選べば良
い。なおＡｇ（ＧａｘＩｎ１−ｘ）（ＳｅｘＳ１−ｘ）
２の組成はこれに限らず、下地のIII−Ｖ族化合物半導
体の格子定数と一致するように選べば良い。
１−ｘ）２（１３９）として、例えばＡｇ（Ｇａ０．３
Ｉｎ０．７）（Ｓｅ０．３Ｓ０．７）２に組成を選び、
この形成方法としては、例えばＭＢＥ法またはＭＯＣＶ
Ｄ法を用いることができる。このＡｇ（ＧａｘＩｎ
１−ｘ）（ＳｅｘＳ１−ｘ）２の格子定数は下地となる
ＩｎＰと格子整合するＩｎＡｌＡｓの格子定数（５．８
７Å）と格子整合するよう（ｘ＝０．３）に選べば良
い。なおＡｇ（ＧａｘＩｎ１−ｘ）（ＳｅｘＳ１−ｘ）
２の組成はこれに限らず、下地のIII−Ｖ族化合物半導
体の格子定数と一致するように選べば良い。
【００６３】
【発明の効果】以上説明したように、本発明によれば、
半導体素子部分を保護する保護膜の材料として、III−
Ｖ 族化合物半導体素子部分の格子定数と格子整合する
ように組成を選んだＩ−III−VI ２族カルコパイライト
を用いることにより、保護膜と半導体素子部分との界面
での応力、界面準位に起因した特性の劣化を防ぐことが
てきる。また、Ｉ−III−VI ２族カルコパイライトは禁
制帯幅が充分に大きく、組成を選ぶことに依って各種格
子定数に対応することが可能であるため利用可能な応用
範囲が広い。さらに、このカルコパイライトはＭＢＥ法
やＭＯＣＶＤ法を用いて形成できるため、膜厚および膜
質を制御性良く均一に形成することができ信頼性、生産
性の向上につながる。
半導体素子部分を保護する保護膜の材料として、III−
Ｖ 族化合物半導体素子部分の格子定数と格子整合する
ように組成を選んだＩ−III−VI ２族カルコパイライト
を用いることにより、保護膜と半導体素子部分との界面
での応力、界面準位に起因した特性の劣化を防ぐことが
てきる。また、Ｉ−III−VI ２族カルコパイライトは禁
制帯幅が充分に大きく、組成を選ぶことに依って各種格
子定数に対応することが可能であるため利用可能な応用
範囲が広い。さらに、このカルコパイライトはＭＢＥ法
やＭＯＣＶＤ法を用いて形成できるため、膜厚および膜
質を制御性良く均一に形成することができ信頼性、生産
性の向上につながる。
【図１】本発明の第１の実施例の素子断面図
【図２】本発明の第２の実施例の素子断面図
【図３】本発明の第３の実施例の素子断面図
【図４】本発明の第４の実施例の素子断面図
【図５】本発明の第５の実施例の素子断面図
【図６】本発明の第６の実施例の素子断面図
【図７】本発明の第７の実施例の素子断面図
【図８】本発明の第８の実施例の素子断面図
【図９】本発明の第９の実施例の素子断面図
【図１０】本発明の第１０の実施例の素子断面図
【図１１】本発明の第１１の実施例の素子断面図
【図１２】本発明の第１２の実施例の素子断面図
【図１３】本発明の第１３の実施例の素子断面図
【図１４】従来のＧａＡｓＭＥＳＦＥＴの素子断面図
【図１５】従来のＩｎＰＨＪＦＥＴの素子断面図
１１ 半絶縁性ＧａＡｓ基板 １２ 不純物無添加ＧａＡｓバッファ層 １３ ｎ型ＧａＡｓ動作層 １４ ｎ型ＧａＡｓコンタクト層 １５ ソース電極 １６ ドレイン電極 １７ ゲート電極 １８ （Ｃｕ０．１２Ａｇ０．８８）ＡｌＳ２膜 ２８ （Ｃｕ０．５Ａｇ０．５）Ａｌ（Ｓｅ０．５Ｓ
０．５）２膜 ３８ （Ｃｕ０．２Ａｇ０．８）（Ａｌ０．２Ｇａ
０．８）Ｓ２膜 ４８ （Ｃｕ０．６５Ａｇ０．３５）（Ａｌ０．６５Ｇ
ａ０．３５）（Ｓｅ０ ．６５Ｓ０．３５） ２１ 半絶縁性ＩｎＰ基板 ２２ 不純物無添加ＩｎＡｌＡｓバッファ層 ２３ 不純物無添加ＩｎＧａＡｓ電子走行層 ２４ ｎ型ＩｎＡｌＡｓ電子供給層 ２５ ｎ＋型ＩｎＧａＡｓコンタクト層 ２６ ソース電極 ２７ ドレイン電極 ２８ ゲート電極 ５９ ＡｇＡｌ（Ｓｅ０．６６Ｓ０．３７）２膜 ６９ Ａｇ（Ａｌ０．６Ｇａ０．４）（Ｓｅ０．６Ｓ
０．４）２膜 ７９ （Ａｇ０．２７Ｃｕ０．７３）Ａｌ（Ｓ０．２７
Ｔｅ０．７３）２膜 ８９ ＡｇＧａ（Ｓ０．４Ｓｅ０．６）２膜 ９９ Ａｇ（Ａｌ０．３５Ｇａ０．６５）（Ｓ０．３５
Ｓｅ０．６５）２膜 １０９ （Ｃｕ０．６２Ａｇ０．３８）（Ａｌ０．６２
Ｇａ０．３８）（Ｔｅ０．６２Ｓ０．３８）２膜 １１９ Ａｇ（Ａｌ０．３３Ｉｎ０．６７）（Ｓｅ
０．３３Ｓ０．６７）２膜 １２９ （Ｃｕ０．３Ａｇ０．７）（Ａｌ０．３Ｉｎ
０．７）（Ｔｅ０．３Ｓ０．７）２膜 １３９ Ａｇ（Ｇａ０．３Ｉｎ０．７）（Ｓｅ０．３Ｓ
０．７）２膜 １４９ Ｓｉ３Ｎ４表面安定化保護膜
０．５）２膜 ３８ （Ｃｕ０．２Ａｇ０．８）（Ａｌ０．２Ｇａ
０．８）Ｓ２膜 ４８ （Ｃｕ０．６５Ａｇ０．３５）（Ａｌ０．６５Ｇ
ａ０．３５）（Ｓｅ０ ．６５Ｓ０．３５） ２１ 半絶縁性ＩｎＰ基板 ２２ 不純物無添加ＩｎＡｌＡｓバッファ層 ２３ 不純物無添加ＩｎＧａＡｓ電子走行層 ２４ ｎ型ＩｎＡｌＡｓ電子供給層 ２５ ｎ＋型ＩｎＧａＡｓコンタクト層 ２６ ソース電極 ２７ ドレイン電極 ２８ ゲート電極 ５９ ＡｇＡｌ（Ｓｅ０．６６Ｓ０．３７）２膜 ６９ Ａｇ（Ａｌ０．６Ｇａ０．４）（Ｓｅ０．６Ｓ
０．４）２膜 ７９ （Ａｇ０．２７Ｃｕ０．７３）Ａｌ（Ｓ０．２７
Ｔｅ０．７３）２膜 ８９ ＡｇＧａ（Ｓ０．４Ｓｅ０．６）２膜 ９９ Ａｇ（Ａｌ０．３５Ｇａ０．６５）（Ｓ０．３５
Ｓｅ０．６５）２膜 １０９ （Ｃｕ０．６２Ａｇ０．３８）（Ａｌ０．６２
Ｇａ０．３８）（Ｔｅ０．６２Ｓ０．３８）２膜 １１９ Ａｇ（Ａｌ０．３３Ｉｎ０．６７）（Ｓｅ
０．３３Ｓ０．６７）２膜 １２９ （Ｃｕ０．３Ａｇ０．７）（Ａｌ０．３Ｉｎ
０．７）（Ｔｅ０．３Ｓ０．７）２膜 １３９ Ａｇ（Ｇａ０．３Ｉｎ０．７）（Ｓｅ０．３Ｓ
０．７）２膜 １４９ Ｓｉ３Ｎ４表面安定化保護膜
Claims (15)
- 【請求項１】 III−Ｖ 族化合物半導体を用いた電界効
果トランジスタにおいて、表面に露出した半導体を保護
する保護膜の材料として、前記III−Ｖ 族化合物半導体
の格子定数とほぼ等しい格子定数を有するＩ−III−VI
２ 族カルコパイライトを用いることを特徴とする電界
効果トランジスタ。 - 【請求項２】 請求項１記載の電界効果トランジスタに
おいて、保護膜の材料として用いられるＩ−III−VI２
族カルコパイライトが半導体素子のゲート・オーミック
間の表面層を構成するIII−Ｖ 族化合物半導体の禁制帯
幅よりも広い禁制帯幅を有することを特徴とする電界効
果トランジスタ。 - 【請求項３】 請求項１または２記載の電界効果トラン
ジスタにおいて、表面に露出した半導体が少なくともＧ
ａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＰのいずれかで構
成され、保護膜の材料が（ＣｕｘＡｇ１−ｘ）ＡｌＳ２
（ｘ＝０．１２）で構成されていることを特徴とする電
界効果トランジスタ。 - 【請求項４】 請求項１または２記載の電界効果トラン
ジスタにおいて、表面に露出した半導体が少なくともＧ
ａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＰのいずれかで構
成され、保護膜の材料が（ＣｕｘＡｇ１−ｘ）Ａｌ（Ｓ
ｅｘＳ１−ｘ）２（ｘ＝０．５）で構成されていること
を特徴とする電界効果トランジスタ。 - 【請求項５】 請求項１または２記載の電界効果トラン
ジスタにおいて、表面に露出した半導体が少なくともＧ
ａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＰのいずれかで構
成され、保護膜の材料が（ＣｕｘＡｇ１−ｘ）（Ａｌｘ
Ｇａ１−ｘ）Ｓ２（ｘ＝０．２）で構成されていること
を特徴とする電界効果トランジスタ。 - 【請求項６】 請求項１または２記載の電界効果トラン
ジスタにおいて、表面に露出した半導体が少なくともＧ
ａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＰのいずれかで構
成され、保護膜の材料が（ＣｕｘＡｇ１−ｘ）（Ａｌｘ
Ｇａ１−ｘ）（ＳｅｘＳ１−ｘ）２（ｘ＝０．６５）で
構成されていることを特徴とする電界効果トランジス
タ。 - 【請求項７】 請求項１または２記載の電界効果トラン
ジスタにおいて、表面に露出した半導体が少なくともＩ
ｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓのいずれかで構
成され、保護膜の材料がＡｇＡｌ（ＳｅｘＳ１−ｘ）２
（ｘ＝０．６６）で構成されていることを特徴とする電
界効果トランジスタ。 - 【請求項８】 請求項１または２記載の電界効果トラン
ジスタにおいて、表面に露出した半導体が少なくともＩ
ｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓのいずれかで構
成され、保護膜の材料がＡｇ（ＡｌｘＧａ１−ｘ）（Ｓ
ｅｘＳ１−ｘ）２（ｘ＝０．６）で構成されていること
を特徴とする電界効果トランジスタ。 - 【請求項９】 請求項１または２記載の電界効果トラン
ジスタにおいて、表面に露出した半導体が少なくともＩ
ｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓのいずれかで構
成され、前記保護膜の材料が（ＡｇｘＣｕ１−ｘ）Ａｌ
（ＳｘＴｅ１−ｘ）２（ｘ＝０．２７）で構成されてい
ることを特徴とする電界効果トランジスタ。 - 【請求項１０】 請求項１または２記載の電界効果トラ
ンジスタにおいて、表面に露出した半導体が少なくとも
ＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓのいずれかで
構成され、保護膜の材料がＡｇＧａ（ＳｘＳｅ１−ｘ）
２（ｘ＝０．４）で構成されていることを特徴とする電
界効果トランジスタ。 - 【請求項１１】 請求項１または２記載の電界効果トラ
ンジスタにおいて、表面に露出した半導体が少なくとも
ＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓのいずれかで
構成され、保護膜の材料がＡｇ（ＡｌｘＧａ１−ｘ）
（ＳｘＳｅ１−ｘ）２（ｘ＝０．３５）で構成されてい
ることを特徴とする電界効果トランジスタ。 - 【請求項１２】 請求項１または２記載の電界効果トラ
ンジスタにおいて、表面に露出した半導体が少なくとも
ＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓのいずれかで
構成され、保護膜の材料が（ＣｕｘＡｇ１−ｘ）（Ａｌ
ｘＧａ１−ｘ）（ＴｅｘＳ１−ｘ）２（ｘ＝０．６２）
で構成されていることを特徴とする電界効果トランジス
タ。 - 【請求項１３】 請求項１または２記載の電界効果トラ
ンジスタにおいて、表面に露出した半導体が少なくとも
ＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓのいずれかで
構成され、前記保護膜の材料がＡｇ（ＡｌｘＩ
ｎ１−ｘ）（ＳｅｘＳ １−ｘ）２（ｘ＝０．３３）で構
成されていることを特徴とする電界効果トランジスタ。 - 【請求項１４】 請求項１または２記載の電界効果トラ
ンジスタにおいて、表面に露出した半導体が少なくとも
ＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓのいずれかで
構成され、保護膜の材料が（ＣｕｘＡｇ１−ｘ）（Ａｌ
ｘＩｎ１−ｘ）（ＴｅｘＳ１−ｘ）２（ｘ＝０．３）で
構成されていることを特徴とする電界効果トランジス
タ。 - 【請求項１５】 請求項１または２記載の電界効果トラ
ンジスタにおいて、表面に露出した半導体が少なくとも
ＩｎＰ、ＩｎＡｌＡｓまたはＩｎＧａＡｓのいずれかで
構成され、保護膜の材料がＡｇ（ＧａｘＩｎ１−ｘ）
（ＳｅｘＳ１−ｘ）２（ｘ＝０．３）で構成されている
ことを特徴とする電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2624795A JP2629631B2 (ja) | 1995-01-20 | 1995-01-20 | 電界効果トランジスタ |
| US08/587,386 US5686756A (en) | 1995-01-20 | 1996-01-17 | Compound field effect transistor having a conductive layer comprising a III-V group compound |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2624795A JP2629631B2 (ja) | 1995-01-20 | 1995-01-20 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08203931A JPH08203931A (ja) | 1996-08-09 |
| JP2629631B2 true JP2629631B2 (ja) | 1997-07-09 |
Family
ID=12187966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2624795A Expired - Lifetime JP2629631B2 (ja) | 1995-01-20 | 1995-01-20 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629631B2 (ja) |
-
1995
- 1995-01-20 JP JP2624795A patent/JP2629631B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08203931A (ja) | 1996-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3398044B2 (ja) | 電界効果トランジスタ | |
| EP0381396A1 (en) | Compound semiconductor devices | |
| JP3086748B2 (ja) | 高電子移動度トランジスタ | |
| US6919589B2 (en) | HEMT with a graded InGaAlP layer separating ohmic and Schottky contacts | |
| US20010051382A1 (en) | Method for fabricating epitaxial substrate | |
| JPH11103046A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH07183494A (ja) | ヘテロ接合ｆｅｔ | |
| JP2912187B2 (ja) | 電界効果型トランジスタ | |
| JP2620901B2 (ja) | 応力補償層を有するＧａＡｓヘテロ構造 | |
| US5459331A (en) | Semiconductor device, heterojunction bipolar transistor, and high electron mobility transistor | |
| JP2629631B2 (ja) | 電界効果トランジスタ | |
| US5841156A (en) | Semiconductor device including T1 GaAs layer | |
| US6043143A (en) | Ohmic contact and method of manufacture | |
| JP2629632B2 (ja) | 電界効果トランジスタ | |
| US5686756A (en) | Compound field effect transistor having a conductive layer comprising a III-V group compound | |
| JP3180734B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2730524B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP2530496B2 (ja) | 半導体ヘテロ構造およびその製造方法 | |
| JPH05335346A (ja) | 半導体装置及びその製造方法 | |
| JPH08222579A (ja) | 電界効果型トランジスタ | |
| JP2687937B2 (ja) | 電界効果トランジスタ | |
| JP2572484B2 (ja) | 電界効果トランジスタ | |
| JPH0722614A (ja) | 化合物半導体エピタキシャルウェハ | |
| JP2980630B2 (ja) | 化合物半導体装置 | |
| JPH10284510A (ja) | 半導体基板 |