JP3398044B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タ（ＦＥＴ）に関し、更に詳しくは、各半導体層は全て
ＧａＮ系化合物半導体で形成されていて、ゲート電極と
それが装荷されている半導体層とのショートキー接合、
ならびに、ソース電極およびドレイン電極とそれらが装
荷されている半導体層とのオーミック接合が実現してい
る新規構造の電界効果トランジスタに関する。 【０００２】 【従来の技術】最近、化合物半導体を用いたＭＥＳ（金
属−半導体）構造の電界効果トランジスタの開発研究が
進められており、その場合、用いる化合物半導体として
はＧａＡｓ系化合物半導体が主流になっている。このＧ
ａＡｓ系ＦＥＴは概ね次のようにして製造されている。
まず、サファイア基板のような基板の上に、例えばＭＯ
ＣＶＤ法により、ノンドープＧａＡｓ層を半絶縁層とし
て成膜し、更にその上に、例えばＳｉがドーピングされ
たｎ型ＡｌＧａＡｓ層を活性層として成膜する。 【０００３】ついで、このｎ型ＡｌＧａＡｓ層の表面に
例えばプラズマＣＶＤ法でＳｉＯ2膜を成膜したのち、
このＳｉＯ2膜に対しホトリソグラフィーとエッチング
処理を施してパターニングを行い前記ｎ型ＡｌＧａＡｓ
層の上に例えばＡｕＧｅ／Ｎｉなどの金属を蒸着してソ
ース電極とドレイン電極が装荷され、また、前記ＳｉＯ
2膜の上に例えばＡｌを蒸着してゲート電極が装荷され
る。 【０００４】ところで、III−Ｖ族化合物半導体のう
ち、ＧａＮ，ＡｌＧａＮ，ＩｎＧａＡｌＮなどのＧａＮ
系化合物半導体は、ＧａＡｓ系のものに比べて高温動作
が可能で、また、そのヘテロ接合界面における不連続バ
ンドが大きいので、これをゲート電極が装荷される半導
体層の材料として使用すればその層に高電圧を印加して
高電界を形成することができるものと考えられる。 【０００５】しかしながら、ゲート部における良好なシ
ョットキー接合（良好な整流性）とソース部及びドレイ
ン部において良好なオーミック接合性とを形成するため
の各電極の装荷態様が不明であるため、現在までのとこ
ろ、ＧａＮ系の化合物半導体を用いたＭＥＳ型ＦＥＴは
知られていない。 【０００６】 【発明が解決しようとする課題】本発明は、上記した事
情に鑑み、ＧａＮ系化合物半導体で構成され、そして整
流性（ショットキー接合）とオーミック接合も良好であ
る新規な電界効果トランジスタの提供を目的とする。 【０００７】 【課題を解決するための手段】本発明者は上記した目的
を達成するための研究過程で以下の考察を加えた。 （１）一般に、ゲート部における良好な整流性を得るた
めには、ゲート電極になる金属材料として仕事関数が大
きい材料を用いることが必要であり、同時に、ゲート電
極が装荷されるｎ型半導体層の材料としては電子親和力
の小さい半導体材料を用いることが必要である。 【０００８】一方、ソース部とドレイン部におけるオー
ミック接合を良くするためには、ソース電極とドレイン
電極になる金属材料として仕事関数が小さい材料を用い
ることが必要であり、同時に、これら電極が装荷される
ｎ型半導体層の材料としては電子親和力の大きい半導体
材料を用いることが必要である。 【０００９】（２）したがって、半導体材料に着目して
考えると、ゲート部におけるｎ型半導体層をバンドギャ
ップエネルギーが大きい半導体で構成すればゲート部で
は小さい電子親和力を実現でき、またソース部とドレイ
ン部におけるｎ型半導体層を、前記ゲート部の半導体よ
りもバンドギャップエネルギーの小さい半導体で構成す
ればソース部とドレイン部では大きな電子親和力を実現
することができるものと考えられる。 【００１０】（３）更には、上記したゲート部における
ｎ型半導体層の表層部を極薄の絶縁層にすれば、この上
に装荷されるゲート電極とｎ型半導体層との界面では良
好なショットキー接合が得られるであろう。 （４）一方、ＧａＮ，ＡｌＧａＮ，ＡｌＮ，ＩｎＡｌＧ
ａＮなどは、例えばＳｉをドーパントにすることにより
容易にｎ型半導体にすることができ、また、ＣやＭｇを
高濃度でドーピングすることにより半絶縁化して電気的
に不活性になることが知られている。 【００１１】本発明者は以上の考察を踏まえて鋭意研究
を重ねた結果、本発明の電界効果トランジスタを開発す
ることに成功した。すなわち、本発明の電界効果トラン
ジスタは、半絶縁性基板の上に、ＧａＮ系化合物半導体
から成る複数の半導体層の積層構造を有し、かつ、表面
にはゲート電極とソース電極とドレイン電極とが装荷さ
れている電界効果トランジスタであって、前記ゲート電
極が装荷されている半導体層は、表層部にＩｎとＣまた
はＭｇが拡散している拡散層を有する導電性半導体層で
あり、前記ソース電極および前記ドレイン電極が装荷さ
れている半導体層は、前記導電性半導体層を構成する半
導体よりもバンドギャップエネルギーが小さい半導体か
ら成る層であることを特徴とする。 【００１２】 【発明の実施の形態】以下、本発明のＭＥＳ型ＦＥＴを
その１例の断面構造を示す図１に基づいて詳細に説明す
る。このＭＥＳ型ＦＥＴは、半絶縁性基板１の上に、バ
ッファ層２，半絶縁性半導体層３，ｎ型半導体層４が順
次積層され、前記ｎ型半導体層４の表層部の一部にはＩ
ｎとＣまたはＭｇがドーピングされた拡散層４ａが形成
され、その上にゲート電極Ｇが装荷されており、また前
記したｎ型半導体層４の他の箇所にはｎ型半導体層５，
５が積層され、それぞれの上に、ソース電極Ｓとドレイ
ン電極Ｄが装荷された構造になっている。そして、各電
極以外の部分は、例えばＳｉＯ2膜のような絶縁膜６で
被覆されている。 【００１３】このＭＥＳ型ＦＥＴは、上記した各半導体
層がいずれもＧａＮ系化合物半導体から成り、ＭＯＣＶ
Ｄ法やＭＯＭＢＥ法など公知のエピタキシャル結晶成長
法により、前記半絶縁性基板１の上に所定組成のＧａＮ
系化合物半導体層を成膜して製造される。ここで、半絶
縁性基板１としては、この上に成膜していく各半導体層
との間で格子整合している材料から成ることが本来は好
ましいが、ＧａＮ系に関してはそのような材料は存在し
ないので、従来から使用されている材料、例えばサファ
イア，Ｓｉ単結晶などの半絶縁性材料の基板であればよ
い。また、バッファ層２としては、ＧａＮ層が選択され
る。 【００１４】半絶縁性半導体層３は、例えばＧａＮ，Ａ
ｌＧａＮ，ＩｎＧａＮ，ＩｎＡｌＧａＮなどのＧａＮ系
化合物半導体、好ましくはＧａＮにＣやＭｇをドーピン
グして成る半絶縁層であり、この上に形成される積層構
造に安定したＦＥＴ特性を発揮させるために設けられ
る。ドーパントとしてＣを使用する場合には、そのドー
プ濃度を１×１０18〜１×１０20cm-3にし、またドーパ
ントとしてＭｇを使用する場合にはそのドープ濃度を５
×１０17〜１×１０20cm-3にすることが好ましい。 【００１５】この半絶縁性半導体層３の上に成膜される
ｎ型半導体層は、例えば、ｎ型ＧａＮ，ｎ型ＩｎＧａ
Ｎ，ｎ型ＡｌＧａＮ，ｎ型ＩｎＡｌＧａＮなどで形成さ
れる。とくに、ＡｌxＧａ1-xＮ（０＜ｘ≦０.５）は、
バンドギャップエネルギーが大きくなるとともに電子親
和力は小さくなるので、後述するように、この上に装荷
されるゲート電極Ｇとの間で良好なショットキー接合を
実現できるので好適である。 【００１６】このｎ型半導体層４の成膜に用いるｎ型ド
ーパントとしては、例えば金属Ｓｉ（ＭＢＥ法の場合）
やジシラン（ＭＯＣＶＤ法の場合）をあげることができ
る。このとき、ドーパントのドーピング量を調整して上
記ｎ型半導体層４のキャリア濃度を５×１０17cm-3以下
に規制することが好ましい。成膜されたｎ型半導体層４
のキャリア濃度が５×１０17cm-3より高くなると、この
ｎ型半導体層４の上に装荷されるゲート電極Ｇとの界面
における電気的な障壁の高さ（バリヤハイト）が低くな
って良好なショットキー接合の実現が困難になるからで
ある。 【００１７】このｎ型半導体層４の表層部は、後述する
ｎ型半導体層４の成膜過程の終了直前にＩｎとＣまたは
Ｍｇをドーピングして形成された極めて薄い拡散層４ａ
になっている。ここで、Ｉｎは、このｎ型半導体層４を
構成するＧａＮ系化合物半導体の結晶欠陥を低減させる
ためにドーピングされ、またＣやＭｇは拡散層４ａを高
抵抗化するためにドーピングされる。 【００１８】したがって、この拡散層４ａは、結晶欠陥
が少なくかつ高抵抗な層となっていて、この拡散層４ａ
が存在しない場合に比べると、この上に装荷されるゲー
ト電極Ｇとの間でより良好なショットキー接合が実現す
る。拡散層４ａの上記した働きを発揮させるためには、
Ｉｎのドープ濃度は５×１０18〜１×１０21cm-3である
ことが好ましく、またＣやＭｇのドープ濃度は１×１０
18〜１×１０20cm-3にすることが好ましい。 【００１９】ｎ型半導体層４の上に成膜され、ソース電
極Ｓとドレイン電極Ｄが装荷されるｎ型半導体層５，５
は、いずれも、前記ｎ型半導体４を構成する半導体より
もバンドギャップエネルギーが小さい半導体で構成され
ていることが必要である。ｎ型半導体層４を構成する半
導体のバンドギャップエネルギーより大きいバンドギャ
ップエネルギーの半導体を用いると、ソース電極Ｓとド
レイン電極Ｄ間のチャネルがｎ型半導体層４の中に形成
されず、またこの上に装荷されるソース電極Ｓとドレイ
ン電極Ｄとの間で良好なオーミック接合を実現できなく
なるからである。 【００２０】なお、このｎ型半導体層５，５を構成する
半導体は、前記したｎ型半導体を構成する半導体と同種
類であってもよく、また異種類であってもよい。このｎ
型半導体層５，５の成膜時に用いるｎ型ドーパントとし
ては例えば金属Ｓｉ（ＭＢＥ法の場合）やジシラン（Ｍ
ＯＣＶＤ法の場合）をあげることができ、また、そのド
ーピング量は、当該ｎ型半導体層５，５におけるキャリ
ア濃度が１×１０17〜５×１０18cm-3となるように調整
することが好ましい。 【００２１】拡散層４ａの上に装荷されるゲート電極Ｇ
の材料としては、仕事関数の大きい金属材料が用いら
れ、例えば、Ｉｒ，Ｒｅ，Ｐｄ，Ｎｉ，Ｃｒ，Ｔｉ，Ａ
ｕ，Ｗまたはそれらを組み合わせたものをあげることが
できる。また、ｎ型半導体層５，５の上に装荷されるソ
ース電極Ｓとドレイン電極Ｄの材料としては仕事関数の
小さい金属材料が用いられ、例えば、Ａｕ，Ａｇ，Ｓ
ｉ，Ｔｉ，Ｍｏ，Ｉｎまたはそれらを組み合わせたもの
をあげることができる。 【００２２】 【実施例】図１で示したＭＥＳ型ＦＥＴをＭＢＥ法によ
り次のようにして製造した。まず、半絶縁性のサファイ
ア基板１の上に、Ｇａ源として金属Ｇａ（５×１０ -7To
rr），Ｎ源としてジメチルヒドラジン（３×１０-6Tor
r）を用い、成長温度６４０℃でエピタキシャル成長を
行い、厚み２００ÅのＧａＮバッファ層２を成膜した。
ついで、この反応系に更にプラズマガンを用いてラジカ
ル化したＣを導入し、前記ＧａＮバッファ層２の上に、
厚みが１μｍである半絶縁性のＣドープＧａＮ層３を成
膜した。 【００２３】ついで、金属Ｇａ（８×１０-7Torr），金
属Ａｌ（２×１０-7Torr），アンモニア（５×１０-5To
rr）を用い、またｎ型ドーパントとして金属Ｓｉ（３×
１０ -9Torr）を用い、成長温度８５０℃でエピタキシャ
ル成長を行い、厚みが３０００Åであり、バンドギャッ
プエネルギーが４.０eVであるｎ型Ａｌ0.2Ｇａ0.8Ｎの
層４を成膜した。このとき、キャリア濃度は５×１０17
cm-3となるように成膜条件が設定されている。 【００２４】上記したｎ型Ａｌ0.2Ｇａ0.8Ｎ層４の成膜
終了直前に、上記した反応系に、更にプラズマガンを用
いてメタンをラジカル化してドープ量が５×１０18cm-3
以上となるようにＣを導入し、同時に金属Ｉｎをドープ
量が１×１０19cm-3以上となるように導入して、前記ｎ
型Ａｌ0.2Ｇａ0.8Ｎ層４の上に拡散層４ａを成膜して厚
み５００Åの表層部とした。 【００２５】ついで、上記拡散層４ａの全面にプラズマ
ＣＶＤ法でＳｉＯ2膜６ａを成膜し、ホトレジストでパ
ターニングしたのち、メタンとアルゴンと水素の混合ガ
ス（混合体積比５：７：１５）をプラズマ化したもので
選択的なドライエッチングを行い、図３で示したよう
に、ゲート電極を装荷すべき箇所を残して他の箇所をｎ
型Ａｌ0.2Ｇａ0.8Ｎ層４が表出するまでエッチング除去
した。 【００２６】ついで、金属Ｇａ（１×１０-6Torr），ア
ンモニア（５×１０-5Torr）を用い、またｎ型ドーパン
トとして金属Ｓｉ（５×１０-8Torr）を用い、成長温度
９００℃で選択成長を行い、図４で示したように、前記
したｎ型Ａｌ0.2Ｇａ0.8Ｎ層４の表出している面の上に
厚みが２００Åであり、バンドギャップエネルギーが
３.４eVであるｎ型ＧａＮの層５，５を成膜した。この
とき、キャリア濃度は５×１０18cm-3となるように成膜
条件が設定されている。なお、このｎ型ＧａＮ層５，５
の成膜直前に、金属Ｓｉのフラックスを９×１０-8Torr
まであげて前記ｎ型ＧａＮ層５，５における厚み１００
Åの表層部５ａではキャリア濃度が１×１０19cm-3と更
に高濃度となるようにした。 【００２７】ついで、全面に再びプラズマＣＶＤ法でＳ
ｉＯ2膜６ｂを成膜し、ホトレジストでパターニングし
たのち、ソース電極とドレインで極を装荷すべき箇所の
ＳｉＯ2膜６ｂをフッ酸で選択的にエッチング除去して
開口部を形成し、図５で示したように、そこに表層部５
ａを表出させた。そして、この表層部５ａの上にＴｉ／
Ａｌを蒸着したのちリフトオフ処理を行いソース電極Ｓ
とドレイン電極Ｄをそれぞれ装荷した。 【００２８】ついで、ゲート電極を装荷すべき箇所のＳ
ｉＯ2膜６ｂ，６ａを、メタンとアルゴンと水素の混合
ガスを用いたエレクトロサイクロトロンレゾナンス（Ｅ
ＳＲ）プラズマでエッチング除去して開口部を形成し、
図６で示したように、その開口部にｎ型Ａｌ0.2ＧａＮ
0.8層４の表層部４ａを表出させた。そして最後に、こ
の表層部４ａの上に、Ｔｉ／Ｐｔを蒸着したのちリフト
オフ処理を行ってゲート電極Ｇを装荷して図１で示した
ＭＥＳ型ＦＥＴを製造した。 【００２９】このＦＥＴに関して特性調査を行った。ソ
ース電極Ｓとドレイン電極Ｄ間のコンタクト抵抗は１×
１０-6Ωcm2と低抵抗であり、かつ各電極とｎ型ＧａＮ
層５の間ではオーミック接触の実現していることが確認
された。また、ゲート電極Ｇは良好な整流性を示し、そ
のときの立ち上がり電圧は１.１Ｖであった。 【００３０】なお、上記した実施例においては、Ｇａ源
として金属Ｇａを例示したが、その他、トリエチルガリ
ウムやトリメチルガリウムなどの有機ガスを用いてもよ
く、またＮ源としては、ジメチルヒドラジンやアンモニ
アの外に、プラズマ窒素やラジカル窒素などを用いても
よい。更にＡｌ源としては、トリエチルアルミニウムや
トリメチルアルミニウムなどの有機ガスを用いてもよ
く、またＣ源としては、原子状の炭素であってもよい。 【００３１】上記の実施例では、ｎ型半導体層４が組成
式：ＡｌxＧａ1-xＮにおいてｘ＝０.２の場合を例示し
たが、ｘは、０＜ｘ≦０.５の範囲内であれば、それで
形成されたｎ型半導体層４は上記した特性を発揮する。 【００３２】 【発明の効果】以上の説明で明らかなように、本発明の
ＭＥＳ型ＦＥＴは、用いる半導体材料が全てＧａＮ系化
合物半導体であるため、高温動作が可能で高電圧の印加
ができる新規な高出力トランジスタとして機能し、その
工業的価値は大である。
タ（ＦＥＴ）に関し、更に詳しくは、各半導体層は全て
ＧａＮ系化合物半導体で形成されていて、ゲート電極と
それが装荷されている半導体層とのショートキー接合、
ならびに、ソース電極およびドレイン電極とそれらが装
荷されている半導体層とのオーミック接合が実現してい
る新規構造の電界効果トランジスタに関する。 【０００２】 【従来の技術】最近、化合物半導体を用いたＭＥＳ（金
属−半導体）構造の電界効果トランジスタの開発研究が
進められており、その場合、用いる化合物半導体として
はＧａＡｓ系化合物半導体が主流になっている。このＧ
ａＡｓ系ＦＥＴは概ね次のようにして製造されている。
まず、サファイア基板のような基板の上に、例えばＭＯ
ＣＶＤ法により、ノンドープＧａＡｓ層を半絶縁層とし
て成膜し、更にその上に、例えばＳｉがドーピングされ
たｎ型ＡｌＧａＡｓ層を活性層として成膜する。 【０００３】ついで、このｎ型ＡｌＧａＡｓ層の表面に
例えばプラズマＣＶＤ法でＳｉＯ2膜を成膜したのち、
このＳｉＯ2膜に対しホトリソグラフィーとエッチング
処理を施してパターニングを行い前記ｎ型ＡｌＧａＡｓ
層の上に例えばＡｕＧｅ／Ｎｉなどの金属を蒸着してソ
ース電極とドレイン電極が装荷され、また、前記ＳｉＯ
2膜の上に例えばＡｌを蒸着してゲート電極が装荷され
る。 【０００４】ところで、III−Ｖ族化合物半導体のう
ち、ＧａＮ，ＡｌＧａＮ，ＩｎＧａＡｌＮなどのＧａＮ
系化合物半導体は、ＧａＡｓ系のものに比べて高温動作
が可能で、また、そのヘテロ接合界面における不連続バ
ンドが大きいので、これをゲート電極が装荷される半導
体層の材料として使用すればその層に高電圧を印加して
高電界を形成することができるものと考えられる。 【０００５】しかしながら、ゲート部における良好なシ
ョットキー接合（良好な整流性）とソース部及びドレイ
ン部において良好なオーミック接合性とを形成するため
の各電極の装荷態様が不明であるため、現在までのとこ
ろ、ＧａＮ系の化合物半導体を用いたＭＥＳ型ＦＥＴは
知られていない。 【０００６】 【発明が解決しようとする課題】本発明は、上記した事
情に鑑み、ＧａＮ系化合物半導体で構成され、そして整
流性（ショットキー接合）とオーミック接合も良好であ
る新規な電界効果トランジスタの提供を目的とする。 【０００７】 【課題を解決するための手段】本発明者は上記した目的
を達成するための研究過程で以下の考察を加えた。 （１）一般に、ゲート部における良好な整流性を得るた
めには、ゲート電極になる金属材料として仕事関数が大
きい材料を用いることが必要であり、同時に、ゲート電
極が装荷されるｎ型半導体層の材料としては電子親和力
の小さい半導体材料を用いることが必要である。 【０００８】一方、ソース部とドレイン部におけるオー
ミック接合を良くするためには、ソース電極とドレイン
電極になる金属材料として仕事関数が小さい材料を用い
ることが必要であり、同時に、これら電極が装荷される
ｎ型半導体層の材料としては電子親和力の大きい半導体
材料を用いることが必要である。 【０００９】（２）したがって、半導体材料に着目して
考えると、ゲート部におけるｎ型半導体層をバンドギャ
ップエネルギーが大きい半導体で構成すればゲート部で
は小さい電子親和力を実現でき、またソース部とドレイ
ン部におけるｎ型半導体層を、前記ゲート部の半導体よ
りもバンドギャップエネルギーの小さい半導体で構成す
ればソース部とドレイン部では大きな電子親和力を実現
することができるものと考えられる。 【００１０】（３）更には、上記したゲート部における
ｎ型半導体層の表層部を極薄の絶縁層にすれば、この上
に装荷されるゲート電極とｎ型半導体層との界面では良
好なショットキー接合が得られるであろう。 （４）一方、ＧａＮ，ＡｌＧａＮ，ＡｌＮ，ＩｎＡｌＧ
ａＮなどは、例えばＳｉをドーパントにすることにより
容易にｎ型半導体にすることができ、また、ＣやＭｇを
高濃度でドーピングすることにより半絶縁化して電気的
に不活性になることが知られている。 【００１１】本発明者は以上の考察を踏まえて鋭意研究
を重ねた結果、本発明の電界効果トランジスタを開発す
ることに成功した。すなわち、本発明の電界効果トラン
ジスタは、半絶縁性基板の上に、ＧａＮ系化合物半導体
から成る複数の半導体層の積層構造を有し、かつ、表面
にはゲート電極とソース電極とドレイン電極とが装荷さ
れている電界効果トランジスタであって、前記ゲート電
極が装荷されている半導体層は、表層部にＩｎとＣまた
はＭｇが拡散している拡散層を有する導電性半導体層で
あり、前記ソース電極および前記ドレイン電極が装荷さ
れている半導体層は、前記導電性半導体層を構成する半
導体よりもバンドギャップエネルギーが小さい半導体か
ら成る層であることを特徴とする。 【００１２】 【発明の実施の形態】以下、本発明のＭＥＳ型ＦＥＴを
その１例の断面構造を示す図１に基づいて詳細に説明す
る。このＭＥＳ型ＦＥＴは、半絶縁性基板１の上に、バ
ッファ層２，半絶縁性半導体層３，ｎ型半導体層４が順
次積層され、前記ｎ型半導体層４の表層部の一部にはＩ
ｎとＣまたはＭｇがドーピングされた拡散層４ａが形成
され、その上にゲート電極Ｇが装荷されており、また前
記したｎ型半導体層４の他の箇所にはｎ型半導体層５，
５が積層され、それぞれの上に、ソース電極Ｓとドレイ
ン電極Ｄが装荷された構造になっている。そして、各電
極以外の部分は、例えばＳｉＯ2膜のような絶縁膜６で
被覆されている。 【００１３】このＭＥＳ型ＦＥＴは、上記した各半導体
層がいずれもＧａＮ系化合物半導体から成り、ＭＯＣＶ
Ｄ法やＭＯＭＢＥ法など公知のエピタキシャル結晶成長
法により、前記半絶縁性基板１の上に所定組成のＧａＮ
系化合物半導体層を成膜して製造される。ここで、半絶
縁性基板１としては、この上に成膜していく各半導体層
との間で格子整合している材料から成ることが本来は好
ましいが、ＧａＮ系に関してはそのような材料は存在し
ないので、従来から使用されている材料、例えばサファ
イア，Ｓｉ単結晶などの半絶縁性材料の基板であればよ
い。また、バッファ層２としては、ＧａＮ層が選択され
る。 【００１４】半絶縁性半導体層３は、例えばＧａＮ，Ａ
ｌＧａＮ，ＩｎＧａＮ，ＩｎＡｌＧａＮなどのＧａＮ系
化合物半導体、好ましくはＧａＮにＣやＭｇをドーピン
グして成る半絶縁層であり、この上に形成される積層構
造に安定したＦＥＴ特性を発揮させるために設けられ
る。ドーパントとしてＣを使用する場合には、そのドー
プ濃度を１×１０18〜１×１０20cm-3にし、またドーパ
ントとしてＭｇを使用する場合にはそのドープ濃度を５
×１０17〜１×１０20cm-3にすることが好ましい。 【００１５】この半絶縁性半導体層３の上に成膜される
ｎ型半導体層は、例えば、ｎ型ＧａＮ，ｎ型ＩｎＧａ
Ｎ，ｎ型ＡｌＧａＮ，ｎ型ＩｎＡｌＧａＮなどで形成さ
れる。とくに、ＡｌxＧａ1-xＮ（０＜ｘ≦０.５）は、
バンドギャップエネルギーが大きくなるとともに電子親
和力は小さくなるので、後述するように、この上に装荷
されるゲート電極Ｇとの間で良好なショットキー接合を
実現できるので好適である。 【００１６】このｎ型半導体層４の成膜に用いるｎ型ド
ーパントとしては、例えば金属Ｓｉ（ＭＢＥ法の場合）
やジシラン（ＭＯＣＶＤ法の場合）をあげることができ
る。このとき、ドーパントのドーピング量を調整して上
記ｎ型半導体層４のキャリア濃度を５×１０17cm-3以下
に規制することが好ましい。成膜されたｎ型半導体層４
のキャリア濃度が５×１０17cm-3より高くなると、この
ｎ型半導体層４の上に装荷されるゲート電極Ｇとの界面
における電気的な障壁の高さ（バリヤハイト）が低くな
って良好なショットキー接合の実現が困難になるからで
ある。 【００１７】このｎ型半導体層４の表層部は、後述する
ｎ型半導体層４の成膜過程の終了直前にＩｎとＣまたは
Ｍｇをドーピングして形成された極めて薄い拡散層４ａ
になっている。ここで、Ｉｎは、このｎ型半導体層４を
構成するＧａＮ系化合物半導体の結晶欠陥を低減させる
ためにドーピングされ、またＣやＭｇは拡散層４ａを高
抵抗化するためにドーピングされる。 【００１８】したがって、この拡散層４ａは、結晶欠陥
が少なくかつ高抵抗な層となっていて、この拡散層４ａ
が存在しない場合に比べると、この上に装荷されるゲー
ト電極Ｇとの間でより良好なショットキー接合が実現す
る。拡散層４ａの上記した働きを発揮させるためには、
Ｉｎのドープ濃度は５×１０18〜１×１０21cm-3である
ことが好ましく、またＣやＭｇのドープ濃度は１×１０
18〜１×１０20cm-3にすることが好ましい。 【００１９】ｎ型半導体層４の上に成膜され、ソース電
極Ｓとドレイン電極Ｄが装荷されるｎ型半導体層５，５
は、いずれも、前記ｎ型半導体４を構成する半導体より
もバンドギャップエネルギーが小さい半導体で構成され
ていることが必要である。ｎ型半導体層４を構成する半
導体のバンドギャップエネルギーより大きいバンドギャ
ップエネルギーの半導体を用いると、ソース電極Ｓとド
レイン電極Ｄ間のチャネルがｎ型半導体層４の中に形成
されず、またこの上に装荷されるソース電極Ｓとドレイ
ン電極Ｄとの間で良好なオーミック接合を実現できなく
なるからである。 【００２０】なお、このｎ型半導体層５，５を構成する
半導体は、前記したｎ型半導体を構成する半導体と同種
類であってもよく、また異種類であってもよい。このｎ
型半導体層５，５の成膜時に用いるｎ型ドーパントとし
ては例えば金属Ｓｉ（ＭＢＥ法の場合）やジシラン（Ｍ
ＯＣＶＤ法の場合）をあげることができ、また、そのド
ーピング量は、当該ｎ型半導体層５，５におけるキャリ
ア濃度が１×１０17〜５×１０18cm-3となるように調整
することが好ましい。 【００２１】拡散層４ａの上に装荷されるゲート電極Ｇ
の材料としては、仕事関数の大きい金属材料が用いら
れ、例えば、Ｉｒ，Ｒｅ，Ｐｄ，Ｎｉ，Ｃｒ，Ｔｉ，Ａ
ｕ，Ｗまたはそれらを組み合わせたものをあげることが
できる。また、ｎ型半導体層５，５の上に装荷されるソ
ース電極Ｓとドレイン電極Ｄの材料としては仕事関数の
小さい金属材料が用いられ、例えば、Ａｕ，Ａｇ，Ｓ
ｉ，Ｔｉ，Ｍｏ，Ｉｎまたはそれらを組み合わせたもの
をあげることができる。 【００２２】 【実施例】図１で示したＭＥＳ型ＦＥＴをＭＢＥ法によ
り次のようにして製造した。まず、半絶縁性のサファイ
ア基板１の上に、Ｇａ源として金属Ｇａ（５×１０ -7To
rr），Ｎ源としてジメチルヒドラジン（３×１０-6Tor
r）を用い、成長温度６４０℃でエピタキシャル成長を
行い、厚み２００ÅのＧａＮバッファ層２を成膜した。
ついで、この反応系に更にプラズマガンを用いてラジカ
ル化したＣを導入し、前記ＧａＮバッファ層２の上に、
厚みが１μｍである半絶縁性のＣドープＧａＮ層３を成
膜した。 【００２３】ついで、金属Ｇａ（８×１０-7Torr），金
属Ａｌ（２×１０-7Torr），アンモニア（５×１０-5To
rr）を用い、またｎ型ドーパントとして金属Ｓｉ（３×
１０ -9Torr）を用い、成長温度８５０℃でエピタキシャ
ル成長を行い、厚みが３０００Åであり、バンドギャッ
プエネルギーが４.０eVであるｎ型Ａｌ0.2Ｇａ0.8Ｎの
層４を成膜した。このとき、キャリア濃度は５×１０17
cm-3となるように成膜条件が設定されている。 【００２４】上記したｎ型Ａｌ0.2Ｇａ0.8Ｎ層４の成膜
終了直前に、上記した反応系に、更にプラズマガンを用
いてメタンをラジカル化してドープ量が５×１０18cm-3
以上となるようにＣを導入し、同時に金属Ｉｎをドープ
量が１×１０19cm-3以上となるように導入して、前記ｎ
型Ａｌ0.2Ｇａ0.8Ｎ層４の上に拡散層４ａを成膜して厚
み５００Åの表層部とした。 【００２５】ついで、上記拡散層４ａの全面にプラズマ
ＣＶＤ法でＳｉＯ2膜６ａを成膜し、ホトレジストでパ
ターニングしたのち、メタンとアルゴンと水素の混合ガ
ス（混合体積比５：７：１５）をプラズマ化したもので
選択的なドライエッチングを行い、図３で示したよう
に、ゲート電極を装荷すべき箇所を残して他の箇所をｎ
型Ａｌ0.2Ｇａ0.8Ｎ層４が表出するまでエッチング除去
した。 【００２６】ついで、金属Ｇａ（１×１０-6Torr），ア
ンモニア（５×１０-5Torr）を用い、またｎ型ドーパン
トとして金属Ｓｉ（５×１０-8Torr）を用い、成長温度
９００℃で選択成長を行い、図４で示したように、前記
したｎ型Ａｌ0.2Ｇａ0.8Ｎ層４の表出している面の上に
厚みが２００Åであり、バンドギャップエネルギーが
３.４eVであるｎ型ＧａＮの層５，５を成膜した。この
とき、キャリア濃度は５×１０18cm-3となるように成膜
条件が設定されている。なお、このｎ型ＧａＮ層５，５
の成膜直前に、金属Ｓｉのフラックスを９×１０-8Torr
まであげて前記ｎ型ＧａＮ層５，５における厚み１００
Åの表層部５ａではキャリア濃度が１×１０19cm-3と更
に高濃度となるようにした。 【００２７】ついで、全面に再びプラズマＣＶＤ法でＳ
ｉＯ2膜６ｂを成膜し、ホトレジストでパターニングし
たのち、ソース電極とドレインで極を装荷すべき箇所の
ＳｉＯ2膜６ｂをフッ酸で選択的にエッチング除去して
開口部を形成し、図５で示したように、そこに表層部５
ａを表出させた。そして、この表層部５ａの上にＴｉ／
Ａｌを蒸着したのちリフトオフ処理を行いソース電極Ｓ
とドレイン電極Ｄをそれぞれ装荷した。 【００２８】ついで、ゲート電極を装荷すべき箇所のＳ
ｉＯ2膜６ｂ，６ａを、メタンとアルゴンと水素の混合
ガスを用いたエレクトロサイクロトロンレゾナンス（Ｅ
ＳＲ）プラズマでエッチング除去して開口部を形成し、
図６で示したように、その開口部にｎ型Ａｌ0.2ＧａＮ
0.8層４の表層部４ａを表出させた。そして最後に、こ
の表層部４ａの上に、Ｔｉ／Ｐｔを蒸着したのちリフト
オフ処理を行ってゲート電極Ｇを装荷して図１で示した
ＭＥＳ型ＦＥＴを製造した。 【００２９】このＦＥＴに関して特性調査を行った。ソ
ース電極Ｓとドレイン電極Ｄ間のコンタクト抵抗は１×
１０-6Ωcm2と低抵抗であり、かつ各電極とｎ型ＧａＮ
層５の間ではオーミック接触の実現していることが確認
された。また、ゲート電極Ｇは良好な整流性を示し、そ
のときの立ち上がり電圧は１.１Ｖであった。 【００３０】なお、上記した実施例においては、Ｇａ源
として金属Ｇａを例示したが、その他、トリエチルガリ
ウムやトリメチルガリウムなどの有機ガスを用いてもよ
く、またＮ源としては、ジメチルヒドラジンやアンモニ
アの外に、プラズマ窒素やラジカル窒素などを用いても
よい。更にＡｌ源としては、トリエチルアルミニウムや
トリメチルアルミニウムなどの有機ガスを用いてもよ
く、またＣ源としては、原子状の炭素であってもよい。 【００３１】上記の実施例では、ｎ型半導体層４が組成
式：ＡｌxＧａ1-xＮにおいてｘ＝０.２の場合を例示し
たが、ｘは、０＜ｘ≦０.５の範囲内であれば、それで
形成されたｎ型半導体層４は上記した特性を発揮する。 【００３２】 【発明の効果】以上の説明で明らかなように、本発明の
ＭＥＳ型ＦＥＴは、用いる半導体材料が全てＧａＮ系化
合物半導体であるため、高温動作が可能で高電圧の印加
ができる新規な高出力トランジスタとして機能し、その
工業的価値は大である。
【図面の簡単な説明】
【図１】本発明の電界効果型トランジスタの断面構造例
を示す断面図である。 【図２】基板の上に半導体層を積層した状態を示す断面
図である。 【図３】ゲート電極を装荷する箇所以外の拡散層の部分
を除去した状態を示す断面図である。 【図４】ソース電極とドレイン電極が装荷される半導体
層を成膜した状態を示す断面図である。 【図５】ソース電極とドレイン電極が装荷される半導体
層の表層部を表出させた状態を示す断面図である。 【図６】ゲート電極が装荷される半導体層の表層部を表
出させた状態を示す断面図である。 【符号の説明】 １ 半絶縁性基板 ２ バッファ層 ３ 半絶縁性半導体層 ４ ｎ型半導体層 ４ａ ｎ型半導体層４の表層部（拡散層） ５ ｎ型半導体層 ５ａ ｎ型半導体層５の表層部（キャリア高濃度層） ６，６ａ，６ｂ 絶縁膜（ＳｉＯ2膜）
を示す断面図である。 【図２】基板の上に半導体層を積層した状態を示す断面
図である。 【図３】ゲート電極を装荷する箇所以外の拡散層の部分
を除去した状態を示す断面図である。 【図４】ソース電極とドレイン電極が装荷される半導体
層を成膜した状態を示す断面図である。 【図５】ソース電極とドレイン電極が装荷される半導体
層の表層部を表出させた状態を示す断面図である。 【図６】ゲート電極が装荷される半導体層の表層部を表
出させた状態を示す断面図である。 【符号の説明】 １ 半絶縁性基板 ２ バッファ層 ３ 半絶縁性半導体層 ４ ｎ型半導体層 ４ａ ｎ型半導体層４の表層部（拡散層） ５ ｎ型半導体層 ５ａ ｎ型半導体層５の表層部（キャリア高濃度層） ６，６ａ，６ｂ 絶縁膜（ＳｉＯ2膜）
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−218625（ＪＰ，Ａ)
特開 平５−243614（ＪＰ，Ａ)
特開 平10−173203（ＪＰ，Ａ)
Ｗ．ＷＡＬＵＫＩＥＷＩＣＺ，Ｄｉｓ
ｌｏｃａｔｉｏｎ ｄｅｎｓｉｔｙ ｒ
ｅｄｕｃｔｉｏｎ ｂｙ ｉｓｏｅｌｅ
ｃｔｒｏｎｉｃ ｉｍｐｕｒｉｔｉｅｓ
ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｓ，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ
Ｌｅｔｔｅｒｓ，米国，1989年５月15
日，Ｖｏｌ．54，Ｎｏ．20，ｐ．2009−
2011
Ｃ．Ｒ．ＡＢＥＲＮＡＴＨＹ，ｅｔ.
ａｌ．，ＣＣｌ４ ｄｏｐｉｎｇ ｏｆ
ＧａＮ ｇｒｏｗｎ ｂｙ ｍｅｔａ
ｌｏｒｇａｎｉｃ ｍｏｌｅｃｕｌａｒ
ｂｅａｍ ｅｐｉｔａｘｙ，Ａｐｐｌ
ｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ
ｓ，米国，1995年４月10日，Ｖｏｌ.
66，Ｎｏ．15，ｐ．1969−1971
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/778
H01L 29/812
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 半絶縁性基板の上に、ＧａＮ系化合物半
導体から成る複数の半導体層の積層構造を有し、かつ、
表面にはゲート電極とソース電極とドレイン電極とが装
荷されている電界効果トランジスタであって、 前記ゲート電極が装荷されている半導体層は、表層部に
ＩｎとＣまたはＭｇが拡散している拡散層を有する導電
性半導体層であり、前記ソース電極および前記ドレイン
電極が装荷されている半導体層は、前記導電性半導体層
を構成する半導体よりもバンドギャップエネルギーが小
さい半導体から成る層であることを特徴とする電界効果
トランジスタ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10300298A JP3398044B2 (ja) | 1998-04-14 | 1998-04-14 | 電界効果トランジスタ |
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ID=14342470
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| CN114497185B (zh) * | 2021-12-29 | 2023-08-25 | 深圳市爱迪芯半导体有限公司 | 一种碳掺杂绝缘层的制备方法、hemt器件及其制备方法 |
-
1998
- 1998-04-14 JP JP10300298A patent/JP3398044B2/ja not_active Expired - Lifetime
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|---|
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| Ｗ．ＷＡＬＵＫＩＥＷＩＣＺ，Ｄｉｓｌｏｃａｔｉｏｎ ｄｅｎｓｉｔｙ ｒｅｄｕｃｔｉｏｎ ｂｙ ｉｓｏｅｌｅｃｔｒｏｎｉｃ ｉｍｐｕｒｉｔｉｅｓ ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，米国，１９８９年５月１５日，Ｖｏｌ．５４，Ｎｏ．２０，ｐ．２００９−２０１１ |
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