JP2000174261A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 化合物半導体装置に関し、化合物半導体にお
けるピンニング効果の解除、界面準位密度の低減、及
び、オーミック抵抗の低減を簡単な製造装置構成によっ
て行う。 【解決手段】 化合物半導体層２の表面を、２原子層以
上の厚さの少なくともＧａＳを含む層３で覆うととも
に、少なくともＧａＳを含む層３の少なくも一部をＧａ
Ｎ層４で覆う。
けるピンニング効果の解除、界面準位密度の低減、及
び、オーミック抵抗の低減を簡単な製造装置構成によっ
て行う。 【解決手段】 化合物半導体層２の表面を、２原子層以
上の厚さの少なくともＧａＳを含む層３で覆うととも
に、少なくともＧａＳを含む層３の少なくも一部をＧａ
Ｎ層４で覆う。
Description
【０００１】
【発明の属する技術分野】本発明は化合物半導体装置に
関するものであり、特に、化合物半導体ＭＩＳＦＥＴ等
における界面準位密度を低減させるとともに、コンタク
ト抵抗を低減するための界面保護膜の構成に特徴のある
化合物半導体装置に関するものである。
関するものであり、特に、化合物半導体ＭＩＳＦＥＴ等
における界面準位密度を低減させるとともに、コンタク
ト抵抗を低減するための界面保護膜の構成に特徴のある
化合物半導体装置に関するものである。
【０００２】
【従来の技術】ＭＥＳＦＥＴ（ショットキーバリアゲー
トＦＥＴ）やＨＥＭＴ（高電子移動度トランジスタ）等
の化合物半導体電界効果型トランジスタやＨＢＴ（ヘテ
ロ接合バイポーラトランジスタ）等の化合物半導体装置
は、高周波動作素子として用いられており、高周波応用
の一つとして、例えば、携帯電話基地局の送信用パワー
増幅器に用いる高出力ＦＥＴや、携帯電話用のマイクロ
波やミリ波での増幅器があり、さらには、光通信用の信
号処理回路等に応用が期待される。
トＦＥＴ）やＨＥＭＴ（高電子移動度トランジスタ）等
の化合物半導体電界効果型トランジスタやＨＢＴ（ヘテ
ロ接合バイポーラトランジスタ）等の化合物半導体装置
は、高周波動作素子として用いられており、高周波応用
の一つとして、例えば、携帯電話基地局の送信用パワー
増幅器に用いる高出力ＦＥＴや、携帯電話用のマイクロ
波やミリ波での増幅器があり、さらには、光通信用の信
号処理回路等に応用が期待される。
【０００３】しかし、化合物半導体装置においては、Ｓ
ｉに対するＳｉＯ2 膜のような界面準位密度の低い絶縁
膜界面を形成することが困難であった。例えば、ＧａＡ
ｓに対する絶縁膜としてはＳｉＮ、ＳｉＯ2 、或いは、
Ｇａ2 Ｏ3 等の絶縁膜が検討されたが、ＧａＡｓにはピ
ンニング（ｐｉｎｎｉｎｇ）を引き起こす独特の界面準
位が存在するので、界面準位密度を低減することが困難
であり、そのため、ＧａＡｓ等のIII-Ｖ族化合物半導体
においてはＭＩＳＦＥＴは実用化されず、ＭＥＳＦＥＴ
やＨＥＭＴ構造で界面の問題を回避してきた。なお、化
合物半導体における通常の界面準位密度は、１０13〜１
０14ｅＶ-1ｃｍ-2程度である。
ｉに対するＳｉＯ2 膜のような界面準位密度の低い絶縁
膜界面を形成することが困難であった。例えば、ＧａＡ
ｓに対する絶縁膜としてはＳｉＮ、ＳｉＯ2 、或いは、
Ｇａ2 Ｏ3 等の絶縁膜が検討されたが、ＧａＡｓにはピ
ンニング（ｐｉｎｎｉｎｇ）を引き起こす独特の界面準
位が存在するので、界面準位密度を低減することが困難
であり、そのため、ＧａＡｓ等のIII-Ｖ族化合物半導体
においてはＭＩＳＦＥＴは実用化されず、ＭＥＳＦＥＴ
やＨＥＭＴ構造で界面の問題を回避してきた。なお、化
合物半導体における通常の界面準位密度は、１０13〜１
０14ｅＶ-1ｃｍ-2程度である。
【０００４】ここで、図７（ａ）を参照して、ＧａＡｓ
におけるピンニング効果を説明する。 図７（ａ）参照 図７（ａ）は、金属とｎ型ＧａＡｓとを接合させた場合
のバンドダイヤグラムであり、ＧａＡｓに対しどの様な
金属を接合させた場合にも、詳細な因果関係は判明して
いないものの、ピンニング効果により金属の種類によら
ない一定のバンドベンディングがあり、それによってバ
リアハイトは一定になって半導体／金属界面に整流特性
が生じ、ｎ型ＧａＡｓへのオーミックコンタクトの抵抗
が高くなる傾向がある。
におけるピンニング効果を説明する。 図７（ａ）参照 図７（ａ）は、金属とｎ型ＧａＡｓとを接合させた場合
のバンドダイヤグラムであり、ＧａＡｓに対しどの様な
金属を接合させた場合にも、詳細な因果関係は判明して
いないものの、ピンニング効果により金属の種類によら
ない一定のバンドベンディングがあり、それによってバ
リアハイトは一定になって半導体／金属界面に整流特性
が生じ、ｎ型ＧａＡｓへのオーミックコンタクトの抵抗
が高くなる傾向がある。
【０００５】この様なピンニング効果を改善するため
に、ＧａＡｓの表面を（ＮＨ4 ）2 Ｓ x やＮａ2 Ｓの溶
液中で処理してＧａＡｓ表面のダングリング・ボンドを
Ｓ（硫黄）により終端処理（ターミネート）することや
（必要ならば、特開平４−１９９５１８号公報参照）、
或いは、ＧａＡｓ表面をＨ2 Ｓガスによって処理し、Ｇ
ａＡｓ表面のダングリング・ボンドをＳによりターミネ
ートすること（必要ならば、特開平２−１７０４１７号
公報参照）が知られている。
に、ＧａＡｓの表面を（ＮＨ4 ）2 Ｓ x やＮａ2 Ｓの溶
液中で処理してＧａＡｓ表面のダングリング・ボンドを
Ｓ（硫黄）により終端処理（ターミネート）することや
（必要ならば、特開平４−１９９５１８号公報参照）、
或いは、ＧａＡｓ表面をＨ2 Ｓガスによって処理し、Ｇ
ａＡｓ表面のダングリング・ボンドをＳによりターミネ
ートすること（必要ならば、特開平２−１７０４１７号
公報参照）が知られている。
【０００６】この様に、ＧａＡｓ表面のダングリング・
ボンドをＳによりターミネートすることによって形成さ
れたＧａ−Ｓ結合によって表面が安定化され、ＰＬ（フ
ォトルミネッセンス）強度の増加や、バリアハイトの金
属仕事関数依存性がもたらされることになるので、この
事情を図７（ｂ）を参照して説明する。
ボンドをＳによりターミネートすることによって形成さ
れたＧａ−Ｓ結合によって表面が安定化され、ＰＬ（フ
ォトルミネッセンス）強度の増加や、バリアハイトの金
属仕事関数依存性がもたらされることになるので、この
事情を図７（ｂ）を参照して説明する。
【０００７】図７（ｂ）参照 図７（ｂ）は、ｎ型ＧａＡｓの表面をＳによってターミ
ネートしたのち、金属を接合させた場合のバンドダイヤ
グラムであり、ターミネートにより形成されたＧａＳの
存在によりｎ型ＧａＡｓ表面のピンニングが解除される
ため、金属の仕事関数を反映したショットキーバリアが
形成され、バリアハイトが低くなる金属、例えば、Ｔｉ
を選択するとｎ型ＧａＡｓ表面におけるバンドベンディ
ングが小さくなり、金属とｎ型ＧａＡｓとがＧａＳにお
けるトンネル電流を介してオーミックに接続されること
になる。
ネートしたのち、金属を接合させた場合のバンドダイヤ
グラムであり、ターミネートにより形成されたＧａＳの
存在によりｎ型ＧａＡｓ表面のピンニングが解除される
ため、金属の仕事関数を反映したショットキーバリアが
形成され、バリアハイトが低くなる金属、例えば、Ｔｉ
を選択するとｎ型ＧａＡｓ表面におけるバンドベンディ
ングが小さくなり、金属とｎ型ＧａＡｓとがＧａＳにお
けるトンネル電流を介してオーミックに接続されること
になる。
【０００８】しかし、この様なＳによるターミネートに
より形成されたＧａＳ層は１原子層（モノレーヤ）と極
端に薄い膜であるため、Ｓ処理により安定化した表面を
そのまま安定に保持することが困難であるという問題が
ある。例えば、Ｓ処理を施したＧａＡｓ表面に、表面保
護膜としてＳｉＮ膜やＳｉＯ 2 膜を堆積させた場合、Ｐ
Ｌ強度が著しく減少して、ピンニングを解除する効果が
減少してしまうという問題がある。
より形成されたＧａＳ層は１原子層（モノレーヤ）と極
端に薄い膜であるため、Ｓ処理により安定化した表面を
そのまま安定に保持することが困難であるという問題が
ある。例えば、Ｓ処理を施したＧａＡｓ表面に、表面保
護膜としてＳｉＮ膜やＳｉＯ 2 膜を堆積させた場合、Ｐ
Ｌ強度が著しく減少して、ピンニングを解除する効果が
減少してしまうという問題がある。
【０００９】また、Ｓ処理を施したＧａＡｓの表面に金
属を堆積させてオーミック電極を形成する場合、熱処理
に伴って金属とＧａＡｓとが反応してショットキー特性
が急激に変化して、オーミック電極の形成と同時にピン
ニングを解除する効果が減少してしまうという問題があ
る。
属を堆積させてオーミック電極を形成する場合、熱処理
に伴って金属とＧａＡｓとが反応してショットキー特性
が急激に変化して、オーミック電極の形成と同時にピン
ニングを解除する効果が減少してしまうという問題があ
る。
【００１０】この様な、Ｓ処理における安定性、特に、
熱的安定性を改善するために、本発明者等は、ターシャ
リブチルガリウムサルファキュベン〔（（ｔ−Ｂｕ）Ｇ
ａＳ）4 〕の昇華により形成した３０ｎｍ程度の厚いア
モルファスＧａＳ層をゲート絶縁膜として用いることに
よってＧａＡｓ表面のピンニングを解除し、化合物半導
体ＭＩＳＦＥＴを構成することを提案している（必要な
らば、特開平１０−９８１８５号公報参照）。なお、Ｇ
ａＳ層はＧａＡｓとの格子不整を緩和するためにアモル
ファス状としているが、ＧａＳを結晶化させた場合に
は、組成比が１：１の立方晶系の構造をとる。
熱的安定性を改善するために、本発明者等は、ターシャ
リブチルガリウムサルファキュベン〔（（ｔ−Ｂｕ）Ｇ
ａＳ）4 〕の昇華により形成した３０ｎｍ程度の厚いア
モルファスＧａＳ層をゲート絶縁膜として用いることに
よってＧａＡｓ表面のピンニングを解除し、化合物半導
体ＭＩＳＦＥＴを構成することを提案している（必要な
らば、特開平１０−９８１８５号公報参照）。なお、Ｇ
ａＳ層はＧａＡｓとの格子不整を緩和するためにアモル
ファス状としているが、ＧａＳを結晶化させた場合に
は、組成比が１：１の立方晶系の構造をとる。
【００１１】さらに、本発明者等は、この様な厚いＧａ
Ｓ層によるピンニングの解除をオーミック電極の形成の
ために用いることも提案しているので（必要ならば、特
願平９−３５１６３３号参照）、この様な改良型ＭＩＳ
ＦＥＴを図８を参照して説明する。
Ｓ層によるピンニングの解除をオーミック電極の形成の
ために用いることも提案しているので（必要ならば、特
願平９−３５１６３３号参照）、この様な改良型ＭＩＳ
ＦＥＴを図８を参照して説明する。
【００１２】図８（ａ）参照 図８（ａ）は、従来の改良型ＭＩＳＦＥＴの断面図であ
り、まず、半絶縁性ＧａＡｓ基板６１上に、ＭＯＶＰＥ
法（有機金属気相成長法）を用いてＣ（炭素）濃度が３
×１０15ｃｍ-3で厚さが３００ｎｍ（＝３０００Å）の
ｐ- 型ＧａＡｓチャネル層６２をエピタキシャル成長さ
せたのち、固体原料であるターシャリブチルガリウムサ
ルファキュベンを真空中で昇華させることによって、厚
さ５ｎｍ〜２０ｎｍのＧａＳ層６３を堆積させ、次い
で、プラズマ励起型ＣＶＤ法によって厚さ５０ｎｍのＳ
ｉＮ層６４を堆積させる。
り、まず、半絶縁性ＧａＡｓ基板６１上に、ＭＯＶＰＥ
法（有機金属気相成長法）を用いてＣ（炭素）濃度が３
×１０15ｃｍ-3で厚さが３００ｎｍ（＝３０００Å）の
ｐ- 型ＧａＡｓチャネル層６２をエピタキシャル成長さ
せたのち、固体原料であるターシャリブチルガリウムサ
ルファキュベンを真空中で昇華させることによって、厚
さ５ｎｍ〜２０ｎｍのＧａＳ層６３を堆積させ、次い
で、プラズマ励起型ＣＶＤ法によって厚さ５０ｎｍのＳ
ｉＮ層６４を堆積させる。
【００１３】次いで、レジストパターン（図示せず）を
マスクとして、バッファードフッ酸を用いてエッチング
を行って露出するＳｉＮ層６４を選択的に除去してソー
ス・ドレイン電極を形成するための開口部を形成したの
ち、レジストパターンを除去し、次いで、新たなレジス
トパターン（図示せず）を用いたリフトオフ法によっ
て、Ｔｉ／Ｐｔ／Ａｕ層からなるゲート電極６６、ソー
ス電極６７、及び、ドレイン電極６８を形成することに
よって化合物半導体ＭＩＳＦＥＴの基本構造が完成す
る。なお、この場合のゲート絶縁膜６５は、ＧａＳ層６
３とＳｉＮ層６４との２層構造となる。
マスクとして、バッファードフッ酸を用いてエッチング
を行って露出するＳｉＮ層６４を選択的に除去してソー
ス・ドレイン電極を形成するための開口部を形成したの
ち、レジストパターンを除去し、次いで、新たなレジス
トパターン（図示せず）を用いたリフトオフ法によっ
て、Ｔｉ／Ｐｔ／Ａｕ層からなるゲート電極６６、ソー
ス電極６７、及び、ドレイン電極６８を形成することに
よって化合物半導体ＭＩＳＦＥＴの基本構造が完成す
る。なお、この場合のゲート絶縁膜６５は、ＧａＳ層６
３とＳｉＮ層６４との２層構造となる。
【００１４】この様な改良型ＭＩＳＦＥＴにおいては、
モノレーヤに比べてかなり厚いＧａＳ層を介してソース
電極６７及びドレイン電極６８を設けているので、ｐ-
型ＧａＡｓチャネル層６２の表面におけるピンニング効
果が解除されたままとなり、その結果、低抵抗のオーミ
ックコンタクトを形成することができる。
モノレーヤに比べてかなり厚いＧａＳ層を介してソース
電極６７及びドレイン電極６８を設けているので、ｐ-
型ＧａＡｓチャネル層６２の表面におけるピンニング効
果が解除されたままとなり、その結果、低抵抗のオーミ
ックコンタクトを形成することができる。
【００１５】この場合のコンタクト抵抗率のＧａＳの膜
厚依存性は既に上記の特願平９−３５１６３３号におい
て開示しているが、改めて、この事情を図８（ｂ）を参
照して説明する。 図８（ｂ）参照 図８（ｂ）は、ＧａＡｓ上にＧａＳ層の膜厚を変えてＴ
ｉ電極を形成したのち、３００℃において１０分熱処理
した場合のコンタクト抵抗率（Ω・ｃｍ2 ）を測定した
結果を示す図であり、膜厚が０Åの高抵抗のショットキ
ーバリアから、準ショットキーバリア（ｓｃｈｏｔｔｋ
ｙ ｌｉｋｅ）を経て、１５０Å（＝１５ｎｍ）程度に
おける抵抗率が最低になり、膜厚が２０ｎｍ程度で再び
準ショットキーバリアとなり、それ以上では、高抵抗の
絶縁膜となる。したがって、ＧａＳ層の膜厚を適宜選択
することによって、絶縁膜としても、コンタクト抵抗を
低減するための膜としても使用できるものである。な
お、この場合のＧａＳ層の膜厚は、堆積時の膜厚であ
り、熱処理によりＴｉと反応した反応層がＴｉ電極側に
形成されて、実際の膜厚はこの数値よりも低減している
ものと考えられる。
厚依存性は既に上記の特願平９−３５１６３３号におい
て開示しているが、改めて、この事情を図８（ｂ）を参
照して説明する。 図８（ｂ）参照 図８（ｂ）は、ＧａＡｓ上にＧａＳ層の膜厚を変えてＴ
ｉ電極を形成したのち、３００℃において１０分熱処理
した場合のコンタクト抵抗率（Ω・ｃｍ2 ）を測定した
結果を示す図であり、膜厚が０Åの高抵抗のショットキ
ーバリアから、準ショットキーバリア（ｓｃｈｏｔｔｋ
ｙ ｌｉｋｅ）を経て、１５０Å（＝１５ｎｍ）程度に
おける抵抗率が最低になり、膜厚が２０ｎｍ程度で再び
準ショットキーバリアとなり、それ以上では、高抵抗の
絶縁膜となる。したがって、ＧａＳ層の膜厚を適宜選択
することによって、絶縁膜としても、コンタクト抵抗を
低減するための膜としても使用できるものである。な
お、この場合のＧａＳ層の膜厚は、堆積時の膜厚であ
り、熱処理によりＴｉと反応した反応層がＴｉ電極側に
形成されて、実際の膜厚はこの数値よりも低減している
ものと考えられる。
【００１６】
【発明が解決しようとする課題】しかし、特開平１０−
９８１８５号公報において開示されているＭＩＳＦＥＴ
の様に、ＧａＳ層のみによってゲート絶縁膜を構成した
場合、ゲート絶縁膜となるＧａＳ層を薄くすると、Ｇａ
Ｓ層の絶縁耐圧が低いためにＭＩＳ構造部において大き
なリーク電流が流れるという問題がある。
９８１８５号公報において開示されているＭＩＳＦＥＴ
の様に、ＧａＳ層のみによってゲート絶縁膜を構成した
場合、ゲート絶縁膜となるＧａＳ層を薄くすると、Ｇａ
Ｓ層の絶縁耐圧が低いためにＭＩＳ構造部において大き
なリーク電流が流れるという問題がある。
【００１７】また、図８（ａ）に示した改良型ＭＩＳＦ
ＥＴにおいては、オーミック電極を形成するための熱処
理工程において、ＧａＳ層と金属電極との反応が進行し
てオーミックの特性が最も良くなる膜厚に応じた熱処理
時間範囲があり、反応しすぎると特性が悪化するという
問題があるので、ＧａＳ層を絶縁膜及びコンタクト抵抗
を低減するための膜として同時に用いた場合には、Ｇａ
Ｓ層の膜厚については、絶縁膜用とコンタクト抵抗の低
減用とは、互いにトレードオフの関係になり、採用する
膜厚が問題となり、さらに、熱処理時間にも問題がある
ので、プロセスの自由度が制限されるという問題があ
る。
ＥＴにおいては、オーミック電極を形成するための熱処
理工程において、ＧａＳ層と金属電極との反応が進行し
てオーミックの特性が最も良くなる膜厚に応じた熱処理
時間範囲があり、反応しすぎると特性が悪化するという
問題があるので、ＧａＳ層を絶縁膜及びコンタクト抵抗
を低減するための膜として同時に用いた場合には、Ｇａ
Ｓ層の膜厚については、絶縁膜用とコンタクト抵抗の低
減用とは、互いにトレードオフの関係になり、採用する
膜厚が問題となり、さらに、熱処理時間にも問題がある
ので、プロセスの自由度が制限されるという問題があ
る。
【００１８】さらに、図８（ａ）に示した改良型ＭＩＳ
ＦＥＴにおいては、ＧａＳ層とＳｉＮ層とを堆積させる
ための成長装置が全く異なるため、製造装置構成が複雑
化し、それに伴って製造工程数が増加するので、スルー
プットが低下するという問題がある。
ＦＥＴにおいては、ＧａＳ層とＳｉＮ層とを堆積させる
ための成長装置が全く異なるため、製造装置構成が複雑
化し、それに伴って製造工程数が増加するので、スルー
プットが低下するという問題がある。
【００１９】したがって、本発明は、化合物半導体にお
けるピンニング効果の解除、界面準位密度の低減、及
び、オーミック抵抗の低減を簡単な製造装置構成によっ
て行うことを目的とする。
けるピンニング効果の解除、界面準位密度の低減、及
び、オーミック抵抗の低減を簡単な製造装置構成によっ
て行うことを目的とする。
【００２０】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、化合物半導体装置において、化合物半
導体層２の表面を、２原子層以上の厚さの少なくともＧ
ａＳを含む層３で覆うと共に、少なくともＧａＳを含む
層３の少なくとも一部をＧａＮ層４で覆ったことを特徴
とする。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、化合物半導体装置において、化合物半
導体層２の表面を、２原子層以上の厚さの少なくともＧ
ａＳを含む層３で覆うと共に、少なくともＧａＳを含む
層３の少なくとも一部をＧａＮ層４で覆ったことを特徴
とする。
【００２１】この様に、化合物半導体層２の表面を少な
くともＧａＳを含む層３で覆うことによって界面準位密
度を低減するとともにピンニングを解除し、且つ、その
膜厚を２原子層以上の厚さにすることによって、熱的安
定性を高めることができるとともに、図８（ｂ）から明
らかなようにコンタクト抵抗を低減することができる。
なお、「少なくともＧａＳを含む層３」とは、ＧａＳ層
自体、ＡｌＧａＳ層或いはＧａＳＳｅ層等のIII-ＶＩ族
化合物半導体層、或いは、これらに他の金属元素が混入
した層を意味する。
くともＧａＳを含む層３で覆うことによって界面準位密
度を低減するとともにピンニングを解除し、且つ、その
膜厚を２原子層以上の厚さにすることによって、熱的安
定性を高めることができるとともに、図８（ｂ）から明
らかなようにコンタクト抵抗を低減することができる。
なお、「少なくともＧａＳを含む層３」とは、ＧａＳ層
自体、ＡｌＧａＳ層或いはＧａＳＳｅ層等のIII-ＶＩ族
化合物半導体層、或いは、これらに他の金属元素が混入
した層を意味する。
【００２２】さらに、この少なくともＧａＳを含む層３
をＳｉＮ層の代わりにＧａＮ層４で覆うことによって製
造装置を共通化することができ、それによって製造工程
が簡素化してスループットが向上する。特に、半絶縁性
化合物半導体基板１上に化合物半導体層２を成長させる
場合、化合物半導体層２、少なくともＧａＳを含む層
３、及び、ＧａＮ層４を同じ製造装置を用いて製造する
ことができる。
をＳｉＮ層の代わりにＧａＮ層４で覆うことによって製
造装置を共通化することができ、それによって製造工程
が簡素化してスループットが向上する。特に、半絶縁性
化合物半導体基板１上に化合物半導体層２を成長させる
場合、化合物半導体層２、少なくともＧａＳを含む層
３、及び、ＧａＮ層４を同じ製造装置を用いて製造する
ことができる。
【００２３】また、この少なくともＧａＳを含む層３を
ＧａＮ層４で覆うことによって、プラズマアッシング工
程等における少なくともＧａＳを含む層３の剥離を防止
することができるとともに、オーミック電極を設ける場
合に、少なくともＧａＳを含む層３の膜厚を最適範囲に
制御することが容易になる。
ＧａＮ層４で覆うことによって、プラズマアッシング工
程等における少なくともＧａＳを含む層３の剥離を防止
することができるとともに、オーミック電極を設ける場
合に、少なくともＧａＳを含む層３の膜厚を最適範囲に
制御することが容易になる。
【００２４】（２）また、本発明は、上記（１）におい
て、ＧａＮ層４を少なくともＧａＳを含む層でさらに被
覆したことを特徴とする。
て、ＧａＮ層４を少なくともＧａＳを含む層でさらに被
覆したことを特徴とする。
【００２５】一般に、ＧａＮ層４を少なくともＧａＳを
含む層３上に厚く堆積させることは容易ではないので、
ＧａＮ層４の上に少なくともＧａＳを含む層をさらに設
けることによって、全体の厚さを厚くすることができ、
それによって、絶縁耐圧を高めることができる。
含む層３上に厚く堆積させることは容易ではないので、
ＧａＮ層４の上に少なくともＧａＳを含む層をさらに設
けることによって、全体の厚さを厚くすることができ、
それによって、絶縁耐圧を高めることができる。
【００２６】（３）また、本発明は、上記（１）におい
て、ＧａＮ層４を少なくともＧａＳを含む層でさらに被
覆すると共に、少なくともＧａＳを含む層の表面をＧａ
Ｎ層でさらに被覆したことを特徴とする。
て、ＧａＮ層４を少なくともＧａＳを含む層でさらに被
覆すると共に、少なくともＧａＳを含む層の表面をＧａ
Ｎ層でさらに被覆したことを特徴とする。
【００２７】この様に、最上層をＧａＮ層にすることに
よって、プラズマアッシング工程等における剥離等の少
なくともＧａＳを含む層のプロセス不安定性を改善する
ことができる。
よって、プラズマアッシング工程等における剥離等の少
なくともＧａＳを含む層のプロセス不安定性を改善する
ことができる。
【００２８】（４）また、本発明は、上記（１）乃至
（３）のいずれかにおいて、少なくともＧａＳを含む層
３に接する化合物半導体層２が、III-Ｖ族化合物半導体
層であることを特徴とする。
（３）のいずれかにおいて、少なくともＧａＳを含む層
３に接する化合物半導体層２が、III-Ｖ族化合物半導体
層であることを特徴とする。
【００２９】この様に、少なくともＧａＳを含む層３の
Ｓ（硫黄）により表面のダングリング・ボンドをターミ
ネートさせる対象の化合物半導体としては、界面準位密
度の低減が困難なＩｎx Ａｌy Ｇａ1-x-y Ａｓw Ｐ1-W
やナイトライド系化合物半導体等のIII-Ｖ族化合物半導
体が好適である。
Ｓ（硫黄）により表面のダングリング・ボンドをターミ
ネートさせる対象の化合物半導体としては、界面準位密
度の低減が困難なＩｎx Ａｌy Ｇａ1-x-y Ａｓw Ｐ1-W
やナイトライド系化合物半導体等のIII-Ｖ族化合物半導
体が好適である。
【００３０】（５）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、少なくとも一つのオーミッ
ク電極を、化合物半導体層２に接する少なくともＧａＳ
を含む層３に接するように設けたことを特徴とする。
（４）のいずれかにおいて、少なくとも一つのオーミッ
ク電極を、化合物半導体層２に接する少なくともＧａＳ
を含む層３に接するように設けたことを特徴とする。
【００３１】この様に、表面を被覆するＧａＮ層４を除
去して露出した少なくともＧａＳを含む層３の表面にソ
ース電極７及びドレイン電極８等のオーミック電極を設
けることによって、少なくともＧａＳを含む層３の膜厚
を堆積時の条件で精度良く制御することができるので、
コンタクト抵抗を再現性良く低減することができる。な
お、ＨＢＴ等に適用する場合には、例えば、ベース電極
のみを少なくともＧａＳを含む層３の表面に設け、エミ
ッタ電極或いはコレクタ電極は化合物半導体層２の表面
に直接設けても良い。
去して露出した少なくともＧａＳを含む層３の表面にソ
ース電極７及びドレイン電極８等のオーミック電極を設
けることによって、少なくともＧａＳを含む層３の膜厚
を堆積時の条件で精度良く制御することができるので、
コンタクト抵抗を再現性良く低減することができる。な
お、ＨＢＴ等に適用する場合には、例えば、ベース電極
のみを少なくともＧａＳを含む層３の表面に設け、エミ
ッタ電極或いはコレクタ電極は化合物半導体層２の表面
に直接設けても良い。
【００３２】（６）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、少なくとも一つのオーミッ
ク電極を、化合物半導体層２に接する少なくともＧａＳ
を含む層３を覆うＧａＮ層４に接するように設けたこと
を特徴とする。
（４）のいずれかにおいて、少なくとも一つのオーミッ
ク電極を、化合物半導体層２に接する少なくともＧａＳ
を含む層３を覆うＧａＮ層４に接するように設けたこと
を特徴とする。
【００３３】上述の様に、ＧａＮ層４の厚さは一般に薄
いので、ＧａＮ層４の表面に電極を設けても、トンネル
電流を介して電極と化合物半導体層２がオーミックに接
続され、それによって、コンタクトホールの形成工程を
必要としないので製造工程数を削減することができる。
いので、ＧａＮ層４の表面に電極を設けても、トンネル
電流を介して電極と化合物半導体層２がオーミックに接
続され、それによって、コンタクトホールの形成工程を
必要としないので製造工程数を削減することができる。
【００３４】（７）また、本発明は、上記（５）または
（６）において、ＧａＮ層４の内の最上層の表面に非オ
ーミック電極を設けて金属−絶縁体−半導体構造を構成
したことを特徴とする。
（６）において、ＧａＮ層４の内の最上層の表面に非オ
ーミック電極を設けて金属−絶縁体−半導体構造を構成
したことを特徴とする。
【００３５】この様に、少なくともＧａＳを含む層３と
ＧａＮ層４の積層構造を用いることにより、低抵抗のソ
ース電極７及びドレイン電極８等のオーミック電極と、
界面準位密度が低く且つ絶縁耐圧に優れた金属−絶縁体
−半導体構造（ＭＩＳ構造）を同時に構成することがで
きるので、ＭＩＳ型化合物半導体装置の実現が可能にな
る。なお、この場合のゲート絶縁膜５は、少なくともＧ
ａＳを含む層３とＧａＮ層４の積層構造膜となる。
ＧａＮ層４の積層構造を用いることにより、低抵抗のソ
ース電極７及びドレイン電極８等のオーミック電極と、
界面準位密度が低く且つ絶縁耐圧に優れた金属−絶縁体
−半導体構造（ＭＩＳ構造）を同時に構成することがで
きるので、ＭＩＳ型化合物半導体装置の実現が可能にな
る。なお、この場合のゲート絶縁膜５は、少なくともＧ
ａＳを含む層３とＧａＮ層４の積層構造膜となる。
【００３６】
【発明の実施の形態】ここで、図２を参照して、本発明
の第１の実施の形態のＭＩＳＦＥＴの製造工程を説明す
る。 図２（ａ）参照 まず、半絶縁性ＧａＡｓ基板１１上に、ＭＯＶＰＥ法を
用いて、厚さが、例えば、３００ｎｍで、炭素濃度が、
例えば、３×１０15ｃｍ-3のチャネル層となるｐ- 型Ｇ
ａＡｓ層１２を成長させたのち、チャンバー内に収納し
た固体原料であるターシャリブチルガリウムサルファキ
ュベンを、３５０〜５００℃、例えば、３５０℃の基板
温度において昇華させることによって、厚さが、２原子
層〜２０ｎｍ、例えば、１０ｎｍのアモルファス状態の
ＧａＳ層１３成長させる。
の第１の実施の形態のＭＩＳＦＥＴの製造工程を説明す
る。 図２（ａ）参照 まず、半絶縁性ＧａＡｓ基板１１上に、ＭＯＶＰＥ法を
用いて、厚さが、例えば、３００ｎｍで、炭素濃度が、
例えば、３×１０15ｃｍ-3のチャネル層となるｐ- 型Ｇ
ａＡｓ層１２を成長させたのち、チャンバー内に収納し
た固体原料であるターシャリブチルガリウムサルファキ
ュベンを、３５０〜５００℃、例えば、３５０℃の基板
温度において昇華させることによって、厚さが、２原子
層〜２０ｎｍ、例えば、１０ｎｍのアモルファス状態の
ＧａＳ層１３成長させる。
【００３７】引き続いて、同じチャンバー内で、基板温
度を４００〜４５０℃、例えば、４００℃とした状態
で、ＴＥＧａ（トリエチルガリウム）を０．２５ｓｃｃ
ｍ、及び、３５０Ｗの高周波電力によって励起した窒素
ラジカルを１ｓｃｃｍ流すことによって、ＧａＳ層１３
上に、厚さが、０．５〜５ｎｍ、例えば、５ｎｍのＧａ
Ｎ層１４を成長させる。なお、この場合のＧａＮ層１４
の成長速度は、約２０〜４０ｎｍ／時である。
度を４００〜４５０℃、例えば、４００℃とした状態
で、ＴＥＧａ（トリエチルガリウム）を０．２５ｓｃｃ
ｍ、及び、３５０Ｗの高周波電力によって励起した窒素
ラジカルを１ｓｃｃｍ流すことによって、ＧａＳ層１３
上に、厚さが、０．５〜５ｎｍ、例えば、５ｎｍのＧａ
Ｎ層１４を成長させる。なお、この場合のＧａＮ層１４
の成長速度は、約２０〜４０ｎｍ／時である。
【００３８】図２（ｂ）参照 次いで、ソース・ドレイン領域に対応する開口部１６を
設けたレジストパターン１５をマスクとしてホットＨ3
ＰＯ4 を用いたウェット・エッチングを施すことによっ
て、ＧａＮ層１４を選択的に除去してＧａＳ層１３を露
出させる。
設けたレジストパターン１５をマスクとしてホットＨ3
ＰＯ4 を用いたウェット・エッチングを施すことによっ
て、ＧａＮ層１４を選択的に除去してＧａＳ層１３を露
出させる。
【００３９】図２（ｃ）参照 次いで、レジストパターン１５を除去したのち、ゲート
電極及びソース・ドレイン電極に対応する開口部を有す
る新たなレジストパターン１７を設け、全面に、厚さ
が、例えば、１０ｎｍのＴｉ膜、厚さが、例えば、３０
ｎｍのＰｔ膜、及び、厚さが、例えば、３００ｎｍのＡ
ｕ膜を順次堆積させることによってＴｉ／Ｐｔ／Ａｕ層
１８を堆積させる。
電極及びソース・ドレイン電極に対応する開口部を有す
る新たなレジストパターン１７を設け、全面に、厚さ
が、例えば、１０ｎｍのＴｉ膜、厚さが、例えば、３０
ｎｍのＰｔ膜、及び、厚さが、例えば、３００ｎｍのＡ
ｕ膜を順次堆積させることによってＴｉ／Ｐｔ／Ａｕ層
１８を堆積させる。
【００４０】図２（ｄ）参照 次いで、レジストパターン１７を除去することによっ
て、レジストパターン１７上に堆積したＴｉ／Ｐｔ／Ａ
ｕ層１８をリフトオフすることによって、ゲート電極２
０、ソース電極２１、及び、ドレイン電極２２を形成す
る。なお、この場合のゲート絶縁膜１９は、ＧａＳ層１
３とＧａＮ層１４との積層構造となる。
て、レジストパターン１７上に堆積したＴｉ／Ｐｔ／Ａ
ｕ層１８をリフトオフすることによって、ゲート電極２
０、ソース電極２１、及び、ドレイン電極２２を形成す
る。なお、この場合のゲート絶縁膜１９は、ＧａＳ層１
３とＧａＮ層１４との積層構造となる。
【００４１】この第１の実施の形態のＭＩＳＦＥＴにお
いては、ｐ- 型ＧａＡｓ層１２に接するようにＧａＳ層
１３を設けているので、ＧａＳ層１３によるターミネー
ト効果により界面準位密度を１０11ｅＶ-1ｃｍ-2以下に
することができ、それによって、ｐ- 型ＧａＡｓ層１２
の表面に反転層、即ち、ｎ型のチャネル層が形成され
る。
いては、ｐ- 型ＧａＡｓ層１２に接するようにＧａＳ層
１３を設けているので、ＧａＳ層１３によるターミネー
ト効果により界面準位密度を１０11ｅＶ-1ｃｍ-2以下に
することができ、それによって、ｐ- 型ＧａＡｓ層１２
の表面に反転層、即ち、ｎ型のチャネル層が形成され
る。
【００４２】また、ゲート絶縁膜１９は、ＧａＳ層１３
とＧａＮ層１４との２層構造で構成されるので、ＧａＳ
層１３の絶縁耐圧の低さをワイドギャップのＧａＮ層１
４によって補うことができ、ゲート絶縁耐圧を高め、リ
ーク電流を低減することができる。
とＧａＮ層１４との２層構造で構成されるので、ＧａＳ
層１３の絶縁耐圧の低さをワイドギャップのＧａＮ層１
４によって補うことができ、ゲート絶縁耐圧を高め、リ
ーク電流を低減することができる。
【００４３】なお、この場合のＧａＮ層１４の作用は、
上述の図８（ａ）に示したＳｉＮ層６４と同様である
が、ＧａＮ層１４は、ＳｉＮ層６４と異なりＧａＳ層１
３と同じチャンバー内で一連の工程として堆積すること
ができるので、製造装置が簡素化され、また、製造装置
間を移動させる場合の清浄化工程等が不要になるのでス
ループットが向上する。
上述の図８（ａ）に示したＳｉＮ層６４と同様である
が、ＧａＮ層１４は、ＳｉＮ層６４と異なりＧａＳ層１
３と同じチャンバー内で一連の工程として堆積すること
ができるので、製造装置が簡素化され、また、製造装置
間を移動させる場合の清浄化工程等が不要になるのでス
ループットが向上する。
【００４４】また、ソース電極２１及びドレイン電極２
２は、厚さが、例えば、１０ｎｍのＧａＳ層１３を介し
て設けているので、ピンニング効果が解除されてコンタ
クト抵抗率の低いオーミック電極として形成することが
できる。なお、この場合のＧａＳ層１３の膜厚は、成膜
時の膜厚で決まるので、コンタクト抵抗率を図８（ｂ）
に示した最適範囲に精度良く制御することができ、それ
によって、化合物半導体ＭＩＳＦＥＴを再現性良く製造
することができる。
２は、厚さが、例えば、１０ｎｍのＧａＳ層１３を介し
て設けているので、ピンニング効果が解除されてコンタ
クト抵抗率の低いオーミック電極として形成することが
できる。なお、この場合のＧａＳ層１３の膜厚は、成膜
時の膜厚で決まるので、コンタクト抵抗率を図８（ｂ）
に示した最適範囲に精度良く制御することができ、それ
によって、化合物半導体ＭＩＳＦＥＴを再現性良く製造
することができる。
【００４５】次に、図３を参照して、本発明の第２の実
施の形態のＭＩＳＦＥＴを説明する。なお、図３（ａ）
は、オーミック電極をＧａＳ層上に設けた場合の断面図
であり、また、図３（ｂ）は、オーミック電極をＧａＮ
層を介して設けた場合の断面図である。 図３（ａ）参照 まず、上記の第１の実施の形態と全く同様に、半絶縁性
ＧａＡｓ基板１１上に、ＭＯＶＰＥ法を用いて、厚さ
が、例えば、３００ｎｍで、炭素濃度が、例えば、３×
１０15ｃｍ-3のチャネル層となるｐ- 型ＧａＡｓ層１２
を成長させたのち、チャンバー内に収納したターシャリ
ブチルガリウムサルファキュベンを、３５０〜５００
℃、例えば、３５０℃の基板温度において昇華させるこ
とによって、厚さが、２原子層〜２０ｎｍ、例えば、１
０ｎｍのアモルファス状態のＧａＳ層１３成長させる。
施の形態のＭＩＳＦＥＴを説明する。なお、図３（ａ）
は、オーミック電極をＧａＳ層上に設けた場合の断面図
であり、また、図３（ｂ）は、オーミック電極をＧａＮ
層を介して設けた場合の断面図である。 図３（ａ）参照 まず、上記の第１の実施の形態と全く同様に、半絶縁性
ＧａＡｓ基板１１上に、ＭＯＶＰＥ法を用いて、厚さ
が、例えば、３００ｎｍで、炭素濃度が、例えば、３×
１０15ｃｍ-3のチャネル層となるｐ- 型ＧａＡｓ層１２
を成長させたのち、チャンバー内に収納したターシャリ
ブチルガリウムサルファキュベンを、３５０〜５００
℃、例えば、３５０℃の基板温度において昇華させるこ
とによって、厚さが、２原子層〜２０ｎｍ、例えば、１
０ｎｍのアモルファス状態のＧａＳ層１３成長させる。
【００４６】引き続いて、同じチャンバー内で、基板温
度を４００〜４５０℃、例えば、４００℃とした状態
で、ＴＥＧａを０．２５ｓｃｃｍ、及び、３５０Ｗの高
周波電力によって励起した窒素ラジカルを１ｓｃｃｍ流
すことによって、ＧａＳ層１３上に、厚さが、０．５〜
５ｎｍ、例えば、２ｎｍのＧａＮ層２３を成長させる。
度を４００〜４５０℃、例えば、４００℃とした状態
で、ＴＥＧａを０．２５ｓｃｃｍ、及び、３５０Ｗの高
周波電力によって励起した窒素ラジカルを１ｓｃｃｍ流
すことによって、ＧａＳ層１３上に、厚さが、０．５〜
５ｎｍ、例えば、２ｎｍのＧａＮ層２３を成長させる。
【００４７】引き続いて、同じチャンバー内で、ターシ
ャリブチルガリウムサルファキュベンを、３５０〜５０
０℃、例えば、３５０℃の基板温度において昇華させる
ことによって、厚さが、２原子層〜２０ｎｍ、例えば、
１０ｎｍのアモルファス状態のＧａＳ層２４成長させ
る。
ャリブチルガリウムサルファキュベンを、３５０〜５０
０℃、例えば、３５０℃の基板温度において昇華させる
ことによって、厚さが、２原子層〜２０ｎｍ、例えば、
１０ｎｍのアモルファス状態のＧａＳ層２４成長させ
る。
【００４８】次いで、ソース・ドレイン領域に対応する
開口部を設けたレジストパターン（図示せず）をマスク
としてＨ3 ＰＯ4 ＋ＨＣｌの混合液を用いたウェット・
エッチングを施すことによって、ＧａＳ層２４を選択的
に除去してＧａＮ層２３を露出させ、次いで、ホットＨ
3 ＰＯ4 を用いたウェット・エッチングを施すことによ
って、ＧａＮ層２３を選択的に除去してＧａＳ層１３を
露出させる。
開口部を設けたレジストパターン（図示せず）をマスク
としてＨ3 ＰＯ4 ＋ＨＣｌの混合液を用いたウェット・
エッチングを施すことによって、ＧａＳ層２４を選択的
に除去してＧａＮ層２３を露出させ、次いで、ホットＨ
3 ＰＯ4 を用いたウェット・エッチングを施すことによ
って、ＧａＮ層２３を選択的に除去してＧａＳ層１３を
露出させる。
【００４９】以降は上記の第１の実施の形態と全く同様
に、レジストパターンを除去したのち、ゲート電極及び
ソース・ドレイン電極に対応する開口部を有する新たな
レジストパターンを設け、全面に、厚さが、例えば、１
０ｎｍのＴｉ膜、厚さが、例えば、３０ｎｍのＰｔ膜、
及び、厚さが、例えば、３００ｎｍのＡｕ膜を順次堆積
させることによってＴｉ／Ｐｔ／Ａｕ層を堆積させ、次
いで、レジストパターンを除去して、レジストパターン
上に堆積したＴｉ／Ｐｔ／Ａｕ層をリフトオフすること
によって、ゲート電極２０、ソース電極２１、及び、ド
レイン電極２２を形成する。なお、この場合のゲート絶
縁膜２５は、ＧａＳ層１３／ＧａＮ層２３／ＧａＳ層２
４の積層構造となる。
に、レジストパターンを除去したのち、ゲート電極及び
ソース・ドレイン電極に対応する開口部を有する新たな
レジストパターンを設け、全面に、厚さが、例えば、１
０ｎｍのＴｉ膜、厚さが、例えば、３０ｎｍのＰｔ膜、
及び、厚さが、例えば、３００ｎｍのＡｕ膜を順次堆積
させることによってＴｉ／Ｐｔ／Ａｕ層を堆積させ、次
いで、レジストパターンを除去して、レジストパターン
上に堆積したＴｉ／Ｐｔ／Ａｕ層をリフトオフすること
によって、ゲート電極２０、ソース電極２１、及び、ド
レイン電極２２を形成する。なお、この場合のゲート絶
縁膜２５は、ＧａＳ層１３／ＧａＮ層２３／ＧａＳ層２
４の積層構造となる。
【００５０】この第２の実施の形態のＭＩＳＦＥＴの素
子特性は上記の第１の実施の形態と基本的に同様である
が、比較的低温におけるＧａＮ層の堆積工程において、
上記の第１の実施の形態のＧａＮ層１３のように、厚く
堆積させることは一般には容易ではないので、ＧａＮ層
２３を薄くする代わりに、ＧａＳ層の総計の厚さを厚く
してゲート絶縁耐圧を高めたものである。
子特性は上記の第１の実施の形態と基本的に同様である
が、比較的低温におけるＧａＮ層の堆積工程において、
上記の第１の実施の形態のＧａＮ層１３のように、厚く
堆積させることは一般には容易ではないので、ＧａＮ層
２３を薄くする代わりに、ＧａＳ層の総計の厚さを厚く
してゲート絶縁耐圧を高めたものである。
【００５１】この場合、ＧａＳ層１３を２０ｎｍとして
ＧａＳ層２４を省略することも考えられるが、その場合
には、ソース・ドレイン領域におけるＧａＳ層２４厚さ
が厚くなりすぎコンタクト抵抗率が高くなりすぎるが、
この第２の実施の形態においては薄いＧａＮ層２３をエ
ッチングストッパー的に用いているので、コンタクト抵
抗率を図８（ｂ）に示した最適範囲に精度良く制御する
ことができ、それによって、化合物半導体ＭＩＳＦＥＴ
を再現性良く製造することができる。
ＧａＳ層２４を省略することも考えられるが、その場合
には、ソース・ドレイン領域におけるＧａＳ層２４厚さ
が厚くなりすぎコンタクト抵抗率が高くなりすぎるが、
この第２の実施の形態においては薄いＧａＮ層２３をエ
ッチングストッパー的に用いているので、コンタクト抵
抗率を図８（ｂ）に示した最適範囲に精度良く制御する
ことができ、それによって、化合物半導体ＭＩＳＦＥＴ
を再現性良く製造することができる。
【００５２】図３（ｂ）参照 図３（ｂ）に示すＭＩＳＦＥＴは図３（ａ）の変形例で
あり、成膜工程は図３（ａ）の場合と同様であるので説
明を省略するが、ソース・ドレイン領域に対応する開口
部を形成する際に、ＧａＳ層２４のみを除去するだけ
で、薄いＧａＮ層２３をそのまま残しておき、ＧａＮ層
２３の表面にソース電極２１及びドレイン電極２２を設
けたものである。
あり、成膜工程は図３（ａ）の場合と同様であるので説
明を省略するが、ソース・ドレイン領域に対応する開口
部を形成する際に、ＧａＳ層２４のみを除去するだけ
で、薄いＧａＮ層２３をそのまま残しておき、ＧａＮ層
２３の表面にソース電極２１及びドレイン電極２２を設
けたものである。
【００５３】この場合、ＧａＮ層２３は２ｎｍ程度と非
常に薄いので、トンネル電流を介してソース電極２１及
びドレイン電極２２とｐ- 型ＧａＡｓ層１２とがオーミ
ックに接続されることになる。この様な構成を採用する
ことによって、ＧａＮ層２３のエッチング工程が不要と
なるので、製造工程数を削減することができ、スループ
ットが向上することになる。
常に薄いので、トンネル電流を介してソース電極２１及
びドレイン電極２２とｐ- 型ＧａＡｓ層１２とがオーミ
ックに接続されることになる。この様な構成を採用する
ことによって、ＧａＮ層２３のエッチング工程が不要と
なるので、製造工程数を削減することができ、スループ
ットが向上することになる。
【００５４】次に、図４を参照して、本発明の第３の実
施の形態のＭＩＳＦＥＴを説明する。なお、図４（ａ）
は、オーミック電極をＧａＳ層上に設けた場合の断面図
であり、また、図４（ｂ）は、オーミック電極をＧａＮ
層を介して設けた場合の断面図である。 図４（ａ）参照 まず、上記の第１の実施の形態と全く同様に、半絶縁性
ＧａＡｓ基板１１上に、ＭＯＶＰＥ法を用いて、厚さ
が、例えば、３００ｎｍで、炭素濃度が、例えば、３×
１０15ｃｍ-3のチャネル層となるｐ- 型ＧａＡｓ層１２
を成長させたのち、チャンバー内に収納したターシャリ
ブチルガリウムサルファキュベンを、３５０〜５００
℃、例えば、３５０℃の基板温度において昇華させるこ
とによって、厚さが、２原子層〜２０ｎｍ、例えば、１
０ｎｍのアモルファス状態のＧａＳ層１３成長させる。
施の形態のＭＩＳＦＥＴを説明する。なお、図４（ａ）
は、オーミック電極をＧａＳ層上に設けた場合の断面図
であり、また、図４（ｂ）は、オーミック電極をＧａＮ
層を介して設けた場合の断面図である。 図４（ａ）参照 まず、上記の第１の実施の形態と全く同様に、半絶縁性
ＧａＡｓ基板１１上に、ＭＯＶＰＥ法を用いて、厚さ
が、例えば、３００ｎｍで、炭素濃度が、例えば、３×
１０15ｃｍ-3のチャネル層となるｐ- 型ＧａＡｓ層１２
を成長させたのち、チャンバー内に収納したターシャリ
ブチルガリウムサルファキュベンを、３５０〜５００
℃、例えば、３５０℃の基板温度において昇華させるこ
とによって、厚さが、２原子層〜２０ｎｍ、例えば、１
０ｎｍのアモルファス状態のＧａＳ層１３成長させる。
【００５５】引き続いて、同じチャンバー内で、基板温
度を４００〜４５０℃、例えば、４００℃とした状態
で、ＴＥＧａを０．２５ｓｃｃｍ、及び、３５０Ｗの高
周波電力によって励起した窒素ラジカルを１ｓｃｃｍ流
すことによって、ＧａＳ層１３上に、厚さが、０．５〜
５ｎｍ、例えば、２ｎｍのＧａＮ層２３を成長させる。
度を４００〜４５０℃、例えば、４００℃とした状態
で、ＴＥＧａを０．２５ｓｃｃｍ、及び、３５０Ｗの高
周波電力によって励起した窒素ラジカルを１ｓｃｃｍ流
すことによって、ＧａＳ層１３上に、厚さが、０．５〜
５ｎｍ、例えば、２ｎｍのＧａＮ層２３を成長させる。
【００５６】引き続いて、同じチャンバー内で、ターシ
ャリブチルガリウムサルファキュベンを、３５０〜５０
０℃、例えば、３５０℃の基板温度において昇華させる
ことによって、厚さが、２原子層〜２０ｎｍ、例えば、
１０ｎｍのアモルファス状態のＧａＳ層２４成長させた
のち、引き続いて、同じチャンバー内で、基板温度を４
００〜４５０℃、例えば、４００℃とした状態で、ＴＥ
Ｇａを０．２５ｓｃｃｍ、及び、３５０Ｗの高周波電力
によって励起した窒素ラジカルを１ｓｃｃｍ流すことに
よって、ＧａＳ層２４上に、厚さが、０．５〜５ｎｍ、
例えば、２ｎｍのＧａＮ層２６を成長させる。
ャリブチルガリウムサルファキュベンを、３５０〜５０
０℃、例えば、３５０℃の基板温度において昇華させる
ことによって、厚さが、２原子層〜２０ｎｍ、例えば、
１０ｎｍのアモルファス状態のＧａＳ層２４成長させた
のち、引き続いて、同じチャンバー内で、基板温度を４
００〜４５０℃、例えば、４００℃とした状態で、ＴＥ
Ｇａを０．２５ｓｃｃｍ、及び、３５０Ｗの高周波電力
によって励起した窒素ラジカルを１ｓｃｃｍ流すことに
よって、ＧａＳ層２４上に、厚さが、０．５〜５ｎｍ、
例えば、２ｎｍのＧａＮ層２６を成長させる。
【００５７】次いで、ソース・ドレイン領域に対応する
開口部を設けたレジストパターン（図示せず）をマスク
としてホットＨ3 ＰＯ4 を用いたウェット・エッチング
を施すことによって、ＧａＮ層２６を選択的に除去して
ＧａＳ層２４を露出させたのち、Ｈ3 ＰＯ4 ＋ＨＣｌの
混合液を用いたウェット・エッチングを施すことによっ
て、ＧａＳ層２４を選択的に除去してＧａＮ層２３を露
出させ、次いで、再び、ホットＨ3 ＰＯ4 を用いたウェ
ット・エッチングを施すことによって、ＧａＮ層２３を
選択的に除去してＧａＳ層１３を露出させる。
開口部を設けたレジストパターン（図示せず）をマスク
としてホットＨ3 ＰＯ4 を用いたウェット・エッチング
を施すことによって、ＧａＮ層２６を選択的に除去して
ＧａＳ層２４を露出させたのち、Ｈ3 ＰＯ4 ＋ＨＣｌの
混合液を用いたウェット・エッチングを施すことによっ
て、ＧａＳ層２４を選択的に除去してＧａＮ層２３を露
出させ、次いで、再び、ホットＨ3 ＰＯ4 を用いたウェ
ット・エッチングを施すことによって、ＧａＮ層２３を
選択的に除去してＧａＳ層１３を露出させる。
【００５８】以降は上記の第１の実施の形態と全く同様
に、レジストパターンを除去したのち、ゲート電極及び
ソース・ドレイン電極に対応する開口部を有する新たな
レジストパターンを設け、全面に、厚さが、例えば、１
０ｎｍのＴｉ膜、厚さが、例えば、３０ｎｍのＰｔ膜、
及び、厚さが、例えば、３００ｎｍのＡｕ膜を順次堆積
させることによってＴｉ／Ｐｔ／Ａｕ層を堆積させ、次
いで、レジストパターンを除去して、レジストパターン
上に堆積したＴｉ／Ｐｔ／Ａｕ層をリフトオフすること
によって、ゲート電極２０、ソース電極２１、及び、ド
レイン電極２２を形成する。なお、この場合のゲート絶
縁膜２７は、ＧａＳ層１３／ＧａＮ層２３／ＧａＳ層２
４／ＧａＮ層２６の積層構造となる。
に、レジストパターンを除去したのち、ゲート電極及び
ソース・ドレイン電極に対応する開口部を有する新たな
レジストパターンを設け、全面に、厚さが、例えば、１
０ｎｍのＴｉ膜、厚さが、例えば、３０ｎｍのＰｔ膜、
及び、厚さが、例えば、３００ｎｍのＡｕ膜を順次堆積
させることによってＴｉ／Ｐｔ／Ａｕ層を堆積させ、次
いで、レジストパターンを除去して、レジストパターン
上に堆積したＴｉ／Ｐｔ／Ａｕ層をリフトオフすること
によって、ゲート電極２０、ソース電極２１、及び、ド
レイン電極２２を形成する。なお、この場合のゲート絶
縁膜２７は、ＧａＳ層１３／ＧａＮ層２３／ＧａＳ層２
４／ＧａＮ層２６の積層構造となる。
【００５９】この第３の実施の形態のＭＩＳＦＥＴの素
子特性は上記の第２の実施の形態と基本的に同様である
が、レジストパターンを除去するプラズマアッシング工
程等において、ＧａＳ層２４が剥離しやすい等のプロセ
ス不安定性があるので、最上層にＧａＮ層２６を設けて
おくことによってプロセス安定性が向上する。また、Ｇ
ａＮ層２６を設けることによって、ゲートの絶縁耐圧は
さらに向上する。
子特性は上記の第２の実施の形態と基本的に同様である
が、レジストパターンを除去するプラズマアッシング工
程等において、ＧａＳ層２４が剥離しやすい等のプロセ
ス不安定性があるので、最上層にＧａＮ層２６を設けて
おくことによってプロセス安定性が向上する。また、Ｇ
ａＮ層２６を設けることによって、ゲートの絶縁耐圧は
さらに向上する。
【００６０】また、この第３の実施の形態においても、
下層のＧａＮ層２３をエッチングストッパー的に用いて
いるので、コンタクト抵抗率を図８（ｂ）に示した最適
範囲に精度良く制御することができ、それによって、化
合物半導体ＭＩＳＦＥＴを再現性良く製造することがで
きる。
下層のＧａＮ層２３をエッチングストッパー的に用いて
いるので、コンタクト抵抗率を図８（ｂ）に示した最適
範囲に精度良く制御することができ、それによって、化
合物半導体ＭＩＳＦＥＴを再現性良く製造することがで
きる。
【００６１】図４（ｂ）参照 図４（ｂ）に示したＭＩＳＦＥＴは図４（ａ）の変形例
で、図３（ｂ）のＭＩＳＦＥＴに対応するものであり、
成膜工程は図４（ａ）の場合と同様であるので説明を省
略するが、ソース・ドレイン領域に対応する開口部を形
成する際に、ＧａＮ層２６及びＧａＳ層２４を除去する
だけで、薄いＧａＮ層２３をそのまま残しておき、Ｇａ
Ｎ層２３の表面にソース電極２１及びドレイン電極２２
を設けたものである。
で、図３（ｂ）のＭＩＳＦＥＴに対応するものであり、
成膜工程は図４（ａ）の場合と同様であるので説明を省
略するが、ソース・ドレイン領域に対応する開口部を形
成する際に、ＧａＮ層２６及びＧａＳ層２４を除去する
だけで、薄いＧａＮ層２３をそのまま残しておき、Ｇａ
Ｎ層２３の表面にソース電極２１及びドレイン電極２２
を設けたものである。
【００６２】この場合にも、ＧａＮ層２３は２ｎｍ程度
と非常に薄いので、トンネル電流を介してソース電極２
１及びドレイン電極２２とｐ- 型ＧａＡｓ層１２とがオ
ーミックに接続されることになる。この様な構成を採用
することによって、ＧａＮ層２３のエッチング工程が不
要となるので、製造工程数を削減することができ、スル
ープットが向上することになる。
と非常に薄いので、トンネル電流を介してソース電極２
１及びドレイン電極２２とｐ- 型ＧａＡｓ層１２とがオ
ーミックに接続されることになる。この様な構成を採用
することによって、ＧａＮ層２３のエッチング工程が不
要となるので、製造工程数を削減することができ、スル
ープットが向上することになる。
【００６３】次に、図５を参照して、本発明の第４の実
施の形態のＨＥＭＴを説明する。なお、図５（ａ）は、
オーミック電極をＧａＳ層上に設けた場合のＨＥＭＴの
断面図であり、また、図５（ｂ）は、オーミック電極を
ＧａＮ層を介して設けた場合のＨＥＭＴの断面図であ
る。 図５（ａ）参照 まず、半絶縁性ＧａＡｓ基板３１上に、ＭＯＶＰＥ法を
用いて、ＴＥＧａ（トリエチルガリウム）、ＡｓＨ3 、
及び、キャリアガスとしてのＨ2 を流して厚さが、例え
ば、５００ｎｍのアンドープのｉ型ＧａＡｓバッファ層
３２を成長させたのち、ＴＭＩｎ（トリメチルインジウ
ム）を加えて、厚さが、例えば、１４ｎｍで、Ｉｎ組成
比が０．２のノン・ドープのｉ型ＩｎＧａＡｓチャネル
層３２を堆積させ、次いで、ＡｓＨ3 をＰＨ3 に切り替
えるとともに、不純物源としてＳｉＨ4 を加えて、例え
ば、厚さが２５ｎｍで、Ｓｉ濃度が２×１０18ｃｍ
-3で、Ｉｎ組成比が０．４９のｎ型ＩｎＧａＰキャリア
供給層３３を成長させ、次いで、ＴＭＩｎの供給を停止
するとともに、ＰＨ3 を再びＡｓＨ3 に替えて厚さが、
例えば、７０ｎｍで、Ｓｉ濃度が、例えば、５×１０18
ｃｍ-3のｎ+ 型ＧａＡｓコンタクト層３５を堆積させ
る。
施の形態のＨＥＭＴを説明する。なお、図５（ａ）は、
オーミック電極をＧａＳ層上に設けた場合のＨＥＭＴの
断面図であり、また、図５（ｂ）は、オーミック電極を
ＧａＮ層を介して設けた場合のＨＥＭＴの断面図であ
る。 図５（ａ）参照 まず、半絶縁性ＧａＡｓ基板３１上に、ＭＯＶＰＥ法を
用いて、ＴＥＧａ（トリエチルガリウム）、ＡｓＨ3 、
及び、キャリアガスとしてのＨ2 を流して厚さが、例え
ば、５００ｎｍのアンドープのｉ型ＧａＡｓバッファ層
３２を成長させたのち、ＴＭＩｎ（トリメチルインジウ
ム）を加えて、厚さが、例えば、１４ｎｍで、Ｉｎ組成
比が０．２のノン・ドープのｉ型ＩｎＧａＡｓチャネル
層３２を堆積させ、次いで、ＡｓＨ3 をＰＨ3 に切り替
えるとともに、不純物源としてＳｉＨ4 を加えて、例え
ば、厚さが２５ｎｍで、Ｓｉ濃度が２×１０18ｃｍ
-3で、Ｉｎ組成比が０．４９のｎ型ＩｎＧａＰキャリア
供給層３３を成長させ、次いで、ＴＭＩｎの供給を停止
するとともに、ＰＨ3 を再びＡｓＨ3 に替えて厚さが、
例えば、７０ｎｍで、Ｓｉ濃度が、例えば、５×１０18
ｃｍ-3のｎ+ 型ＧａＡｓコンタクト層３５を堆積させ
る。
【００６４】次いで、ｎ+ 型ＧａＡｓコンタクト層３５
をＨ3 ＰＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏの混合液を用いたウェ
ット・エッチングによりソース・ドレイン領域に対応す
るようにパターニングしてゲートリセス部を形成したの
ち、ＧａＳ堆積用チャンバー内に収容し、チャンバー内
においてターシャリブチルガリウムサルファキュベン
を、３５０〜５００℃、例えば、３５０℃の基板温度に
おいて昇華させることによって、厚さが、２原子層〜２
０ｎｍ、例えば、１０ｎｍのアモルファス状態のＧａＳ
層３６成長させ、引き続いて、同じチャンバー内で、基
板温度を４００〜４５０℃、例えば、４００℃とした状
態で、ＴＥＧａを０．２５ｓｃｃｍ、及び、３５０Ｗの
高周波電力によって励起した窒素ラジカルを１ｓｃｃｍ
流すことによって、ＧａＳ層３６上に、厚さが、０．５
〜５ｎｍ、例えば、２ｎｍのＧａＮ層３７を成長させ
る。
をＨ3 ＰＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏの混合液を用いたウェ
ット・エッチングによりソース・ドレイン領域に対応す
るようにパターニングしてゲートリセス部を形成したの
ち、ＧａＳ堆積用チャンバー内に収容し、チャンバー内
においてターシャリブチルガリウムサルファキュベン
を、３５０〜５００℃、例えば、３５０℃の基板温度に
おいて昇華させることによって、厚さが、２原子層〜２
０ｎｍ、例えば、１０ｎｍのアモルファス状態のＧａＳ
層３６成長させ、引き続いて、同じチャンバー内で、基
板温度を４００〜４５０℃、例えば、４００℃とした状
態で、ＴＥＧａを０．２５ｓｃｃｍ、及び、３５０Ｗの
高周波電力によって励起した窒素ラジカルを１ｓｃｃｍ
流すことによって、ＧａＳ層３６上に、厚さが、０．５
〜５ｎｍ、例えば、２ｎｍのＧａＮ層３７を成長させ
る。
【００６５】次いで、ゲート形成用の開口部を設けたレ
ジストパターン（図示せず）をマスクとしてホットＨ3
ＰＯ4 を用いたウェット・エッチングを施すことによっ
てＧａＮ層３７を選択的除去したのち、Ｈ3 ＰＯ4 とＨ
Ｃｌの混合液を用いたウェット・エッチングを施すこと
によってＧａＳ層３６を選択的に除去する。
ジストパターン（図示せず）をマスクとしてホットＨ3
ＰＯ4 を用いたウェット・エッチングを施すことによっ
てＧａＮ層３７を選択的除去したのち、Ｈ3 ＰＯ4 とＨ
Ｃｌの混合液を用いたウェット・エッチングを施すこと
によってＧａＳ層３６を選択的に除去する。
【００６６】次いで、レジストパターンを除去したの
ち、ソース・ドレイン領域に対応する開口部を有する新
たなレジストパターン（図示せず）をマスクとしてホッ
トＨ3ＰＯ4 を用いたウェット・エッチングを施すこと
によってＧａＮ層３７を選択的除去したのち、全面に厚
さが、例えば、５００ｎｍのＡｌ膜を蒸着し、レジスト
パターンとともにリフトオフすることによってソース電
極３９及びドレイン電極４０を形成する。
ち、ソース・ドレイン領域に対応する開口部を有する新
たなレジストパターン（図示せず）をマスクとしてホッ
トＨ3ＰＯ4 を用いたウェット・エッチングを施すこと
によってＧａＮ層３７を選択的除去したのち、全面に厚
さが、例えば、５００ｎｍのＡｌ膜を蒸着し、レジスト
パターンとともにリフトオフすることによってソース電
極３９及びドレイン電極４０を形成する。
【００６７】次いで、レジストパターンを除去したの
ち、ゲート電極形成用の開口部を設けた新たなレジスト
パターン（図示せず）を設け、全面に厚さが、例えば、
５００ｎｍのＡｌ膜を蒸着し、レジストパターンととも
にリフトオフしてゲート電極３８を形成することによっ
てＨＥＭＴの基本構成が完成する。
ち、ゲート電極形成用の開口部を設けた新たなレジスト
パターン（図示せず）を設け、全面に厚さが、例えば、
５００ｎｍのＡｌ膜を蒸着し、レジストパターンととも
にリフトオフしてゲート電極３８を形成することによっ
てＨＥＭＴの基本構成が完成する。
【００６８】この本発明の第４の実施の形態のＨＥＭＴ
においては、ｎ型ＩｎＧａＰキャリア供給層３４の表面
の内、ゲート電極３８と接する部分を除いたチャネル領
域をＧａＳ層３６で被覆しているので、ｎ型ＩｎＧａＰ
キャリア供給層３４の表面のダングリング・ボンドをＳ
でターミネートして安定化することができ、それによっ
て界面準位密度が低減するのでＨＥＭＴの動作を安定化
することができる。
においては、ｎ型ＩｎＧａＰキャリア供給層３４の表面
の内、ゲート電極３８と接する部分を除いたチャネル領
域をＧａＳ層３６で被覆しているので、ｎ型ＩｎＧａＰ
キャリア供給層３４の表面のダングリング・ボンドをＳ
でターミネートして安定化することができ、それによっ
て界面準位密度が低減するのでＨＥＭＴの動作を安定化
することができる。
【００６９】この場合も、１０ｎｍ程度の膜厚のＧａＳ
層３６を介してソース電極３９及びドレイン電極４０を
設けているので、ソース電極３９及びドレイン電極４０
を低抵抗のオーミック電極とすることができる。
層３６を介してソース電極３９及びドレイン電極４０を
設けているので、ソース電極３９及びドレイン電極４０
を低抵抗のオーミック電極とすることができる。
【００７０】また、この第４の実施の形態において、Ｇ
ａＳ層３６の表面はＧａＮ層３７で被覆されているの
で、レジストパターンを除去するためにプラズマアッシ
ングを行う際に、ＧａＳ層３６が剥離することがなく、
プロセス安定性が向上する。
ａＳ層３６の表面はＧａＮ層３７で被覆されているの
で、レジストパターンを除去するためにプラズマアッシ
ングを行う際に、ＧａＳ層３６が剥離することがなく、
プロセス安定性が向上する。
【００７１】図５（ｂ）参照 図５（ｂ）に示すＨＥＭＴは図５（ａ）の変形例であ
り、成膜工程は図５（ａ）の場合と同様であるので説明
を省略するが、薄いＧａＮ層３７を介してソース電極３
９及びドレイン電極４０を設けたもので、ゲート形成用
の開口部を設けるだけで良いので、エッチング工程を少
なくすることができ、スループットが向上する。
り、成膜工程は図５（ａ）の場合と同様であるので説明
を省略するが、薄いＧａＮ層３７を介してソース電極３
９及びドレイン電極４０を設けたもので、ゲート形成用
の開口部を設けるだけで良いので、エッチング工程を少
なくすることができ、スループットが向上する。
【００７２】また、この場合には、ゲート電極３８、ソ
ース電極３９、及び、ドレイン電極４０を一度の成膜工
程及びリフトオフ工程によって形成することができるの
で、製造工程をさらに少なくすることができる。なお、
ＧａＮ層３７は２ｎｍ程度と非常に薄いので、トンネル
電流を介してソース電極３９及びドレイン電極４０とｎ
+ 型ＧａＡｓコンタクト層３５とがオーミックに接続さ
れることになる。
ース電極３９、及び、ドレイン電極４０を一度の成膜工
程及びリフトオフ工程によって形成することができるの
で、製造工程をさらに少なくすることができる。なお、
ＧａＮ層３７は２ｎｍ程度と非常に薄いので、トンネル
電流を介してソース電極３９及びドレイン電極４０とｎ
+ 型ＧａＡｓコンタクト層３５とがオーミックに接続さ
れることになる。
【００７３】次に、図６を参照して、本発明の第５の実
施の形態のＨＢＴを説明する。なお、図６（ａ）は、オ
ーミック電極をＧａＳ層上に設けた場合のＨＢＴの断面
図であり、また、図６（ｂ）は、オーミック電極をＧａ
Ｎ層を介して設けた場合のＨＢＴの断面図である。 図６（ａ）参照 まず、半絶縁性ＧａＡｓ基板４１上に、ＭＯＶＰＥ法を
用いて、ＴＥＧａ、ＡｓＨ3 、不純物源としてＳｉ
Ｈ4 、及び、キャリアガスとしてのＨ2 を流して、例え
ば、厚さが５００ｎｍで、Ｓｉ濃度が３×１０18ｃｍ-3
のｎ+ 型ＧａＡｓサブコレクタ層４２、及び、例えば、
厚さが４５０ｎｍで、Ｓｉ濃度が３×１０16ｃｍ-3のｎ
型ＧａＡｓコレクタ層４３を順次堆積させる。
施の形態のＨＢＴを説明する。なお、図６（ａ）は、オ
ーミック電極をＧａＳ層上に設けた場合のＨＢＴの断面
図であり、また、図６（ｂ）は、オーミック電極をＧａ
Ｎ層を介して設けた場合のＨＢＴの断面図である。 図６（ａ）参照 まず、半絶縁性ＧａＡｓ基板４１上に、ＭＯＶＰＥ法を
用いて、ＴＥＧａ、ＡｓＨ3 、不純物源としてＳｉ
Ｈ4 、及び、キャリアガスとしてのＨ2 を流して、例え
ば、厚さが５００ｎｍで、Ｓｉ濃度が３×１０18ｃｍ-3
のｎ+ 型ＧａＡｓサブコレクタ層４２、及び、例えば、
厚さが４５０ｎｍで、Ｓｉ濃度が３×１０16ｃｍ-3のｎ
型ＧａＡｓコレクタ層４３を順次堆積させる。
【００７４】次いで、ＳｉＨ4 をＣＢｒ4 に切り替え
て、例えば、厚さが７０ｎｍで、Ｃ濃度が４×１０19ｃ
ｍ-3のｐ+ 型ＧａＡｓベース層４４を堆積させたのち、
ＣＢｒ 4 を再びＳｉＨ4 に切り替えるとともに、ＡｓＨ
3 をＰＨ3 に切り替え、ＴＭＩｎを供給して、例えば、
厚さが５０ｎｍで、Ｓｉ濃度が３×１０17ｃｍ-3で、Ｉ
ｎ組成比が０．４９のｎ型ＩｎＧａＰエミッタ層４５を
堆積させ、次いで、ＴＭＩｎの供給を停止するととも
に、ＰＨ3 をＡｓＨ3 に切り替えて、例えば、厚さが２
００ｎｍのｎ+ 型ＧａＡｓエミッタキャップ層４６を堆
積させる。なお、ｎ+ 型ＧａＡｓエミッタキャップ層４
６は、ｎ型ＩｎＧａＰエミッタ層４５側の１５０ｎｍの
厚さの部分のＳｉ濃度は３×１０17ｃｍ-3であり、残り
の上側の５０ｎｍの厚さの部分のＳｉ濃度は３×１０18
ｃｍ-3である。
て、例えば、厚さが７０ｎｍで、Ｃ濃度が４×１０19ｃ
ｍ-3のｐ+ 型ＧａＡｓベース層４４を堆積させたのち、
ＣＢｒ 4 を再びＳｉＨ4 に切り替えるとともに、ＡｓＨ
3 をＰＨ3 に切り替え、ＴＭＩｎを供給して、例えば、
厚さが５０ｎｍで、Ｓｉ濃度が３×１０17ｃｍ-3で、Ｉ
ｎ組成比が０．４９のｎ型ＩｎＧａＰエミッタ層４５を
堆積させ、次いで、ＴＭＩｎの供給を停止するととも
に、ＰＨ3 をＡｓＨ3 に切り替えて、例えば、厚さが２
００ｎｍのｎ+ 型ＧａＡｓエミッタキャップ層４６を堆
積させる。なお、ｎ+ 型ＧａＡｓエミッタキャップ層４
６は、ｎ型ＩｎＧａＰエミッタ層４５側の１５０ｎｍの
厚さの部分のＳｉ濃度は３×１０17ｃｍ-3であり、残り
の上側の５０ｎｍの厚さの部分のＳｉ濃度は３×１０18
ｃｍ-3である。
【００７５】次いで、メサエッチングを施すことによっ
て、ｎ+ 型ＧａＡｓエミッタキャップ層４６及びｎ型Ｉ
ｎＧａＰエミッタ層４５からなるエミッタメサを形成
し、次いで、再びメサエッチングを行うことによって、
ｐ+ 型ＧａＡｓベース層４４及びｎ型ＧａＡｓコレクタ
層４３からなるベースメサを形成する。このメサエッチ
ング工程において、ＧａＡｓ層のエッチングには、Ｈ3
ＰＯ4＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏの混合液を用い、ＩｎＧａＰ
のエッチングには、Ｈ3 ＰＯ4とＨＣｌの混合液を用い
る なお、このＨＢＴを集積化する場合には、素子分離を行
うために半絶縁性ＧａＡｓ基板４１に達するメサエッチ
ングを行ってコレクタメサを形成する。
て、ｎ+ 型ＧａＡｓエミッタキャップ層４６及びｎ型Ｉ
ｎＧａＰエミッタ層４５からなるエミッタメサを形成
し、次いで、再びメサエッチングを行うことによって、
ｐ+ 型ＧａＡｓベース層４４及びｎ型ＧａＡｓコレクタ
層４３からなるベースメサを形成する。このメサエッチ
ング工程において、ＧａＡｓ層のエッチングには、Ｈ3
ＰＯ4＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏの混合液を用い、ＩｎＧａＰ
のエッチングには、Ｈ3 ＰＯ4とＨＣｌの混合液を用い
る なお、このＨＢＴを集積化する場合には、素子分離を行
うために半絶縁性ＧａＡｓ基板４１に達するメサエッチ
ングを行ってコレクタメサを形成する。
【００７６】次いで、基板をＧａＳ堆積用チャンバー内
に収容し、チャンバー内においてターシャリブチルガリ
ウムサルファキュベンを、３５０〜５００℃、例えば、
３５０℃の基板温度において昇華させることによって、
厚さが、２原子層〜２０ｎｍ、例えば、１０ｎｍのアモ
ルファス状態のＧａＳ層４７成長させ、引き続いて、同
じチャンバー内で、基板温度を４００〜４５０℃、例え
ば、４００℃とした状態で、ＴＥＧａを０．２５ｓｃｃ
ｍ、及び、３５０Ｗの高周波電力によって励起した窒素
ラジカルを１ｓｃｃｍ流すことによって、ＧａＳ層４７
上に、厚さが、０．５〜５ｎｍ、例えば、２ｎｍのＧａ
Ｎ層４８を成長させる。
に収容し、チャンバー内においてターシャリブチルガリ
ウムサルファキュベンを、３５０〜５００℃、例えば、
３５０℃の基板温度において昇華させることによって、
厚さが、２原子層〜２０ｎｍ、例えば、１０ｎｍのアモ
ルファス状態のＧａＳ層４７成長させ、引き続いて、同
じチャンバー内で、基板温度を４００〜４５０℃、例え
ば、４００℃とした状態で、ＴＥＧａを０．２５ｓｃｃ
ｍ、及び、３５０Ｗの高周波電力によって励起した窒素
ラジカルを１ｓｃｃｍ流すことによって、ＧａＳ層４７
上に、厚さが、０．５〜５ｎｍ、例えば、２ｎｍのＧａ
Ｎ層４８を成長させる。
【００７７】次いで、ベース電極形成用の開口部を設け
たレジストパターン（図示せず）をマスクとしてホット
Ｈ3 ＰＯ4 を用いたウェット・エッチングを施すことに
よってＧａＮ層４８を選択的除去したのち、全面に厚さ
が２０ｎｍのＰｔ膜及び１５０ｎｍのＡｕ膜を順次堆積
させ、レジストパターンととも除去することによって、
ベース電極５０を形成する。
たレジストパターン（図示せず）をマスクとしてホット
Ｈ3 ＰＯ4 を用いたウェット・エッチングを施すことに
よってＧａＮ層４８を選択的除去したのち、全面に厚さ
が２０ｎｍのＰｔ膜及び１５０ｎｍのＡｕ膜を順次堆積
させ、レジストパターンととも除去することによって、
ベース電極５０を形成する。
【００７８】次いで、レジストパターンを除去したの
ち、エミッタ電極及びコレクタ電極形成用の開口部を有
する新たなレジストパターン（図示せず）を設け、この
レジストパターンをマスクとしてホットＨ3 ＰＯ4 を用
いたウェット・エッチングを施すことによってＧａＮ層
４８を選択的除去したのち、全面に厚さが、例えば、厚
さが１０ｎｍＴｉ膜、厚さが３０ｎｍＰｔ膜、及び、厚
さが３００ｎｍのＡｕ膜を順次蒸着し、レジストパター
ンとともにリフトオフしてエミッタ電極４９及びドレイ
ン電極５１を形成することによってＨＢＴの基本構成が
完成する。
ち、エミッタ電極及びコレクタ電極形成用の開口部を有
する新たなレジストパターン（図示せず）を設け、この
レジストパターンをマスクとしてホットＨ3 ＰＯ4 を用
いたウェット・エッチングを施すことによってＧａＮ層
４８を選択的除去したのち、全面に厚さが、例えば、厚
さが１０ｎｍＴｉ膜、厚さが３０ｎｍＰｔ膜、及び、厚
さが３００ｎｍのＡｕ膜を順次蒸着し、レジストパター
ンとともにリフトオフしてエミッタ電極４９及びドレイ
ン電極５１を形成することによってＨＢＴの基本構成が
完成する。
【００７９】この本発明の第５の実施の形態のＨＢＴに
おいては、ｐ+ 型ＧａＡｓベース層４４の露出表面及び
ｎ型ＩｎＧａＰエミッタ層４５の側面がＧａＳ層４７に
よって覆われているので、ベース−エミッタ間のｐｎ接
合近傍の領域がＳによってターミネートされて界面準位
密度が低減し、それによって、ｐｎ接合領域における表
面再結合が抑制されるので電流利得を大きくすることが
できる。
おいては、ｐ+ 型ＧａＡｓベース層４４の露出表面及び
ｎ型ＩｎＧａＰエミッタ層４５の側面がＧａＳ層４７に
よって覆われているので、ベース−エミッタ間のｐｎ接
合近傍の領域がＳによってターミネートされて界面準位
密度が低減し、それによって、ｐｎ接合領域における表
面再結合が抑制されるので電流利得を大きくすることが
できる。
【００８０】また、この場合も、１０ｎｍ程度の膜厚の
ＧａＳ層３６を介してエミッタ電極４９、ベース電極５
０、及び、コレクタ電極５１を設けているので、エミッ
タ電極４９、ベース電極５０、及び、コレクタ電極５１
を低抵抗のオーミック電極とすることができる。
ＧａＳ層３６を介してエミッタ電極４９、ベース電極５
０、及び、コレクタ電極５１を設けているので、エミッ
タ電極４９、ベース電極５０、及び、コレクタ電極５１
を低抵抗のオーミック電極とすることができる。
【００８１】また、この第５の実施の形態においても、
ＧａＳ層４７の表面はＧａＮ層４８で被覆されているの
で、レジストパターンを除去するためのプラズマアッシ
ング工程において、ＧａＳ層４７が剥離することがな
く、プロセス安定性が向上する。
ＧａＳ層４７の表面はＧａＮ層４８で被覆されているの
で、レジストパターンを除去するためのプラズマアッシ
ング工程において、ＧａＳ層４７が剥離することがな
く、プロセス安定性が向上する。
【００８２】図６（ｂ）参照 図６（ｂ）に示すＨＢＴは図６（ａ）の変形例であり、
成膜工程は図６（ａ）の場合と同様であるので説明を省
略するが、薄いＧａＮ層４８を介してエミッタ電極４
９、ベース電極５０、及び、コレクタ電極５１を設けた
もので、ＧａＮ層４８を除去する必要がないので、エッ
チング工程を少なくすることができ、スループットが向
上する。なお、ＧａＮ層４８は２ｎｍ程度と非常に薄い
ので、トンネル電流によってエミッタ電極４９、ベース
電極５０、及び、コレクタ電極５１がオーミック電極と
なる。
成膜工程は図６（ａ）の場合と同様であるので説明を省
略するが、薄いＧａＮ層４８を介してエミッタ電極４
９、ベース電極５０、及び、コレクタ電極５１を設けた
もので、ＧａＮ層４８を除去する必要がないので、エッ
チング工程を少なくすることができ、スループットが向
上する。なお、ＧａＮ層４８は２ｎｍ程度と非常に薄い
ので、トンネル電流によってエミッタ電極４９、ベース
電極５０、及び、コレクタ電極５１がオーミック電極と
なる。
【００８３】以上、本発明の各実施の形態を説明してき
たが、本発明は各実施の形態に記載された構成に限られ
るものでなく、各種の変更が可能である。例えば、上記
の第１乃至第３の実施の形態においては、半絶縁性Ｇａ
Ａｓ基板１１を出発材料とし、この上にｐ- 型ＧａＡｓ
層１２、ＧａＳ層１３、及び、ＧａＮ層１３，２３等を
一連の成長工程によって成膜しているが、半絶縁性Ｇａ
Ａｓ基板１１上にｐ- 型ＧａＡｓ層１２を成長させたエ
ピタキシャルウェハを出発材料としても良いものであ
る。
たが、本発明は各実施の形態に記載された構成に限られ
るものでなく、各種の変更が可能である。例えば、上記
の第１乃至第３の実施の形態においては、半絶縁性Ｇａ
Ａｓ基板１１を出発材料とし、この上にｐ- 型ＧａＡｓ
層１２、ＧａＳ層１３、及び、ＧａＮ層１３，２３等を
一連の成長工程によって成膜しているが、半絶縁性Ｇａ
Ａｓ基板１１上にｐ- 型ＧａＡｓ層１２を成長させたエ
ピタキシャルウェハを出発材料としても良いものであ
る。
【００８４】この様な、エピタキシャルウェハを用いる
場合には、ＧａＳ堆積用チャンバー内において、トリス
ジメチルアミノアルシンを用いて、例えば、５００℃の
基板温度で１０分間処理を行うことによって、エピタキ
シャルウェハの表面の自然酸化膜を除去し、引き続い
て、ＨＣｌガスを用いて、例えば、５００℃の基板温度
で処理を行うことによって、ｐ- 型ＧａＡｓ層１２の表
面を数原子層程度エッチングして、表面を清浄化したの
ち、ＧａＳ層１３等の堆積を行えば良い。
場合には、ＧａＳ堆積用チャンバー内において、トリス
ジメチルアミノアルシンを用いて、例えば、５００℃の
基板温度で１０分間処理を行うことによって、エピタキ
シャルウェハの表面の自然酸化膜を除去し、引き続い
て、ＨＣｌガスを用いて、例えば、５００℃の基板温度
で処理を行うことによって、ｐ- 型ＧａＡｓ層１２の表
面を数原子層程度エッチングして、表面を清浄化したの
ち、ＧａＳ層１３等の堆積を行えば良い。
【００８５】また、この様なクリーニング工程は、上記
の第４及び第５の実施の形態における、半導体層のエッ
チング工程後に行うＧａＳ層３６，４７の成膜工程の前
にも行うことが望ましく、第４の実施の形態において
は、ｎ型ＩｎＧａＰキャリア供給層３４の表面も数原子
層除去することになる。
の第４及び第５の実施の形態における、半導体層のエッ
チング工程後に行うＧａＳ層３６，４７の成膜工程の前
にも行うことが望ましく、第４の実施の形態において
は、ｎ型ＩｎＧａＰキャリア供給層３４の表面も数原子
層除去することになる。
【００８６】また、上記の第１乃至第３の実施の形態に
おいては、ＧａＳ層１３上に、或いは、ＧａＮ層２３を
介してソース電極２１及びドレイン電極２２を設けてい
るが、ＧａＳ層１３も選択的に除去し、ゲート電極２０
とは別個の工程で、２０ｎｍのＡｕ・Ｇｅ膜／５ｎｍの
Ｎｉ膜／３００ｎｍのＡｕ膜からなる三層構造膜等のア
ロイ系のオーミック電極を形成しても良いものであり、
上記の第５の実施の形態のエミッタ電極４９及びコレク
タ電極５１の場合も全く同様である。
おいては、ＧａＳ層１３上に、或いは、ＧａＮ層２３を
介してソース電極２１及びドレイン電極２２を設けてい
るが、ＧａＳ層１３も選択的に除去し、ゲート電極２０
とは別個の工程で、２０ｎｍのＡｕ・Ｇｅ膜／５ｎｍの
Ｎｉ膜／３００ｎｍのＡｕ膜からなる三層構造膜等のア
ロイ系のオーミック電極を形成しても良いものであり、
上記の第５の実施の形態のエミッタ電極４９及びコレク
タ電極５１の場合も全く同様である。
【００８７】また、上記の第４の実施の形態においては
ＨＥＭＴとして説明しているが、ｉ型ＩｎＧａＡｓチャ
ネル層３３をｎ型ＩｎＧａＡｓチャネル層に置き換える
ことによってＭＥＳＦＥＴとして動作させることが可能
になり、本発明は、この様なＭＥＳＦＥＴも対象とする
ものである。
ＨＥＭＴとして説明しているが、ｉ型ＩｎＧａＡｓチャ
ネル層３３をｎ型ＩｎＧａＡｓチャネル層に置き換える
ことによってＭＥＳＦＥＴとして動作させることが可能
になり、本発明は、この様なＭＥＳＦＥＴも対象とする
ものである。
【００８８】また、上記の各実施の形態においては、Ｇ
ａＳ層をターシャリブチルガリウムサルファキュベンを
用いて成膜しているが、ターシャリブチルガリウムサル
ファキュベンに限られるものではなく、２〔（ｔＢｕ）
2 Ｇａ（μ−ＳＨ）〕2 を用いても良いものである。
ａＳ層をターシャリブチルガリウムサルファキュベンを
用いて成膜しているが、ターシャリブチルガリウムサル
ファキュベンに限られるものではなく、２〔（ｔＢｕ）
2 Ｇａ（μ−ＳＨ）〕2 を用いても良いものである。
【００８９】また、上記の各実施の形態においては、ピ
ンニング効果の発現が著しいＧａＡｓの表面安定化を主
目的としているが、上記の第４及び第５の実施の形態の
様にＩｎＧａＰの表面安定化にも寄与するものであり、
ピンニング効果の解除には直接関係がなくとも、Ｓによ
って表面のダングリング・ボンドをターミネートするこ
とにより界面準位密度を低減することができるので、素
子特性の向上に寄与することができるものであり、した
がって、Ｉｎx Ａｌy Ｇａ1-x-y Ａｓw Ｐ1-WやＩｎx
Ａｌy Ｇａ1-x-y Ａｓw Ｎ1-w で表される他のIII-Ｖ族
化合物半導体の表面安定化にも用いることができるもの
である。
ンニング効果の発現が著しいＧａＡｓの表面安定化を主
目的としているが、上記の第４及び第５の実施の形態の
様にＩｎＧａＰの表面安定化にも寄与するものであり、
ピンニング効果の解除には直接関係がなくとも、Ｓによ
って表面のダングリング・ボンドをターミネートするこ
とにより界面準位密度を低減することができるので、素
子特性の向上に寄与することができるものであり、した
がって、Ｉｎx Ａｌy Ｇａ1-x-y Ａｓw Ｐ1-WやＩｎx
Ａｌy Ｇａ1-x-y Ａｓw Ｎ1-w で表される他のIII-Ｖ族
化合物半導体の表面安定化にも用いることができるもの
である。
【００９０】また、上記の各実施の形態においては、表
面安定化を行う層をＧａＳ層として説明しているが、純
粋なＧａＳ層に限られるものではなく、ＡｌＧａＳやＧ
ａＳＳｅ等のIII-ＶＩ族化合物半導体でも良く、また、
オーミック電極との固相拡散反応によって金属成分がド
ープまたは合金化されたＧａＳ層等でも良い。
面安定化を行う層をＧａＳ層として説明しているが、純
粋なＧａＳ層に限られるものではなく、ＡｌＧａＳやＧ
ａＳＳｅ等のIII-ＶＩ族化合物半導体でも良く、また、
オーミック電極との固相拡散反応によって金属成分がド
ープまたは合金化されたＧａＳ層等でも良い。
【００９１】また、上記の各実施の形態においては、Ｇ
ａＳ層を絶縁体として捉え、トンネル電流によって実効
的にオーミック化するとしているが、必ずしも、純粋に
絶縁性である必要はなく、上述のオーミック電極との固
相拡散反応によって金属成分がドープされることによっ
て多少の導電性を有していてもかまわないものである。
ａＳ層を絶縁体として捉え、トンネル電流によって実効
的にオーミック化するとしているが、必ずしも、純粋に
絶縁性である必要はなく、上述のオーミック電極との固
相拡散反応によって金属成分がドープされることによっ
て多少の導電性を有していてもかまわないものである。
【００９２】また、上記の各実施の形態におけるＧａＳ
層の厚さとしては、２原子層〜２０ｎｍとしているが、
熱的安定性を増すためには、５ｎｍ以上の膜厚であるこ
とがより望ましく、また、ＧａＳ層を除去してオーミッ
ク電極を形成する場合には、ＧａＳ層は純粋に絶縁体と
して作用するものであるので、２０ｎｍ以上の膜厚でも
良いのである。
層の厚さとしては、２原子層〜２０ｎｍとしているが、
熱的安定性を増すためには、５ｎｍ以上の膜厚であるこ
とがより望ましく、また、ＧａＳ層を除去してオーミッ
ク電極を形成する場合には、ＧａＳ層は純粋に絶縁体と
して作用するものであるので、２０ｎｍ以上の膜厚でも
良いのである。
【００９３】
【発明の効果】本発明によれば、ＧａＡｓ等の化合物半
導体層の表面を少なくとも２原子層以上の厚さのＧａＳ
層とＧａＮ層の２層構造膜で覆っているので、化合物半
導体層の表面をその後の熱処理工程においても変化しな
いように安定化することができ、且つ、ＧａＮ層を用い
ることによって製造装置を共通化することができ、さら
に、ＧａＳ層上に或いはＧａＮ層を介してオーミック電
極を設けているので、オーミック電極のコンタクト抵抗
を低減することができるとともに、エッチング工程を削
減することができるので、化合物半導体装置の高性能化
及び低コスト化に寄与するところが大きい。
導体層の表面を少なくとも２原子層以上の厚さのＧａＳ
層とＧａＮ層の２層構造膜で覆っているので、化合物半
導体層の表面をその後の熱処理工程においても変化しな
いように安定化することができ、且つ、ＧａＮ層を用い
ることによって製造装置を共通化することができ、さら
に、ＧａＳ層上に或いはＧａＮ層を介してオーミック電
極を設けているので、オーミック電極のコンタクト抵抗
を低減することができるとともに、エッチング工程を削
減することができるので、化合物半導体装置の高性能化
及び低コスト化に寄与するところが大きい。
【００９４】特に、化合物半導体層としてＧａＡｓ層を
用いた場合には、ピンニング効果を解除することができ
るとともに、良好な反転層を形成することができるの
で、化合物半導体ＭＩＳＦＥＴの実用化に寄与するとこ
ろが大きい。
用いた場合には、ピンニング効果を解除することができ
るとともに、良好な反転層を形成することができるの
で、化合物半導体ＭＩＳＦＥＴの実用化に寄与するとこ
ろが大きい。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態のＭＩＳＦＥＴの製
造工程の説明図である。
造工程の説明図である。
【図３】本発明の第２の実施の形態のＭＩＳＦＥＴの断
面図である。
面図である。
【図４】本発明の第３の実施の形態のＭＩＳＦＥＴの断
面図である。
面図である。
【図５】本発明の第４の実施の形態のＨＥＭＴの断面図
である。
である。
【図６】本発明の第５の実施の形態のＨＢＴの断面図で
ある。
ある。
【図７】ＧａＡｓにおけるピンニング効果とその防止法
の説明図である。
の説明図である。
【図８】従来の改良型ＭＩＳＦＥＴの構造とコンタクト
抵抗率の説明図である。
抵抗率の説明図である。
１ 半絶縁性化合物半導体基板 ２ 化合物半導体層 ３ 少なくともＧａＳを含む層 ４ ＧａＮ層 ５ ゲート絶縁膜 ６ ゲート電極 ７ ソース電極 ８ ドレイン電極 １１ 半絶縁性ＧａＡｓ基板 １２ ｐ- 型ＧａＡｓ層 １３ ＧａＳ層 １４ ＧａＮ層 １５ レジストパターン １６ 開口部 １７ レジストパターン １８ Ｔｉ／Ｐｔ／Ａｕ層 １９ ゲート絶縁膜 ２０ ゲート電極 ２１ ソース電極 ２２ ドレイン電極 ２３ ＧａＮ層 ２４ ＧａＳ層 ２５ ゲート絶縁膜 ２６ ＧａＮ層 ２７ ゲート絶縁膜 ３１ 半絶縁性ＧａＡｓ基板 ３２ ｉ型ＧａＡｓバッファ層 ３３ ｉ型ＩｎＧａＡｓチャネル層 ３４ ｎ型ＩｎＧａＰキャリア供給層 ３５ ｎ+ 型ＧａＡｓコンタクト層 ３６ ＧａＳ層 ３７ ＧａＮ層 ３８ ゲート電極 ３９ ソース電極 ４０ ドレイン電極 ４１ 半絶縁性ＧａＡｓ基板 ４２ ｎ+ 型ＧａＡｓサブコレクタ層 ４３ ｎ型ＧａＡｓコレクタ層 ４４ ｐ+ 型ＧａＡｓベース層 ４５ ｎ型ＩｎＧａＰエミッタ層 ４６ ｎ+ 型ＧａＡｓエミッタキャップ層 ４７ ＧａＳ層 ４８ ＧａＮ層 ４９ エミッタ電極 ５０ ベース電極 ５１ コレクタ電極 ６１ 半絶縁性ＧａＡｓ基板 ６２ ｐ- 型ＧａＡｓチャネル層 ６３ ＧａＳ層 ６４ ＳｉＮ層 ６５ ゲート絶縁膜 ６６ ゲート電極 ６７ ソース電極 ６８ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｆターム(参考） 5F003 BA92 BF06 BM02 BP32 5F040 DA19 DC03 EC02 EC04 ED01 ED02 ED03 FC05 FC25 5F102 FA01 GB01 GC01 GD01 GD10 GJ05 GK05 GL04 GL05 GM04 GN05 GQ01 GS02 GT03 HC01 HC19
Claims (7)
- 【請求項１】 化合物半導体層の表面を、２原子層以上
の厚さの少なくともＧａＳを含む層で覆うと共に、前記
少なくともＧａＳを含む層の少なくとも一部をＧａＮ層
で覆ったことを特徴とする化合物半導体層。 - 【請求項２】 上記ＧａＮ層を、少なくともＧａＳを含
む層でさらに被覆したことを特徴とする請求項１記載の
化合物半導体装置。 - 【請求項３】 上記ＧａＮ層を、少なくともＧａＳを含
む層でさらに被覆すると共に、前記少なくともＧａＳを
含む層の表面をＧａＮ層でさらに被覆したことを特徴と
する請求項１記載の化合物半導体装置。 - 【請求項４】 上記少なくともＧａＳを含む層に接する
化合物半導体層が、III-Ｖ族化合物半導体層であること
を特徴とする請求項１乃至３のいずれか１項に記載の化
合物半導体装置。 - 【請求項５】 少なくとも一つのオーミック電極を、上
記化合物半導体層に接する少なくともＧａＳを含む層に
接するように設けたことを特徴とする請求項１乃至４の
いずれか１項に記載の化合物半導体装置。 - 【請求項６】 少なくとも一つのオーミック電極を、上
記化合物半導体層に接する少なくともＧａＳを含む層を
覆うＧａＮ層に接するように設けたことを特徴とする請
求項１乃至４のいずれか１項に記載の化合物半導体装
置。 - 【請求項７】 上記ＧａＮ層の内の最上層の表面に非オ
ーミック電極を設けて、金属−絶縁体−半導体構造を構
成したことを特徴とする請求項５または６に記載の化合
物半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34256298A JP4228250B2 (ja) | 1998-12-02 | 1998-12-02 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34256298A JP4228250B2 (ja) | 1998-12-02 | 1998-12-02 | 化合物半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174261A true JP2000174261A (ja) | 2000-06-23 |
| JP4228250B2 JP4228250B2 (ja) | 2009-02-25 |
Family
ID=18354727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34256298A Expired - Fee Related JP4228250B2 (ja) | 1998-12-02 | 1998-12-02 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4228250B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007519231A (ja) * | 2003-12-05 | 2007-07-12 | インターナショナル・レクティファイヤ・コーポレーション | Ｉｉｉ族窒化物素子の不動態化およびその方法 |
| US7859014B2 (en) | 2004-06-24 | 2010-12-28 | Nec Corporation | Semiconductor device |
| WO2011027577A1 (ja) * | 2009-09-07 | 2011-03-10 | 住友化学株式会社 | 電界効果トランジスタ、半導体基板、電界効果トランジスタの製造方法及び半導体基板の製造方法 |
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