CN102484077A - 场效应晶体管、半导体基板、场效应晶体管的制造方法及半导体基板的制造方法 - Google Patents

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Abstract

本发明涉及场效应晶体管，其具有栅极绝缘层、与所述栅极绝缘层相接的第1半导体结晶层以及与第1半导体结晶层晶格匹配或准晶格匹配的第2半导体结晶层，所述栅极绝缘层、所述第1半导体结晶层及所述第2半导体结晶层按照栅极绝缘层、第1半导体结晶层、第2半导体结晶层的顺序配置，所述第1半导体结晶层是Inx1Ga1-x1Asy1P1-y1(0＜x1≤1，0≤y1≤1)，所述第2半导体结晶层是Inx2Ga1-x2Asy2P1-y2(0≤x2≤1，0≤y2≤1，y2≠y1)，所述第1半导体结晶层的电子亲和力Ea1比所述第2半导体结晶层的电子亲和力Ea2小。

Description

场效应晶体管、半导体基板、场效应晶体管的制造方法及半导体基板的制造方法
技术领域
本发明涉及场效应晶体管、半导体基板、场效应晶体管的制造方法及半导体基板的制造方法。
背景技术
将化合物半导体用于通道层的MISFET(金属·绝缘体·半导体场效应晶体管)，被期待作为适合于高频工作及大功率工作的开关设备。可是，如果在半导体和绝缘体的界面形成能级，则存在使载流子的移动度下降的问题。对于半导体和绝缘体的界面形成的能级(本说明书中称为“界面能级”)的降低而言，根据非专利文献1的记载，有效方法是使用硫化物处理化合物半导体的表面。
非专利文献1：S.ArabAsz，et al.著，Vac.80卷(2006年)，888页
发明所要解决的技术问题
但是，希望能进一步降低界面能级。另外，界面能级即使存在，通过实施将该界面能级的影响抑制得很低的对策，也有望提高场效应晶体管的性能。本发明的目的就在于提供能够将界面能级的影响降到很低，具有高通道移动度的场效应晶体管。
发明内容
为了解决上述课题，在本发明的第1方式，提供一种场效应晶体管，其具有：栅极绝缘层、与栅极绝缘层相接的第1半导体结晶层、以及与第1半导体结晶层晶格匹配或准晶格匹配的第2半导体结晶层；栅极绝缘层、第1半导体结晶层及所述第2半导体结晶层是按栅极绝缘层、第1半导体结晶层、第2半导体结晶层的顺序配置的；所述第1半导体结晶层是Inx1Ga1-x1Asy1P1-y1(0＜x1≤1、0≤y1≤1)；第2半导体结晶层是Inx2Ga1-x2Asy2P1-y2(0≤x2≤1，0≤y2≤1，y2≠y1)，第1半导体结晶层的电子亲和力Ea1比第2半导体结晶层的电子亲和力Ea2小。
作为第2半导体结晶层，能举出Inx2Ga1-x2Asy2P1-y2(0≤x2≤1，0≤y2≤1，y2＞y1)。
第1半导体结晶层中的As原子浓度，比如是1％以下。场效应晶体管，优选还具有与第2半导体结晶层晶格匹配或准晶格匹配的第3半导体结晶层；第3半导体结晶层配置在第1半导体结晶层和第2半导体结晶层之间，第3半导体结晶层，比如是Alx3Inx4Ga1-x3-x4Asy3P1-y3(0＜x3＜1，0≤x4＜1，0＜x3+x4＜1，0≤y3≤1)，第3半导体结晶层的电子亲和力Ea3比第2半导体结晶层的电子亲和力Ea2小。
场效应晶体管，还可以具有与所述栅极绝缘层相接的栅电极；栅电极、栅极绝缘层、以及第1半导体结晶层，按照栅电极，栅极绝缘层，第1半导体结晶层的顺序配置，优选栅极绝缘层和第1半导体结晶层满足以下的数学公式1的关系。
(数1)
(ε1·d0)/(ε0·d1)＞v/δ
其中，d0及ε0表示被栅电极与第2半导体结晶层夹着的栅极下区域中的栅极绝缘层的厚度及相对介电常数，d1及ε1表示在栅极下区域中的第1半导体结晶层的厚度及相对介电常数，V表示上述场效应晶体管的阈值电压以上的对上述栅电极所施加的施加电压，δ＝Ea2-Ea1。
并且，场效应晶体管，优选在第2半导体结晶层的至少一部分中包含显示P型的传导型的杂质。第2半导体结晶层，可以是比如与第1半导体结晶层相接且含显示P型的传导型的杂质的结晶层。另外，第2半导体结晶层，比如，可以具有与第1半导体结晶层相接且不含杂质的无掺杂层、以及与无掺杂层相接且包含显示P型的传导型的杂质的掺杂层。同时，上述掺杂层，也可以由显示P型的传导型的杂质的浓度互相不同的多层构成。该无掺杂层的厚度，作为一个例子是20nm以下。
场效应晶体管还可以具有电子亲和力Ea4比第2半导体结晶层的电子亲和力Ea2小的第4半导体结晶层。栅极绝缘层、第2半导体结晶层及第4半导体结晶层，按栅极绝缘层，第2半导体结晶层，第4半导体结晶层的顺序配置，第4半导体结晶层优选与第2半导体结晶层晶格匹配或准晶格匹配，第4半导体结晶层的电子亲和力Ea4比第2半导体结晶层的电子亲和力Ea2小，另外第4半导体结晶层优选包含显示P型的传导型的杂质。
另外，场效应晶体管，还可以具有与栅极绝缘层相接的栅电极、源电极以及漏电极；优选栅电极、栅极绝缘层及第1半导体结晶层，按照栅电极、栅极绝缘层、第1半导体结晶层的顺序配置在第1方向上；栅电极、源电极及漏电极按照源电极、栅电极、漏电极的顺序配置在相对于第1方向垂直的第2方向上，在第1方向上邻接于栅电极的栅极下区域形成第1半导体结晶层，在源电极与栅极下区域之间、或在第1方向上邻接于源电极的源极下区域与栅极下区域之间不形成第1半导体结晶层，在漏电极和栅极下区域之间，或在第1方向上邻接于漏电极的漏极下区域和栅极下区域之间没有形成第1半导体结晶层。
场效应晶体管，优选还具有用于支撑包含所述栅极绝缘层、所述第1半导体结晶层及所述第2半导体结晶层的层积构造体的基底基板；基底基板，比如是从由单结晶GaAs构成的基板、由单结晶InP构成的基板、由单结晶Si构成的基板及SOI(Silicon on Insulator)基板构成的群中选择出的一种基板。
场效应晶体管，优选还具有相接于栅极绝缘层的栅电极、源电极和漏电极，栅电极、栅极绝缘层、第1半导体结晶层及第2半导体结晶层，按照栅电极，栅极绝缘层，第1半导体结晶层，第2半导体结晶层的顺序配置于第1方向上，栅电极、源电极及漏电极，按照源电极，栅电极，漏电极的顺序，配置在垂直于第1方向的第2方向上，在第1方向上邻接于栅电极的栅极下区域，形成第1半导体结晶层及第2半导体结晶层，在第1方向上邻接于源电极的源极下区域，及在第1方向上邻接于漏电极的漏极下区域，形成第2半导体结晶层，在源极下区域和栅极下区域之间的第2半导体结晶层，以及漏极下区域和栅极下区域之间的第2半导体结晶层，掺杂用于生成载流子的杂原子；在源电极或源极下区域和栅极下区域之间的第1半导体结晶层，以及漏电极或漏极下区域和栅极下区域之间的第1半导体结晶层，也可以不掺杂生成所述载流子的杂原子。
在本发明的第2方式中，提供半导体基板，具有：基底基板、与基底基板相接的第2半导体结晶层、与第2半导体结晶层晶格匹配或准晶格匹配的第1半导体结晶层；第1半导体结晶层是Inx1Ga1-x1Asy1P1-y1(0＜x1≤1，0≤y1≤1)，第2半导体结晶层是Inx2Ga1-x2Asy2P1-y2(0≤x2≤1，0≤y2≤1，y2≠y1)，第1半导体结晶层的电子亲和力Ea1比第2半导体结晶层的电子亲和力Ea2小。基底基板支撑包含第1半导体结晶层及第2半导体结晶层的层积构造体。
第2半导体结晶层，比如是Inx2Ga1-x2Asy2P1-y2(0≤x2≤1，0≤y2≤1，y2＞y1)。第1半导体结晶层中的As原子浓度为1％以下。半导体基板，优选还包括与第2半导体结晶层晶格匹配或准晶格匹配的第3半导体结晶层，第3半导体结晶层配置在所述第1半导体结晶层和所述第2半导体结晶层之间；作为第3半导体结晶层可以列举Alx3Inx4Ga1-x3-x4Asy3P1-y3(0＜x3＜1，0≤x4＜1，0＜x3+x4＜1，0≤y3≤1)，第3半导体结晶层的电子亲和力Ea3比第2半导体结晶层的电子亲和力Ea2小。
另外，半导体基板中，最好在第2半导体结晶层的至少一部中包含显示P型的传导型的杂质。第2半导体结晶层，比如，可以是与第1半导体结晶层相接且含显示P型的传导型的杂质的结晶层。另外，第2半导体结晶层，比如可以具有与所述第1半导体结晶层相接且不包含所述杂质的无掺杂层，以及与无掺杂层相接且含有显示P型的传导型的杂质的掺杂层。另外，上述掺杂层，可以由显示P型的传导型的杂质的浓度互相不同的多个层构成。该无掺杂层的厚度，作为一个例可以举出20nm以下。
半导体基板，优选还具有电子亲和力Ea4比第2半导体结晶层的电子亲和力Ea2还小的第4半导体结晶层，第1半导体结晶层、第2半导体结晶层及第4半导体结晶层，按照第1半导体结晶层，第2半导体结晶层，第4半导体结晶层的顺序配置，第4半导体结晶层优选与第2半导体结晶层晶格匹配或准晶格匹配，优选第4半导体结晶层的电子亲和力Ea4比第2半导体结晶层的电子亲和力Ea2还小，还优选第4半导体结晶层含有显示P型的传导型的杂质。
作为在半导体基板的基底基板，可以举出由单结晶GaAs构成的基板，由结晶InP构成的基板，由单结晶Si构成的基板及SOI(Silico noInsulator)基板构成的群中选择出的一种基板。
在本发明的第3方式中，提供一种半导体基板的制造方法，包括在基底基板上使第2半导体结晶层外延生长的步骤、以及在第2半导体结晶层上外延生长第1半导体结晶层的步骤；在使第2半导体结晶层外延生长的步骤中，所述第2半导体结晶层以Inx2Ga1-x2Asy2P1-y2(0≤x2≤1，0≤y2≤1)的形式生长，在使所述第1半导体结晶层外延生长的步骤中，使第1半导体结晶层为Inx1Ga1-x1Asy1P1-y1(0＜x1≤1，0≤y1≤1，y1≠y2)，并使其与第2半导体结晶层晶格匹配或准晶格匹配地生长，并以使第1半导体结晶层的电子亲和力Ea1比第2半导体结晶层的电子亲和力Ea2小的方式使第1半导体结晶层及第2半导体结晶层生长。
在第3方式中，提供一种场效应晶体管的制造方法，其具有与半导体基板中的第1半导体结晶层相接形成绝缘层的步骤；和与绝缘层相接形成成为场效应晶体管的栅电极的导电层的步骤。绝缘层优选通过含还原材料的气氛中的ALD法或者MOCVD法形成。
场效应晶体管的制造方法中，在形成绝缘层的步骤前，可以具有在第1半导体结晶层的上方形成用于覆盖形成栅电极的区域的掩模的步骤，通过将掩模使用于屏蔽膜的蚀刻法来除去被掩模覆盖的区域以外的第1半导体结晶层的步骤，以及在第2半导体结晶层的被除去了第1半导体结晶层的区域，通过将掩模使用于屏蔽膜的离子注入来掺杂杂原子的步骤。
在本发明的第4方式中，提供如下的场效应晶体管的制造方法，所述场效应晶体管具有第1半导体结晶层和与第1半导体结晶层晶格匹配或准晶格匹配的第2半导体结晶层，第1半导体结晶层是Inx1Ga1-x1Asy1P1-y1(0＜x1≤1，0≤y1≤1)，第2半导体结晶层是Inx2Ga1-x2Asy2P1-y2(0≤x2≤1，0≤y2≤1，y2≠y1)，所述制造方法包括：以与第1半导体结晶层的电子亲和力Ea1小于第2半导体结晶层的电子亲和力Ea2的半导体基板中的第1半导体结晶层相接形成绝缘层的步骤、和与绝缘层相接，形成成为场效应晶体管的栅电极的导电层的步骤。该绝缘层，比如通过包含还原材料的气氛中的ALD法或MOCVD法形成。
附图说明
【图1】表示场效应晶体管100的剖面例。
【图2】表示在场效应晶体管100的制造例的制造过程中的剖面例。
【图3】表示在场效应晶体管100的制造例的制造过程中的剖面例。
【图4】表示在场效应晶体管100的制造例的制造过程中的剖面例。
【图5】表示场效应晶体管200的剖面例。
【图6】表示场效应晶体管300的剖面例。
【图7】表示场效应晶体管400的剖面例。
【图8】表示场效应晶体管500的剖面图。
【图9】表示在场效应晶体管500的制造过程中的剖面图。
【图10】表示在场效应晶体管500的制造过程中的剖面图。
【图11】表示在场效应晶体管500的制造过程中的剖面图。
【图12】表示在场效应晶体管500的制造过程中的剖面图。
【图13】表示在场效应晶体管500的制造过程中的剖面图。
【图14】表示在场效应晶体管500的制造过程中的剖面图。
【图15】是以比较例的场效应晶体管作为比较，表示场效应晶体管500的通道移动度相对表面电子浓度的实验数据的图表。
【图16】表示场效应晶体管600的剖面图。
【图17】表示在场效应晶体管600的制造过程中的剖面图。
【图18】表示在场效应晶体管600的制造过程中的剖面图。
【图19】表示在场效应晶体管600的制造过程中的剖面图。
【图20】表示在场效应晶体管600的制造过程中的剖面图。
【图21】表示在场效应晶体管600的制造过程中的剖面图。
【图22】表示在场效应晶体管600的制造过程中的剖面图。
【图23】表示在场效应晶体管600的制造过程中的剖面图。
【图24】表示在场效应晶体管600的制造过程中的剖面图。
【图25】表示用电子显微镜观察的场效应晶体管600的栅电极端部的剖面的照片。
【图26】表示用电子显微镜观察的场效应晶体管600的栅电极中央部的剖面的照片。
【图27】表示场效应晶体管600的漏极电压相对漏极电流特性(Vd-Id特性)。
【图28】表示互导率以及场效应晶体管600的栅极电压相对于漏极电流特性(Vg-Id特性)。
【图29】表示场效应晶体管600的通道移动度相对表面电子浓度的实验数据的图表。
具体实施方式
图1表示作为本发明的实施方式的场效应晶体管100的剖面例。场效应晶体管100具有基底基板102、第2半导体结晶层104、第1半导体结晶层106、第2N型区域108、第1N型区域110、栅极绝缘层112、源电极114、漏电极116及栅电极118。
基底基板102支撑包含栅极绝缘层112、第1半导体结晶层106及第2半导体结晶层104的层积构造体。基底基板102，比如是由单结晶GaAs构成的基板，由单结晶InP构成的基板，由单结晶Si构成的基板或SOI(Silico no Insulator)基板。
基底基板102采用单结晶Si构成的基板时，能通过使用低成本的硅晶片而降低场效应晶体管100的成本。另外，因为单结晶Si的热传导性好，所以由单结晶Si组成的基底基板102，能高效率性地排出场效应晶体管100所发生的热。SOI基板热传导性好，且寄生电容小。因此，基底基板102使用SOI基板时，能高效地排出场效应晶体管100所产生的热，且由于能降低场效应晶体管100的寄生电容，也能提高场效应晶体管100的工作速度。
第2半导体结晶层104与第1半导体结晶层106晶格匹配或准晶格匹配，第1半导体结晶层106与栅极绝缘层112相接。第2半导体结晶层104，比如是Inx2Ga1-x2Asy2P1-y2(0≤x2≤1，0≤y2≤1，y2≠y1)。第1半导体结晶层106，比如是Inx1Ga1-x1Asy1P1-y1(0＜x1≤1，0≤y1≤1)。第1半导体结晶层106的电子亲和力Ea1，比第2半导体结晶层104电子亲和力Ea2小。
具体而言，第1半导体结晶层106为InP时，第2半导体结晶层104，比如是InGaAs。第1半导体结晶层106为InGaP时，第2半导体结晶层104，比如是InGaAs。第1半导体结晶层106为InGaP时，第2半导体结晶层104，比如是InP。
第2半导体结晶层104和第1半导体结晶层106的连接面形成异质结界面，在该异质结界面附近形成电子云。该电子云作为场效应晶体管100通道而发挥作用。在栅极绝缘层112和第1半导体结晶层106的界面大量地形成起因于结晶缺陷的载流子的陷阱中心。电子云，从栅极绝缘层112及第1半导体结晶层106的界面偏离相当于第1半导体结晶层106厚度的距离而形成。其结果，在场效应晶体管100的通道移动的载流子被陷阱中心分散的概率变低，所以能加大场效应晶体管100的载流子移动度。
第2半导体结晶层104，可以是Inx2Ga1-x2Asy2P1-y2(0≤x2≤1，0≤y2≤1，y2＞y1)。即第1半导体结晶层106，与第2半导体结晶层104相比，As相对于P的比例小。根据本发明者们的实验探讨，As的氧化物具有作为载流子的电子陷阱中心的作用。由于降低与栅极绝缘层112相接的第1半导体结晶层106中的As的比例，因而陷阱中心减少。其结果，被分散的载流子的比例减少，能加大载流子移动度。
当第1半导体结晶层106的As的比例变小时，第1半导体结晶层106中的As原子浓度成为在使用了X射线光电子光谱法(X-ray PhotoelectronSpectroscopy)的测量中测量限度以下的水平，因而优选减小As的比例。一般通过X射线光电子光谱法的测量，原子的检测限是1％左右。比如，在第1半导体结晶层106中的As的比例，优选是1％以下。
第2半导体结晶层104，至少在一部分中含有显示P型的传导型的杂质。如果第2半导体结晶层104的至少一部中包含着显示P型的传导型的杂质，则由于电子的一部分被受体捕获，在第2半导体结晶层104中的负的空间电荷增加。其结果，第2半导体结晶层104的潜在力变高，能够抑制在第2半导体结晶层104和第1半导体结晶层106的界面附近一侧形成的电子云向第2半导体结晶层104的内部扩展，从而能够提高该界面中的电子云的密度，提高基于栅电极的通道电子的控制性。
第2半导体结晶层104，可以具有与第1半导体结晶层106相接且不含表现P型的传导型的杂质的无掺杂层、和与该无掺杂层相接且含显示P型的传导型的杂质的掺杂层。另外，上述掺杂层，可以由显示P型的传导型的杂质的浓度互相不相同的多个层构成。比如，无掺杂层是在从第2半导体结晶层104与第1半导体结晶层106的界面起算预先确定的距离的区域内形成的层。因为第2半导体结晶层104具有上述的无掺杂层及掺杂层，因此，在该界面附近，载流子不被显示P型的传导型的杂质扩散，所以可以防止移动度的降低。无掺杂层的厚度，比如是20nm以下，优选是10nm以下。
场效应晶体管100中，在第2半导体结晶层104和基底基板102之间，可以包含具有与第1半导体结晶层106的电子亲和力同等大小的电子亲和力的第4半导体结晶层。场效应晶体管100通过具有该第4半导体结晶层，从而能够抑制第2半导体结晶层104与第1半导体结晶层106的界面附近的电子云向基底基板侧的扩散，所以能够提高电子云的密度，提高栅电极的通道电子的控制性。
第2N型区域108，是在第2半导体结晶层104形成的N型区域。第1N型区域110，是在第1半导体结晶层106形成的N型区域。作为N型区域的形成方法，可以列举离子注入Si原子等的N型杂质之后，根据基于退火而产生的活化而形成的方法。N型区域分别在源电极114及漏电极116之下形成。源电极114下的第2N型区域108及第1N型区域110，具有作为场效应晶体管的源极的作用。漏电极116下的第2N型区域108及第1N型区域110，具有作为场效应晶体管的漏极作用。
栅极绝缘层112将第1半导体结晶层106和栅电极118实现直流电分离。栅极绝缘层112，比如是氧化铝(A12O3)层。作为氧化铝层的制造方法，可以列举ALD(Atomic layer deposition)法。源电极114及漏电极116，与第1N型区域110上相接地形成。栅电极118与栅极绝缘层112相接地形成。源电极114、漏电极116及栅电极118，比如是Ti及Au的金属层积膜。
栅电极118、栅极绝缘层112、第1半导体结晶层106及第2半导体结晶层104，是按照栅电极118，栅极绝缘层112，第1半导体结晶层106，第2半导体结晶层104的顺序配置的。优选栅极绝缘层112及第1半导体结晶层106具有满足数1关系的特性。
(数1)
(ε1·d0)/(ε0·d1)＞v/δ
其中，d0及ε0表示栅电极118和第1半导体结晶层106夹着的栅极下区域中的栅极绝缘层112的厚度及相对介电常数，d1及ε1表示栅极下区域中的第1半导体结晶层106厚度及相对介电常数，V表示场效应晶体管100的阈值电压以上的对栅电极118所施加的施加电压，δ＝Ea2-Ea1。当V大于等于场效应晶体管100的阈值电压，且载流子在场效应晶体管100的源电极114和漏电极116之间的移动状态下，通过满足数1所述的关系，能够在与第1半导体结晶层106相接的第2半导体结晶层104内诱发高移动度的通道电子。数1的关系，可通过下式导出。
栅极绝缘层112的容量C0，由下式表示：
C0＝ε0/d0……(式1)
因此，在栅极绝缘层112和第1半导体结晶层106的界面引起的电荷Q0由下式给出，即，
Q0＝V×C0＝V×ε0/d0……(式2)
相对于此，栅极绝缘层112及第1半导体结晶层106的合成容量，由下式所示：
C0＝ε0·ε1/(d0ε1+d1ε0)…(式3)
因此，第1半导体结晶层106和第2半导体结晶层104界面引起的电荷Q1，由下式所示：
Q1＝(V+δ)×C1＝(V+δ)×ε0·ε1/(d0ε1+d1ε0)…(式4)。
这里，如果是
Q1＞Q0……(式5)
则在第2半导体结晶层104内产生高移动度通道电子。因此，如果将式2及式4代入式5，则变成：
(V+δ)×ε0·ε1/(d0ε1+d1ε0)＞v×ε0/d0…(式6)
整理公式6，得到数1所示的(ε1·d0)/(ε0·d1)＞v/δ。
即，当满足数1的关系时，能够在与第1半导体结晶层106相接的第2半导体结晶层104内诱发高移动度通道电子。
如上所述，在场效应晶体管100中，在栅极绝缘层112和第2半导体结晶层104之间形成有第1半导体结晶层106，所以，第2半导体结晶层104和第1半导体结晶层106的界面，只从栅极绝缘层112和第2半导体结晶层104的界面离偏相当于第1半导体结晶层106的厚度的距离。因此，即使在栅极绝缘层112及第1半导体结晶层106的界面存在陷阱中心，也能够降低载流子被分散的概率，从而能够加大载流子的移动度。并且，通过将第2半导体结晶层104设定为P型而提高载流子的密度，提高栅电极的通道电子的控制性，从而能够抑制短通道效应。
图2至图4，表示场效应晶体管100的制造方法的一例的制造过程中的剖面例。如图2所示，在基底基板102上面依次层积第2半导体结晶层104及第1半导体结晶层106。第2半导体结晶层104及第1半导体结晶层106的形成方法，比如是使用了MOCVD(Metal Organic Chemical VaporDeposition)法的外延生长或MBE(Molecular Beam Epitaxy)法。
如图3所示，在第2半导体结晶层104上形成第2N型区域108，在第1半导体结晶层106上形成第1N型区域110，进一步形成栅极绝缘层112。第2N型区域108及第1N型区域110的形成方法，是把N型的杂原子以离子状态注入的离子注入法。该N型的杂原子，比如是Si原子。在注入离子时，优选在第1N型区域110上预先形成无图示的牺牲层。优选在离子注入后进行退火。
在形成了牺牲层时，在除去该牺牲层之后形成栅极绝缘层112。作为栅极绝缘层112的形成方法，可例示ALD法。优选通过在含有还原材料的气氛中的ALD法或MOCVD法形成栅极绝缘层112。还原材料，比如是氢(H2)、三甲基铝(Al(CH3)3)。
如图4所示，通过蚀刻法除去第1N型区域110上的栅极绝缘层112形成源电极114及漏电极116。当由Ti及Au的金属层积膜形成源电极114及漏电极116时，比如，采用组合了基于蒸镀法或溅射法的薄膜形成和剥离法的图案化法。最后，在栅极绝缘层112上面形成栅电极118。在用Ti及Au的金属层积膜形成栅电极118的情况下，可以用与源电极114及漏电极116同样的方法形成。
再者，基底基板102如果使用单结晶GaAs基板、单结晶InP基板等单结晶化合物半导体基板时，能够重复利用基底基板102。比如，在基底基板102和第2半导体结晶层104之间设置剥离层，在该剥离层上面形成包含栅极绝缘层112、第1半导体结晶层106及第2半导体结晶层104的层积构造体。通过用蚀刻法等除去剥离层，以剥离层为界将层积构造体从基底基板102剥离。采用被剥离后的层积构造体制造电子单元的同时，可以将剥离后的基底基板102作为新的层积构造体的基底基板而再利用。被剥离后的层积构造体，能与由单结晶Si组成的基板，SOI(Silico on Insulator)基板、玻璃基板、陶瓷基板、或塑料基板等粘接。在被这些基板粘接的层积构造体上形成电子单元。
在上述实施方式中说明了场效应晶体管100，不过，也能够把握半导体基板的构成。即，公开了具有基底基板102、接触基底基板102的第2半导体结晶层104和与第2半导体结晶层104晶格匹配或准晶格匹配的第1半导体结晶层106，第1半导体结晶层106是Inx1Ga1-x1Asy1P1-y1(0＜x1≤1，0≤y1≤1)，第2半导体结晶层104是Inx2Ga1-x2Asy2P1-y2(0≤x2≤1，0≤y2≤1，y2≠y1)，第1半导体结晶层106的电子亲和力Ea1比第2半导体结晶层104电子亲和力Ea2小的半导体基板。同时还公开了半导体基板的制造方法。
图5表示作为本发明的实施方式的场效应晶体管200的剖面例。场效应晶体管200，除包括第3半导体结晶层202的方面以外，具有和场效应晶体管100同样的构成。因此，以下仅就不同构成部分加以说明。
第3半导体结晶层202配置在第1半导体结晶层106和第2半导体结晶层104之间。第3半导体结晶层202与第2半导体结晶层104晶格匹配或准晶格匹配。第3半导体结晶层202，比如是Alx3Inx4Ga1-x3-x4Asy3P1-y3(0＜x3＜1、0≤x4＜1、0＜x3+x4＜1、0≤y3≤1)。第3半导体结晶层202的电子亲和力Ea3，比第2半导体结晶层104电子亲和力Ea2小。
具体而言，在第1半导体结晶层106为InP时，比如，第3半导体结晶层202是AlInAs，第2半导体结晶层104是InGaAs。另外，在第1半导体结晶层106为InGaP时，比如，第3半导体结晶层202是AlGaAs，第2半导体结晶层104是InGaAs。进一步，在第1半导体结晶层106为InGaP的情况时，比如，第3半导体结晶层202是AlGaAsP，第2半导体结晶层104是InP。再者，在第1半导体结晶层106和第2N型区域108之间形成作为第3半导体结晶层202的N型层的第3N型区域204。
在第1半导体结晶层106和第2半导体结晶层104的接合部中，由于第1半导体结晶层106和第2半导体结晶层104各自的构成成分异常扩散，有时造成结晶构造不规则。场效应晶体管200由于具有第3半导体结晶层202，因而能够抑制该结晶构造的不规则。具体而言，认为在场效应晶体管200具有含铝(Al)的第3半导体结晶层202时，通过抑制Al异常扩散而抑制结晶构造的不规则。其结果，能够加大场效应晶体管200的载流子移动度。另外，也可以将场效应晶体管200的构成理解为半导体基板的构成。
图6表示本发明的实施方式的场效应晶体管300的剖面例。场效应晶体管300，除了具有第4半导体结晶层302的点以外，均具有和场效应晶体管200同样的构成。因此，以下说明不同的构成。
第4半导体结晶层302具有P型的传导型，栅极绝缘层112、第2半导体结晶层104及第4半导体结晶层302，按照栅极绝缘层112，第2半导体结晶层104，第4半导体结晶层302的顺序配置。第4半导体结晶层302与第2半导体结晶层104晶格匹配或准晶格匹配。第4半导体结晶层302的电子亲和力Ea4，比第2半导体结晶层的电子亲和力Ea2小。
通过具有第4半导体结晶层302，有时能得到设第2半导体结晶层104为P型时同样的效果。即，第4半导体结晶层302，抑制在第3半导体结晶层202和第1半导体结晶层106的界面附近形成的电子云在第2半导体结晶层104内部扩展。其结果，在该界面的电子云的密度进一步提高，栅电极的通道电子的控制性升高。场效应晶体管300的构成也可以理解为半导体基板的构成。
图7表示作为本发明的实施方式的场效应晶体管400的剖面例。场效应晶体管400，除了有凹部402这一点外，其余和场效应晶体管300具有同样的构成。因而以下说明关于相异的构成。
将按照栅电极118、栅极绝缘层112及第1半导体结晶层106的顺序配置的方向作为第1方向，将按照源电极114、栅电极118以及漏电极116的顺序配置的方向作为第2方向。第1方向和第2方向具有实质上垂直相交的关系。作为在第1方向上邻接栅电极118的区域的栅极下区域中形成第1半导体结晶层106。通过形成第1半导体结晶层106，有时能得到载流子移动度变大的效果。
另一方面，在栅极下区域与源电极114之间不形成第1半导体结晶层106及第3半导体结晶层202，在栅极下区域与漏电极116之间不形成第1半导体结晶层106及第3半导体结晶层202。即，在栅极下区域与源电极114之间，及栅极下区域与漏电极116之间，形成未形成第1半导体结晶层106及第3半导体结晶层202的凹部402。
由于有凹部402，使得向栅极绝缘层112与第1半导体结晶层106的界面或者第1半导体结晶层106与第3半导体结晶层202的界面的载流子注入被抑制，载流子被注入第3半导体结晶层202和第2半导体结晶层104的界面附近。其结果，场效应晶体管400的导通特性变得良好。
再者，在第1方向上在邻接源电极114的源极下区域，也可以形成第1半导体结晶层106及第3半导体结晶层202，也可以在第1方向上邻接漏电极116的漏极下区域形成第1半导体结晶层106及第3半导体结晶层202。该情况下，在栅极下区域和源极下区域之间，及在栅极下区域和漏极下区域之间，形成未形成第1半导体结晶层106及第3半导体结晶层202的凹部。
(实施例1)
图8表示作为本发明的实施例的场效应晶体管500的剖面图。从图9到图14，表示在场效应晶体管500的制造过程中的剖面图。
如图9所示，准备P型的InP基板502，在InP基板502的(001)表面上，使P型的InGaAs层504及I型的InP层506外延生长。将InGaAs层504的组成设定为In0.53Ga0.47As，P型杂质的浓度为3×1016cm-3。进一步在InP层506上面形成了用于抑制VB族原子的缺失的牺牲保护层508。牺牲保护层508形成了厚度6nm的Al2O3。
如图10所示，形成掩模510，离子注入了Si原子。离子注入的注入能量为30keV，注入量为2×1014cm-2。
如图11所示，将采用RTA(Rapid thermal anneal)法注入的Si活化。由此，形成了InGaAs层504的N型层512及InP层506的N型层514。RTA的条件为600℃、进行10秒。
如图12所示，剥离牺牲保护层508，进行了表面清洗。作为牺牲保护层508的剥离及表面清洗，进行了基于缓冲氢氟酸(BHF)的蚀刻法、基于稀氢氟酸(DHF)及氢氧化铵(NH4OH)的蚀刻法。
如图13所示，形成了Al2O3层516及TaN层518。通过ALD法以13nm的厚度形成了Al2O3层516。通过离子束溅射法以30nm的厚形成了TaN层518。
如图14所示，形成源极及漏极的接触孔，在该接触孔形成了源电极520及漏电极522。接触孔的形成，首先通过以SF6作为蚀刻气体使用的反应性离子蚀刻对TaN层518进行干式蚀刻，接下来，通过以BHF作为蚀刻液的湿蚀刻法对Al2O3层516进行蚀刻。掩模形成后，通过蒸镀法形成Ti及Au的层积膜，通过用于剥离掩模的剥离法形成了源电极520及漏电极522。
进一步，掩模形成后，通过蒸镀法形成Ti及Au的层积膜，通过用于剥离掩模的剥离法形成栅电极524，通过以SF6作为蚀刻气体使用的反应性离子蚀刻对TaN层518进行干蚀刻，进行了栅电极524的形成及电极间分离。这样，制造了图8所示的场效应晶体管500。
作为比较例，制造出不具有InP层506的场效应晶体管。在这种情况下的InGaAs层的厚度，设定为与InGaAs层504厚度加上InP层506厚度后的厚度相同。
图15是以比较例的场效应晶体管作为比较，表示场效应晶体管500的通道移动度相对表面电子浓度的实验数据的图表。场效应晶体管500是以「InP(4nm)/InGaAs」为参照的圈符号内的数据，与以「InGaAs」为参照的四角形符号内的比较例相比，其通道移动度变大。也就是说，由于具有与第1半导体结晶层106对应的InP层506，所以效应晶体管500的通道移动度变大。
(实施例2)
图16表示本发明的其他实施例的场效应晶体管600的剖面图。场效应晶体管600，不具有场效应晶体管500中的InP层506的N型层514。
从图17到图24，表示在场效应晶体管600制造过程中的剖面图。和实施例1同样，如图17所示，在P型的InP基板502上面，使P型的InGaAs层504及I型的InP层506外延生长，在InP层506上面形成了牺牲保护层508。各层的组成、杂质浓度、厚度等和实施例1同样。进一步在牺牲保护层508上面形成了掩模510。掩模510是光致抗蚀剂膜，以覆盖形成有栅电极524的区域的状态形成。
如图18所示，把掩模510做为遮蔽膜，通过蚀刻法除去牺牲保护层508及InP层506。接着，如图19所示，将掩模510直接作为遮蔽膜使用，在除去了牺牲保护层508及InP层506的区域的InGaAs层504中离子注入Si原子。离子注入的注入能量及注入量，和实施例1同样，为30keV及2×1014cm-2。
如图20所示，通过灰化除去了掩模510。通过该灰化形成了氧化物602。用蚀刻法除去了氧化物602之后，如图21所示，形成了与牺牲保护层508同样的牺牲保护层604。此后，采用RTA法将注入的Si活化。这样，在InGaAs层504上形成了N型层512。RTA的条件，与实施例1同样，为600℃、10秒。
如图22所示，和实施例1同样地剥离牺牲保护层508及牺牲保护层604，和实施例1同样地进行表面清洗，如图23所示，和实施例1同样形成了Al2O3层516及TaN层518。接着，如图24所示，形成源极及漏极的接触孔，在该接触孔形成了和实施例1同样的源电极520及漏电极522。
接下来，与实施例1同样，形成掩模后，通过蒸镀法形成Ti及Au的层积膜，根据用于剥离掩模的剥离法形成栅电极524，根据作为蚀刻气体使用了SF6的反应性离子蚀刻法对TaN层518进行干式蚀刻，并进行栅电极524的形成及电极间分离。这样，制造了图16所示的场效应晶体管600。
实施例2的场效应晶体管600因为经过上述制造过程，所以不形成InP层506的N型层514。实施例1的场效应晶体管500中，源极-漏极间的电压施加到InGaAs层504的N型层512和InP层506的N型层514双方。另一方面，在本实施例2的场效应晶体管600中，只在InGaAs层504的N型层512施加源极-漏极间的电压。
实施例1的场效应晶体管500和实施例2的场效应晶体管600，为期待在全都InGaAs层504和InP层506的界面形成2维电子气体而设计的，不过，也可在作为栅极绝缘层的Al2O3层516与InP层506的界面形成2维电子气体。在本实施例2的场效应晶体管600中，因为N型层不形成在InP层506，所以，假如在Al2O3层516和InP层506的界面也形成了2维电子气体，以此为通道发挥作用的比例也很低。因而，把在载流子陷阱造成的散乱的影响少的界面(InGaAs层504和InP层506界面)形成的2维电子气，作为支配性的通道而发挥作用，得以提高场效应晶体管600的性能。
图25表示用电子显微镜观察在场效应晶体管600的栅电极端部的剖面的照片。图26表示用电子显微镜观察在场效应晶体管600的栅电极中央部的剖面的照片。确认了在栅电极端部中，InP层506被除去。
图27表示场效应晶体管600的漏极电压相对漏极电流特性(Vd-Id特性)。是场效应晶体管600的通道长为1μm时的结果。在图27中，示出了从0V到+1.6V，按照0.2v的差使栅极电压变化的状态。由此可知，与Vd-Id特性相比，基于栅极电压的漏极电流的控制性良好。
图28是表示互导率和场效应晶体管600的栅极电压相对漏极电流特性(Vg-Id特性)。是场效应晶体管600的通道长度为6μm时的情况。设漏极电压为50mV。由此可知，基于栅极电压的漏极电流的切换特性良好。互导率的峰值表示为约13mS/mm。
图29表示场效应晶体管600的通道移动度相对表面电子浓度的实验数据的图表。通道移动度表示了峰值为约5600(cm2/Vs)的高值。与图15所示的场效应晶体管500的通道移动度比较，可见得到了极大的改善。
关于权利要求、说明书以及附图中所示的各处理各处理的执行顺序，只要未特别明示为「在…之前」、「比…先行」等，且只要未将前处理的输出用于后处理中，则可按任意顺序实施。关于权利要求、说明书以及图示中的工作流程，即使为方便起见而使用「首先」、「接着」等字样进行说明，但并非意味着必须按该顺序实施。
符号说明
100场效应晶体管，102基底基板，104第2半导体结晶层，106第1半导体结晶层，108第2N型区域，110第1N型区域，112栅极绝缘层，114源电极，116漏电极，118栅电极，200场效应晶体管，202第3半导体结晶层，204第3N型区域，300场效应晶体管，302第4半导体结晶层，400场效应晶体管，402凹部，500场效应晶体管，502 InP基板，504 InGaAs层，506 InP层，508牺牲保护层，510掩模，512 N型层，514N型层，516 Al2O3层，518 TaN层，520源电极，522漏电极，524栅电极，600场效应晶体管，602氧化物，604牺牲保护层

Claims (25)

1.一种场效应晶体管，具有：
栅极绝缘层、与所述栅极绝缘层相接的第1半导体结晶层、以及与所述第1半导体结晶层晶格匹配或准晶格匹配的第2半导体结晶层；
所述栅极绝缘层、所述第1半导体结晶层及所述第2半导体结晶层是按所述栅极绝缘层、所述第1半导体结晶层、所述第2半导体结晶层的顺序配置的；
所述第1半导体结晶层是Inx1Ga1-x1Asy1P1-y1，其中，0＜x1≤1、0≤y1≤1；
所述第2半导体结晶层是Inx2Ga1-x2Asy2P1-y2，其中，0≤x2≤1，0≤y2≤1，y2≠y1；
所述第1半导体结晶层的电子亲和力Ea1比所述第2半导体结晶层的电子亲和力Ea2小。
2.根据权利要求1所述的场效应晶体管，其中，
所述第2半导体结晶层是Inx2Ga1-x2Asy2P1-y2，其中，0≤x2≤1，0≤y2≤1，y2＞y1。
3.根据权利要求2所述的场效应晶体管，其中，
所述第1半导体结晶层中的As原子浓度是1％以下。
4.根据权利要求1所述的场效应晶体管，其中，
还具有与所述第2半导体结晶层晶格匹配或准晶格匹配的第3半导体结晶层；
所述第3半导体结晶层被配置在所述第1半导体结晶层和所述第2半导体结晶层之间，
所述第3半导体结晶层是Alx3Inx4Ga1-x3-x4Asy3P1-y3，其中，0＜x3＜1，0≤x4＜1，0＜x3+x4＜1，0≤y3≤1，
所述第3半导体结晶层的电子亲和力Ea3比所述第2半导体结晶层的电子亲和力Ea2小。
5.根据权利要求1所述的场效应晶体管，其中，
还具有与所述栅极绝缘层相接的栅电极，
所述栅电极、所述栅极绝缘层及所述第1半导体结晶层，是按所述栅电极、所述栅极绝缘层、所述第1半导体结晶层的顺序配置的，
所述栅极绝缘层和所述第1半导体结晶层满足数1的关系：
数1
(ε1·d0)/(ε0·d1)＞V/δ
其中，d0及ε0表示被所述栅电极与所述第2半导体结晶层夹着的栅极下区域中的所述栅极绝缘层的厚度以及相对介电常数，d1及ε1表示在所述栅极下区域中的所述第1半导体结晶层的厚度及相对介电常数，V表示所述场效应晶体管的阈值电压以上的对所述栅电极所施加的施加电压，δ＝Ea2-Ea1。
6.根据权利要求1所述的场效应晶体管，其中，
在所述第2半导体结晶层的至少一部分中包含着显示P型的传导型的杂质。
7.根据权利要求6所述的场效应晶体管，其中，
所述第2半导体结晶层具有：
与所述第1半导体结晶层相接，且不含所述杂质的无掺杂层、
与所述无掺杂层相接，且包含所述杂质的掺杂层。
8.根据权利要求7所述的场效应晶体管，
所述无掺杂层的厚度为20nm以下。
9.根据权利要求1所述的场效应晶体管，还包括：
具有P型的传导型的第4半导体结晶层；
所述栅极绝缘层、所述第2半导体结晶层及所述第4半导体结晶层按照所述栅极绝缘层、所述第2半导体结晶层、所述第4半导体结晶层的顺序配置；
所述第4半导体结晶层与所述第2半导体结晶层晶格匹配或准晶格匹配；
所述第4半导体结晶层的电子亲和力Ea4比所述第2半导体结晶层的电子亲和力Ea2小。
10.根据权利要求1所述的场效应晶体管，还具有：
与所述栅极绝缘层相接的栅电极和源电极和漏电极；
所述栅电极、所述栅极绝缘层及所述第1半导体结晶层，按照所述栅电极、所述栅极绝缘层、所述第1半导体结晶层的顺序配置在第1方向上；
所述栅电极、所述源电极及所述漏电极，按照所述源电极、所述栅电极、所述漏电极的顺序，配置在垂直于所述第1方向的第2方向上；
在与所述栅电极在所述第1方向上相邻接的栅极下区域形成有所述第1半导体结晶层；
所述源电极和所述栅极下区域之间，或在所述第1方向上邻接于所述源电极的源极下区域和所述栅极下区域之间，没有形成所述第1半导体结晶层；
所述漏电极和所述栅极下区域之间，或在所述第1方向上在邻接于所述漏电极的漏极下区域和所述栅极下区域之间没有形成所述第1半导体结晶层。
11.根据权利要求1所述的场效应晶体管，
还具有：与所述栅极绝缘层相接的栅电极、源电极和漏电极；
所述栅电极、所述栅极绝缘层、所述第1半导体结晶层及所述第2半导体结晶层按照所述栅电极、所述栅极绝缘层、所述第1半导体结晶层、所述第2半导体结晶层的顺序配置在第1方向上；
所述栅电极、所述源电极及所述漏电极按照所述源电极、所述栅电极、所述漏电极的顺序，配置在垂直于所述第1方向的第2方向上；
在所述第1方向上邻接于所述栅电极的栅极下区域，形成有所述第1半导体结晶层及所述第2半导体结晶层；
在所述第1方向上邻接于所述源电极的源极下区域，及在所述第1方向上邻接于所述漏电极的漏极下区域，形成有所述第2半导体结晶层；
在所述源极下区域和所述栅极下区域之间的所述第2半导体结晶层，以及所述漏极下区域和所述栅极下区域之间的所述第2半导体结晶层，掺杂了用于生成载流子的杂原子；
在所述源电极或所述源极下区域和所述栅极下区域之间的所述第1半导体结晶层，以及所述漏电极或所述漏极下区域和所述栅极下区域之间的所述第1半导体结晶层，没有掺杂生成所述载流子的所述杂原子。
12.根据权利要求1所述的场效应晶体管，
还具有：用于支撑包含所述栅极绝缘层、所述第1半导体结晶层及所述第2半导体结晶层的层积构造体的基底基板；
所述基底基板，是从由单结晶GaAs构成的基板、由单结晶InP构成的基板、由单结晶Si构成的基板及SOI基板构成的群中选择出的一种基板。
13.一种半导体基板，
具有：基底基板、设置在所述基底基板的上方的第2半导体结晶层和与所述第2半导体结晶层晶格匹配或准晶格匹配的第1半导体结晶层；
所述第1半导体结晶层是Inx1Ga1-x1Asy1P1-y1，其中，0＜x1≤1，0≤y1≤1，
所述第2半导体结晶层是Inx2Ga1-x2Asy2P1-y2，其中，0≤x2≤1，0≤y2≤1，y2≠y1，
所述第1半导体结晶层的电子亲和力Ea1比所述第2半导体结晶层的电子亲和力Ea2小。
14.根据权利要求13所述的半导体基板，
所述第2半导体结晶层是Inx2Ga1-x2Asy2P1-y2，其中，0≤x2≤1，0≤y2≤1，y2＞y1。
15.根据权利要求14所述的半导体基板，其中，
所述第1半导体结晶层中的As原子浓度是1％以下。
16.根据权利要求13所述的半导体基板，
还具有与所述第2半导体结晶层晶格匹配或准晶格匹配的第3半导体结晶层；
所述第3半导体结晶层配置在所述第1半导体结晶层和所述第2半导体结晶层之间；
所述第3半导体结晶层是Alx3Inx4Ga1-x3-x4Asy3P1-y3，其中，0＜x3＜1，0≤x4＜1，0＜x3+x4＜1，0≤y3≤1，
所述第3半导体结晶层的电子亲和力Ea3比所述第2半导体结晶层的电子亲和力Ea2小。
17.根据权利要求13所述的半导体基板，
在所述第2半导体结晶层的至少一部分里包含显示P型传导型的杂质。
18.根据权利要求17所述的半导体基板，
所述第2半导体结晶层具有：
与所述第1半导体结晶层相接，且，不包含所述杂质的无掺杂层、
与所述无掺杂层相接，且包含所述杂质的掺杂层。
19.根据权利要求18所述的半导体基板，
所述无掺杂层的厚度为20nm以下。
20.根据权利要求13所述的半导体基板，
还包含具有P型的传导型的第4半导体结晶层；
所述第1半导体结晶层、所述第2半导体结晶层及所述第4半导体结晶层，按照所述第1半导体结晶层、所述第2半导体结晶层、所述第4半导体结晶层的顺序配置；
所述第4半导体结晶层与所述第2半导体结晶层晶格匹配或准晶格匹配，
所述第4半导体结晶层的电子亲和力Ea4比所述第2半导体结晶层的电子亲和力Ea2小。
21.根据权利要求13所述的半导体基板，
所述基底基板，是从由单结晶GaAs构成的基板、由单结晶InP构成的基板、由单结晶Si构成的基板及SOI基板构成的群中选择出的一种基板。
22.一种半导体基板的制造方法，包括：
在基底基板上使第2半导体结晶层外延生长的步骤、以及
在所述第2半导体结晶层上使第1半导体结晶层外延生长的步骤；
在使所述第2半导体结晶层外延生长的步骤中，使所述第2半导体结晶层以Inx2Ga1-x2Asy2P1-y2的形式生长，Inx2Ga1-x2Asy2P1-y2中，0≤x2≤1，0≤y2≤1；
在使所述第1半导体结晶层外延生长的步骤中，使所述第1半导体结晶层以Inx1Ga1-x1Asy1P1-y1的形式与所述第2半导体结晶层晶格匹配或准晶格匹配地生长，Inx1Ga1-x1Asy1P1-y1中，0＜x1≤1、0≤y1≤1、y1≠y2，
以使所述第1半导体结晶层的电子亲和力Ea1比所述第2半导体结晶层的电子亲和力Ea2小的方式生长所述第1半导体结晶层及所述第2半导体结晶层。
23.一种场效应晶体管的制造方法，具有：
与权利要求13所述的半导体基板中的所述第1半导体结晶层相接形成绝缘层的步骤；
与所述绝缘层相接，形成成为场效应晶体管的栅电极的导电层的步骤。
24.根据权利要求23所述的场效应晶体管的制造方法，
在形成所述绝缘层的步骤前，包括如下步骤：
在所述第1半导体结晶层的上方形成用于覆盖形成所述栅电极的区域的掩模的步骤；
通过将所述掩模使用于屏蔽膜的蚀刻法来除去被所述掩模覆盖的区域以外的所述第1半导体结晶层的步骤；以及
在所述第2半导体结晶层的被除去了所述第1半导体结晶层的区域，通过将所述掩模使用于屏蔽膜的离子注入来掺杂杂原子的步骤。
25.根据权利要求23所述的场效应晶体管的制造方法，
所述绝缘层，通过包含还原材料的气氛中的ALD法或者MOCVD法形成。
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