CN101971307A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

提供一种半导体装置，是以常断路形式使GaN系场效晶体管动作，并且增加通道电流密度。提供一种半导体装置，其具有：含氮的3-5族化合物半导体的通道层、对所述通道层供给电子的电子供给层、形成在与所述电子供给层的所述通道层相对向的面的相反面的含有氮的3-5族化合物真性或n形的半导体层、以及与所述半导体层接触而形成的，或者在与所述半导体层之间隔着中间层而形成的控制电极。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。本发明特别涉及使用了氮化镓等的含有氮的3-5族化合物半导体的异质结型场效应晶体管等的半导体装置及其制造方法。
背景技术
氮化镓系的异质结型场效应晶体管被期待作为能够高频动作且可在大功率下使用的开关元件。例如，将在n型AlGaN与真性GaN的界面产生的二维气体(2DEG)用于通道的器件作为AlGaN/GaN-HEMT(高电子迁移率晶体管)的实用化。作为AlGaN/GaN-HEMT所要求的特性有：即使不对栅极外加电压的状态下，也能够以源极/漏极间形成高阻抗的常断路形式，即以增强模式工作。这样，能实现用单极性电源的动作及低功耗等。
以实现增强模式的晶体管动作为目的，例如已知有一种构造，即具有将栅极区域的电子供给层(为AlGaN/GaN-HEMT时的AlGaN层)的厚度作成比其他区域还薄的方式所形成的凹部(沟部)。例如，非专利文献1揭示了一种用干蚀刻在AlGaN层形成栅极凹部构造的常断路形式的AlGaN/GaN系晶体管。
非专利文献1：R Wang等著，“Enhancement-Mode Si3N4/AlGaN/GaN MISHFETs”，IEEE Electron Device Letters，vol.27，No.10，2006年10月，第793至795页
通过在AlGaN层的一部分形成沟部，以降低与沟部区域相对向的2DEG区域的电子浓度，而能够将AlGaN层/GaN层界面的2DEG的一部分空乏化，以此，即使在不施加栅极电压的状态下也能够实现通道被截止的状态，结果得以实现晶体管的源极/漏极间变成高阻抗的常断路形式的状态。当在栅极电极施加电压，而在与沟部区域相对向的2DEG区域诱发电子时，通道导通而实现增强模式的动作。
另外，在非专利文献1记载的晶体管中，披露了在AlGaN层发生的压电电场的强弱很强地影响到界面的2DEG浓度的事实。如果AlGaN层和GaN层的晶格常数差较大，压电电场大而2DEG浓度变高。如果是固定的晶格常数之差，那么AlGaN层越厚则压电电场大而2DEG浓度变的越高。
然而，本发明人发现在非专利文献1所记载的晶体管中，存在无法充分增大通道电流的电流密度的课题。即，虽能将电子供给层(AlGaN层)的沟部厚度作成较薄以实现增强模式，但却存在因沟部的底面结晶的不完全性产生的中间能级。当因施加在栅极电极的电压使电子充电至该中间能级时，由于被充电的电子排斥形成2DEG的电子，因此使通道电阻增大，使通道的电流密度降低。在作为开关元件的用途中，虽然被要求以+1V至+3V左右的较高阈值的动作，然而在所述通道电流密度降低的结果，存在即使为+2V左右的阈值也无法实现可负担实用程度的低元件电阻的问题。
沟部底部的空间电荷所导致的电流密度的降低可通过沟部远离2DEG区域，即减小沟部深度而得到某程度的改善。然而，将沟部深度减小与使栅极阈值朝负侧偏移等效，因此将无法实现常断路。即，使通道电流密度增加与常断路的实现(栅极阈值的增加)存在无法共存的关系，制约了进行常断路动作的开关元件的通道电流密度等性能的提高。
发明内容
为了解决上述课题，在本发明的第一方式中，提供一种半导体装置，该半导体装置具有：3-5族化合物半导体层、3-5族化合物半导体的通道层、对在所述半导体层与通道层之间设置的向所述通道层供给载流子的载流子供给层、设置在所述半导体层之上的控制电极。或者，提供一种半导体装置，该半导体装置具有：含氮的3-5族化合物半导体的通道层、对所述通道层供给电子的电子供给层、形成在与所述电子供给层的所述通道层相对向的面的相反面的含有氮的3-5族化合物真性或n形的半导体层、以及与所述半导体层接触而形成的或者在与所述半导体层之间隔着中间层而形成的控制电极。
在第一方式中，上述载流子供给层，可以有沟部。上述半导体层，可以在上述沟部形成。上述半导体装置，可以还包括覆盖上述载流子供给层的具有与上述沟部的开口一致的开口部的钝化层。上述半导体层，与上述载流子供给层晶格匹配或准晶格匹配，可以具有比上述载流子供给层大的晶格常数。
在第一方式中，所述半导体层也可以是表示真性或与所述载流子的传导型相同的半导体。上述半导体层可以含氮。所述半导体层也可以是InGaN层、AlGaN层、或GaN层。所述半导体层也可为InxGa1-xN层，其中，0≤x≤0.2。所述控制电极也可在与所述半导体层之间隔着绝缘层而形成。所述绝缘层也可以是具有从SiOx、SiNx、SiAlxOyNz、HfOx、HfAlxOy、HfSixOy、HfNxOy、AlOx、AlNxOy、GaOx、GaOxNy及TaOx、TiNxOy中选择的至少一种绝缘性化合物的层。在此，含有下标符号x、y、z的化学式表示绝缘性化合物，并表示以化学计算比表示元素的构成比的化合物、或者由于含有缺陷或非晶质构造而未以化学计算比表示元素的构成比的化合物。
同时，在第一方式中，上述载流子供给层，可以与上述通道层晶格匹配或准晶格匹配。上述通道层，可以含有氮。上述通道层，可以是GaN层、InGaN层或是AlGaN层。上述载流子供给层，可以是AlGaN层，AlInN层或是AlN层。上述控制电极，可以具有从Ni、Al、Mg、Sc、Ti、Mn、Ag、Sn、Pt及In中选择的至少有1个金属。上述载流子可以是电子。
在本发明的第2方式中，提供半导体装置的制造方法，该半导体装置的制造方法包括：在向3-5族化合物半导体的通道层供给载流子的载流子供给层表面，形成3-5族化合物的半导体层的步骤；形成了上述半导体层之后，形成控制电极的步骤。或者，提供一种半导体装置的制造方法，其具有：准备基板的步骤，该基板具有含氮的3-5族化合物半导体的通道层及对上述通道层供给电子的电子供给层，将上述电子供给层作为表面的基板；在上述电子供给层表面，形成含氮的3-5族化合物的真性或n形的半导体层的步骤；以及在上述半导体层形成之后，形成控制电极的步骤。
在第2方式中，还具有在上述载流子供给层表面形成沟部的步骤，形成上述半导体层的步骤，可以是在上述载流子供给层的上述沟部形成上述半导体层的步骤。还可以具有形成覆盖上述载流子供给层的钝化层的步骤、在形成上述沟部形成的区域的上述钝化层形成开口部的步骤，在上述载流子供给层表面形成沟部的步骤可以是对上述钝化层的上述开口部露出的上述载流子供给层进行蚀刻而形成上述沟部的步骤。在上述载流子供给层的上述沟部形成上述半导体层的步骤，可以是在上述钝化层的上述开口部露出的上述载流子供给层上，选择性地使构成上述半导体层的外延层成长的步骤。形成上述沟部的步骤，可以具有形成掩盖上述载流子供给层的一部分的掩模的步骤；在用上述掩模覆盖的区域以外的上述载流子供给层进一步形成载流子供给层的步骤；以及除去上述掩模的步骤。上述半导体层，可以是真性或表示与上述载流子的传导型相同的传导型的、含氮的半导体。上述通道层可以含有氮。
附图说明
图1是表示本实施方式的半导体装置100的剖面例的图。
图2是表示半导体装置100的制造过程中的剖面例的图。
图3是表示半导体装置100的制造过程中的剖面例的图。
图4是表示半导体装置100的制造过程中的剖面例的图。
图5是表示半导体装置100的制造过程中的剖面例的图。
图6是表示半导体装置100的制造过程中的剖面例的图。
图7是表示半导体装置100的制造过程中的剖面例的图。
图8是表示半导体装置100的制造过程中的剖面例的图。
图9是表示半导体装置100的制造过程中的剖面例的图。
图10是表示半导体装置100的制造过程中的剖面例的图。
图11是表示在实验例与比较例所作成的半导体装置100的DC评价中的漏极电流的迁移特性图。
图12是表示本实施方式的变形例的半导体装置200剖面例的图。
附图标记
100半导体装置
102基板
104缓冲层
106通道层
108电子供给层
110沟部
112半导体层
114绝缘层
116控制电极
118输入/输出电极
120钝化层
122元件分离区域
130、134、138抗蚀剂层
132、136、140开口部
142绝缘膜
144金属膜
200半导体装置
具体实施方式
在本发明的第一方式中，提供一种半导体装置，该半导体装置具有：含氮的3-5族化合物半导体的通道层、对所述通道层供给电子的电子供给层、形成在与所述电子供给层的所述通道层相对向的面的相反面的含有氮的3-5族化合物的真性或n形的半导体层、以及与所述半导体层接触而形成的、或者在与所述半导体层之间隔着中间层而形成的控制电极。同时，第一方式的半导体装置，通过具有上述构成而常断路动作，而且通道的电流密度变高。在第一方式中，上述电子供给层具有沟部，上述半导体，可以在上述沟部形成。首先，围绕该方式进行说明。
图1示出本实施方式的半导体装置100的剖面例。在第1图中，虽然半导体装置100图示为一个晶体管元件，但半导体装置100也可具有多个晶体管元件。半导体装置100具有：基板102、缓冲层104、通道层106、电子供给层108、沟部110、半导体层112、绝缘层114、控制电极116、输入/输出电极118、钝化层(passivation layer)120、以及元件分离区域122。
基板102可为外延成长用的基底基板，例如可为单晶的蓝宝石、碳化硅、硅、氮化镓。基板102可使用市售的外延成长用的基板。基板102优选为绝缘型，但也可使用p型或n型。
缓冲层104形成在基板102上，作为缓冲层104的材料，能使用含有氮的3-5族化合物半导体。例如，缓冲层104可为铝氮化镓(AlGaN)、氮化铝(AlN)、氮化镓(GaN)的单层，也可为层叠这些单层的叠层。对缓冲层104的膜厚虽无特别限制，但优选在300nm至3000nm的范围。缓冲层104能使用有机金属气相成长法(MOVPE)、卤素气相外延生长法(Halide Vapor Phase Epitaxy)、或分子束外延生长法(MBE)等予以形成。作为缓冲层104的形成材料，可使用市售的有机金属原料，例如能使用三甲基镓(Trimethyl Gallium)或三甲基铟(Trimethyl Indium)等。
通道层106形成在缓冲层104上，可为含氮的3-5族化合物半导体，作为通道层106，优选为GaN层，但也可为InGaN层或AlGaN层。通道层106的膜厚虽无特别限制，但优选为300nm至3000nm的范围。通道层106的形成方法可与缓冲层104的形成方法相同。
电子供给层108，对通道层106供给电子。电子供给层108，可以是载流子供给层的一个例子。电子供给层108，形成在通道层106上面，在电子供给层108和通道层106的界面的通道层106一侧形成2DEG。电子供给层108，可以接触通道层106直接形成，隔着恰当的中间层形成也可以。电子供给层108，可以与通道层106晶格匹配或准晶格匹配，可以是AlGaN层、AlInN层或是AlN层。
电子供给层108的膜厚可在比从通道层106与电子供给层108的晶格常数差所估计出的临界膜厚还小的范围内决定。所谓临界膜厚可以是缓和因为晶格不匹配所产生的应力而在结晶晶格产生缺陷的应力的膜厚。临界膜厚虽依存于各层的Al组成或In组成，但也可例示为10nm至60nm的范围。电子供给层108的形成方法，可与缓冲层104的形成的方法相同。
电子供给层108在电子供给层108与通道层106相对向的相反面具有沟部110。在电子供给层108上形成沟部110，而能容易地将沟部110下部的2DEG予以空乏化。其结果，容易实现晶体管的常断路动作。
沟部110的膜厚根据半导体层112的组成、膜厚、以及晶体管的阈值来决定。作为沟部110的膜厚，能例示例如5nm至40nm的范围，优选为7nm至20nm的范围，更好为9nm至15nm的范围，最优选为10nm至13nm的范围。
沟部110可以通过以下方法来形成，即在电子供给层108上例如在形成沟部110的区域应用形成有开口的掩模，通过干蚀刻等各向异性蚀刻法对在该掩模的开口部露出的电子供给层108予以蚀刻而形成。作为掩模，只要是光抗蚀剂、SiOx等无机膜或金属等、在蚀刻中具有与电子供给层108的选择性的材料就可任意选用。作为蚀刻气体能够使用Cl2、CH2Cl2等氯系气体以及CHF3、CF4等氟系气体。
或者，沟部110可以通过以下方法来形成，即在与电子供给层108的形成后的沟部110对应的区域形成掩模，在该掩模存在的状态下进一步形成电子供给层108后，去除掩模而形成。作为掩模可利用SiNx或SiOx，在此时，可应用选择成长法。选择性成长法能使用MOVPE法。此外，通过恰当地形成电子供给层108的膜厚，有时可以不用形成沟部110。
半导体层112，可以在与电子供给层108通道层106对向的表面的反面形成，与电子供给层108晶格匹配或准晶格匹配。另外，半导体层112，可以具有比电子供给层108大的晶格常数。通过将半导体层112晶格常数设定为比电子供给层108大的晶格常数，半导体层112能给予电子供给层108拉伸应力。
如上所述，如果电子供给层108和通道层106的晶格常数差大，则压电电场变大，2DEG的浓度升高。或者是固定的晶格常数差，那么电子供给层108的厚度越厚压电电场大的2DEG的浓度越高。在这样的状况中，如果由半导体层112施加对电子供给层108拉伸应力的话，能够打消因电子供给层108和通道层106的晶格常数差而发生的压电电场，能降低2DEG的浓度，或是能使2DEG空乏化。其结果，即使比较厚地形成电子供给层108，也能实现常断路动作。
半导体层112，可以是含有氮的3-5族化合物的绝缘形(真性)或n形的半导体，比如可例示是InGaN层、AlGaN层或GaN层。作为电子供给层108在使用了晶格常数小的AlGaN层的时候，能够通过使用比其晶格常数更大的GaN层或InGaN层，而有效地生成拉伸应力。
尤其，半导体层112可以是InxGa1-xN层(其中，0≤x≤0.2)。此时，x越大结晶的晶格常数变得越大，打消电子供给层108的压电电场的效果变得越大，作为结果可使晶体管的阈值升高。另一方面，x如果变大的话，InGaN层的结晶性恶化，从而晶体管的特性恶化。从这样的观点考虑，x值，优选是0≤x≤0.15，更优选0≤x≤0.10，最优选是0≤x≤0.10。
如果在电子供给层108上有沟部110，半导体层112可以形成在沟部110上。通过形成沟部110，变得容易实现常断路动作，通过在沟部110形成半导体层112，能增厚沟部110的电子供给层108的膜厚。即使是在电子供给层108形成沟部110，也能拉开中间能级存在的沟部110底面和通道的距离，能制作比以往的常断路晶体管电流密度大的晶体管。
半导体层112的膜厚可为2nm至200nm的范围，优选为5nm至100nm的范围，更优选为7nm至30nm的范围。半导体层112能由例如MOVPE法予以形成.在将半导体层112形成在特定的区域时，比如形成在沟部110时，能选择性地形成在该特定的区域。例如可以应用以下选择性成长法，即在MOVPE法中，以阻碍外延成长的阻挡膜来覆盖例如电子供给层108中的特定区域以外的区域，使用选择性成长法，在该阻挡膜上形成了开口的特定区域使半导体层112的外延成长。阻挡膜可由蚀刻而去除，也可作为钝化层120残留。作为阻挡膜，可以是例如10nm至100nm左右的膜厚的氮化硅膜或氧化硅膜。
绝缘层114能形成在半导体层112上。通过形成绝缘层114，能降低从控制电极116朝向通道的漏电流。绝缘层114可为具有从SiOx、SiNx、SiAlxOyNz、HfOx、HfAlxOy、HfSixOy、HfNxOy、AlOx、AlNxOy、GaOx、GaOxNy及TaOx、TiNxOy中选择的至少一种绝缘性化合物。含有下标符号x、y、z的化学式表达如上所述的绝缘性化合物，且表示以化学量论比表示元素的构成比的化合物、或者由含有缺陷或非晶质构造而表示未以化学量论比表示元素的构成比的化合物。绝缘层114能利用溅镀法、或CVD法等予以形成。绝缘膜114的膜厚能考虑各个所具有的介电常数及绝缘耐压而决定。作为绝缘层114的膜厚，能例如可为2nm至150nm的范围，优选为5nm至100nm的范围，更优选为7nm至50m的范围，最佳为9nm至20nm的范围。
控制电极116可与半导体层112接触而形成。即，也可不具备绝缘层114。或者，控制电极116也可在与半导体层112之间借助中间层的绝缘层114而形成。此外，作为中间层，也可形成真性(绝缘型)的半导体层而取代绝缘层114。
控制电极116能具有从Ni、Al、Mg、Sc、Ti、Mn、Ag、Sn、Pt及In选择的至少一种金属，优选为Al、Mg、Sc、Ti、Mn、Ag、或In。或者，控制电极116更佳为Al、Ti、或Mg。控制电极116能使用例如蒸镀法来形成。
输入/输出电极118形成在电子供给层108上。输入/输出电极118能以蒸镀法等形成例如Ti及Al等金属后，以剥离法(Lift-off)等加工成预定的形状后，以700℃至800℃左右的温度进行退火处理而形成。
钝化层120覆盖形成有控制电极116及输入/输出电极118的区域以外的区域的电子供给层108。如上所述，钝化层120颗具有作为选择性成长法的掩模的功能，在此，钝化层120具有与沟部110的开口一致的开口部。钝化层120能列举例如10nm至100nm左右膜厚的氮化硅膜或氧化硅膜。
元件分离区域122以包围晶体管的活性区域的方式贯穿电子供给层108而形成，元件分离区域122规定电流流通的区域。元件分离区域122由例如蚀刻而形成分离沟，并由埋入氮化物等绝缘体而形成。或者，元件分离区域122能通过离子植入将氮或氢离子注入在形成区域而形成。
第2图至第10图显示半导体装置100的制造过程的剖面例。如第2图所示，准备基板102，该基板102具有含有氮的3-5族化合物半导体的通道层106与用以供给电子至通道层106的电子供给层108，且以电子供给层108为表面。基板102可具有缓冲层104，以缓冲层104、通道层106、以及电子供给层108的顺序形成，且以电子供给层108作为表面的基板可以是作为HEMT形成用的外延基板而供给的基板。
如图3所示，形成覆盖电子供给层108的钝化层120后，在钝化层120上形成抗蚀剂膜130。抗蚀剂膜130将适当的抗蚀剂材料旋涂在基板并进行预焙(prebake)、曝光、以及后焙(postbake)后，去除曝光区域而形成开口部132。在用以形成沟部110的区域形成开口部132。
如图4所示，在形成沟部110的区域(开口部132)的钝化层120形成开口部。其次，蚀刻露出在钝化层120的开口部的电子供给层108，形成沟部110。即，沟部110将抗蚀剂膜130作为掩模通过蚀刻钝化层120的第一步骤蚀刻，以及将抗蚀剂膜130作为掩模在蚀刻电子供给层108的第二步骤蚀刻而形成。此外，在第二步骤蚀刻中，能去除抗蚀剂膜130，将钝化层120作为掩模进行蚀刻，此外，沟部110可通过以下方法形成：预先形成相当在沟部110底部的膜厚的电子供给层，并形成用以覆盖电子供给层108一部份的掩模后，在掩模所覆盖的区域以外的电子供给层108上进一步形成电子供给层108，去除掩模而形成。
如图5所示，在电子供给层108的表面形成含氮的3-5族化合物的真性或n型半导体层112。半导体层112可以形成在电子供给层108的沟部110上。电子供给层108的沟部110上形成半导体层112时，也可在钝化层120的开口部露出的电子供给层108上，使成为半导体层112的外延层选择性地成长。另外，半导体层112是真性时，被选择性成长的外延层原样不变地成为半导体层112，将半导体层112形成为n形时，可以通过离子注入而掺杂显示n型的杂质。
如图6所示，形成覆盖沟部110的半导体层112与钝化层120的抗蚀剂膜134。抗蚀剂膜134将适当的抗蚀剂材料旋转涂布在基板并进行预焙、曝光、以及后焙后，去除曝光区域而形成开口部136。开口部136在形成输入/输出电极118的区域形成。之后，将抗蚀剂膜134作为掩模，蚀刻钝化层120。
如图7所示，由例如蒸镀法形成成为输入/输出电极118的金属膜后，由去除抗蚀剂膜134而在开口部136保留金属膜的剥离法，形成输入/输出电极118。也可在形成输入/输出电极118后，由加热实行退火。金属膜可为金属层叠膜。
如图8所示，形成抗蚀剂膜138，并形成使沟部110的半导体层112露出的开口部140。其次，如第9图所示，分别形成成为绝缘层114与控制电极116的绝缘膜142与金属膜144。绝缘膜142与金属膜144可分别为绝缘膜的层叠膜或金属膜的层叠膜。
如图10所示，由去除抗蚀剂膜138并在开口部140保留绝缘膜142与金属膜144的剥离法形成绝缘层114与控制电极116，即，在形成半导体层112后形成控制电极116。
之后，在成为元件分离区域122的区域形成具有开口的恰当的掩模，选择性地在该掩模的开口部注入离子，形成元件分离区域122。在元件分离区域122的注入离子可为例如氮或氢，只要是使电子供给层108与通道层106成为绝缘体的离子，即可任意选择。如上所述，能制造出第1图的半导体装置100。
根据本实施方式的半导体装置100及其制造方法，可因为在控制电极116的下部形成半导体层112，而得以以常断路方式使半导体装置100动作，并且增加通道电流密度。尤其，通过形成比电子供给层108晶格常数大的半导体层112，与由电子供给层108生成的压电电场相抵，可使常断路动作容易，能增加通道电流密度。进一步，由于在沟部110形成半导体层112，因此对沟部110的起到相辅相成效果，更容易进行常断路动作，且得以增加通道电流密度。
(实验例)
使用了蓝宝石作为基板102。使用MOVPE法依序在基板102上形成：作为缓冲层104的GaN层、作为通道层106的GaN层、以及作为电子供给层108的AlGaN层，作为HEMT用外延基板。各层的膜厚分别为100nm、2000nm、以及30nm。AlGaN的电子供给层108的Al组成为25％。
由溅镀法在AlGaN的电子供给层108上形成100nm膜厚的SiNx层作为钝化层120。在SiNx的钝化层120上形成抗蚀剂膜130，通过光刻(リソグラフイ一)在形成沟部110的位置的抗蚀剂膜130上形成开口部132。开口部132的尺寸为30μm×2μm。
通过使用CHF3气体的ICP等离子蚀刻，去除在抗蚀剂膜130的开口部132上露出的SiNx的钝化层120。如此，形成具有开口部的SiNx的钝化层120。然后，将蚀刻气体切换成CHCl2气体，将A1GaN的电子供给层108蚀刻到20nm的深度。以此在电子供给层108形成沟部110。
用丙酮去除表面的抗蚀剂膜130后，将基板102移至MOVPE反应炉，由选择性成长法在沟部110使InxGaN膜(x＝0.08)膜外延成长达到20nm的膜厚。在InGaN膜不进行掺杂。这样做形成了InGaN的绝缘形(真性)半导体层112。
从反应炉取出基板102后，形成抗蚀剂膜134，由光刻将抗蚀剂膜134的开口部136形成为输入/输出电极118的形状。以与所述相同的手法去除露出在开口部136的SiNx的钝化层120。然后，由蒸镀法形成Ti/Al/Ni/Au的层叠膜，并由剥离法加工成输入/输出电极118的形状。之后，在氮气环境以800℃、30秒的条件对基板102予以退火。如此，形成一对输入/输出电极118。
形成抗蚀剂膜138，由光刻在InGaN半导体层112上的抗蚀剂膜138形成开口部140。开口部140的宽度为1.5μm。由蒸镀法形成10nm膜厚的SiOx的绝缘膜142，形成Ni/Au的金属层叠膜作为金属膜144，并由剥离法形成Ni/Au的控制电极116与绝缘层114。再将阻挡膜作为掩模，通过在元件周边部离子注入而注入氮，形成元件分离区域122。如此，制作出图1所示的半导体装置100。
(比较例)
在与实验例相同的蓝宝石基板102形成GaN的缓冲层104、GaN的通道层106、以及AlGaN的电子供给层108，制作出HEMT用外延生长基板。与实验例同样形成SiNx的钝化层120、沟部110、以及一对输入/输出电极118。在沟部110没有形成半导体层112，以和实验例相同的手法在沟部110的底面直接形成成为SiOx的绝缘层114的绝缘膜142以及成为控制电极116的金属膜144，形成了绝缘层114与控制电极116。此外，以与实验例相同的手法形成元件分离区域122。
图11表示在实验例与比较例中所制作出的半导体装置100的DC评价中的漏极电流的迁移特性图，实线表示实验例，虚线表示比较例。横轴表示漏极电压，纵轴表示漏极电流。比较例的最大电流密度在栅极电压3V附近约为50mA/mm，而实验例的最大电流密度在栅极电压4V附近为122mA/mm的高值。如上述实验例与比较例的比较结果所示，由于具有半导体层112，得以使半导体装置100以常断路方式动作，并使通道的电流密度增加。
上述实施例中，说明了具有沟部110的半导体装置100。可是，也可以不具有沟部110，如图12所示，可以是没有沟部的半导体装置200。图12所示的半导体装置200各部分，可以与半导体装置100相同。

Claims (22)

1.一种半导体装置，具有，
3-5族化合物的半导体层、
3-5族化合物半导体的通道层、
设置在所述半导体层和所述通道层之间的、对所述通道层供给载流子的载流子供给层，以及，
在所述半导体层上设置的控制电极。
2.根据权利要求1所述的半导体装置，
所述载流子供给层具有沟部，
所述半导体层，形成于所述沟部。
3.根据权利要求2所述的半导体装置，
还具有覆盖所述载流子供给层的具有与所述沟部的开口一致的开口部的钝化层。
4.根据权利要求1至3中的任一所述的半导体装置，
所述半导体层，与所述载流子供给层晶格匹配或准晶格匹配，有比所述载流子供给层大的晶格常数。
5.根据权利要求1至4中的任一项所述的半导体装置，
所述半导体层，是显示真性或与所述载流子的传导型相同的半导体。
6.根据权利要求5所述的半导体装置，
所述半导体层含有氮。
7.根据权利要求6所述的半导体装置，
所述半导体层，是InGaN层、AlGaN层或GaN层。
8.根据权利要求7所述的半导体装置，
所述半导体层是
InxGa1-xN层，其中，0≤x≤0.2。
9.根据权利要求1至8中的任一项所述的半导体装置，
所述控制电极在其与所述半导体层之间，隔着绝缘层而形成。
10.根据权利要求9所述的半导体装置，其中，所述绝缘层是具有从SiOx、SiNx、SiAlxOyNZ、HfOx、HfAlxOy、HfSixOy、HfNxOy，AlOx、AlNxOy、GaOx、GaOxNy及TaOx、TiNxOy中选择的至少一种绝缘性化合物的层。
11.根据权利要求1至10中的任一项所述的半导体装置，
所述载流子供给层与所述通道层晶格匹配或准晶格匹配。
12.根据权利要求1至11中的任一项所述的半导体装置，
所述通道层，含有氮。
13.根据权利要求12所述的半导体装置，
所述通道层，是GaN层，InGaN层或AlGaN层，
所述载流子供给层，是AlGaN层，AlInN层或AlN层。
14.根据权利要求1至13中的任一项所述的半导体装置，
所述控制电极，具有从Ni、Al、Mg、Sc、Ti、Mn、Ag、Sn、Pt及In选择的至少1个金属。
15.根据权利要求1至14中的任一项所述的半导体装置，
所述载流子是电子。
16.一种半导体装置的制造方法，具有：
在向3-5族化合物半导体的通道层供给载流子的载流子供给层表面形成3-5族化合物的半导体层的步骤；以及
形成了所述半导体层之后，形成控制电极的步骤。
17.根据权利要求16所述的半导体装置的制造方法，
还具有在所述载流子供给层的表面形成沟部的步骤，
形成所述半导体层的步骤，是在所述载流子供给层的所述沟部形成所述半导体层的步骤。
18.根据权利要求17所述的半导体装置的制造方法，还具有：
形成用以覆盖所述载流子供给层的钝化层的步骤；以及
在形成所述沟部的区域的所述钝化层上形成开口部的步骤，
在所述载流子供给层的表面形成沟部的步骤是对在所述钝化层的所述开口部露出的所述载流子供给层进行蚀刻以形成所述沟部的步骤。
19.根据权利要求18所述的半导体装置的制造方法，
在所述载流子供给层的所述沟部形成所述半导体层的步骤，是在所述钝化层的所述开口部露出的所述载流子供给层上选择性地使构成所述半导体层的外延层成长的步骤。
20.根据权利要求17所述的半导体装置的制造方法，
形成所述沟部的步骤具有：
形成用以覆盖所述载流子供给层的局部的掩模的步骤；
在所述掩模所覆盖的区域以外的所述载流子供给层上再形成载流子供给层的步骤；以及
去除所述掩模的步骤。
21.根据权利要求16至20中的任一项所述的半导体装置的制造方法，
所述半导体层，是含有真性或显示与所述载流子的传导型相同的传导型的含氮的半导体。
22.根据权利要求21所述的半导体装置的制造方法
所述通道层含有氮。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102891174A (zh) * 2011-07-19 2013-01-23 夏普株式会社 包括氮化物基半导体层的外延片
CN103022119A (zh) * 2011-09-27 2013-04-03 富士通株式会社 半导体器件
CN113707712A (zh) * 2021-08-27 2021-11-26 西安电子科技大学 高耐压硅基氮化镓功率半导体器件及其制作方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5495257B2 (ja) * 2009-10-09 2014-05-21 シャープ株式会社 Ｉｉｉ族窒化物系電界効果トランジスタおよびその製造方法
US8802516B2 (en) * 2010-01-27 2014-08-12 National Semiconductor Corporation Normally-off gallium nitride-based semiconductor devices
US8624260B2 (en) * 2010-01-30 2014-01-07 National Semiconductor Corporation Enhancement-mode GaN MOSFET with low leakage current and improved reliability
WO2011118099A1 (ja) * 2010-03-26 2011-09-29 日本電気株式会社 電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置
US8921894B2 (en) 2010-03-26 2014-12-30 Nec Corporation Field effect transistor, method for producing the same, and electronic device
JP5635803B2 (ja) * 2010-05-07 2014-12-03 トランスフォーム・ジャパン株式会社 化合物半導体装置の製造方法及び化合物半導体装置
JP5782033B2 (ja) * 2010-07-29 2015-09-24 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、ｐｎ接合ダイオード素子、および半導体素子用エピタキシャル基板の製造方法
JP2014504013A (ja) 2010-12-15 2014-02-13 エフィシエント パワー コンヴァーション コーポレーション 背面アイソレーションを有する半導体デバイス
JP2012156332A (ja) * 2011-01-26 2012-08-16 Toshiba Corp 半導体素子
US8586997B2 (en) 2011-02-15 2013-11-19 Sensor Electronic Technology, Inc. Semiconductor device with low-conducting field-controlling element
KR101813177B1 (ko) 2011-05-06 2017-12-29 삼성전자주식회사 고전자이동도 트랜지스터 및 그 제조방법
JP5751074B2 (ja) * 2011-08-01 2015-07-22 富士通株式会社 半導体装置及び半導体装置の製造方法
US20130056753A1 (en) * 2011-09-06 2013-03-07 Grigory Simin Semiconductor Device with Low-Conducting Field-controlling Element
US8994035B2 (en) 2011-11-21 2015-03-31 Sensor Electronic Technology, Inc. Semiconductor device with low-conducting buried and/or surface layers
US9673285B2 (en) 2011-11-21 2017-06-06 Sensor Electronic Technology, Inc. Semiconductor device with low-conducting buried and/or surface layers
GB201203161D0 (en) * 2012-02-23 2012-04-11 Epigan Nv A device comprising a III-N layer stack with improved passivation layer and associated manufacturing method
US8975664B2 (en) * 2012-06-27 2015-03-10 Triquint Semiconductor, Inc. Group III-nitride transistor using a regrown structure
KR101946009B1 (ko) 2012-10-11 2019-02-08 삼성전자주식회사 고전자이동도 트랜지스터 및 그 구동방법
US9525054B2 (en) * 2013-01-04 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
KR102065113B1 (ko) 2013-05-01 2020-01-10 삼성전자주식회사 고전자이동도 트랜지스터 및 그 제조 방법
JP2015204359A (ja) * 2014-04-14 2015-11-16 株式会社豊田中央研究所 絶縁ゲート型窒化物半導体トランジスタ
CN105655395B (zh) * 2015-01-27 2018-05-15 苏州捷芯威半导体有限公司 一种增强型高电子迁移率晶体管及其制作方法
CN108604597B (zh) * 2016-01-15 2021-09-17 创世舫电子有限公司 具有al(1-x)sixo栅极绝缘体的增强模式iii-氮化物器件
US10431695B2 (en) 2017-12-20 2019-10-01 Micron Technology, Inc. Transistors comprising at lease one of GaP, GaN, and GaAs
US10825816B2 (en) 2017-12-28 2020-11-03 Micron Technology, Inc. Recessed access devices and DRAM constructions
US10319586B1 (en) 2018-01-02 2019-06-11 Micron Technology, Inc. Methods comprising an atomic layer deposition sequence
US10734527B2 (en) 2018-02-06 2020-08-04 Micron Technology, Inc. Transistors comprising a pair of source/drain regions having a channel there-between
FR3081613B1 (fr) * 2018-05-22 2022-12-09 Exagan Transistor a haute mobilite electronique en mode enrichissement
CN109659366A (zh) * 2018-12-21 2019-04-19 英诺赛科（珠海）科技有限公司 高电子迁移率晶体管及其制造方法
US11038027B2 (en) 2019-03-06 2021-06-15 Micron Technology, Inc. Integrated assemblies having polycrystalline first semiconductor material adjacent conductively-doped second semiconductor material
JP7439536B2 (ja) * 2020-01-28 2024-02-28 富士通株式会社 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6639255B2 (en) * 1999-12-08 2003-10-28 Matsushita Electric Industrial Co., Ltd. GaN-based HFET having a surface-leakage reducing cap layer
JP4592938B2 (ja) * 1999-12-08 2010-12-08 パナソニック株式会社 半導体装置
JP4022708B2 (ja) * 2000-06-29 2007-12-19 日本電気株式会社 半導体装置
JP3866703B2 (ja) * 2003-08-29 2007-01-10 株式会社東芝 半導体装置
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
JP2006190991A (ja) * 2004-12-09 2006-07-20 Matsushita Electric Ind Co Ltd 電界効果トランジスタ及びその製造方法
US7834380B2 (en) * 2004-12-09 2010-11-16 Panasonic Corporation Field effect transistor and method for fabricating the same
WO2006080109A1 (ja) * 2005-01-25 2006-08-03 Fujitsu Limited Ｍｉｓ構造を有する半導体装置及びその製造方法
JP2006269534A (ja) * 2005-03-22 2006-10-05 Eudyna Devices Inc 半導体装置及びその製造方法、その半導体装置製造用基板及びその製造方法並びにその半導体成長用基板
JP4751150B2 (ja) * 2005-08-31 2011-08-17 株式会社東芝 窒化物系半導体装置
JP2007109830A (ja) * 2005-10-12 2007-04-26 Univ Nagoya 電界効果トランジスタ
JP4226020B2 (ja) * 2006-05-23 2009-02-18 シャープ株式会社 電界効果型トランジスタ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102891174A (zh) * 2011-07-19 2013-01-23 夏普株式会社 包括氮化物基半导体层的外延片
CN103022119A (zh) * 2011-09-27 2013-04-03 富士通株式会社 半导体器件
CN113707712A (zh) * 2021-08-27 2021-11-26 西安电子科技大学 高耐压硅基氮化镓功率半导体器件及其制作方法
CN113707712B (zh) * 2021-08-27 2022-09-23 西安电子科技大学 高耐压硅基氮化镓功率半导体器件及其制作方法

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