JP7439536B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
窒化物半導体を用いた半導体装置としては、電界効果トランジスタ、特に高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）についての報告が数多くなされている。窒化物半導体を用いたＨＥＭＴとして、ＧａＮ層をチャネル層に、ＡｌＧａＮ層をバリア層に用いたＨＥＭＴが知られている。このようなＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数の差に起因する歪みがＡｌＧａＮ層に生じ、この歪みに伴ってピエゾ分極が生じ、高濃度の二次元電子ガス（two-dimensional electron gas：２ＤＥＧ）がＡｌＧａＮ層下のＧａＮ層の上面近傍に発生する。このため、高い出力が得られる。
ＨＥＭＴにおいて、ソース電極とドレイン電極との間で２ＤＥＧの濃度が変化していることが好ましいことがある。例えば、オン抵抗の低減及びドレイン耐圧の向上の両立のために、ゲート電極とソース電極との間では、ゲート電極とドレイン電極との間よりも２ＤＥＧの濃度が高いことが好ましいことがある。また、ノーマリオフ動作の実現のために、ゲート電極の直下に２ＤＥＧがほとんど存在しないことが好ましいこともある。
従来、２ＤＥＧの濃度の変調のために、バリア層上に応力膜が設けられた半導体装置や、ゲート電極下にｐ型ＧａＮ層又はＩｎＧａＮ層が設けられた半導体装置が提案されている。
特開２００５－１８３５５１号公報 特開２０１９－９６７３９号公報 特開２００９－２６７１５５号公報 特開２００９－７６８４５号公報
T. Mizutani, M. Ito, S. Kishimoto and F. Nakamura, IEEE Electron Device Letters, vol. 28, no. 7, pp. 549-551 (2007)
しかしながら、従来の半導体装置の構成では、他の特性に影響を及ぼさないようにしながら二次元電子ガスの濃度を変調することが困難である。
本開示の目的は、二次元電子ガスの濃度を容易に変調することができる半導体装置を提供することにある。
本開示の一形態によれば、電子走行層と、前記電子走行層の上方に設けられた電子供給層と、前記電子供給層の上方に設けられたキャップ層と、前記電子走行層と前記電子供給層との間に設けられたスペーサ層と、を有し、前記電子走行層の主面に平行な方向で、前記電子走行層の第１格子定数は前記電子供給層の第２格子定数よりも大きく、前記第２格子定数は、前記電子供給層の組成から導き出される第３格子定数より大きく、前記電子走行層の主面に平行な方向で、前記スペーサ層の格子定数は前記第１格子定数と同等であり、前記スペーサ層は、前記電子走行層の主面に平行な方向に第１引張歪を含み、前記電子供給層は、前記電子走行層の主面に平行な方向に前記第１引張歪よりも小さい第２引張歪を含む半導体装置が提供される。
本開示によれば、二次元電子ガスの濃度を容易に変調することができる。
第１実施形態に係る半導体装置を示す断面図である。 積層構造を示す断面図である。 キャップ層の厚さとシート抵抗との関係を示す図である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 第２実施形態に係る半導体装置を示す断面図である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第３実施形態に係る半導体装置を示す断面図である。 第３実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第３実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第３実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第３実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第３実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 第３実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 第４実施形態に係る半導体装置を示す断面図である。 第４実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第４実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第４実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第４実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第４実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 第４実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 第５実施形態に係るディスクリートパッケージを示す図である。 第６実施形態に係るＰＦＣ回路を示す結線図である。 第７実施形態に係る電源装置を示す結線図である。 第８実施形態に係る増幅器を示す結線図である。
以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
（第１実施形態）
第１実施形態について説明する。第１実施形態は、高電子移動度トランジスタ（ＨＥＭＴ）を含む半導体装置に関する。図１は、第１実施形態に係る半導体装置を示す断面図である。
第１実施形態に係る半導体装置１００では、図１に示すように、基板１０１の上方に窒化物半導体積層構造１０７が形成されている。窒化物半導体積層構造１０７には、核形成層１０２、チャネル層１０３、スペーサ層１０４、バリア層１０５及びキャップ層１０６が含まれる。核形成層１０２は基板１０１上に形成されている。チャネル層１０３は核形成層１０２上に形成されている。スペーサ層１０４はチャネル層１０３上に形成されている。バリア層１０５はスペーサ層１０４上に形成されている。キャップ層１０６はバリア層１０５上に形成されている。チャネル層１０３は電子走行層の一例であり、バリア層１０５は電子供給層の一例である。
基板１０１は、例えば半絶縁性ＳｉＣ基板である。核形成層１０２は、例えば厚さが５ｎｍ～１５０ｎｍのＡｌＮ層である。チャネル層１０３は、例えば厚さが１μｍ～５μｍのＧａＮ層である。スペーサ層１０４は、例えば厚さが０．５ｎｍ～３ｎｍのＡｌｘ１Ｇａ１－ｘ１Ｎ層（０．４０≦ｘ１≦１．００）である。つまり、スペーサ層１０４は、例えば厚さが０．５ｎｍ～３ｎｍで、Ａｌ組成ｘ１が０．４０以上１．００以下のＡｌＧａＮ層である。バリア層１０５は、例えば厚さが４ｎｍ～８ｎｍのＡｌｘ２Ｇａ１－ｘ２Ｎ層（０．３０≦ｘ２≦０．７０）である。つまり、バリア層１０５は、例えば厚さが４ｎｍ～８ｎｍで、Ａｌ組成ｘ２が０．３０以上０．７０以下のＡｌＧａＮ層である。キャップ層１０６は、例えば厚さが８ｎｍ～１２ｎｍのＧａＮ層である。
チャネル層１０３、スペーサ層１０４、バリア層１０５及びキャップ層１０６は、チャネル層１０３の主面に平行な方向にａ軸を有し、チャネル層１０３の主面に垂直な方向にｃ軸を有する。外力を受けず、歪が生じていないとき、ＧａＮのａ軸方向の格子定数ａＧａＮは３．１８９Åであり、ＡｌＮのａ軸方向の格子定数ａＡｌＮは３．１１２Åであり、Ａｌ組成がｙのＡｌｙＧａ１－ｙＮの格子定数ａＡｌＧａＮは、次の式（１）で表される。
ａＡｌＧａＮ＝ａＧａＮ－（ａＧａＮ－ａＡｌＮ）×ｙ・・・（１）
ａ軸方向で、チャネル層１０３の格子定数ａ１０３は格子定数ａＧａＮである。
スペーサ層１０４はチャネル層１０３に格子整合している。スペーサ層１０４はチャネル層１０３の影響により引張方向に歪んでいる。ａ軸方向で、スペーサ層１０４の格子定数ａ１０４はチャネル層１０３の格子定数ａ１０３と同等である。
バリア層１０５はスペーサ層１０４及びチャネル層１０３に格子整合していない。バリア層１０５はチャネル層１０３及びスペーサ層１０４の影響により引張方向に歪んでいるが、バリア層１０５の引張歪はスペーサ層１０４の引張歪よりも小さい。つまり、バリア層１０５の引張歪は部分緩和されている。引張歪の緩和率は、例えば１０％～３０％程度である。ａ軸方向で、バリア層１０５の格子定数ａ１０５はスペーサ層１０４の格子定数ａ１０４及びチャネル層１０３の格子定数ａ１０３よりも小さい。また、バリア層１０５の格子定数ａ１０５は、式（１）のｙにｘ２を代入して得られる格子定数ａＡｌＧａＮよりも大きい。従って、バリア層１０５の格子定数ａ１０５は、格子定数ａＡｌＧａＮよりも大きく、かつ格子定数ａＧａＮよりも小さい。例えば、バリア層１０５のチャネル層１０３側の主面には転位等の結晶欠陥が含まれてもよい。なお、緩和率が０％のとき、バリア層１０５の格子定数ａ１０５は格子定数ａＧａＮと一致し、緩和率が１００％のとき、バリア層１０５の格子定数ａ１０５は格子定数ａＡｌＧａＮと一致する。
キャップ層１０６はバリア層１０５に格子整合している。キャップ層１０６は圧縮方向に歪んでいる。ａ軸方向で、キャップ層１０６の格子定数ａ１０６はバリア層１０５の格子定数ａ１０５と同等である。
このように、ａ軸方向（チャネル層１０３の主面に平行な方向）で、チャネル層１０３の格子定数ａ１０３は、バリア層１０５の格子定数ａ１０５よりも大きい。
窒化物半導体積層構造１０７に、素子領域を画定する素子分離領域が形成されており、素子領域内において、キャップ層１０６にソース用の開口部１０６ｓ及びドレイン用の開口部１０６ｄが形成されている。そして、開口部１０６ｓ内にソース電極１０８が形成され、開口部１０６ｄ内にドレイン電極１０９が形成されている。キャップ層１０６上に、ソース電極１０８及びドレイン電極１０９を覆う絶縁膜１１０が形成されている。絶縁膜１１０には、平面視でソース電極１０８及びドレイン電極１０９の間に位置する開口部１１０ｇが形成されており、開口部１１０ｇを通じてキャップ層１０６と接するゲート電極１１１が絶縁膜１１０上に形成されている。
ソース電極１０８及びドレイン電極１０９は、例えば厚さが１０ｎｍ～５０ｎｍのＴａ膜及びその上の厚さが１００ｎｍ～５００ｎｍのＡｌ膜を含み、窒化物半導体積層構造１０７とオーミック接触している。ゲート電極１１１は、例えば厚さが１０ｎｍ～５０ｎｍのＮｉ膜及びその上の厚さが３００ｎｍ～５００ｎｍのＡｕ膜を含み、窒化物半導体積層構造１０７とショットキー接触している。絶縁膜１１０は、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの窒化物の層を含み、好ましくはＳｉ窒化物（ＳｉＮ）層である。絶縁膜１１０の厚さは、例えば２ｎｍ～５００ｎｍであり、好ましくは１００ｎｍ程度である。
次に、図２に示す３種類の積層構造を参照しながら、バリア層１０５、キャップ層１０６及び絶縁膜１１０の作用効果について説明する。図２は、積層構造を示す断面図である。
図２（ａ）に示す第１積層構造は、第１実施形態と同様のチャネル層１０３、スペーサ層１０４、バリア層１０５及びキャップ層１０６を備える。図２（ｂ）に示す第２積層構造では、バリア層１０５に代えて、チャネル層１０３及びスペーサ層１０４に格子整合するバリア層９０５が設けられ、キャップ層１０６がチャネル層１０３、スペーサ層１０４及びバリア層９０５に格子整合している。図２（ｃ）に示す第３積層構造は、第１実施形態と同様のチャネル層１０３、スペーサ層１０４、バリア層１０５、キャップ層１０６及び絶縁膜１１０を備える。
図３は、図２に示す積層構造におけるキャップ層１０６の厚さとシート抵抗との関係を示す図である。図３（ａ）には、第１積層構造及び第２積層構造における関係を示し、図３（ｂ）には、第１積層構造及び第３積層構造における関係を示す。
第１積層構造（図２（ａ））では、バリア層１０５はスペーサ層１０４及びチャネル層１０３に格子整合しておらず、バリア層１０５の引張歪は部分緩和されている。また、キャップ層１０６はバリア層１０５に格子整合しており、キャップ層１０６は圧縮方向に歪んでいる。このため、キャップ層１０６に圧縮歪が生じ、ピエゾ分極が発生する。従って、図３（ａ）に示すように、キャップ層１０６が厚くなるほどチャネル層１０３の表層部における２ＤＥＧ１５０の濃度が低くなり、シート抵抗が高くなる。一方、第２積層構造（図２（ｂ））では、バリア層９０５がチャネル層１０３及びスペーサ層１０４に格子整合し、キャップ層１０６がチャネル層１０３、スペーサ層１０４及びバリア層９０５に格子整合している。このため、第２積層構造では、キャップ層１０６に第１積層構造のようなピエゾ分極が発生しない。従って、キャップ層１０６が厚くなっても、２ＤＥＧ１５０の濃度は第１積層構造ほど低くならず、シート抵抗は第１積層構造ほど高くならない。
第３積層構造（図２（ｃ））は、第１積層構造とキャップ層１０６上の絶縁膜１１０とを含む。このため、キャップ層１０６と絶縁膜１１０との界面に＋の電荷が発生し、バンドが押し下げられ、２ＤＥＧ１５０の濃度は第１積層構造よりも高く、第２積層構造と同程度である。従って、第３積層構造におけるシート抵抗は第２積層構造におけるシート抵抗と同程度である。
このように、第１積層構造に対する絶縁膜１１０の追加の有無のみで、２ＤＥＧ１５０の濃度を調整し、シート抵抗を調整することができる。
第１実施形態に係る半導体装置１００では、キャップ層１０６上に絶縁膜１１０が形成され、絶縁膜１１０に開口部１１０ｇが形成され、ゲート電極１１１は開口部１１０ｇを通じてキャップ層１０６と接している。このため、開口部１１０ｇの下方を除き、チャネル層１０３の上面近傍に２ＤＥＧ１５０が高濃度で存在する。開口部１１０ｇの下方では、２ＤＥＧ１５０の濃度が極めて低い。このように、半導体装置１００によれば、２ＤＥＧ１５０の濃度を容易に変調することができる。また、２ＤＥＧ１５０の濃度の変調により、オン抵抗を低く抑えながらノーマリオフ動作を実現することができる。
なお、図２及び図３に示すように、キャップ層１０６が厚いほど、絶縁膜１１０の有無により２ＤＥＧ１５０の濃度を調整しやすい。従って、キャップ層１０６が厚いことが好ましく、キャップ層１０６の厚さは４ｎｍ以上であることが好ましい。また、バリア層１０５が薄いほど、絶縁膜１１０の有無により２ＤＥＧ１５０の濃度を調整しやすい。従って、バリア層１０５が薄いことが好ましく、バリア層１０５の厚さは１０ｎｍ以下であることが好ましい。
次に、第１実施形態に係る半導体装置１００の製造方法について説明する。図４～図９は、第１実施形態に係る半導体装置１００の製造方法を示す断面図である。
まず、図４に示すように、基板１０１上に窒化物半導体積層構造１０７を形成する。窒化物半導体積層構造１０７の形成では、核形成層１０２、チャネル層１０３、スペーサ層１０４、バリア層１０５及びキャップ層１０６を、例えば有機金属気相成長（metal organic vapor phase epitaxy：ＭＯＶＰＥ）法により形成する。窒化物半導体積層構造１０７の形成に際して、ＧａＮ層の成長の際には、原料ガスとしてＧａ源であるトリメチルガリウム（ＴＭＧａ）ガス及びＮ源であるアンモニア（ＮＨ３）ガスの混合ガスを用いる。ＡｌＮ層の成長の際には、原料ガスとしてＡｌ源であるトリメチルアルミニウム（ＴＭＡｌ）ガス及びＮＨ３ガスの混合ガスを用いる。ＡｌＧａＮ層の成長の際には、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス及びＮＨ３ガスの混合ガスを用いる。成長させる窒化物半導体層の組成に応じて、ＴＭＡｌガス及びＴＭＧａガスの供給の有無及び流量を適宜設定する。キャリアガスとして水素（Ｈ２）ガス又は窒素（Ｎ２）ガスを用いる。例えば、成長圧力は１ｋＰａ～１００ｋＰａ程度、成長温度は７００℃～１２００℃程度とする。
ここで、バリア層１０５の成長条件について詳細に説明する。バリア層１０５の成長の際には、キャリアガスとしてＮ２ガスを用い、成長温度を７００℃～８００℃程度の低温とする。このような条件を採用することで、スペーサ層１０４及びチャネル層１０３に格子整合しないバリア層１０５を成長させることができる。例えば、バリア層１０５の引張歪の緩和率は１０％～３０％程度となる。これは、低温下で、還元性の低いＮ２ガスをキャリアガスとして用いることにより、転位が発生し、転位により歪が緩和されるためであると考えられる。第１積層構造（図２（ａ）参照）のように、チャネル層１０３の上面近傍における２ＤＥＧ１５０の濃度は極めて低い。
窒化物半導体積層構造１０７の形成後、窒化物半導体積層構造１０７に、素子領域を画定する素子分離領域を形成する。素子分離領域の形成では、例えば、素子分離領域を形成する予定の領域を露出するフォトレジストのパターンを窒化物半導体積層構造１０７上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。
その後、図５に示すように、キャップ層１０６に開口部１０６ｓ及び開口部１０６ｄを形成する。開口部１０６ｓ及び開口部１０６ｄの形成では、例えば、フォトリソグラフィにより開口部１０６ｓ及び開口部１０６ｄを形成する予定の領域を露出するフォトレジストのパターンを窒化物半導体積層構造１０７上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。フォトレジストパターンの形成前に表面保護膜を形成してもよい。表面保護膜は、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物の層を含み、好ましくはＳｉ酸化物（ＳｉＯ２）層である。開口部１０６ｓ及び開口部１０６ｄの下方では、２ＤＥＧ１５０の濃度が高くなる。
続いて、図６に示すように、開口部１０６ｓ内にソース電極１０８を形成し、開口部１０６ｄ内にドレイン電極１０９を形成する。ソース電極１０８及びドレイン電極１０９は、例えばリフトオフ法により形成することができる。すなわち、ソース電極１０８及びドレイン電極１０９を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｔａ膜を形成し、その上にＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃～１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。
その後、図７に示すように、キャップ層１０６上にソース電極１０８及びドレイン電極１０９を覆う絶縁膜１１０を形成する。絶縁膜１１０は、例えばプラズマＣＶＤ法により形成する。絶縁膜１１０は、ＡＬＤ法又はスパッタ法により形成してもよい。絶縁膜１１０の形成により、第３積層構造（図２（ｃ）参照）のように、ソース電極１０８とドレイン電極１０９との間の領域の下方で、チャネル層１０３の上面近傍における２ＤＥＧ１５０の濃度が高くなる。
続いて、図８に示すように、絶縁膜１１０に開口部１１０ｇを形成する。開口部１１０ｇの形成では、例えば、フォトリソグラフィにより開口部１１０ｇを形成する予定の領域を露出するフォトレジストのパターンを絶縁膜１１０上に形成し、このパターンをエッチングマスクとして弗素系ガス又は塩素系ガスを用いたドライエッチングを行う。ドライエッチングに代えて、弗酸又はバッファード弗酸等を用いたウェットエッチングを行ってもよい。開口部１１０ｇの形成により、開口部１１０ｇの下方で、第１積層構造（図２（ａ）参照）のように、チャネル層１０３の上面近傍における２ＤＥＧ１５０の濃度が極めて低くなる。
次いで、図９に示すように、開口部１１０ｇを通じてキャップ層１０６と接するゲート電極１１１を絶縁膜１１０上に形成する。ゲート電極１１１は、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１１１を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｎｉ膜を形成し、その上にＡｕ膜を形成する。
このようにして、第１実施形態に係る半導体装置１００を製造することができる。
スペーサ層１０４が形成されておらず、バリア層１０５がチャネル層１０３に直接接していてもよい。以降の実施形態でも同様である。
（第２実施形態）
第２実施形態について説明する。第２実施形態は、ＨＥＭＴを含む半導体装置に関する。図１０は、第２実施形態に係る半導体装置を示す断面図である。
第２実施形態に係る半導体装置２００では、図１０に示すように、ゲート電極１１１と、キャップ層１０６及び絶縁膜１１０との間にゲート絶縁膜２１２が設けられている。ゲート絶縁膜２１２は、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物又は酸窒化物の層を含み、好ましくはＡｌ酸化物（Ａｌ２Ｏ３）層である。ゲート絶縁膜２１２の厚さは、例えば５ｎｍ～２０ｎｍである。ゲート絶縁膜２１２は局所的に形成されており、例えば、平面視でゲート電極１１１と重なる範囲内のみに形成されている。
他の構成は第１実施形態と同様である。
第１実施形態に係る半導体装置１００では、ショットキー型ゲート構造が採用されているのに対し、第２実施形態に係る半導体装置２００では、ＭＩＳ（metal-insulator-semiconductor）型ゲート構造が採用されている。また、半導体装置２００でも、半導体装置１００と同様に、開口部１１０ｇの下方を除き、チャネル層１０３の上面近傍に２ＤＥＧ１５０が高濃度で存在し、開口部１１０ｇの下方では、２ＤＥＧ１５０の濃度が極めて低い。このように、半導体装置２００によれば、２ＤＥＧ１５０の濃度を容易に変調することができる。また、２ＤＥＧ１５０の濃度の変調により、オン抵抗を低く抑えながらノーマリオフ動作を実現することができる。
次に、第２実施形態に係る半導体装置２００の製造方法について説明する。図１１～図１４は、第２実施形態に係る半導体装置２００の製造方法を示す断面図である。
まず、図１１に示すように、第１実施形態と同様にして、開口部１１０ｇの形成までの処理を行う。次いで、図１２に示すように、絶縁膜１１０上にゲート絶縁膜２１２を形成する。ゲート絶縁膜２１２は、開口部１１０ｇ内にも、キャップ層１０６の表面を覆うように形成する。ゲート絶縁膜２１２は、例えばプラズマＣＶＤ法により形成する。ゲート絶縁膜２１２をＡＬＤ法又はスパッタ法により形成してもよい。
その後、図１３に示すように、ゲート絶縁膜２１２を加工して、ゲート電極１１１を形成する予定の領域にゲート絶縁膜２１２を残存させる。ゲート絶縁膜２１２の加工では、例えば、フォトリソグラフィによりゲート絶縁膜２１２の除去する予定の領域を露出するフォトレジストのパターンをゲート絶縁膜２１２上に形成し、このパターンをエッチングマスクとして弗素系ガス又は塩素系ガスを用いたドライエッチングを行う。ドライエッチングに代えて、弗酸又はバッファード弗酸等を用いたウェットエッチングを行ってもよい。
続いて、図１４に示すように、ゲート電極１１１をゲート絶縁膜２１２上に形成する。ゲート電極１１１は、第１実施形態と同様に、例えばリフトオフ法により形成することができる。
このようにして、第２実施形態に係る半導体装置２００を製造することができる。
（第３実施形態）
第３実施形態について説明する。第３実施形態は、ＨＥＭＴを含む半導体装置に関する。図１５は、第３実施形態に係る半導体装置を示す断面図である。
第３実施形態に係る半導体装置３００では、図１５に示すように、第１実施形態におけるバリア層１０５に代えてバリア層３０５が設けられている。バリア層３０５は、バリア層１０５と同様に、スペーサ層１０４及びチャネル層１０３に格子整合していない。バリア層３０５はチャネル層１０３及びスペーサ層１０４の影響により引張方向に歪んでいるが、バリア層３０５の引張歪はスペーサ層１０４の引張歪よりも小さい。つまり、バリア層１０５と同様に、バリア層３０５の引張歪は部分緩和されている。ただし、バリア層３０５の引張歪の緩和率は、バリア層１０５の引張歪の緩和率よりも低い。
また、第１実施形態における絶縁膜１１０に代えて絶縁膜３１０が設けられている。絶縁膜３１０は、絶縁膜３３１と絶縁膜３３２とを含む。絶縁膜３３１は、ソース電極１０８の一部を覆い、ドレイン電極１０９に向けて広がっている。絶縁膜３３１のドレイン電極１０９側の端部はドレイン電極１０９から離間している。絶縁膜３３２は、ドレイン電極１０９の一部を覆い、ソース電極１０８に向けて広がっている。絶縁膜３３２のソース電極１０８側の端部はソース電極１０８から離間している。絶縁膜３３１のドレイン電極１０９側の端部と、絶縁膜３３２のソース電極１０８側の端部とは互いから離間しており、これら端部の間に絶縁膜３１０の開口部３１０ｇが設けられている。ゲート電極１１１は、ソース電極１０８とドレイン電極１０９との間で絶縁膜３１０上に設けられており、開口部３１０ｇを通じてキャップ層１０６と接する。
絶縁膜３３１は、絶縁膜３３２よりも、キャップ層１０６との界面に＋の電荷を生じやすい膜である。絶縁膜３３１は、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの窒化物の層を含み、好ましくはＳｉ窒化物（ＳｉＮ）層である。絶縁膜３３１の厚さは、例えば２ｎｍ～５００ｎｍであり、好ましくは１００ｎｍ程度である。絶縁膜３３２は、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物又は酸窒化物の層を含み、好ましくはＡｌ酸化物（Ａｌ２Ｏ３）層である。絶縁膜３３２の厚さは、例えば５ｎｍ～２０ｎｍである。
他の構成は第１実施形態と同様である。
第３実施形態に係る半導体装置３００では、キャップ層１０６上に選択的に絶縁膜３３１及び３３２が形成されており、絶縁膜３３１は、絶縁膜３３２よりも、キャップ層１０６との界面に＋の電荷を生じやすい膜である。従って、チャネル層１０３の上面近傍における２ＤＥＧ１５０の濃度は、絶縁膜３３１の下方で絶縁膜３３２の下方よりも高い。このように、半導体装置３００によれば、２ＤＥＧ１５０の濃度を容易に変調することができる。また、２ＤＥＧ１５０の濃度の変調により、オン抵抗を低く抑えながらドレイン耐圧を向上することができる。
次に、第３実施形態に係る半導体装置３００の製造方法について説明する。図１６～図２１は、第３実施形態に係る半導体装置３００の製造方法を示す断面図である。
まず、図１６に示すように、第１実施形態と同様にして、ソース電極１０８及びドレイン電極１０９の形成までの処理を行う。但し、バリア層１０５に代えてバリア層３０５を形成する。次いで、図１７に示すように、キャップ層１０６上にソース電極１０８及びドレイン電極１０９を覆う絶縁膜３３１を形成する。絶縁膜３３１は、例えばプラズマＣＶＤ法により形成する。絶縁膜３３１を、ＡＬＤ法又はスパッタ法により形成してもよい。絶縁膜３３１の形成により、ソース電極１０８とドレイン電極１０９との間の領域の下方で、チャネル層１０３の上面近傍における２ＤＥＧ１５０の濃度が高くなる。
その後、図１８に示すように、絶縁膜３３１を加工して、開口部３１０ｇを設ける予定の領域とソース電極１０８との間に絶縁膜３３１を残存させる。絶縁膜３３１の加工では、例えば、フォトリソグラフィにより絶縁膜３３１の除去する予定の領域を露出するフォトレジストのパターンを絶縁膜３３１上に形成し、このパターンをエッチングマスクとして弗素系ガス又は塩素系ガスを用いたドライエッチングを行う。ドライエッチングに代えて、弗酸又はバッファード弗酸等を用いたウェットエッチングを行ってもよい。絶縁膜３３１の加工により、開口部３１０ｇを設ける予定の領域の下方と、開口部３１０ｇを設ける予定の領域とドレイン電極１０９との間の領域の下方とで、チャネル層１０３の上面近傍における２ＤＥＧ１５０の濃度が低くなる。
続いて、図１９に示すように、キャップ層１０６上に絶縁膜３３１、ソース電極１０８及びドレイン電極１０９を覆う絶縁膜３３２を形成する。絶縁膜３３２は、例えばプラズマＣＶＤ法により形成する。絶縁膜３３２を、ＡＬＤ法又はスパッタ法により形成してもよい。絶縁膜３３２の形成により、開口部３１０ｇを設ける予定の領域の下方と、開口部３１０ｇを設ける予定の領域とドレイン電極１０９との間の領域の下方とで、チャネル層１０３の上面近傍における２ＤＥＧ１５０の濃度が更に低くなる。
次いで、図２０に示すように、絶縁膜３３２を加工して、開口部３１０ｇを設ける予定の領域とドレイン電極１０９との間に絶縁膜３３２を残存させる。絶縁膜３３２の加工では、例えば、フォトリソグラフィにより絶縁膜３３２の除去する予定の領域を露出するフォトレジストのパターンを絶縁膜３３２上に形成し、このパターンをエッチングマスクとして弗素系ガス又は塩素系ガスを用いたドライエッチングを行う。ドライエッチングに代えて、弗酸又はバッファード弗酸等を用いたウェットエッチングを行ってもよい。
このようにして、絶縁膜３３１及び３３２を含み、絶縁膜３３１と絶縁膜３３２との間に開口部３１０ｇを備えた絶縁膜３１０が形成される。絶縁膜３３２の加工により、開口部１１０ｇの下方で、チャネル層１０３の上面近傍における２ＤＥＧ１５０の濃度が高くなる。
その後、図２１に示すように、開口部３１０ｇを通じてキャップ層１０６と接するゲート電極１１１を絶縁膜３１０上に形成する。ゲート電極１１１は、第１実施形態と同様に、例えばリフトオフ法により形成することができる。
このようにして、第３実施形態に係る半導体装置３００を製造することができる。
（第４実施形態）
第４実施形態について説明する。第４実施形態は、ＨＥＭＴを含む半導体装置に関する。図２２は、第４実施形態に係る半導体装置を示す断面図である。
第４実施形態に係る半導体装置４００では、図２２に示すように、第３実施形態における絶縁膜３１０に代えて絶縁膜４１０が設けられている。絶縁膜４１０は、絶縁膜４３１と絶縁膜３３２とを含む。絶縁膜４３１は、ソース電極１０８の一部を覆い、ドレイン電極１０９に向けて広がっている。絶縁膜４３１のドレイン電極１０９側の端部はドレイン電極１０９から離間している。絶縁膜３３２は、ドレイン電極１０９の一部を覆い、ソース電極１０８に向けて広がっている。絶縁膜３３２のソース電極１０８側の端部はソース電極１０８から離間している。絶縁膜４３１のドレイン電極１０９側の端部が、絶縁膜３３２のソース電極１０８側の端部の上に重なっている。ゲート電極１１１は、ソース電極１０８とドレイン電極１０９との間で絶縁膜４１０上に設けられている。絶縁膜３３２のソース電極１０８側の端部がゲート電極１１１の下方にある。つまり、平面視で、ゲート電極１１１は絶縁膜３３２の一部と重なり合っている。
絶縁膜４３１は、絶縁膜３３２よりも、キャップ層１０６との界面に＋の電荷を生じやすい膜である。絶縁膜４３１は、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの窒化物の層を含み、好ましくはＳｉ窒化物（ＳｉＮ）層である。絶縁膜４３１の厚さは、例えば２ｎｍ～５００ｎｍであり、好ましくは１００ｎｍ程度である。
他の構成は第３実施形態と同様である。
第３実施形態に係る半導体装置３００では、ショットキー型ゲート構造が採用されているのに対し、第４実施形態に係る半導体装置４００では、ＭＩＳ型ゲート構造が採用されている。また、半導体装置４００では、キャップ層１０６上に選択的に絶縁膜４３１及び３３２が形成されており、絶縁膜４３１は、絶縁膜３３２よりも、キャップ層１０６との界面に＋の電荷を生じやすい膜である。従って、チャネル層１０３の上面近傍における２ＤＥＧ１５０の濃度は、絶縁膜４３１の下方で絶縁膜３３２の下方よりも高い。このように、半導体装置４００によれば、２ＤＥＧ１５０の濃度を容易に変調することができる。また、２ＤＥＧ１５０の濃度の変調により、オン抵抗を低く抑えながらドレイン耐圧を向上することができる。更に、平面視で、ゲート電極１１１の下方で絶縁膜３３２がキャップ層１０６上に設けられているため、ゲート電極１１１の下方で、２ＤＥＧ１５０の濃度を低く抑えることができる。
次に、第４実施形態に係る半導体装置４００の製造方法について説明する。図２３～図２８は、第４実施形態に係る半導体装置４００の製造方法を示す断面図である。
まず、図２３に示すように、第３実施形態と同様にして、ソース電極１０８及びドレイン電極１０９の形成までの処理を行う。次いで、図２４に示すように、キャップ層１０６上にソース電極１０８及びドレイン電極１０９を覆う絶縁膜３３２を形成する。絶縁膜３３２は、例えばプラズマＣＶＤ法により形成する。絶縁膜３３２を、ＡＬＤ法又はスパッタ法により形成してもよい。絶縁膜３３２の形成により、ソース電極１０８とドレイン電極１０９との間の領域の下方で、チャネル層１０３の上面近傍における２ＤＥＧ１５０の濃度が低くなる。
その後、図２５に示すように、絶縁膜３３２を加工して、ドレイン電極１０９の一部を覆い、ソース電極１０８に向けて広がるように絶縁膜３３２を残存させる。絶縁膜３３２の加工により、ソース電極１０８と絶縁膜３３２のソース電極１０８側の端部との間の領域の下方で、チャネル層１０３の上面近傍における２ＤＥＧ１５０の濃度が高くなる。
続いて、図２６に示すように、キャップ層１０６上に絶縁膜３３２、ソース電極１０８及びドレイン電極１０９を覆う絶縁膜４３１を形成する。絶縁膜４３１は、例えばプラズマＣＶＤ法により形成する。絶縁膜４３１を、ＡＬＤ法又はスパッタ法により形成してもよい。絶縁膜４３１の形成により、ソース電極１０８と絶縁膜３３２のソース電極１０８側の端部との間の領域の下方で、チャネル層１０３の上面近傍における２ＤＥＧ１５０の濃度が高くなる。
次いで、図２７に示すように、絶縁膜４３１を加工して、ソース電極１０８の一部を覆い、ドレイン電極１０９に向けて広がり、絶縁膜３３２の端部に重なるように絶縁膜４３１を残存させる。絶縁膜４３１の加工では、例えば、フォトリソグラフィにより絶縁膜４３１の除去する予定の領域を露出するフォトレジストのパターンを絶縁膜４３１上に形成し、このパターンをエッチングマスクとして弗素系ガス又は塩素系ガスを用いたドライエッチングを行う。ドライエッチングに代えて、弗酸又はバッファード弗酸等を用いたウェットエッチングを行ってもよい。
このようにして、絶縁膜４３１及び３３２を含む絶縁膜４１０が形成される。
その後、図２８に示すように、ゲート電極１１１を絶縁膜４３１上に形成する。ゲート電極１１１は、第１実施形態と同様に、例えばリフトオフ法により形成することができる。
このようにして、第４実施形態に係る半導体装置４００を製造することができる。
（第５実施形態）
次に、第５実施形態について説明する。第５実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図２９は、第５実施形態に係るディスクリートパッケージを示す図である。
第５実施形態では、図２９に示すように、第１～第４実施形態のいずれかと同様の構造を備えた半導体装置１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極１０９が接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極１０８に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１１１に接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及び半導体装置１２１０等がモールド樹脂１２３１によりパッケージングされている。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。まず、半導体装置１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
（第６実施形態）
次に、第６実施形態について説明する。第６実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図３０は、第６実施形態に係るＰＦＣ回路を示す結線図である。
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１～第４実施形態のいずれかと同様の構造を備えた半導体装置が用いられている。
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
（第７実施形態）
次に、第７実施形態について説明する。第７実施形態は、サーバ電源に好適な、ＨＥＭＴを備えた電源装置に関する。図３１は、第７実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
一次側回路１２６１には、第６実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１～第４実施形態のいずれかと同様の構造を備えた半導体装置が用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
（第８実施形態）
次に、第８実施形態について説明する。第８実施形態は、ＨＥＭＴを備えた増幅器に関する。図３２は、第８実施形態に係る増幅器を示す結線図である。
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１～第４実施形態のいずれかと同様の構造を備えた半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。高周波増幅器は、例えば、携帯電話基地局用送受信装置、レーダー装置及びマイクロ波発生装置に用いることができる。
基板として、炭化シリコン（ＳｉＣ）基板、サファイヤ基板、シリコン基板、ＡｌＮ基板、ＧａＮ基板又はダイヤモンド基板を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。ゲート電極の形成後に熱処理を行ってもよい。
本開示において、半導体層の組成は、上記の実施形態に記載されたものに限定されない。例えば、ＩｎＡｌＮ、ＩｎＧａＡｌＮ等の他の窒化物半導体が用いられてもよい。Ｉｎを含む半導体層の成長の際には、トリメチルインジウム（ＴＭＩｎ）ガス及びＮＨ３ガスを含む混合ガスを原料ガスとして用いる。この原料ガスが、ＴＭＡｌガスを更に含んでいてもよく、ＴＭＧａガスを更に含んでいてもよく、ＴＭＡｌガス及びＴＭＧａガスを更に含んでいてもよい。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
電子走行層と、
前記電子走行層の上方に設けられた電子供給層と、
前記電子供給層の上方に設けられたキャップ層と、
を有し、
前記電子走行層の主面に平行な方向で、前記電子走行層の第１格子定数は前記電子供給層の第２格子定数よりも大きいことを特徴とする半導体装置。
（付記２）
前記第２格子定数は、前記電子供給層の組成から導き出される第３格子定数より大きいことを特徴とする付記１に記載の半導体装置。
（付記３）
前記電子走行層と前記電子供給層との間に設けられ、前記電子走行層に格子整合したスペーサ層を有することを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記電子供給層の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間で前記キャップ層上に選択的に形成された窒化物層と、
を有することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）
前記ゲート電極は前記キャップ層に直接接していることを特徴とする付記４に記載の半導体装置。
（付記６）
前記ゲート電極と前記キャップ層との間に設けられたゲート絶縁膜を有することを特徴とする付記４に記載の半導体装置。
（付記７）
前記ゲート絶縁膜は、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物又は酸窒化物の層を含むことを特徴とする付記６に記載の半導体装置。
（付記８）
前記窒化物層は、前記ソース電極と前記ゲート電極との間に設けられていることを特徴とする付記４乃至７のいずれか１項に記載の半導体装置。
（付記９）
前記ソース電極と前記ゲート電極との間に設けられたＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物又は酸窒化物の層を有することを特徴とする付記４乃至８のいずれか１項に記載の半導体装置。
（付記１０）
前記電子供給層の前記電子走行層側の主面に結晶欠陥が含まれることを特徴とする付記１乃至９のいずれか１項に記載の半導体装置。
（付記１１）
付記１乃至１０のいずれか１項に記載の半導体装置を有することを特徴とする増幅器。
（付記１２）
付記１乃至１０のいずれか１項に記載の半導体装置を有することを特徴とする電源装置。
１００、２００、３００、４００：半導体装置
１０３：チャネル層
１０４：スペーサ層
１０５、３０５：バリア層
１０６：キャップ層
１０８：ソース電極
１０９：ドレイン電極
１１０、３１０、３３１、３３２、４３１：絶縁膜
１１１：ゲート電極
２１２：ゲート絶縁膜

Claims (6)

  1. 電子走行層と、
    前記電子走行層の上方に設けられた電子供給層と、
    前記電子供給層の上方に設けられたキャップ層と、
    前記電子走行層と前記電子供給層との間に設けられたスペーサ層と、
    を有し、
    前記電子走行層の主面に平行な方向で、前記電子走行層の第１格子定数は前記電子供給層の第２格子定数よりも大きく、
    前記第２格子定数は、前記電子供給層の組成から導き出される第３格子定数より大きく、
    前記電子走行層の主面に平行な方向で、前記スペーサ層の格子定数は前記第１格子定数と同等であり、
    前記スペーサ層は、前記電子走行層の主面に平行な方向に第１引張歪を含み、
    前記電子供給層は、前記電子走行層の主面に平行な方向に前記第１引張歪よりも小さい第２引張歪を含むことを特徴とする半導体装置。
  2. 前記キャップ層は、前記電子走行層の主面に平行な方向に圧縮歪を含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記電子供給層の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
    前記ソース電極と前記ドレイン電極との間で前記キャップ層上に選択的に形成された窒化物層と、
    を有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記ゲート電極は前記キャップ層に直接接していることを特徴とする請求項３に記載の半導体装置。
  5. 前記ゲート電極と前記キャップ層との間に設けられたゲート絶縁膜を有することを特徴とする請求項３に記載の半導体装置。
  6. 前記窒化物層は、前記ソース電極と前記ゲート電極との間に設けられていることを特徴とする請求項３乃至５のいずれか１項に記載の半導体装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016087A (ja) 2000-06-29 2002-01-18 Nec Corp 半導体装置
JP2007067240A (ja) 2005-08-31 2007-03-15 Toshiba Corp 窒化物系半導体装置
JP2008140812A (ja) 2006-11-30 2008-06-19 Oki Electric Ind Co Ltd ＧａＮ系高電子移動度電界効果トランジスタ
JP2009231396A (ja) 2008-03-19 2009-10-08 Sumitomo Chemical Co Ltd 半導体装置および半導体装置の製造方法
JP2012164886A (ja) 2011-02-08 2012-08-30 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体電子デバイス、エピタキシャル基板、及びｉｉｉ族窒化物半導体電子デバイスを作製する方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
US7470941B2 (en) * 2001-12-06 2008-12-30 Hrl Laboratories, Llc High power-low noise microwave GaN heterojunction field effect transistor
US7709859B2 (en) * 2004-11-23 2010-05-04 Cree, Inc. Cap layers including aluminum nitride for nitride-based transistors
US7253454B2 (en) * 2005-03-03 2007-08-07 Cree, Inc. High electron mobility transistor
US7838904B2 (en) * 2007-01-31 2010-11-23 Panasonic Corporation Nitride based semiconductor device with concave gate region
FR2929445B1 (fr) * 2008-03-25 2010-05-21 Picogiga Internat Procede de fabrication d'une couche de nitrure de gallium ou de nitrure de gallium et d'aluminium
DE102009041548A1 (de) * 2009-09-15 2011-03-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiterstruktur
JP2011082216A (ja) * 2009-10-02 2011-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
KR20110122525A (ko) * 2010-05-04 2011-11-10 삼성전자주식회사 Ｌｄｄ 영역을 갖는 고 전자 이동도 트랜지스터(ｈｅｍｔ) 및 그 제조방법
US8648389B2 (en) * 2011-06-08 2014-02-11 Sumitomo Electric Industries, Ltd. Semiconductor device with spacer layer between carrier traveling layer and carrier supplying layer
US8710511B2 (en) * 2011-07-29 2014-04-29 Northrop Grumman Systems Corporation AIN buffer N-polar GaN HEMT profile
US20130105817A1 (en) * 2011-10-26 2013-05-02 Triquint Semiconductor, Inc. High electron mobility transistor structure and method
WO2013109884A1 (en) * 2012-01-18 2013-07-25 Iqe Kc, Llc Iiii -n- based double heterostructure field effect transistor and method of forming the same
EP2720257A4 (en) * 2012-08-10 2015-09-23 Ngk Insulators Ltd SEMICONDUCTOR ELEMENT, HEMT ELEMENT, AND METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT
KR101946454B1 (ko) * 2012-09-18 2019-02-12 삼성전자주식회사 고 전자 이동도 트랜지스터 및 그 제조 방법
US9525054B2 (en) * 2013-01-04 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
US9425276B2 (en) * 2013-01-21 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. High electron mobility transistors
US20140335666A1 (en) * 2013-05-13 2014-11-13 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Growth of High-Performance III-Nitride Transistor Passivation Layer for GaN Electronics
JP6318474B2 (ja) * 2013-06-07 2018-05-09 住友電気工業株式会社 半導体装置の製造方法
US9640650B2 (en) * 2014-01-16 2017-05-02 Qorvo Us, Inc. Doped gallium nitride high-electron mobility transistor
JP2015192026A (ja) * 2014-03-28 2015-11-02 住友電気工業株式会社 半導体装置の製造方法
JP6540461B2 (ja) * 2015-10-30 2019-07-10 富士通株式会社 半導体装置及び半導体装置の製造方法
US11101379B2 (en) * 2016-11-16 2021-08-24 Theregenis Of The University Of California Structure for increasing mobility in a high electron mobility transistor
JP6870304B2 (ja) * 2016-12-05 2021-05-12 住友電気工業株式会社 半導体装置の製造方法
JP6729416B2 (ja) * 2017-01-19 2020-07-22 住友電気工業株式会社 窒化物半導体デバイス及び窒化物半導体デバイスの製造方法
US10290713B2 (en) * 2017-07-31 2019-05-14 Qorvo Us, Inc. Field-effect transistor
JP6841344B2 (ja) * 2017-12-01 2021-03-10 三菱電機株式会社 半導体装置の製造方法、半導体装置
CN109659366A (zh) * 2018-12-21 2019-04-19 英诺赛科（珠海）科技有限公司 高电子迁移率晶体管及其制造方法
TWI683370B (zh) * 2019-03-12 2020-01-21 環球晶圓股份有限公司 半導體元件及其製造方法
WO2020188389A1 (en) * 2019-03-21 2020-09-24 Epitronic Holdings Pte. Ltd Microelectronic sensor comprising a pc-hemt with a metamaterial electrode

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016087A (ja) 2000-06-29 2002-01-18 Nec Corp 半導体装置
JP2007067240A (ja) 2005-08-31 2007-03-15 Toshiba Corp 窒化物系半導体装置
JP2008140812A (ja) 2006-11-30 2008-06-19 Oki Electric Ind Co Ltd ＧａＮ系高電子移動度電界効果トランジスタ
JP2009231396A (ja) 2008-03-19 2009-10-08 Sumitomo Chemical Co Ltd 半導体装置および半導体装置の製造方法
JP2012164886A (ja) 2011-02-08 2012-08-30 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体電子デバイス、エピタキシャル基板、及びｉｉｉ族窒化物半導体電子デバイスを作製する方法

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