JP2021145050A - 半導体装置 - Google Patents

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Abstract

【課題】耐圧を向上することができる半導体装置を提供する。【解決手段】半導体装置は、半導体積層構造と、前記半導体積層構造上に形成されたソース電極、ゲート電極及びドレイン電極と、前記ソース電極と前記ゲート電極との間で前記半導体積層構造上に形成された第１絶縁膜と、前記ドレイン電極と前記ゲート電極との間で前記半導体積層構造上に形成された第２絶縁膜と、前記ドレイン電極と前記第２絶縁膜との間で前記半導体積層構造上に形成された第３絶縁膜と、を有し、前記第１絶縁膜は、前記半導体積層構造に接触する第１酸窒化アルミニウム膜と、前記第１酸窒化アルミニウム膜上の第１窒化シリコン膜と、を有し、前記第２絶縁膜は、前記半導体積層構造に接触する第２酸窒化アルミニウム膜と、前記第２酸窒化アルミニウム膜上の第２窒化シリコン膜と、を有し、前記第３絶縁膜は、前記半導体積層構造に接触する第３窒化シリコン膜を有する。【選択図】図１

Description

本開示は、半導体装置に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われている。例えば、ＧａＮ系の窒化物半導体を含む高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）は、レーダー用途、通信用途等に幅広く応用されている。
特開２０１５−１０３７８０号公報 特開２０１２−１６９３６９号公報
近年、ＨＥＭＴの用途において更なる遠距離探知及び遠距離通信が求められており、ＨＥＭＴの出力の更なる向上が要請されている。しかしながら、従来のＨＥＭＴは、所望の出力が得られる程度の耐圧を有していない。
本開示の目的は、耐圧を向上することができる半導体装置を提供することにある。
本開示の一形態によれば、半導体積層構造と、前記半導体積層構造上に形成されたソース電極、ゲート電極及びドレイン電極と、前記ソース電極と前記ゲート電極との間で前記半導体積層構造上に形成された第１絶縁膜と、前記ドレイン電極と前記ゲート電極との間で前記半導体積層構造上に形成された第２絶縁膜と、前記ドレイン電極と前記第２絶縁膜との間で前記半導体積層構造上に形成された第３絶縁膜と、を有し、前記第１絶縁膜は、前記半導体積層構造に接触する第１酸窒化アルミニウム膜と、前記第１酸窒化アルミニウム膜上の第１窒化シリコン膜と、を有し、前記第２絶縁膜は、前記半導体積層構造に接触する第２酸窒化アルミニウム膜と、前記第２酸窒化アルミニウム膜上の第２窒化シリコン膜と、を有し、前記第３絶縁膜は、前記半導体積層構造に接触する第３窒化シリコン膜を有する半導体装置が提供される。
本開示によれば、耐圧を向上することができる。
第１実施形態に係る半導体装置を示す断面図である。 第１実施形態に係る半導体装置における２ＤＥＧの濃度の分布を示す図である。 参考例に係る半導体装置を示す断面図である。 ピンチオフ特性を示す図である。 ドレイン電圧と出力との関係を示す図である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 第１実施形態の変形例に係る半導体装置を示す断面図である。 第２実施形態に係る半導体装置を示す断面図である。 第２実施形態に係る半導体装置における２ＤＥＧの濃度の分布を示す図である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第２実施形態の変形例に係る半導体装置を示す断面図である。 第３実施形態に係るディスクリートパッケージを示す図である。 第４実施形態に係るＰＦＣ回路を示す結線図である。 第５実施形態に係る電源装置を示す結線図である。 第６実施形態に係る増幅器を示す結線図である。
以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
（第１実施形態）
第１実施形態について説明する。第１実施形態は、高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）を含む半導体装置に関する。図１は、第１実施形態に係る半導体装置を示す断面図である。
第１実施形態に係る半導体装置１００では、図１に示すように、基板１０１の上方に窒化物半導体積層構造１９０が形成されている。窒化物半導体積層構造１９０には、バッファ層１０２、チャネル層１０３、バリア層１０４及びキャップ層１０５が含まれる。バッファ層１０２は基板１０１上に形成されている。チャネル層１０３はバッファ層１０２上に形成されている。バリア層１０４はチャネル層１０３上に形成されている。キャップ層１０５はバリア層１０４上に形成されている。窒化物半導体積層構造１９０は半導体積層構造の一例である。
基板１０１は、例えばＳｉＣ基板である。バッファ層１０２は、例えば厚さが３０ｎｍ〜７０ｎｍのＡｌＮ層である。チャネル層１０３は、例えば厚さが８００ｎｍ〜１２００ｎｍのＧａＮ層である。バリア層１０４は、例えば厚さが２０ｎｍ〜４０ｎｍのＡｌｘＧａ１−ｘＮ層（０．１０≦ｘ≦１．００）である。キャップ層１０５は、例えば５ｎｍ〜１５ｎｍのＧａＮ層である。
窒化物半導体積層構造１９０に、素子領域を画定する素子分離領域が形成されており、素子領域内において、キャップ層１０５にソース用の開口部１１１ｓ及びドレイン用の開口部１１１ｄが形成されている。開口部１１１ｓ内にソース電極１０６が形成され、開口部１１１ｄ内にドレイン電極１０７が形成されている。ソース電極１０６及びドレイン電極１０７は、例えば厚さが１０ｎｍ〜５０ｎｍのＴａ膜及びその上の厚さが１００ｎｍ〜５００ｎｍのＡｌ膜を含む。ソース電極１０６及びドレイン電極１０７はバリア層１０４にオーミック接触している。
キャップ層１０５上に酸窒化アルミニウム（ＡｌＯＮ）膜１２１及びＡｌＯＮ膜１２２が形成されている。ＡｌＯＮ膜１２１はソース電極１０６に隣接している。ＡｌＯＮ膜１２２は、ＡｌＯＮ膜１２１とドレイン電極１０７との間に設けられている。ＡｌＯＮ膜１２２は、ＡｌＯＮ膜１２１及びドレイン電極１０７から離間している。ＡｌＯＮ膜１２１及びＡｌＯＮ膜１２２の厚さは、例えば２ｎｍ〜４ｎｍである。例えば、ＡｌＯＮ膜１２１及びＡｌＯＮ膜１２２は、共通の膜をエッチングすることで形成される。ＡｌＯＮ膜１２１は第１酸窒化アルミニウム膜の一例であり、ＡｌＯＮ膜１２２は第２酸窒化アルミニウム膜の一例である。
ＡｌＯＮ膜１２１上に窒化シリコン（ＳｉＮ）膜１３１が形成されている。ＡｌＯＮ膜１２２上にＳｉＮ膜１３２が形成されている。ＡｌＯＮ膜１２２及びＳｉＮ膜１３２の積層体とドレイン電極１０７との間で、キャップ層１０５上にＳｉＮ膜１３３が形成されている。ＳｉＮ膜１３３はドレイン電極１０７に隣接し、ＡｌＯＮ膜１２２及びＳｉＮ膜１３２の積層体から離間している。ＳｉＮ膜１３１〜１３３の厚さは、例えば３０ｎｍ〜１００ｎｍである。例えば、ＳｉＮ膜１３１〜１３３は、共通の膜をエッチングすることで形成される。ＳｉＮ膜１３１〜１３３のスピン密度は、例えば２．２×１０１８ｃｍ−３程度であり、屈折率は１．９５程度である。ＡｌＯＮ膜１２１及びＳｉＮ膜１３１が第１絶縁膜１４１に含まれ、ＡｌＯＮ膜１２２及びＳｉＮ膜１３２が第２絶縁膜１４２に含まれる。ＳｉＮ膜１３１は第１窒化シリコン膜の一例であり、ＳｉＮ膜１３２は第２窒化シリコン膜の一例である。ＳｉＮ膜１３３は第６窒化シリコン膜の一例である。
ＡｌＯＮ膜１２１とＡｌＯＮ膜１２２との間に隙間１６１が存在し、ＳｉＮ膜１３１とＳｉＮ膜１３２との間に隙間１６２が存在し、隙間１６１と隙間１６２とが繋がって隙間１６３が構成されている。隙間１６３を通じてキャップ層１０５と接するゲート電極１０９がＳｉＮ膜１３１及びＳｉＮ膜１３２上に形成されている。ゲート電極１０９は、隙間１６３内の基部１０９Ａと、基部１０９Ａ上の傘部１０９Ｂとを含む。傘部１０９Ｂは基部１０９Ａよりドレイン電極１０７側に広がる部分を備える。例えば、第２絶縁膜１４２は、傘部１０９Ｂのドレイン電極１０７側の端部と窒化物半導体積層構造１９０との間に設けられている。ゲート電極１０９は、例えば厚さが１０ｎｍ〜５０ｎｍのＮｉ膜及びその上の厚さが３００ｎｍ〜５００ｎｍのＡｕ膜を含み、窒化物半導体積層構造１９０とショットキー接触している。
ソース電極１０６、ドレイン電極１０７及びゲート電極１０９を覆うＳｉＮ膜１５０がＳｉＮ膜１３１、ＳｉＮ膜１３２、ＳｉＮ膜１３３及びキャップ層１０５上に形成されている。ＳｉＮ膜１５０には、ソース電極１０６に達する開口部１５０ｓと、ドレイン電極１０７に達する開口部１５０ｄが形成されている。開口部１５０ｓを通じてソース電極１０６と接するソース配線１８６と、開口部１５０ｄを通じてドレイン電極１０７と接するドレイン配線１８７とがＳｉＮ膜１５０上に形成されている。ソース配線１８６及びドレイン配線１８７は、例えば厚さが１０ｎｍ〜５０ｎｍのＴｉ膜、その上の厚さが３０ｎｍ〜７０ｎｍのＡｕ膜及びその上の厚さが２μｍ〜４μｍのＡｕ膜を含む。
ＳｉＮ膜１５０の厚さは、例えば１００ｎｍ〜５００ｎｍである。ＳｉＮ膜１５０は、平面視でＳｉＮ膜１３１のゲート電極１０９から露出した部分と重なる第１部分１５１と、平面視でＳｉＮ膜１３２のゲート電極１０９から露出した部分と重なる第２部分１５２とを有する。第２絶縁膜１４２とＳｉＮ膜１３３との間に隙間１６４が存在し、ＳｉＮ膜１５０は、平面視でキャップ層１０５の隙間１６４に露出した部分と重なる第３部分１５３を有する。ＳｉＮ膜１５０のスピン密度は、例えば４．６×１０１８ｃｍ−３程度であり、屈折率は２．００程度である。つまり、ＳｉＮ膜１５０のスピン密度は、ＳｉＮ膜１３１〜１３３のスピン密度より高く、ＳｉＮ膜１５０の屈折率は、ＳｉＮ膜１３１〜１３３の屈折率より高い。第１部分１５１は第４窒化シリコン膜の一例であり、第２部分１５２は第５窒化シリコン膜の一例であり、第３部分１５３は第３窒化シリコン膜及び第３絶縁膜の一例である。
次に、半導体装置１００における二次元電子ガス（２ＤＥＧ）の濃度Ｎｓの分布について説明する。図２は、半導体装置１００における２ＤＥＧの濃度Ｎｓの分布を示す図である。図２中の横軸は、基板１０１の表面に平行な面内でソース電極１０６とドレイン電極１０７とを結ぶ直線が延びる方向における位置を示す。図２において、領域１７１は第１絶縁膜１４１の下方にあり、領域１７２はゲート電極１０９の基部１０９Ａの下方にあり、領域１７３は第２絶縁膜１４２の下方にあり、領域１７４はＳｉＮ膜１５０の第３部分１５３の下方にあり、領域１７５はＳｉＮ膜１３３の下方にある。図２中の縦軸は２ＤＥＧの濃度Ｎｓ（ｃｍ−２）を示す。
半導体装置１００では、２ＤＥＧ１２０がチャネル層１０３の上面近傍に存在する。領域１７１及び１７３における２ＤＥＧ１２０の濃度Ｎｓは、領域１７２における２ＤＥＧ１２０の濃度Ｎｓより高い。これは、隙間１６３が存在するからである。領域１７１及び１７３における２ＤＥＧ１２０の濃度Ｎｓは、領域１７５における２ＤＥＧ１２０の濃度Ｎｓより高い。これは、ＳｉＮ膜１３１及び１３２と窒化物半導体積層構造１９０との間にＡｌＯＮ膜１２１及び１２２が介在しているのに対し、ＳｉＮ膜１３３が窒化物半導体積層構造１９０上に直接形成されているからである。領域１７５における２ＤＥＧ１２０の濃度Ｎｓは、領域１７４における２ＤＥＧ１２０の濃度Ｎｓより高い。これは、ＳｉＮ膜１５０のスピン密度及び屈折率が、ＳｉＮ膜１３１〜１３３のスピン密度及び屈折率より高いからである。
このように、半導体装置１００では、ゲート電極１０９とソース電極１０６との間の領域１７１で２ＤＥＧ１２０の濃度Ｎｓが高く、ゲート電極１０９とドレイン電極１０７との間に、２ＤＥＧ１２０の濃度Ｎｓが低い領域１７４が存在する。また、領域１７４のゲート電極１０９側には、２ＤＥＧ１２０の濃度Ｎｓが領域１７１と同程度の領域１７３が存在する。従って、第１実施形態によれば、出力を向上しながら、優れた耐圧を得ることができる。
ここで、半導体装置１００の耐圧について、参考例と比較しながら説明する。図３は、参考例に係る半導体装置を示す断面図である。図４は、ピンチオフ特性を示す図である。図４中の横軸はドレイン電圧を示し、縦軸はドレイン電流を示す。
参考例に係る半導体装置９００は、図３に示すように、ＡｌＯＮ膜１２１及び１２２を含まず、ＳｉＮ膜１３２及び１３３に代えてＳｉＮ膜９３４を含む点で第１実施形態に係る半導体装置１００と相違する。ＳｉＮ膜１３１は、ゲート電極１０９の基部１０９Ａとソース電極１０６との間の全体にわたってキャップ層１０５上に形成されている。ＳｉＮ膜９３４は、ゲート電極１０９の基部１０９Ａとドレイン電極１０７との間の全体にわたってキャップ層１０５上に形成されている。ＳｉＮ膜９３４の厚さはＳｉＮ膜１３１の厚さと等しい。このため、第１実施形態における領域１７４のような、２ＤＥＧ１２０の濃度が低い領域が含まれない。従って、図４に示すように、第１実施形態に係る半導体装置１００が破壊に至るドレイン電圧Ｖ１００は、半導体装置９００が破壊に至るドレイン電圧Ｖ９００より高い。例えば、ドレイン電圧Ｖ９００は３００Ｖ程度である。
次に、半導体装置１００の出力特性について、参考例と比較しながら説明する。図５は、ドレイン電圧と出力との関係を示す図である。図５中の横軸はドレイン電圧を示し、縦軸は出力を示す。図５中の実線は半導体装置１００における出力特性の概要を示し、破線は半導体装置９００における出力特性の概要を示す。
参考例に係る半導体装置９００には、ＡｌＯＮ膜１２１及び１２２が含まれていないため、第１実施形態における領域１７１及び１７３のような、２ＤＥＧ１２０の濃度が高い領域が含まれない。従って、図５に示すように、半導体装置１００によれば、半導体装置９００と比較して、同じドレイン電圧で高い出力を得ることができる。また、上記のように、半導体装置１００の耐圧が半導体装置９００の耐圧より高いため、使用可能なドレイン電圧の範囲は、半導体装置１００にて半導体装置９００より広い。
次に、第１実施形態に係る半導体装置１００の製造方法について説明する。図６〜図１１は、第１実施形態に係る半導体装置１００の製造方法を示す断面図である。
まず、図６（ａ）に示すように、基板１０１上に窒化物半導体積層構造１９０を形成する。窒化物半導体積層構造１９０の形成では、バッファ層１０２、チャネル層１０３、バリア層１０４及びキャップ層１０５を、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法により形成する。窒化物半導体積層構造１９０の形成に際して、原料ガスとして、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡｌ）ガスと、Ｇａ源であるトリメチルガリウム（ＴＭＧａ）ガスと、Ｎ源であるアンモニア（ＮＨ３）ガスとの混合ガスを用いる。キャリアガスとして水素（Ｈ２）ガス又は窒素（Ｎ２）ガスを用いる。成長させる窒化物半導体層の組成に応じて、ＴＭＡｌガス及びＴＭＧａガスの供給の有無及び流量を適宜設定する。例えば、成長圧力は１ｋＰａ〜１００ｋＰａ程度、成長温度は７００℃〜１５００℃程度とする。バリア層１０４の形成により、チャネル層１０３の上面近傍に２ＤＥＧ１２０が発生する。
窒化物半導体積層構造１９０の形成後、窒化物半導体積層構造１９０に、素子領域を画定する素子分離領域を形成する。素子分離領域の形成では、例えば、素子分離領域を形成する予定の領域を露出するフォトレジストのパターンを窒化物半導体積層構造１９０上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。
次いで、図６（ｂ）に示すように、キャップ層１０５に開口部１１１ｓ及び開口部１１１ｄを形成する。開口部１１１ｓ及び開口部１１１ｄの形成では、例えば、フォトリソグラフィにより開口部１１１ｓ及び開口部１１１ｄを形成する予定の領域を露出するフォトレジストのパターンを窒化物半導体積層構造１９０上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。
その後、図７（ａ）に示すように、開口部１１１ｓ内にソース電極１０６を形成し、開口部１１１ｄ内にドレイン電極１０７を形成する。ソース電極１０６及びドレイン電極１０７は、例えばリフトオフ法により形成することができる。すなわち、ソース電極１０６及びドレイン電極１０７を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｔａ膜を形成し、その上にＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。
続いて、図７（ｂ）に示すように、キャップ層１０５上にＡｌＯＮ膜１２０を形成する。ＡｌＯＮ膜１２０の厚さは、例えば２ｎｍ〜４ｎｍである。ＡｌＯＮ膜１２０は、ソース電極１０６及びドレイン電極１０７の上面及び側面上にも形成してよい。ＡｌＯＮ膜１２０の形成では、例えば、原子層堆積（atomic layer deposition：ＡＬＤ）法により、窒化アルミニウム膜と酸化アルミニウム膜とを交互に形成する。窒化アルミニウム膜と酸化アルミニウム膜との間で原子が拡散し、ＡｌＯＮ膜１２０が形成される。図７（ｂ）では図示を省略しているが、ＡｌＯＮ膜１２０がソース電極１０６及びドレイン電極１０７の側面上にも形成されてよい。
次いで、図８（ａ）に示すように、ＡｌＯＮ膜１２０上に、ＡｌＯＮ膜１２０のＡｌＯＮ膜１２１及び１２２を形成する予定の領域を覆うフォトレジストのパターン１１を形成する。そして、ウェットエッチングによりＡｌＯＮ膜１２０のパターン１１から露出している部分を除去する。この結果、ＡｌＯＮ膜１２１及び１２２が形成される。ＡｌＯＮ膜１２１とＡｌＯＮ膜１２２との間に隙間１６１が形成される。
その後、図８（ｂ）に示すように、パターン１１を除去し、ソース電極１０６及びドレイン電極１０７を覆うＳｉＮ膜１３０をキャップ層１０５、ＡｌＯＮ膜１２１及びＡｌＯＮ膜１２２上に形成する。ＳｉＮ膜１３０の厚さは、例えば３０ｎｍ〜１００ｎｍである。ＳｉＮ膜１３０は、例えばプラズマ化学気相成長（chemical vapor deposition：ＣＶＤ）法により形成することができる。ＳｉＮ膜１３０は、ＡＬＤ法又はスパッタ法により形成してもよい。図８（ｂ）では図示を省略しているが、ＳｉＮ膜１３０がソース電極１０６及びドレイン電極１０７の側面上にも形成されてよい。
続いて、図９（ａ）に示すように、ＳｉＮ膜１３０上に、ＳｉＮ膜１３０のＳｉＮ膜１３１、１３２及び１３３を形成する予定の領域を覆うフォトレジストのパターン１２を形成する。そして、ウェットエッチングによりＳｉＮ膜１３０のパターン１２から露出している部分を除去する。この結果、ＳｉＮ膜１３１〜１３３が形成される。ＳｉＮ膜１３１とＳｉＮ膜１３２との間に隙間１６２が形成され、ＳｉＮ膜１３２とＳｉＮ膜１３３との間に隙間１６４が形成される。隙間１６１と隙間１６２とが繋がって隙間１６３が形成される。ＡｌＯＮ膜１２１及びＳｉＮ膜１３１が第１絶縁膜１４１に含まれ、ＡｌＯＮ膜１２２及びＳｉＮ膜１３２が第２絶縁膜１４２に含まれる。
次いで、図９（ｂ）に示すように、パターン１２を除去し、隙間１６３を通じてキャップ層１０５と接するゲート電極１０９をＳｉＮ膜１３１及びＳｉＮ膜１３２上に形成する。ゲート電極１０９は、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１０９を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｎｉ膜を形成し、その上にＡｕ膜を形成する。ゲート電極１０９は、隙間１６３内の基部１０９Ａと、基部１０９Ａ上の傘部１０９Ｂとを含む。
その後、図１０（ａ）に示すように、ソース電極１０６、ドレイン電極１０７及びゲート電極１０９を覆うＳｉＮ膜１５０をキャップ層１０５及びＳｉＮ膜１３１〜１３３上に形成する。ＳｉＮ膜１５０は、例えばプラズマＣＶＤ法により形成することができる。ＳｉＮ膜１５０を形成する際のプラズマ周波数は、ＳｉＮ膜１３０を形成する際のプラズマ周波数より低くする。この場合、ＳｉＮ膜１３０は窒化物半導体積層構造１９０にダメージを生じさせにくい条件で形成することができ、ＳｉＮ膜１５０はＳｉＮ膜１３０より高速で形成することができる。ＳｉＮ膜１５０は、ＡＬＤ法又はスパッタ法により形成してもよい。
続いて、図１０（ｂ）に示すように、ＳｉＮ膜１５０上に、ＳｉＮ膜１５０の開口部１５０ｓ及び１５０ｄを形成する予定の領域を露出するフォトレジストのパターン１３を形成する。そして、ドライエッチングによりＳｉＮ膜１５０のパターン１３から露出している部分を除去する。この結果、開口部１５０ｓ及び１５０ｄが形成される。ＳｉＮ膜１５０は、平面視でＳｉＮ膜１３１のゲート電極１０９から露出した部分と重なる第１部分１５１と、平面視でＳｉＮ膜１３２のゲート電極１０９から露出した部分と重なる第２部分１５２とを有する。ＳｉＮ膜１５０は、平面視でキャップ層１０５の隙間１６４に露出した部分と重なる第３部分１５３を有する。
次いで、図１１に示すように、開口部１５０ｓを通じてソース電極１０６と接するソース配線１８６と、開口部１５０ｄを通じてドレイン電極１０７と接するドレイン配線１８７とをＳｉＮ膜１５０上に形成する。ソース配線１８６及びドレイン配線１８７の形成では、例えば、スパッタ法により下地層を形成し、下地層の上にめっき法によりＡｕ膜を形成する。下地層の形成では、例えば、Ｔｉ膜を形成し、その上にＡｕ膜を形成する。ソース配線１８６及びドレイン配線１８７は、例えばセミアディティブ法により形成することができる。
このようにして、第１実施形態に係る半導体装置１００を製造することができる。
（第１実施形態の変形例）
第１実施形態の変形例について説明する。第１実施形態の変形例は、ＨＥＭＴを含む半導体装置に関する。図１２は、第１実施形態の変形例に係る半導体装置を示す断面図である。
第１実施形態の変形例に係る半導体装置１００Ａでは、図１２に示すように、ゲート電極１０９と、キャップ層１０５との間にゲート絶縁膜としてＡｌＯＮ膜１２３が設けられている。ＡｌＯＮ膜１２３の厚さは、例えば２ｎｍ〜４ｎｍである。ＡｌＯＮ膜１２３はＡｌＯＮ膜１２１及び１２２と繋がるように形成されている。ＡｌＯＮ膜１２３は第３酸窒化アルミニウム膜の一例である。
他の構成は第１実施形態と同様である。
第１実施形態に係る半導体装置１００では、ショットキー型ゲート構造が採用されているのに対し、変形例に係る半導体装置１００Ａでは、ＭＩＳ（metal-insulator-semiconductor）型ゲート構造が採用されている。半導体装置１００Ａによっても半導体装置１００と同様の効果を得ることができる。
（第２実施形態）
第２実施形態について説明する。第２実施形態は、ＨＥＭＴを含む半導体装置に関する。図１３は、第２実施形態に係る半導体装置を示す断面図である。
第２実施形態に係る半導体装置２００には、図１３に示すように、第１実施形態とは異なり、ＳｉＮ膜１３３が設けられておらず、ＳｉＮ膜１５０がＳｉＮ膜１３１、ＳｉＮ膜１３２及びキャップ層１０５上に形成されている。ＳｉＮ膜１５０の第３部分１５３は、平面視でキャップ層１０５の第２絶縁膜１４２とドレイン電極１０７との間に露出した部分と重なる。
他の構成は第１実施形態と同様である。
ここで、半導体装置２００における２ＤＥＧの濃度Ｎｓの分布について説明する。図１４は、半導体装置２００における２ＤＥＧの濃度Ｎｓの分布を示す図である。図１４中の横軸は、基板１０１の表面に平行な面内でソース電極１０６とドレイン電極１０７とを結ぶ直線が延びる方向における位置を示す。図１４中の縦軸は２ＤＥＧの濃度Ｎｓ（ｃｍ−２）を示す。
半導体装置２００では、領域１７４が領域１７３とドレイン電極１０７との間に広がる。従って、耐圧をより向上することができる。
次に、第２実施形態に係る半導体装置２００の製造方法について説明する。図１５〜図１７は、第１実施形態に係る半導体装置１００の製造方法を示す断面図である。
まず、図１５（ａ）に示すように、第１実施形態と同様にして、ＳｉＮ膜１３０の形成までの処理を行う。次いで、図１５（ｂ）に示すように、ＳｉＮ膜１３０上に、ＳｉＮ膜１３０のＳｉＮ膜１３１及び１３２を形成する予定の領域を覆うフォトレジストのパターン２２を形成する。そして、ウェットエッチングによりＳｉＮ膜１３０のパターン１２から露出している部分を除去する。この結果、ＳｉＮ膜１３１及び１３２が形成される。ＳｉＮ膜１３１とＳｉＮ膜１３２との間に隙間１６２が形成される。隙間１６１と隙間１６２とが繋がって隙間１６３が形成される。
次いで、図１６（ａ）に示すように、パターン２２を除去し、隙間１６３を通じてキャップ層１０５と接するゲート電極１０９をＳｉＮ膜１３１及びＳｉＮ膜１３２上に形成する。
その後、図１６（ｂ）に示すように、ソース電極１０６、ドレイン電極１０７及びゲート電極１０９を覆うＳｉＮ膜１５０をキャップ層１０５、ＳｉＮ膜１３１及びＳｉＮ膜１３２上に形成する。
続いて、図１７（ａ）に示すように、ＳｉＮ膜１５０上に、ＳｉＮ膜１５０の開口部１５０ｓ及び１５０ｄを形成する予定の領域を露出するフォトレジストのパターン１３を形成する。そして、ドライエッチングによりＳｉＮ膜１５０のパターン１３から露出している部分を除去する。この結果、開口部１５０ｓ及び１５０ｄが形成される。ＳｉＮ膜１５０は、平面視でＳｉＮ膜１３１のゲート電極１０９から露出した部分と重なる第１部分１５１と、平面視でＳｉＮ膜１３２のゲート電極１０９から露出した部分と重なる第２部分１５２とを有する。ＳｉＮ膜１５０は、平面視でキャップ層１０５の第２絶縁膜１４２とドレイン電極１０７との間に露出した部分と重なる第３部分１５３を有する。
次いで、図１７（ｂ）に示すように、開口部１５０ｓを通じてソース電極１０６と接するソース配線１８６と、開口部１５０ｄを通じてドレイン電極１０７と接するドレイン配線１８７とをＳｉＮ膜１５０上に形成する。
このようにして、第２実施形態に係る半導体装置２００を製造することができる。
（第２実施形態の変形例）
第２実施形態の変形例について説明する。第２実施形態の変形例は、ＨＥＭＴを含む半導体装置に関する。図１８は、第２実施形態の変形例に係る半導体装置を示す断面図である。
第２実施形態の変形例に係る半導体装置２００Ａでは、図１８に示すように、半導体装置１００Ａと同様に、ゲート電極１０９と、キャップ層１０５との間にゲート絶縁膜としてＡｌＯＮ膜１２３が設けられている。ＡｌＯＮ膜１２３の厚さは、例えば２ｎｍ〜４ｎｍである。ＡｌＯＮ膜１２３はＡｌＯＮ膜１２１及び１２２と繋がるように形成されている。
他の構成は第２実施形態と同様である。
第２実施形態に係る半導体装置２００では、ショットキー型ゲート構造が採用されているのに対し、変形例に係る半導体装置２００Ａでは、ＭＩＳ型ゲート構造が採用されている。半導体装置２００Ａによっても半導体装置２００と同様の効果を得ることができる。
（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図１９は、第３実施形態に係るディスクリートパッケージを示す図である。
第３実施形態では、図１９に示すように、第１〜第２実施形態、これらの変形例のいずれかと同様の構造を備えた半導体装置１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン配線１８７が接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース配線１８６に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１０９に接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及び半導体装置１２１０等がモールド樹脂１２３１によりパッケージングされている。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。まず、半導体装置１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
（第４実施形態）
次に、第４実施形態について説明する。第４実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図２０は、第４実施形態に係るＰＦＣ回路を示す結線図である。
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１〜第２実施形態、これらの変形例のいずれかと同様の構造を備えた半導体装置が用いられている。
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
（第５実施形態）
次に、第５実施形態について説明する。第５実施形態は、サーバ電源に好適な、ＨＥＭＴを備えた電源装置に関する。図２１は、第５実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
一次側回路１２６１には、第４実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１〜第２実施形態、これらの変形例のいずれかと同様の構造を備えた半導体装置が用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
（第６実施形態）
次に、第６実施形態について説明する。第６実施形態は、ＨＥＭＴを備えた増幅器に関する。図２２は、第６実施形態に係る増幅器を示す結線図である。
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１〜第２実施形態、これらの変形例のいずれかと同様の構造を備えた半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。高周波増幅器は、例えば、携帯電話基地局用送受信装置、レーダー装置及びマイクロ波発生装置に用いることができる。
基板として、炭化シリコン（ＳｉＣ）基板、サファイヤ基板、シリコン基板、ＡｌＮ基板、ＧａＮ基板又はダイヤモンド基板を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。ゲート電極の形成後に熱処理を行ってもよい。
本開示において、半導体層の組成は、上記の実施形態に記載されたものに限定されない。例えば、ＩｎＡｌＮ、ＩｎＧａＡｌＮ等の他の窒化物半導体が用いられてもよい。Ｉｎを含む半導体層の成長の際には、トリメチルインジウム（ＴＭＩｎ）ガス及びＮＨ３ガスを含む混合ガスを原料ガスとして用いる。この原料ガスが、ＴＭＡｌガスを更に含んでいてもよく、ＴＭＧａガスを更に含んでいてもよく、ＴＭＡｌガス及びＴＭＧａガスを更に含んでいてもよい。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
半導体積層構造と、
前記半導体積層構造上に形成されたソース電極、ゲート電極及びドレイン電極と、
前記ソース電極と前記ゲート電極との間で前記半導体積層構造上に形成された第１絶縁膜と、
前記ドレイン電極と前記ゲート電極との間で前記半導体積層構造上に形成された第２絶縁膜と、
前記ドレイン電極と前記第２絶縁膜との間で前記半導体積層構造上に形成された第３絶縁膜と、
を有し、
前記第１絶縁膜は、
前記半導体積層構造に接触する第１酸窒化アルミニウム膜と、
前記第１酸窒化アルミニウム膜上の第１窒化シリコン膜と、
を有し、
前記第２絶縁膜は、
前記半導体積層構造に接触する第２酸窒化アルミニウム膜と、
前記第２酸窒化アルミニウム膜上の第２窒化シリコン膜と、
を有し、
前記第３絶縁膜は、前記半導体積層構造に接触する第３窒化シリコン膜を有することを特徴とする半導体装置。
（付記２）
前記第３窒化シリコン膜の屈折率は、前記第２窒化シリコン膜の屈折率より高いことを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１窒化シリコン膜上に形成された第４窒化シリコン膜と、
前記第２窒化シリコン膜上に形成された第５窒化シリコン膜と、
を有し、
前記第４窒化シリコン膜の屈折率は、前記第１窒化シリコン膜の屈折率より高く、
前記第５窒化シリコン膜の屈折率は、前記第２窒化シリコン膜の屈折率より高いことを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記第３窒化シリコン膜、前記第４窒化シリコン膜及び前記第５窒化シリコン膜は、一体的に形成されていることを特徴とする付記３に記載の半導体装置。
（付記５）
前記第１酸窒化アルミニウム膜及び前記第２酸窒化アルミニウム膜の厚さは、２ｎｍ以上４ｎｍ以下であることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）
前記ゲート電極は、
基部と、
前記基部上に設けられ、前記基部より前記ドレイン電極側に広がる部分を備えた傘部と、
を有し、
前記第２絶縁膜は、前記傘部の前記ドレイン電極側の端部と前記半導体積層構造との間に設けられていることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記ドレイン電極と前記第３絶縁膜との間で前記半導体積層構造に接触する第６窒化シリコン膜を有し、
前記第３窒化シリコン膜の屈折率は、前記第６窒化シリコン膜の屈折率より高いことを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記８）
前記第３窒化シリコン膜は、前記第２絶縁膜と前記ドレイン電極との間の全体にわたって前記半導体積層構造に接触することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記９）
前記ゲート電極と前記半導体積層構造との間に設けられ、前記ゲート電極と前記半導体積層構造とに接触する第３酸窒化アルミニウム膜を有することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
（付記１０）
付記１乃至９のいずれか１項に記載の半導体装置を有することを特徴とする増幅器。
（付記１１）
付記１乃至９のいずれか１項に記載の半導体装置を有することを特徴とする電源装置。
１００、１００Ａ、２００、２００Ａ：半導体装置
１０３：チャネル層
１０４：バリア層
１０５：キャップ層
１０６：ソース電極
１０７：ドレイン電極
１０９：ゲート電極
１０９Ａ：基部
１０９Ｂ：傘部
１２０、１２１、１２２、１２３：ＡｌＯＮ膜
１３０、１３１、１３２、１３３：ＳｉＮ膜
１４１：第１絶縁膜
１４２：第２絶縁膜
１５０：ＳｉＮ膜
１５１：第１部分
１５２：第２部分
１５３：第３部分
１９０：窒化物半導体積層構造

Claims (7)

  1. 半導体積層構造と、
    前記半導体積層構造上に形成されたソース電極、ゲート電極及びドレイン電極と、
    前記ソース電極と前記ゲート電極との間で前記半導体積層構造上に形成された第１絶縁膜と、
    前記ドレイン電極と前記ゲート電極との間で前記半導体積層構造上に形成された第２絶縁膜と、
    前記ドレイン電極と前記第２絶縁膜との間で前記半導体積層構造上に形成された第３絶縁膜と、
    を有し、
    前記第１絶縁膜は、
    前記半導体積層構造に接触する第１酸窒化アルミニウム膜と、
    前記第１酸窒化アルミニウム膜上の第１窒化シリコン膜と、
    を有し、
    前記第２絶縁膜は、
    前記半導体積層構造に接触する第２酸窒化アルミニウム膜と、
    前記第２酸窒化アルミニウム膜上の第２窒化シリコン膜と、
    を有し、
    前記第３絶縁膜は、前記半導体積層構造に接触する第３窒化シリコン膜を有することを特徴とする半導体装置。
  2. 前記第３窒化シリコン膜の屈折率は、前記第２窒化シリコン膜の屈折率より高いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１窒化シリコン膜上に形成された第４窒化シリコン膜と、
    前記第２窒化シリコン膜上に形成された第５窒化シリコン膜と、
    を有し、
    前記第４窒化シリコン膜の屈折率は、前記第１窒化シリコン膜の屈折率より高く、
    前記第５窒化シリコン膜の屈折率は、前記第２窒化シリコン膜の屈折率より高いことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１酸窒化アルミニウム膜及び前記第２酸窒化アルミニウム膜の厚さは、２ｎｍ以上４ｎｍ以下であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記ゲート電極は、
    基部と、
    前記基部上に設けられ、前記基部より前記ドレイン電極側に広がる部分を備えた傘部と、
    を有し、
    前記第２絶縁膜は、前記傘部の前記ドレイン電極側の端部と前記半導体積層構造との間に設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記ドレイン電極と前記第３絶縁膜との間で前記半導体積層構造に接触する第６窒化シリコン膜を有し、
    前記第３窒化シリコン膜の屈折率は、前記第６窒化シリコン膜の屈折率より高いことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記第３窒化シリコン膜は、前記第２絶縁膜と前記ドレイン電極との間の全体にわたって前記半導体積層構造に接触することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
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