JP7009952B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
Electron Mobility Transistor:HEMT)についての報告が数多くなされている。例
えば、InAlNをバリア層として用いたInAlN-HEMTの研究が近年盛んに行われている。InAlNは、In組成比を17~18%にすることにより、GaNと格子整合することが知られている。また、InAlNをこのような組成比で形成した場合、InAlNは非常に高い自発分極を有する。このため、InAlNをバリア層として用いたInAlN-HEMTは、AlGaNをバリア層として用いたAlGaN-HEMTよりも高濃度の2次元ガス(Two-Dimensional Electron Gas:2DEG)を実現できる。このため、InAlN-HEMTは次世代の高出力デバイスとして注目されている。
・電圧特性を示す図である。図17に示すように、InAlN層上にGaN層を形成することにより、ゲートのピンチオフ特性が劣化している。そこで、InAlN層とGaN層との間にAl組成及びIn組成が一様に減少したInAlGaN層を形成する技術が知られている(例えば、特許文献2参照)。しかしながら、InAlN層とGaN層との間にAl組成及びIn組成が一様に減少したInAlGaN層を形成することにより自発分極が大きく減少し、シート抵抗が大きく増加してしまうという問題がある。
参考例について説明する。図18は、参考例に係る半導体装置901の構造を示す断面図である。半導体装置901は、HEMT構造を有する半導体デバイスである。半導体装置901は、基板911と、AlN核形成層912と、GaNチャネル層913と、AlGaNスペーサ層914と、InAlNバリア層915と、GaNキャップ層916とを備える。InAlNバリア層915は、In0.15Al0.85Nを含む材料で形成されている。基板911上に、AlN核形成層912、GaNチャネル層913、AlGaNスペーサ層914、InAlNバリア層915及びGaNキャップ層916が順次形成されている。
、Ga組成及びIn組成の分布図である。図19に示すように、InAlNバリア層915からGaNキャップ層916内にIn及びAlが拡散しているため、GaNキャップ層916内におけるInAlNバリア層915との界面近傍のIn組成及びAl組成が高い。GaNキャップ層916内におけるInAlNバリア層915との界面近傍は、例えば、GaNキャップ層916内におけるInAlNバリア層915との界面から3nm以下の領域である。InAlNバリア層915からGaNキャップ層916内にIn及びAlが拡散することにより、半導体装置901の電気特性の劣化が生じる。図19に示すように、GaNキャップ層916内におけるInAlNバリア層915との界面から3nm以上の領域では、In組成及びAl組成が低い。したがって、GaNキャップ層916の厚みを3nmよりも厚くすることで、GaNキャップ層916内のIn及びAlの拡散の影響を低減できる。しかしながら、GaNキャップ層916の厚みを3nmよりも厚くすると、半導体装置901の高周波特性が劣化する可能性がある。
第1実施形態について説明する。図1は、第1実施形態に係る半導体装置1の断面図である。第1実施形態に係る半導体装置1は、HEMT構造を有する半導体デバイスである。半導体装置1は、基板101と、核形成層102と、チャネル層103と、スペーサ層104と、バリア層105と、中間層106と、キャップ層107とを備える。基板101は、例えば、半絶縁性のSiC基板である。核形成層102は、AlNを含む。チャネル層103は、GaNを含む。バリア層105は、Inx1Aly1Ga1-x1-y1N(0.00≦x1≦0.20、0.60≦y1≦1.00)を含む。中間層106は、Inx2Aly2Ga1-x2-y2N(0.00≦x2<0.04、0.30≦y2≦0.60)を含む。バリア層105と中間層106とが同一組成であってもよい。スペーサ層104は、Alx3Ga1-x3N(0.30≦x3≦1.00)を含む。キャップ層107は、GaNを含む。基板101上に、核形成層102、チャネル層103、スペーサ層104、バリア層105、中間層106及びキャップ層107が順次形成されている。バリア層105とキャップ層107との間にInx2Aly2Ga1-x2-y2N(0.00≦x2<0.04、0.30≦y2≦0.60)を含む中間層106を挿入することで、キャップ層107へのIn及びAlの拡散を抑制し、半導体装置1におけるシート抵抗の増加を抑制できる。
InAlN中間層616を挿入することにより、InAlNバリア層615からGaNキャップ層617内へのInの拡散が抑制される。したがって、InAlN中間層616のIn組成を0.04未満にすることにより、GaNキャップ層617内へのInの拡散を抑制することができる。図3に示す結果から、半導体装置1の中間層106のIn組成を0.04未満にすることにより、キャップ層107内へのInの拡散を抑制することができる。キャップ層107内へのInの拡散が抑制されることで、半導体装置1の電気特性の劣化が抑制され、半導体装置1の信頼性が向上する。ただし、図3に示すように、InAlN中間層616におけるAl組成が高いため、InAlN中間層616からGaNキャップ層617内へのAlの拡散が増加している。
ト抵抗の増加を抑制することができる。
第1実施形態に係る半導体装置1の製造方法について、図8A~図8Fを参照して説明する。図8A~図8Fは、第1実施形態に係る半導体装置1の製造工程を示す断面図である。まず、図8Aに示すように、基板101を用意する。基板101は、半絶縁性のSiC基板である。次に、図8Aに示すように、有機金属気相成長(Metal Organic Vapor Phase Epitaxy:MOVPE)法を用いて、基板101上に、核形成層102、チャネル層
103、スペーサ層104、バリア層105、中間層106及びキャップ層107を順次形成する。具体的には、基板101上に核形成層102を形成し、核形成層102上にチャネル層103を形成し、チャネル層103上にスペーサ層104を形成する。スペーサ層104上にバリア層105を形成し、バリア層105上に中間層106を形成し、中間層106上にキャップ層107を形成する。
ライエッチング又はイオン注入法により素子間分離を行う(図示せず)。
いて、キャップ層107、ソース電極108及びドレイン電極109を覆うようにパッシベーション膜110を形成する。パッシベーション膜110の厚みは、約2nm~約500nmであり、例えば、約100nmである。パッシベーション膜110の形成方法は、ALD(Atomic Layer Deposition)法又はスパッタ法の何れであってもよい。また、パ
ッシベーション膜110の材料として、Si、Al、Hf、Zr、Ti、Ta又はWを用いた酸化物、窒化物又は酸窒化物が好ましく、例えば、SiNがより好ましい。
は、ALD法、スパッタ法又はプラズマCVD法でもよいが、ALD法が好ましい。また、ゲート絶縁膜の材料として、Si、Al、Hf、Zr、Ti、Ta、Wを用いた酸化物、窒化物、酸窒化物が好ましく、例えば、Al2O3が更に好ましい。
第2実施形態について説明する。図9は、第2実施形態に係る半導体装置2の断面図である。第2実施形態に係る半導体装置2は、HEMT構造を有する半導体デバイスである。半導体装置2は、基板201と、核形成層202と、チャネル層203と、スペーサ層204と、バリア層205と、中間層206と、キャップ層207とを備える。基板201は、例えば、半絶縁性のSiC基板である。核形成層202は、AlNを含む。チャネル層203は、GaNを含む。バリア層205は、Inx1Aly1Ga1-x1-y1N(0.00≦x1≦0.20、0.60≦y1≦1.00)を含む。中間層206は、Inx2Aly2Ga1-x2-y2N(0.00≦x2<0.04、0.30≦y2≦0.60)を含む。バリア層205と中間層206とが同一組成であってもよい。スペーサ層204は、Alx3Ga1-x3N(0.30≦x3≦1.00)を含む。キャップ層207は、GaNを含む。基板201上に、核形成層202、チャネル層203、スペーサ層204、バリア層205、中間層206及びキャップ層207が順次形成されている。バリア層205とキャップ層207との間にInx2Aly2Ga1-x2-y2N(0.00≦x2<0.04、0.30≦y2≦0.60)を含む中間層206を挿入することで、キャップ層207へのIn及びAlの拡散を抑制し、半導体装置2におけるシート抵抗の増加を抑制できる。
第2実施形態に係る半導体装置2の製造方法について、図10A~図10Gを参照して説明する。図10A~図10Gは、第2実施形態に係る半導体装置2の製造工程を示す断面図である。まず、図10Aに示すように、基板201を用意する。基板201は、半絶縁性のSiC基板である。次に、図10Aに示すように、MOVPEを用いて、基板201上に、核形成層202、チャネル層203、スペーサ層204、バリア層205、中間層206及びキャップ層207を順次形成する。
)ガス、TMAlガス、TMGaガス及びNH3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、TMInガス、TMAlガス及びTMGaガスの供給の有無及び流量を適宜設定する。また、各化合物半導体層の成長圧力は約1kPa~約100kPaとし、各化合物半導体層の成長温度は約700℃~約1200℃とする。
る開口部を有するゲート電極用レジストを形成する。図10Fに示すように、ゲート電極用レジストをマスクとして、弗素系ガス又は塩素系ガスを用いたドライエッチングにより、ゲート電極用レジストの開口部におけるパッシベーション膜210を除去する。なお、図10Fでは、ゲート電極用レジストの図示を省略している。また、ゲート電極用レジストをマスクとして、弗酸又はバッファード弗酸等を用いたウェットエッチングにより、ゲート電極用レジストの開口部におけるパッシベーション膜210を除去してもよい。
は、ALD法、スパッタ法又はプラズマCVD法でもよいが、ALD法が好ましい。また、ゲート絶縁膜の材料として、Si、Al、Hf、Zr、Ti、Ta、Wを用いた酸化物、窒化物、酸窒化物が好ましく、例えば、Al2O3が更に好ましい。第2実施形態では、コンタクト層213に含まれるGaNにドーピングするn型不純物としてSiを用いているが、Ge、Sn又はO等を用いてもよい。
におけるバリア層205との界面近傍に2DEGが発生する。
第3実施形態について、図11を参照して説明する。第3実施形態は、GaN系HEMTを含むディスクリートパッケージに関する。図11は、第3実施形態に係るディスクリートパッケージを示す平面図である。図11に示すGaN系HEMTを含むディスクリートパッケージの作製方法は以下の通りである。まず、GaN系HEMTチップ301をはんだ等のダイアタッチ剤302を用いてリードフレーム308に固定する。続いて、Alワイヤー303を用いたボンディングにより、ゲート電極をゲートリード304に接続し、ドレイン電極をドレインリード305に接続し、ソース電極をソースリード306に接続する。その後、トランスファーモールド法にてモールド樹脂307により封止を行う。次に、リードフレーム308を切り離す。これらの工程により、図11に示すGaN系HEMTを含むディスクリートパッケージが作製される。
第4実施形態について、図12を参照して説明する。第4実施形態は、GaN系HEMTを備えた電源装置を組み込んだサーバ(サーバ電源)に関する。図12は、第4実施形態に係るPFC(Power Factor Correction)回路を示す結線図である。FPC回路は、
FPC回路基板に設けられたGaN系HEMT401と、チョークコイル402と、ダイオード403と、コンデンサ404、405と、ダイオードブリッジ406とを備える。GaN系HEMT401として、第1実施形態に係る半導体装置1又は第2実施形態に係る半導体装置2が用いられてもよい。
第5実施形態について、図13を参照して説明する。第5実施形態は、高出力増幅器(高周波増幅器)に関する。図13は、高出力増幅器501の構成図である。高出力増幅器501は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。高出力増幅器501は、ディジタル・プレディストーション回路511、ミキサー512、パワーアンプ513及び方向性結合器514を備えている。ディジタル・プレディストーション回路511は、入力信号の非線形歪みを補償する。ミキサー512は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ513は、交流信号とミキシングされた入力信号を増幅する。図13に示す例では、パワーアンプ513は、第1実施形態
に係る半導体装置1及び第2実施形態に係る半導体装置2の何れかを有してもよい。方向性結合器514は、入力信号や出力信号のモニタリング等を行う。図13に示す例では、例えば、スイッチの切り替えにより、ミキサー512により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路511に送出することが可能である。
(付記1)
基板と、
前記基板の上方に形成されたGaNを含むチャネル層と、
前記チャネル層上に形成されたInx1Aly1Ga1-x1-y1N(0.00≦x1≦0.20、0.60≦y1≦1.00)を含むバリア層と、
前記バリア層上に形成されたInx2Aly2Ga1-x2-y2N(0.00≦x2<0.04、0.30≦y2≦0.60)を含む中間層と、
前記中間層上に隣接形成されたGaNを含むキャップ層と、
を備えることを特徴とする半導体装置。
(付記2)
n型のGaNを含むコンタクト層と、
前記コンタクト層上に形成されたソース電極と、
前記コンタクト層上に形成されたドレイン電極と、
を備え、
前記コンタクト層が、前記キャップ層、前記中間層及び前記バリア層を貫通し、前記チャネル層に接触していることを特徴とする付記1に記載の半導体装置。
(付記3)
前記チャネル層と前記バリア層との間にAlx3Ga1-x3N(0.30≦x3≦1.00)を含むスペーサ層を備えることを特徴とする付記1に記載の半導体装置。
(付記4)
前記スペーサ層の厚みが2nm以下であることを特徴とする付記3に記載の半導体装置。
(付記5)
n型のGaNを含むコンタクト層と、
前記コンタクト層上に形成されたソース電極と、
前記コンタクト層上に形成されたドレイン電極と、
を備え、
前記コンタクト層が、前記キャップ層、前記中間層、前記バリア層及び前記スペーサ層を貫通し、前記チャネル層に接触していることを特徴とする付記3又は4に記載の半導体装置。
(付記6)
前記キャップ層の厚みが3nm以下であることを特徴とする付記1から5の何れか一項に記載の半導体装置。
(付記7)
前記バリア層と前記中間層とが同一組成であることを特徴とする請求項1から6の何れか一項に記載の半導体装置。
(付記8)
付記1から7の何れか一項に記載の半導体装置を有することを特徴とする高出力増幅器。
(付記9)
付記1から7の何れか一項に記載の半導体装置を有することを特徴とする電源装置。
基板の上方にGaNを含むチャネル層を形成する工程と、
前記チャネル層上にInx1Aly1Ga1-x1-y1N(0.00≦x1≦0.20、0.60≦y1≦1.00)を含むバリア層を形成する工程と、
前記バリア層上にInx2Aly2Ga1-x2-y2N(0.00≦x2<0.04、0.30≦y2≦0.60)を含む中間層を形成する工程と、
前記中間層上にGaNを含むキャップ層を隣接形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
(付記11)
前記キャップ層を形成した後、前記キャップ層の一部、前記中間層の一部、前記バリア層の一部及び前記チャネル層の一部を除去する工程と、
前記キャップ層、前記中間層及び前記バリア層を貫通し、前記チャネル層に接触するコンタクト層を形成する工程と、
前記コンタクト層上にソース電極及びドレイン電極を形成する工程と、
を備え、
前記コンタクト層は、n型のGaNを含むことを特徴とする付記10に記載の半導体装置の製造方法。
(付記12)
前記バリア層を形成する工程の前に、前記チャネル層と前記バリア層との間にAlx3Ga1-x3N(0.30≦x3≦1.00)を含むスペーサ層を形成する工程を備えることを特徴とする付記10に記載の半導体装置の製造方法。
(付記13)
前記スペーサ層の厚みが2nm以下であることを特徴とする付記12に記載の半導体装置の製造方法。
(付記14)
前記キャップ層を形成した後、前記キャップ層の一部、前記中間層の一部、前記バリア層の一部、前記スペーサ層の一部及び前記チャネル層の一部を除去する工程と、
前記キャップ層、前記中間層、前記バリア層及び前記スペーサ層を貫通し、前記チャネル層に接触するコンタクト層を形成する工程と、
前記コンタクト層上にソース電極及びドレイン電極を形成する工程と、
を備え、
前記コンタクト層は、n型のGaNを含むことを特徴とする付記12又は13に記載の半導体装置の製造方法。
(付記15)
前記キャップ層の厚みが3nm以下であることを特徴とする付記10から14の何れか一項に記載の半導体装置の製造方法。
(付記16)
前記バリア層と前記中間層とが同一組成であることを特徴とする付記10から15の何れか一項に記載の半導体装置の製造方法。
101、201 基板
102、202 核形成層
103、203 チャネル層
104、204 スペーサ層
105、205 Nバリア層
106、206 N中間層
107、207 キャップ層
108、208 ソース電極
109、209 ドレイン電極
110、210 パッシベーション膜
111、211 ゲート電極
212 表面保護膜
213 GaNコンタクト層
301 GaN系HEMTチップ
401 GaN系HEMT
Claims (8)
- 基板と、
前記基板の上方に形成されたGaNを含むチャネル層と、
前記チャネル層上に形成されたInx1Aly1Ga1-x1-y1N(0.00≦x1≦0.20、0.60≦y1≦1.00)を含むバリア層と、
前記バリア層上に形成されたInx2Aly2Ga1-x2-y2N(0.00≦x2<0.04、0.30≦y2≦0.60)を含む中間層と、
前記中間層上に隣接形成されたGaNを含むキャップ層と、
を備えることを特徴とする半導体装置。 - n型のGaNを含むコンタクト層と、
前記コンタクト層上に形成されたソース電極と、
前記コンタクト層上に形成されたドレイン電極と、
を備え、
前記コンタクト層が、前記キャップ層、前記中間層及び前記バリア層を貫通し、前記チャネル層に接触していることを特徴とする請求項1に記載の半導体装置。 - 前記チャネル層と前記バリア層との間にAlx3Ga1-x3N(0.30≦x3≦1.00)を含むスペーサ層を備えることを特徴とする請求項1に記載の半導体装置。
- 前記スペーサ層の厚みが2nm以下であることを特徴とする請求項3に記載の半導体装置。
- n型のGaNを含むコンタクト層と、
前記コンタクト層上に形成されたソース電極と、
前記コンタクト層上に形成されたドレイン電極と、
を備え、
前記コンタクト層が、前記キャップ層、前記中間層、前記バリア層及び前記スペーサ層を貫通し、前記チャネル層に接触していることを特徴とする請求項3又は4に記載の半導体装置。 - 前記キャップ層の厚みが3nm以下であることを特徴とする請求項1から5の何れか一項に記載の半導体装置。
- 前記バリア層と前記中間層とが同一組成であることを特徴とする請求項1から6の何れか一項に記載の半導体装置。
- 基板の上方にGaNを含むチャネル層を形成する工程と、
前記チャネル層上にInx1Aly1Ga1-x1-y1N(0.00≦x1≦0.20、0.60≦y1≦1.00)を含むバリア層を形成する工程と、
前記バリア層上にInx2Aly2Ga1-x2-y2N(0.00≦x2<0.04、0.30≦y2≦0.60)を含む中間層を形成する工程と、
前記中間層上にGaNを含むキャップ層を隣接形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
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