JP2014197644A - 化合物半導体装置及びその製造方法 - Google Patents

Abstract

【課題】確実なノーマリ・オフを実現するも、移動度が高く、リーク電流を抑止する高品質な信頼性の高い高耐圧の化合物半導体装置を得る。
【解決手段】ＧａＮ系半導体デバイスであるｎｐｎトランジスタは、第１の化合物半導体（ＧａＮ）からなる電子走行層２ｂと、電子走行層２ｂの直上に形成されており、第１の化合物半導体よりもバンドギャップの大きい第２の化合物半導体（ＡｌＧａＮ）からなるｐ型半導体層２ｃと、ｐ型半導体層２ｃの上方に形成されたゲート電極８とを備えて構成される。
【選択図】図３

Description

本発明は、化合物半導体装置及びその製造方法に関する。

化合物半導体装置、特に窒化物半導体装置は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。窒化物半導体装置としては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを含むＧａＮ系半導体デバイスでは、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。

特開２００９−７６８４５号公報 特開２００７−１９３０９号公報 特開２００８−１９２７０１号公報

電源装置等に用いられるスイッチング素子では、フェイルセーフの観点から、電圧のオフ時には電流が流れない、所謂ノーマリ・オフが望まれる。ところが、高濃度の２ＤＥＧを利用したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、トランジスタのチャネルに多数の電子が存在するため、ゲート電圧のオフ時にも電流が流れてしまう。電流を遮断するには、ゲート電極に負の電圧を印加する必要があり、ノーマリ・オンのデバイスとなる。

この問題に対処すべく、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、電子供給層のゲート電極直下の部位をエッチングして２ＤＥＧを分断することにより、ノーマリ・オフを実現する技術が提案されている（特許文献１を参照）。ところがこの手法では、電子供給層下の電子走行層にエッチングによるダメージが加わる。そのため、シート抵抗の増加、リーク電流の増加等の問題が生じる。

また、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ゲート電極と電子供給層との間にｐ型ＧａＮ層を挿入することにより、ゲート電極直下の２ＤＥＧを打ち消し、ノーマリ・オフを実現する技術が提案されている（特許文献２を参照）。ところがこの手法では、ゲート電極直下以外の不要なｐ型ＧａＮ層をエッチングして除去する必要がある。そのため、電子走行層にエッチングによるダメージが加わり、特許文献１の手法と同様の問題が生じる。

一方、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴではない、例えばｐ型ＧａＮ層上にゲート絶縁膜を介してゲート電極を備えたＭＩＳトランジスタの構成でノーマリ・オフを実現する技術も提案されている（特許文献３を参照）。この場合、ｐ型ＧａＮ層のゲート絶縁膜との界面をチャネルとして用いる。そのため、当該界面における欠陥が多く、移動度の低下、リーク電流の増加等の問題が生じる。

本発明は、上記の課題に鑑みてなされたものであり、確実なノーマリ・オフを実現するも、移動度が高く、リーク電流を抑止する高品質な信頼性の高い高耐圧の化合物半導体装置及びその製造方法を提供することを目的とする。

化合物半導体装置の一態様は、第１の化合物半導体からなる電子走行層と、前記電子走行層の直上に形成されており、前記第１の化合物半導体よりもバンドギャップの大きい第２の化合物半導体からなるｐ型半導体層と、前記ｐ型半導体層の上方に形成された電極とを含む。

化合物半導体装置の製造方法の一態様は、第１の化合物半導体からなる電子走行層を形成する工程と、前記電子走行層の直上に、前記第１の化合物半導体よりもバンドギャップの大きい第２の化合物半導体からなるｐ型半導体層を形成する工程と、前記ｐ型半導体層の上方に電極を形成する工程とを含む。

上記の諸態様によれば、確実なノーマリ・オフを実現するも、移動度が高く、リーク電流を抑止する高品質な信頼性の高い高耐圧の化合物半導体装置を得ることができる。

第１の実施形態によるＧａＮ系半導体デバイスの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるＧａＮ系半導体デバイスの製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態によるＧａＮ系半導体デバイスの製造方法を工程順に示す概略断面図である。 第１の実施形態によるＧａＮ系半導体デバイスの製造方法の他の例を示す概略断面図である。 第２の実施形態によるＧａＮ系半導体デバイスの製造方法を工程順に示す概略断面図である。 図５に引き続き、第２の実施形態によるＧａＮ系半導体デバイスの製造方法を工程順に示す概略断面図である。 デバイスチップの構成を示す概略平面図である。 ディスクリートパッケージを示す概略平面図である。 第３の実施形態によるＰＦＣ回路を示す結線図である。 第４の実施形態による電源装置の概略構成を示す結線図である。 第５の実施形態による高周波増幅器の概略構成を示す結線図である。

本実施形態では、化合物半導体装置としてＧａＮ系半導体デバイスを開示する。
図１〜図３は、第１の実施形態によるＧａＮ系半導体デバイスの製造方法を工程順に示す概略断面図である。

先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、複数の化合物半導体層の積層体として、化合物半導体積層構造２を形成する。成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。

化合物半導体積層構造２は、核形成層２ａ、電子走行層２ｂ、ｐ型半導体層２ｃ、及びｐ型キャップ層２ｄを有して構成される。ｐ型半導体層２ｃは、バンドギャップが電子走行層２ｂの化合物半導体よりも大きい化合物半導体からなり、電子走行層２ｂの直上に形成される。電子走行層２ｂとｐ型半導体層２ｃとの間には、ヘテロ界面が形成される。

詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、ＡｌＮを１００ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度の厚みに、ｐ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｐ−ＧａＮを１０ｎｍ程度の厚みに順次成長する。これにより、ＡｌＮの核形成層２ａ、ｉ−ＧａＮの電子走行層２ｂ、ｐ−ＧａＮのｐ型半導体層２ｃ、ｐ−ＧａＮのｐ型キャップ層２ｄが形成される。核形成層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。

ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡｌ）ガス及びアンモニア（ＮＨ₃）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧａ）ガス及びＮＨ₃ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス、及びＮＨ₃ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡｌガス、Ｇａ源であるＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ₃ガスの流量は、１００ｃｃｍ〜１００ＬＭ程度とする。また、成長圧力は５０Torr〜７６０Torr程度、成長温度は９００℃〜１２００℃程度とする。

ＡｌＧａＮ、ＧａＮをｐ型として成長する際、即ちｐ型半導体層２ｃ、ｐ型キャップ層２ｄを形成する際には、ｐ型不純物として例えばＭｇを含む例えばＣｐ₂Ｍｇを所定の流量で原料ガスに添加し、ＡｌＧａＮ及びＧａＮにＭｇをドーピングする。ｐ型半導体層２ｃのＡｌＧａＮ、ｐ型キャップ層２ｄのＧａＮにおけるＭｇのドーピング濃度は、例えば１×１０¹⁸／ｃｍ³程度〜４×１０¹⁹／ｃｍ³程度、例えば双方共に１×１０¹⁹／ｃｍ³程度とする。ｐ型不純物としては、Ｍｇの代わりに例えばＢｅ又はＦｅ等をドーピングするようにしても良い。

続いて、図１（ｂ）に示すように、一対のｎ型領域３ａ，３ｂを形成する。
詳細には、化合物半導体積層構造２のうち、チャネルを構成する部位の両側で、少なくとも電子走行層２ｂの表層部位（電子走行層２ｂのｐ型半導体層２ｃとの界面下の部位）に、ｎ型不純物を導入する。ｎ型不純物として例えばＳｉを用い、ドーズ量を１×１０¹³／ｃｍ²程度、加速電圧を４０ｋｅＶ程度としてイオン注入する。これにより、化合物半導体積層構造２のうち、チャネルを構成する部位の両側で、少なくとも電子走行層２ｂの表層部位に、一対のｎ型領域３ａ，３ｂが形成される。ｎ型不純物としては、Ｓｉの代わりに例えばＧｅ等をイオン注入するようにしても良い。

次に、図１（ｃ）に示すように、化合物半導体積層構造２を熱処理する。
詳細には、先ず、例えば熱ＣＶＤ法により、化合物半導体積層構造２上を覆うシリコン酸化膜１０を形成する。
シリコン酸化膜１０が形成された状態で、化合物半導体積層構造２を１０００℃程度以上、例えば１１００℃程度で熱処理する。これにより、ｎ型領域３ａ，３ｂのＳｉが活性化され、結晶性が回復する。電子走行層２ｂはｐ型半導体層２ｃとの間でヘテロ界面を形成している。当該熱処理により、ｐ型半導体層２ｃの含有するｐ型不純物であるＭｇの一部が当該界面から電子走行層２ｂ内に熱拡散する。これにより、ｎ型領域３ａ，３ｂ間における電子走行層２ｂの表層に、ｐ型領域４が形成される。ｐ型領域４は、化合物半導体積層構造２上のゲート電極の形成予定部位の下方に位置整合する。ｐ型領域４は、ｐ型半導体層２ｃからのＭｇの熱拡散で形成されることから、そのｐ型半導体層２ｃとの界面の近傍ではｐ型半導体層２ｃと略同等のＭｇ濃度となり、その他の部位ではｐ型半導体層２ｃよりも低いＭｇ濃度となる。
その後、シリコン酸化膜１０は、所定のウェット処理により除去される。

続いて、図２（ａ）に示すように、素子分離領域５を形成する。なお、図２（ａ）以降では、素子分離領域５ｂの図示を省略する。
詳細には、化合物半導体積層構造２の不活性領域とする部位に、例えばアルゴン（Ａｒ）をイオン注入する。これにより、化合物半導体積層構造２及びＳｉＣ基板１の一部に素子分離領域５が形成される。素子分離領域５により、化合物半導体積層構造２上でＧａＮ系半導体デバイスの素子領域（トランジスタ領域）が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。

続いて、図２（ｂ）に示すように、化合物半導体積層構造２に一対の電極用リセス２Ａ，２Ｂを形成する。
詳細には、化合物半導体積層構造２におけるソース電極及びドレイン電極の各形成予定部位のｐ型半導体層２ｃ及びｐ型キャップ層２ｄを、リソグラフィー及びドライエッチングにより除去する。これにより、化合物半導体積層構造２に一対の電極用リセス２Ａ，２Ｂが形成される。

続いて、図３（ａ）に示すように、ソース電極６及びドレイン電極７を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、リソグラフィーによりレジストを加工する。これにより、電極用リセス２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。

このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌ（Ｔａが下層でＡｌが上層）を、例えば蒸着法により、ソース電極及びドレイン電極の各形成予定部位を露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度で熱処理し、残存したＴａ／Ａｌをｎ型領域３ａ，３ｂとオーミックコンタクトさせる。Ｔａ／Ａｌのｎ型領域３ａ，３ｂとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２Ａ，２Ｂを埋め込みｎ型領域３ａ，３ｂとオーミックコンタクトしたソース電極６及びドレイン電極７が形成される。

続いて、図３（ｂ）に示すように、ゲート電極８を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。全面にレジストを塗布する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。塗布されたレジストをリソグラフィーにより加工する。以上により、ゲート電極の形成予定部位である化合物半導体積層構造２の表面の一部を露出する開口を有するレジストマスクが形成される。

次に、上記のレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕ（Ｎｉが下層、Ａｕが上層）を、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、化合物半導体積層構造２上にゲート電極８が形成される。

しかる後、ソース電極６、ドレイン電極７、及びゲート電極８の配線形成等の後工程を経て、本実施形態によるＧａＮ系半導体デバイスであるショットキー型のｎｐｎトランジスタが得られる。

なお、図４に示すように、ショットキー型のｎｐｎトランジスタとする代わりに、化合物半導体積層構造２とゲート電極８との間に、ゲート絶縁膜９を形成し、ＭＩＳ型のｎｐｎトランジスタとしても良い。この場合、図３（ａ）の工程と図３（ｂ）の工程との間に、ソース電極６及びドレイン電極７を覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ₂Ｏ₃を堆積する。Ａｌ₂Ｏ₃は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜９が形成される。

Ａｌ₂Ｏ₃の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ₂Ｏ₃を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。

本実施形態によるＧａＮ系半導体デバイスでは、化合物半導体積層構造２において、ｐ型半導体層２ｃが電子走行層２ｂよりもバンドギャップの大きい化合物半導体からなり、両者間にはヘテロ界面が形成される。電子走行層２ｂの直上に形成されたｐ型半導体層２ｃにより、電子走行層２ｂの当該界面に比較的高濃度のｐ型不純物、ここではＭｇが存在する。そのため、ゲート電極８に電圧を印加しないときには、電子走行層２ｂに２次元電子ガス（２ＤＥＧ）は発生しない。ゲート電極８に所定電圧を印加すると、電子走行層２ｂのｎ型領域３ａ，３ｂ間（ｐ型領域４の部分）におけるｐ型半導体層２ｃとの界面近傍を２ＤＥＧが走行してチャネルが形成される。

上記のように、本実施形態によるＧａＮ系半導体デバイスでは、非動作時にはｎ型領域３ａ，３ｂ間に２ＤＥＧが流れない構成であるため、ノーマリ・オフが実現する。本実施形態では、電子走行層２ｂのｎ型領域３ａ，３ｂ間にｐ型領域４が形成されているため、確実なノーマリ・オフが得られる。本実施形態では、電子走行層２ｂの直上に形成されるｐ型半導体層２ｃのエッチングが不要であり、一部にエッチングダメージを受けた化合物半導体層を電子走行層として用いることがないため、電子走行層２ｂのエッチングダメージの懸念はない。また本実施形態では、例えばｐ型ＧａＮ層上にゲート絶縁膜を介してゲート電極を備えたＭＩＳトランジスタとは異なり、電子走行層２ｂとｐ型半導体層２ｃとのヘテロ界面を利用した２ＤＥＧが用いられる構成を採る。そのため、移動度の低下、リーク電流の増加等の問題が発生する懸念はない。

以上説明したように、本実施形態によれば、確実なノーマリ・オフを実現するも、移動度が高く、リーク電流を抑止する高品質な信頼性の高い高耐圧のＧａＮ系半導体デバイスであるｎｐｎトランジスタが得られる。

（第２の実施形態）
以下、第２の実施形態によるＧａＮ系半導体デバイスについて説明する。本実施形態では、第１の実施形態と同様にＧａＮ系半導体デバイスであるｎｐｎトランジスタを開示するが、一対のｎ型領域の構成が異なる点で第１の実施形態と相違する。
図５〜図６は、第２の実施形態によるＧａＮ系半導体デバイスの製造方法の主要工程を順に示す概略断面図である。

先ず、第１の実施形態の図１（ａ）と同様にして、例えばＳｉＣ基板１上に化合物半導体積層構造２を形成する。

続いて、図５（ａ）に示すように、化合物半導体積層構造２上にマスク１１を形成し、化合物半導体積層構造２に一対の溝２Ｃ，２Ｄを形成する。
する。
詳細には、先ず、例えば熱ＣＶＤ法により、化合物半導体積層構造２上にシリコン酸化膜を形成する。シリコン酸化膜をリソグラフィー及びドライエッチングにより加工して、化合物半導体積層構造２上でゲート電極の形成される部位にシリコン酸化膜を残す。以上により、化合物半導体積層構造２上でゲート電極の形成される部位を覆うマスク１１が形成される。

次に、マスク１１及びその上のレジストをエッチングマスクとして用いて、化合物半導体積層構造２をドライエッチングする。ここでは、エッチングガスとして塩素系ガスを用い、ｐ型キャップ層２ｄ、ｐ型半導体層２ｃ、及び電子走行層２ｂの途中までドライエッチングする。以上により、マスク１１の両側に一対の溝２Ｃ，２Ｄが形成される。
その後、マスク１１上のレジストは、アッシング処理又はウェット処理により除去される。

続いて、図５（ｂ）に示すように、一対のｎ型領域１２ａ，１２ｂを形成する。
詳細には、マスク１１を再成長用マスクとして用いて、化合物半導体積層構造２の溝２Ｃ，２Ｄを埋め込むように、例えばＭＯＶＰＥ法により、ｎ−ＧａＮを成長する。ｎ−ＧａＮの成長条件としては、原料ガスとしてＴＭＧａガス及びＮＨ₃ガスの混合ガスを用い、成長圧力は５０Torr〜７６０Torr程度、成長温度は９００℃〜１２００℃程度とする。ＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ₄ガスを所定の流量で原料ガスに添加し、ＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、５×１０¹⁷／ｃｍ³程度〜５×１０¹⁸程度、例えば２×１０¹⁸／ｃｍ³程度とする。以上により、溝２Ｃ，２Ｄを埋め込む一対のｎ型領域１２ａ，１２ｂが形成される。
その後、マスク１１は、所定のウェット処理により除去される。

本実施形態では、ｎ型領域１２ａ，１２ｂの成長温度により、ｐ型半導体層２ｃの含有するｐ型不純物であるＭｇの一部が当該界面から電子走行層２ｂ内に熱拡散する。これにより、ｎ型領域１２ａ，１２ｂ間における電子走行層２ｂの表層に、ｐ型領域１３が形成される。ｐ型領域１３は、化合物半導体積層構造２上のゲート電極の形成予定部位の下方に位置整合する。ｐ型領域１３は、ｐ型半導体層２ｃからのＭｇの熱拡散で形成されることから、そのｐ型半導体層２ｃとの界面の近傍ではｐ型半導体層２ｃと略同等のＭｇ濃度となり、その他の部位ではｐ型半導体層２ｃよりも低いＭｇ濃度となる。

続いて、第１の実施形態と同様に素子分離領域を形成した後、図５（ｃ）に示すように、ソース電極１４及びドレイン電極１５を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、リソグラフィーによりレジストを加工する。これにより、ｎ型領域１２ａ，１２ｂ上におけるソース電極及びドレイン電極の各形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。

このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌ（Ｔａが下層でＡｌが上層）を、例えば蒸着法により、ソース電極及びドレイン電極の各形成予定部位を露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度で熱処理し、残存したＴａ／Ａｌをｎ型領域３ａ，３ｂとオーミックコンタクトさせる。Ｔａ／Ａｌのｎ型領域１２ａ，１２ｂとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、ｎ型領域１２ａ，１２ｂとオーミックコンタクトしたソース電極１４及びドレイン電極１５が形成される。

続いて、図６（ａ）に示すように、ゲート絶縁膜１６を形成する。
詳細には、ソース電極１４及びドレイン電極１５を覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ₂Ｏ₃を堆積する。Ａｌ₂Ｏ₃は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜１６が形成される。

なお、Ａｌ₂Ｏ₃の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ₂Ｏ₃を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。

続いて、図６（ｂ）に示すように、ゲート電極１７を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。全面にレジストを塗布する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。塗布されたレジストをリソグラフィーにより加工する。以上により、ゲート電極の形成予定部位であるゲート絶縁膜１６の表面の一部を露出する開口を有するレジストマスクが形成される。

次に、上記のレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕ（Ｎｉが下層、Ａｕが上層）を、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ゲート絶縁膜１６上にゲート電極１７が形成される。

しかる後、ソース電極１４、ドレイン電極１５、及びゲート電極１７の配線形成等の後工程を経て、本実施形態によるＧａＮ系半導体デバイスであるＭＩＳ型のｎｐｎトランジスタが得られる。

本実施形態によるＧａＮ系半導体デバイスでは、化合物半導体積層構造２において、ｐ型半導体層２ｃが電子走行層２ｂよりもバンドギャップの大きい化合物半導体からなり、両者間にはヘテロ界面が形成される。電子走行層２ｂの直上に形成されたｐ型半導体層２ｃにより、電子走行層２ｂの当該界面に比較的高濃度のｐ型不純物、ここではＭｇが存在する。そのため、ゲート電極１７に電圧を印加しないときには、電子走行層２ｂに２ＤＥＧは発生しない。ゲート電極１７に所定電圧を印加すると、電子走行層２ｂのｎ型領域１２ａ，１２ｂ間（ｐ型領域１３の部分）におけるｐ型半導体層２ｃとの界面近傍を２ＤＥＧが走行してチャネルが形成される。

上記のように、本実施形態によるＧａＮ系半導体デバイスでは、非動作時にはｎ型領域１２ａ，１２ｂ間に２ＤＥＧが流れない構成であるため、ノーマリ・オフが実現する。本実施形態では、電子走行層２ｂのｎ型領域１２ａ，１２ｂ間にｐ型領域１３が形成されているため、確実なノーマリ・オフが得られる。本実施形態では、電子走行層２ｂの直上に形成されるｐ型半導体層２ｃのエッチングが不要であり、一部にエッチングダメージを受けた化合物半導体層を電子走行層として用いることがないため、電子走行層２ｂのエッチングダメージの懸念はない。また本実施形態では、例えばｐ型ＧａＮ層上にゲート絶縁膜を介してゲート電極を備えたＭＩＳトランジスタとは異なり、電子走行層２ｂとｐ型半導体層２ｃとのヘテロ界面を利用した２ＤＥＧが用いられる構成を採る。そのため、移動度の低下、リーク電流の増加等の問題が発生する懸念はない。

以上説明したように、本実施形態によれば、確実なノーマリ・オフを実現するも、移動度が高く、リーク電流を抑止する高品質な信頼性の高い高耐圧のＧａＮ系半導体デバイスであるｎｐｎトランジスタが得られる。

第１又は第２の実施形態によるＧａＮ系半導体デバイスは、いわゆるディスクリートパッケージに適用される。
このディスクリートパッケージでは、第１又は第２の実施形態によるＧａＮ系半導体デバイスのチップが搭載される。以下、第１又は第２の実施形態によるＧａＮ系半導体デバイスのチップ（以下、デバイスチップと言う）のディスクリートパッケージについて例示する。

デバイスチップの概略構成を図７に示す。
デバイスチップ１００では、その表面に、上述したＧａＮ系半導体デバイスのトランジスタ領域１０１と、ドレイン電極が接続されたドレインパッド１０２と、ゲート電極が接続されたゲートパッド１０３と、ソース電極が接続されたソースパッド１０４とが設けられている。

図８は、ディスクリートパッケージを示す概略平面図である。
ディスクリートパッケージを作製するには、先ず、デバイスチップ１００を、ハンダ等のダイアタッチ剤１１１を用いてリードフレーム１１２に固定する。リードフレーム１１２にはドレインリード１１２ａが一体形成されており、ゲートリード１１２ｂ及びソースリード１１２ｃがリードフレーム１１２と別体として離間して配置される。

続いて、Ａｌワイヤ１１３を用いたボンディングにより、ドレインパッド１０２とドレインリード１１２ａ、ゲートパッド１０３とゲートリード１１２ｂ、ソースパッド１０４とソースリード１１２ｃをそれぞれ電気的に接続する。
その後、モールド樹脂１１４を用いて、トランスファーモールド法によりデバイスチップ１００を樹脂封止し、リードフレーム１１２を切り離す。以上により、ディスクリートパッケージが形成される。

（第３の実施形態）
本実施形態では、第１又は第２の実施形態によるＧａＮ系半導体デバイスを備えたＰＦＣ（Power Factor Correction）回路を開示する。
図９は、ＰＦＣ回路を示す結線図である。

ＰＦＣ回路２０は、スイッチ素子（トランジスタ）２１と、ダイオード２２と、チョークコイル２３と、コンデンサ２４，２５と、ダイオードブリッジ２６と、交流電源（ＡＣ）２７とを備えて構成される。スイッチ素子２１に、第１又は第２の実施形態によるＧａＮ系半導体デバイスが適用される。

ＰＦＣ回路２０では、スイッチ素子２１のドレイン電極と、ダイオード２２のアノード端子及びチョークコイル２３の一端子とが接続される。スイッチ素子２１のソース電極と、コンデンサ２４の一端子及びコンデンサ２５の一端子とが接続される。コンデンサ２４の他端子とチョークコイル２３の他端子とが接続される。コンデンサ２５の他端子とダイオード２２のカソード端子とが接続される。コンデンサ２４の両端子間には、ダイオードブリッジ２６を介してＡＣ２７が接続される。コンデンサ２５の両端子間には、直流電源（ＤＣ）が接続される。

本実施形態では、確実なノーマリ・オフを実現するも、移動度が高く、リーク電流を抑止する高品質な信頼性の高い高耐圧のＧａＮ系半導体デバイスであるｎｐｎトランジスタをＰＦＣ回路２０に適用する。これにより、信頼性の高いＰＦＣ回路２０が実現する。

（第４の実施形態）
本実施形態では、第１又は第２の実施形態によるＧａＮ系半導体デバイスを備えた電源装置を開示する。
図１０は、第３の実施形態による電源装置の概略構成を示す結線図である。

本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、第３の実施形態によるＰＦＣ回路２０と、ＰＦＣ回路２０のコンデンサ２５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路３０とを有している。フルブリッジインバータ回路３０は、複数（ここでは４つ）のスイッチ素子３４ａ，３４ｂ，３４ｃ，３４ｄを備えて構成される。
二次側回路３２は、複数（ここでは３つ）のスイッチ素子３５ａ，３５ｂ，３５ｃを備えて構成される。

本実施形態では、一次側回路３１を構成するＰＦＣ回路２０のスイッチ素子２１と同様に、フルブリッジインバータ回路３０のスイッチ素子３４ａ，３４ｂ，３４ｃ，３４ｄが、第１又は第２の実施形態によるＧａＮ系半導体デバイスとされている。一方、二次側回路３２のスイッチ素子３５ａ，３５ｂ，３５ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。

本実施形態では、確実なノーマリ・オフを実現するも、移動度が高く、リーク電流を抑止する高品質な信頼性の高い高耐圧のＧａＮ系半導体デバイスであるｎｐｎトランジスタを高圧回路である一次側回路３１に適用する。これにより、信頼性の高い大電力の電源装置が実現する。

（第５の実施形態）
本実施形態では、第１又は第２の実施形態によるＧａＮ系半導体デバイスを備えた高周波増幅器を開示する。
図１１は、第５の実施形態による高周波増幅器の概略構成を示す結線図である。

本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１又は第２の実施形態によるＧａＮ系半導体デバイスを有している。なお図１１では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。

本実施形態では、確実なノーマリ・オフを実現するも、移動度が高く、リーク電流を抑止する高品質な信頼性の高い高耐圧のＧａＮ系半導体デバイスであるｎｐｎトランジスタを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。

（他の実施形態）
第１〜第５の実施形態では、化合物半導体装置としてＧａＮ系半導体デバイスであるｎｐｎトランジスタを開示し、ＧａＮからなる電子走行層の直上にｐ−ＡｌＧａＮからなるｐ型窒化物半導体層が形成される場合を例示した。ＧａＮ系半導体デバイスであるｎｐｎトランジスタとしては、上記以外にも、以下のようなデバイスに適用できる。

・その他のデバイス例１
本例では、ＧａＮ系半導体デバイスであるｎｐｎトランジスタにおいて、ＧａＮからなる電子走行層の直上にｐ−ＩｎＡｌＮからなるｐ型窒化物半導体層が形成される場合を例示する。
この場合、上記した第１〜第５の実施形態では、電子走行層がｉ−ＧａＮ、ｐ型窒化物半導体層がｐ−ＩｎＡｌＮ、ｐ型キャップ層がｐ−ＧａＮで形成される。

本例によれば、第１又は第２の実施形態と同様に、確実なノーマリ・オフを実現するも、移動度が高く、リーク電流を抑止する高品質な信頼性の高い高耐圧のＧａＮ系半導体デバイスであるｎｐｎトランジスタが得られる。

・その他のデバイス例２
本例では、ＧａＮ系半導体デバイスであるｎｐｎトランジスタにおいて、ＧａＮからなる電子走行層の直上にｐ−ＩｎＡｌＧａＮからなるｐ型窒化物半導体層が形成される場合を例示する。
この場合、上記した第１〜第５の実施形態では、電子走行層がｉ−ＧａＮ、ｐ型窒化物半導体層がｐ−ＩｎＡｌＧａＮ、ｐ型キャップ層がｐ−ＧａＮで形成される。

本例によれば、第１又は第２の実施形態と同様に、確実なノーマリ・オフを実現するも、移動度が高く、リーク電流を抑止する高品質な信頼性の高い高耐圧のＧａＮ系半導体デバイスであるｎｐｎトランジスタが得られる。

以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。

（付記１）第１の化合物半導体からなる電子走行層と、
前記電子走行層の直上に形成されており、前記第１の化合物半導体よりもバンドギャップの大きい第２の化合物半導体からなるｐ型半導体層と、
前記ｐ型半導体層の上方に形成された電極と
を含むことを特徴とする化合物半導体装置。

（付記２）前記電子走行層は、前記ｐ型半導体層との界面で前記電極の下方に位置整合する部位にｐ型領域が形成されていることを特徴とする付記１に記載の化合物半導体装置。

（付記３）前記ｐ型領域は、前記ｐ型半導体層よりもｐ型の不純物濃度が低いことを特徴とする付記２に記載の化合物半導体装置。

（付記４）前記電極の両側にｎ型領域が形成されていることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。

（付記５）第１の化合物半導体からなる電子走行層を形成する工程と、
前記電子走行層の直上に、前記第１の化合物半導体よりもバンドギャップの大きい第２の化合物半導体からなるｐ型半導体層を形成する工程と、
前記ｐ型半導体層の上方に電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。

（付記６）前記電子走行層は、前記ｐ型半導体層との界面で前記電極の下方に位置整合する部位にｐ型領域が形成されることを特徴とする付記５に記載の化合物半導体装置の製造方法。

（付記７）前記ｐ型領域は、前記ｐ型半導体層よりもｐ型の不純物濃度が低いことを特徴とする付記６に記載の化合物半導体装置の製造方法。

（付記８）前記電極の両側にｎ型領域を形成する工程を更に含むことを特徴とする付記５〜７のいずれか１項に記載の化合物半導体装置の製造方法。

（付記９）前記ｎ型領域は、少なくとも前記電子走行層に対するｎ型不純物のドーピング、又はｎ型化合物半導体の再成長により形成されることを特徴とする付記８に記載の化合物半導体装置の製造方法。

（付記１０）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
第１の化合物半導体からなる電子走行層と、
前記電子走行層の直上に形成されており、前記第１の化合物半導体よりもバンドギャップの大きい第２の化合物半導体からなるｐ型半導体層と、
前記ｐ型半導体層の上方に形成された電極と
を含むことを特徴とする電源回路。

（付記１１）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
第１の化合物半導体からなる電子走行層と、
前記電子走行層の直上に形成されており、前記第１の化合物半導体よりもバンドギャップの大きい第２の化合物半導体からなるｐ型半導体層と、
前記ｐ型半導体層の上方に形成された電極と
を含むことを特徴とする高周波増幅器。

１ ＳｉＣ基板
２ 化合物半導体積層構造
２ａ 核形成層
２ｂ 電子走行層
２ｃ ｐ型半導体層
２ｄ ｐ型キャップ層
２Ａ，２Ｂ 電極用リセス
２Ｃ，２Ｄ 溝
３ａ，３ｂ，１２ａ，１２ｂ ｎ型領域
４，１３ ｐ型領域
５ 素子分離領域
６，１４ ソース電極
７，１５ ドレイン電極
８，１７ ゲート電極
９，１６ ゲート絶縁膜
１０ シリコン酸化膜
１１ マスク
２０ ＰＦＣ回路
２１，３４ａ，３４ｂ，３４ｃ，３４ｄ，３５ａ，３５ｂ，３５ｃ スイッチ素子
２２ ダイオード
２３ チョークコイル
２４，２５ コンデンサ
２６ ダイオードブリッジ
３０ フルブリッジインバータ回路
３１ 一次側回路
３２ 二次側回路
３３ トランス
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ
１００ デバイスチップ
１０１ トランジスタ領域
１０２ ドレインパッド
１０３ ゲートパッド
１０４ ソースパッド
１１１ ダイアタッチ剤
１１２ リードフレーム
１１２ａ ドレインリード
１１２ｂ ゲートリード
１１２ｃ ソースリード
１１３ Ａｌワイヤ
１１４ モールド樹脂

Claims (9)

1. 第１の化合物半導体からなる電子走行層と、
   前記電子走行層の直上に形成されており、前記第１の化合物半導体よりもバンドギャップの大きい第２の化合物半導体からなるｐ型半導体層と、
   前記ｐ型半導体層の上方に形成された電極と
   を含むことを特徴とする化合物半導体装置。
2. 前記電子走行層は、前記ｐ型半導体層との界面で前記電極の下方に位置整合する部位にｐ型領域が形成されていることを特徴とする請求項１に記載の化合物半導体装置。
3. 前記ｐ型領域は、前記ｐ型半導体層よりもｐ型の不純物濃度が低いことを特徴とする請求項２に記載の化合物半導体装置。
4. 前記電極の両側にｎ型領域が形成されていることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
5. 第１の化合物半導体からなる電子走行層を形成する工程と、
   前記電子走行層の直上に、前記第１の化合物半導体よりもバンドギャップの大きい第２の化合物半導体からなるｐ型半導体層を形成する工程と、
   前記ｐ型半導体層の上方に電極を形成する工程と
   を含むことを特徴とする化合物半導体装置の製造方法。
6. 前記電子走行層は、前記ｐ型半導体層との界面で前記電極の下方に位置整合する部位にｐ型領域が形成されることを特徴とする請求項５に記載の化合物半導体装置の製造方法。
7. 前記ｐ型領域は、前記ｐ型半導体層よりもｐ型の不純物濃度が低いことを特徴とする請求項６に記載の化合物半導体装置の製造方法。
8. 前記電極の両側にｎ型領域を形成する工程を更に含むことを特徴とする請求項５〜７のいずれか１項に記載の化合物半導体装置の製造方法。
9. 前記ｎ型領域は、少なくとも前記電子走行層に対するｎ型不純物のドーピング、又はｎ型化合物半導体の再成長により形成されることを特徴とする請求項８に記載の化合物半導体装置の製造方法。

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