JP5902010B2 - 化合物半導体装置及びその製造方法 - Google Patents
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Description
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
本実施形態では、化合物半導体装置として、ショットキー型のAlGaN/GaN・HEMTを開示する。
図1〜図4は、第1の実施形態によるショットキー型のAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。
詳細には、SiC基板1上に、例えば有機金属気相成長(MOVPE:Metal Organic Vapor Phase Epitaxy)法により、以下の各化合物半導体を成長する。MOVPE法の代わりに、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法等を用いても良い。
SiC基板1上に、核形成層2a、電子走行層2b、中間層2c、電子供給層2d、及びキャップ層2eとなる各化合物半導体を順次成長する。核形成層2aは、SiC基板1上に、AlNを例えば0.1μm程度の厚みに成長することで形成される。電子走行層2bは、i(インテンショナリ・アンドープ)−GaNを例えば3μm程度の厚みに成長することで形成される。中間層2cは、i−AlGaNを例えば5nm程度の厚みに成長することで形成される。電子供給層2dは、n−AlGaNを30nm程度の厚みに成長することで形成される。キャップ層2eは、n−GaNを、例えば10nm程度に成長することで形成される。中間層2cは形成しない場合もある。電子供給層は、i−AlGaNを形成するようにしても良い。
詳細には、化合物半導体積層構造2上に、例えば蒸着法によりMgOを50nm程度の厚みに堆積する。これにより、化合物半導体積層構造2上を覆うMgO層3が形成される。
詳細には、MgO層3上にシリコン酸化物(SiO2)を形成し、リソグラフィーによりSiO2を加工して、MgO層3のゲート電極の形成予定部位に相当する部分を覆い、他の部分を開口するSiO2マスクを形成する。このSiO2マスクを用いて、MgO層3をウェットエッチングする。ウェットエッチングは、硫酸に浸漬させて行う。このウェットエッチングにより、MgO層3のSiO2マスクの開口から露出する部分がエッチング除去され、化合物半導体積層構造2上のゲート電極の形成予定部位にMgO層3が残存する。残存したMgO層3をMgO層3aとして図示する。このMgO層3aが後述するp型不純物であるMgの拡散源となる。
SiO2マスクは、ウェット処理又は灰化処理等により除去される。
詳細には、MgO層3aを覆うように、熱CVD法等により化合物半導体積層構造2上に例えばシリコン酸化物(SiO2)を100nm程度の厚みに堆積する。これにより、MgO層3aおよびキャップ層2eを覆う保護膜4が形成される。保護膜4は、GaN表面の保護のために形成される。
詳細には、保護膜4を介してMgO層3aを熱処理する。処理温度は900℃以上、例えば1100℃程度であり、処理時間は30分間程度である。この熱処理により、MgO層3aからp型不純物であるMgが下方の化合物半導体積層構造2に拡散する。この時、同時に酸素(O)も拡散する。Mg及びOは、化合物半導体積層構造2のMgO層3aに位置整合した範囲で、化合物半導体積層構造2の表面(キャップ2eの表面)からGaN/AlGaN界面の2DEGを含む部位まで拡散する。これにより、化合物半導体積層構造2の下方にMg及びOの拡散領域5(以下、記載を簡略化してMg拡散領域5とする)が形成される。Mg拡散領域5は、MgO層3aに位置整合する範囲で、キャップ2eの表面から電子走行層2bの2DEGを含む部位まで拡散したMg及びOが局在する領域である。Mg拡散領域5では、拡散したMgにより2DEGの一部(GaN/AlGaN界面に生成した2DEGのうち、MgO層3aに位置整合する部分)が打ち消されて消失する。
ウェットエッチングにより、化合物半導体積層構造2上の保護膜4及びMgO層3aを除去する。化合物半導体積層構造2には、Mg拡散領域5が残存する。ウェットエッチングは、エッチング液としてフッ酸及び硫酸を用いることにより、それぞれ保護膜4及びMgO層3aをエッチング除去することができる。
詳細には、化合物半導体積層構造2の素子分離領域に、例えばアルゴン(Ar)を注入する。これにより、化合物半導体積層構造2及びSiC基板1の表層部分に素子分離構造6が形成される。素子分離構造6により、化合物半導体積層構造2上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばSTI(Shallow Trench Isolation)法等既知の他の方法を用いて行っても良い。このとき、化合物半導体積層構造2のドライエッチングには、例えば塩素系のエッチングガスを用いる。
詳細には、先ず、化合物半導体積層構造2の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極及びドレイン電極の各形成予定部位に相当する化合物半導体積層構造2の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
レジストマスクは、ウェット処理又は灰化処理等により除去される。
先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを化合物半導体積層構造2上に塗布し、開口2eA,2eBを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばTa/Alを、例えば蒸着法により開口2eA,2eB内を含むレジストマスク上に堆積する。Taの厚みは20nm程度、Alの厚みは200nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。その後、SiC基板1を、例えば窒素雰囲気中において400℃〜1000℃程度の温度、例えば550℃程度で熱処理し、残存したTa/Alを電子供給層2dとオーミックコンタクトさせる。Ta/Alの電子供給層2dとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、キャップ層2eの開口2eA,2eBを電極材料の一部で埋め込むソース電極7及びドレイン電極8が形成される。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを化合物半導体積層構造2上に塗布し、キャップ層2eのMg拡散領域5の表面を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
本実施形態では、化合物半導体装置として、MIS(Metal-Insulator-Semiconductor)型のAlGaN/GaN・HEMTを開示する。
図5は、第2の実施形態によるMIS型のAlGaN/GaN・HEMTの製造方法の主要工程を示す概略断面図である。なお、第1の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
ウェットエッチングにより、化合物半導体積層構造2上の保護膜4を除去する。化合物半導体積層構造2には、Mg拡散領域5及びその上のMgO層3aが残存する。ウェットエッチングは、エッチング液としてフッ酸を用いることにより、MgO層3aを残して保護膜4のみをエッチング除去することができる。残存するMgO層3aは、後述のようにゲート絶縁膜として用いられる。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを化合物半導体積層構造2上に塗布し、MgO層3aの表面を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このディスクリートパッケージでは、第1又は第2の実施形態によるAlGaN/GaN・HEMTのチップが搭載される。以下、第1又は第2の実施形態によるAlGaN/GaN・HEMTのチップ(以下、HEMTチップと言う)のディスクリートパッケージについて例示する。
HEMTチップ100では、その表面に、上述したAlGaN/GaN・HEMTのトランジスタ領域101と、ドレイン電極が接続されたドレインパッド102と、ゲート電極が接続されたゲートパッド103と、ソース電極が接続されたソースパッド104とが設けられている。
ディスクリートパッケージを作製するには、先ず、HEMTチップ100を、ハンダ等のダイアタッチ剤111を用いてリードフレーム112に固定する。リードフレーム112にはドレインリード112aが一体形成されており、ゲートリード112b及びソースリード112cがリードフレーム112と別体として離間して配置される。
その後、モールド樹脂114を用いて、トランスファーモールド法によりHEMTチップ100を樹脂封止し、リードフレーム112を切り離す。以上により、ディスクリートパッケージが形成される。
本実施形態では、第1及び第2の実施形態のうちから選ばれた1種によるAlGaN/GaN・HEMTを備えたPFC(Power Factor Correction)回路を開示する。
図8は、PFC回路を示す結線図である。
本実施形態では、第1及び第2の実施形態のうちから選ばれた1種によるAlGaN/GaN・HEMTを備えた電源装置を開示する。
図9は、第4の実施形態による電源装置の概略構成を示す結線図である。
一次側回路31は、第3の実施形態によるPFC回路20と、PFC回路20のコンデンサ25の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路30とを有している。フルブリッジインバータ回路30は、複数(ここでは4つ)のスイッチ素子34a,34b,34c,34dを備えて構成される。
二次側回路32は、複数(ここでは3つ)のスイッチ素子35a,35b,35cを備えて構成される。
本実施形態では、第1及び第2の実施形態のうちから選ばれた1種によるAlGaN/GaN・HEMTを備えた高周波増幅器を開示する。
図10は、第5の実施形態による高周波増幅器の概略構成を示す結線図である。
ディジタル・プレディストーション回路41は、入力信号の非線形歪みを補償するものである。ミキサー42aは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ43は、交流信号とミキシングされた入力信号を増幅するものであり、第1及び第2の実施形態、変形例のうちから選ばれた1種によるAlGaN/GaN・HEMTを有している。なお図10では、例えばスイッチの切り替えにより、出力側の信号をミキサー42bで交流信号とミキシングしてディジタル・プレディストーション回路41に送出できる構成とされている。
第1及び第2の実施形態では、化合物半導体装置としてAlGaN/GaN・HEMTを例示した。化合物半導体装置としては、AlGaN/GaN・HEMT以外にも、以下のようなHEMTに適用できる。
本例では、化合物半導体装置として、InAlN/GaN・HEMTを開示する。
InAlNとGaNは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第1及び第2の実施形態では、電子走行層がi−GaN、中間層がAlN、電子供給層がn−InAlN、キャップ層がn−GaNで形成される。また、この場合のピエゾ分極がほとんど発生しないため、2次元電子ガスは主にInAlNの自発分極により発生する。
本例では、化合物半導体装置として、InAlGaN/GaN・HEMTを開示する。
GaNとInAlGaNは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第1及び第2の実施形態では、電子走行層がi−GaN、中間層がi−InAlGaN、電子供給層がn−InAlGaN、キャップ層がn−GaNで形成される。
前記化合物半導体積層構造の上方に形成された電極と
を含み、
前記化合物半導体積層構造の前記電極に位置整合した下方の領域で、前記化合物半導体積層構造に生成した2次元電子ガスの一部を消失させる深さまでp型不純物が局在することを特徴とする化合物半導体装置。
前記化合物層を熱処理し、前記化合物半導体積層構造に生成した2次元電子ガスの一部を消失させる深さまで、前記化合物層の前記p型不純物を拡散させる工程と
を含むことを特徴とする化合物半導体装置の製造方法。
前記電極形成領域にゲート電極を形成する工程と
を更に含むことを特徴とする付記6〜8のいずれか1項に記載の化合物半導体装置の製造方法。
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された電極と
を含み、
前記化合物半導体積層構造の前記電極に位置整合した下方の領域で、前記化合物半導体積層構造に生成された2次元電子ガスの一部を消失させる深さまでp型不純物が局在することを特徴とする電源装置。
トランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された電極と
を含み、
前記化合物半導体積層構造の前記電極に位置整合した下方の領域で、前記化合物半導体積層構造に生成された2次元電子ガスの一部を消失させる深さまでp型不純物が局在することを特徴とする高周波増幅器。
2 化合物半導体積層構造
2a 核形成層
2b 電子走行層
2c 中間層
2d 電子供給層
2e キャップ層
2eA,2eB 開口
3,3a MgO層
4 保護膜
5 Mg拡散領域
6 素子分離構造
7 ソース電極
8 ドレイン電極
9 ゲート絶縁膜
20 PFC回路
21,34a,34b,34c,34d,35a,35b,35c スイッチ素子
22 ダイオード
23 チョークコイル
24,25 コンデンサ
26 ダイオードブリッジ
30 フルブリッジインバータ回路
31 一次側回路
32 二次側回路
33 トランス
41 ディジタル・プレディストーション回路
42a,42b ミキサー
43 パワーアンプ
100 HEMTチップ
101 トランジスタ領域
102 ドレインパッド
103 ゲートパッド
104 ソースパッド
111 ダイアタッチ剤
112 リードフレーム
112a ドレインリード
112b ゲートリード
112c ソースリード
113 Alワイヤ
114 モールド樹脂
Claims (6)
- 化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された電極と、
前記化合物半導体積層構造と前記電極との間に形成された絶縁膜と、
を含み、
前記化合物半導体積層構造の前記電極に位置整合した下方の領域で、前記化合物半導体積層構造に生成した2次元電子ガスの一部を消失させる深さまでp型不純物が局在しており、
前記絶縁膜は、前記p型不純物の熱拡散源として用いられた、前記p型不純物の化合物層であることを特徴とする化合物半導体装置。 - 前記化合物半導体積層構造の前記電極に位置整合した下方の領域で、前記化合物半導体積層構造に生成した2次元電子ガスの一部を消失させる深さまで前記p型不純物及び酸素が局在することを特徴とする請求項1に記載の化合物半導体装置。
- 前記p型不純物は、Mg又はBeであることを特徴とする請求項1又は2に記載の化合物半導体装置。
- 化合物半導体積層構造の上方にMgO又はBeOからなるp型不純物の化合物層を形成する工程と、
前記化合物層の一部をウェットエッチングして、前記化合物層を前記電極形成領域に残す工程と、
前記化合物層を熱処理し、前記化合物半導体積層構造に生成した2次元電子ガスの一部を消失させる深さまで、前記化合物層の前記p型不純物を拡散させる工程と
を含むことを特徴とする化合物半導体装置の製造方法。 - 前記化合物層を覆うように保護膜を形成し、前記化合物層が前記保護膜に覆われた状態で前記熱処理を行うことを特徴とする請求項4に記載の化合物半導体装置の製造方法。
- 前記熱処理の後、前記化合物層を除去する工程と、
前記電極形成領域にゲート電極を形成する工程と
を更に含むことを特徴とする請求項4又は5に記載の化合物半導体装置の製造方法。
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