WO2019155504A1 - 半導体装置 - Google Patents

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region
substrate
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圭佑 竹本
林　哲也
威 倪
俊治 丸井
亮太 田中
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日産自動車株式会社
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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a semiconductor device.
  • Patent Document 1 a high electron mobility field effect transistor (hereinafter, also referred to as AlGaN / GaN-HEMT or GaN-HEMT) device having an AlGaN / GaN heterostructure is known (hereinafter also referred to as AlGaN / GaN-HEMT or GaN-HEMT).
  • Patent Document 1 a GaN semiconductor substrate is configured by sequentially stacking a buffer layer, a channel layer (GaN layer), a Schottky layer (AlGaN layer), and a cap layer (GaN layer) on a silicon substrate.
  • Electrons confined in the vicinity of the heterojunction between the channel layer and the Schottky layer have high mobility, and the current caused by the two-dimensional electron gas flowing between the source and the drain is the voltage applied to the gate. It is controlled by.
  • the source electrode and the drain electrode are formed in contact with the cap layer, and are electrically connected to the two-dimensional electron gas layer near the heterojunction through the cap layer and the Schottky layer. It is connected. Accordingly, since the current due to the two-dimensional electron gas flows to the source electrode or the drain electrode through the cap layer and the Schottky layer, the high electron mobility of the GaN-HEMT is impaired and the on-resistance is increased.
  • the present invention has been made in view of the above problems, and an object thereof is to provide a semiconductor device capable of reducing on-resistance.
  • a semiconductor device includes a main groove formed in a main surface of a substrate, a semiconductor region formed in contact with the surface of the main groove, and a surface of a semiconductor region at least opposite to a side surface of the main groove And an electron supply region for generating a two-dimensional electron gas layer in the semiconductor region, and a first electrode and a second electrode formed in contact with the two-dimensional electron gas layer and spaced apart from each other.
  • the on-resistance can be reduced.
  • FIG. 1A is a perspective view illustrating the configuration of the semiconductor device according to the first embodiment. 1B is a cross-sectional view taken along the line AA in FIG. 1A.
  • FIG. 2A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 2B is a cross-sectional view taken along the line AA in FIG. 2A.
  • FIG. 3A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 3B is a cross-sectional view taken along the line AA in FIG. 3A.
  • FIG. 4A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4B is a cross-sectional view taken along the line AA in FIG. 4A.
  • FIG. 5A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5B is a cross-sectional view taken along the line AA in FIG. 5A.
  • FIG. 6A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6B is a cross-sectional view taken along the line AA in FIG. 6A.
  • FIG. 7A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 7B is a cross-sectional view taken along the line AA in FIG. 7A.
  • FIG. 8A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8B is a cross-sectional view taken along the line AA in FIG. 8A.
  • FIG. 9A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 9B is a cross-sectional view taken along the line AA in FIG. 9A.
  • FIG. 10A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 10B is a cross-sectional view taken along the line AA in FIG. 10A.
  • FIG. 11 is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 12A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 12B is a cross-sectional view taken along the line AA in FIG. 12A.
  • FIG. 13A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 13B is a cross-sectional view taken along the line AA in FIG. 13A.
  • FIG. 14A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 14B is a cross-sectional view taken along the line AA in FIG. 14A.
  • FIG. 15A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 15B is a cross-sectional view taken along the line AA in FIG. 15A.
  • FIG. 16A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 16B is a cross-sectional view taken along the line AA in FIG. 16A.
  • FIG. 17A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 17B is a cross-sectional view taken along the line AA in FIG. 17A.
  • FIG. 18A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 18B is a cross-sectional view taken along the line AA in FIG. 18A.
  • FIG. 19A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 19B is a cross-sectional view taken along the line AA in FIG. 19A.
  • FIG. 20A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 20B is a cross-sectional view taken along the line AA in FIG. 20A.
  • FIG. 21A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 21B is a cross-sectional view taken along the line AA in FIG. 21A.
  • FIG. 22A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 22B is a cross-sectional view taken along the line AA in FIG. 22A.
  • FIG. 23A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 23B is a cross-sectional view taken along the line AA in FIG. 23A.
  • FIG. 24A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 24B is a cross-sectional view taken along the line AA in FIG. 24A.
  • FIG. 25 is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 26A is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 26B is a cross-sectional view taken along the line AA in FIG. 26A.
  • FIG. 27 is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 28 is a perspective view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 29A is a perspective view illustrating the configuration of the semiconductor device according to the second embodiment.
  • FIG. 29B is a cross-sectional view taken along the line AA in FIG. 29A.
  • FIG. 29C is a cross-sectional view taken along the line BB of FIG. 29A.
  • FIG. 30A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 30A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 30B is a cross-sectional view taken along the line AA in FIG. 30A.
  • FIG. 31A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 31B is a cross-sectional view taken along the line AA in FIG. 31A.
  • FIG. 32A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • 32B is a cross-sectional view taken along the line AA in FIG. 32A.
  • FIG. 33A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 33B is a cross-sectional view taken along the line AA in FIG. 33A.
  • FIG. 34A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 34B is a cross-sectional view taken along the line AA in FIG. 34A.
  • FIG. 35A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 35B is a cross-sectional view taken along the line AA in FIG. 35A.
  • FIG. 36A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 36B is a cross-sectional view taken along the line AA in FIG. 36A.
  • FIG. 37A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 37B is a cross-sectional view taken along the line AA in FIG. 37A.
  • FIG. 38A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 38A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 38B is a cross-sectional view taken along the line AA in FIG. 38A.
  • FIG. 39 is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 40A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 40B is a cross-sectional view taken along the line AA in FIG. 40A.
  • FIG. 41A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment. 41B is a cross-sectional view taken along the line AA in FIG. 41A.
  • FIG. 42A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 42B is a cross-sectional view taken along the line AA in FIG. 42A.
  • FIG. 43A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 43B is a cross-sectional view taken along the line AA in FIG. 43A.
  • FIG. 44A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • 44B is a cross-sectional view taken along the line AA in FIG. 44A.
  • FIG. 45A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 45B is a cross-sectional view taken along the line AA in FIG. 45A.
  • FIG. 46A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment. 46B is a cross-sectional view taken along the line AA in FIG. 46A.
  • FIG. 47 is a perspective view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 48A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 48B is a cross-sectional view taken along the line AA in FIG. 48A.
  • FIG. 49 is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 50A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 50B is a cross-sectional view taken along the line AA in FIG. 50A.
  • FIG. 51 is a perspective view for explaining the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 52A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 52B is a cross-sectional view taken along the line AA in FIG. 52A.
  • FIG. 53A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • 53B is a cross-sectional view taken along the line AA in FIG. 53A.
  • FIG. 54A is a perspective view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • 54B is a cross-sectional view taken along the line AA in FIG. 54A.
  • FIG. 55A is a perspective view illustrating a configuration of a semiconductor device according to Modification 3 of the second embodiment.
  • 55B is a cross-sectional view taken along the line AA in FIG. 55A.
  • 55C is a cross-sectional view taken along the line BB of FIG. 55A.
  • 56A is a perspective view illustrating the method for manufacturing the semiconductor device according to the third modification of the second embodiment.
  • 56B is a cross-sectional view taken along the line AA in FIG. 56A.
  • FIG. 57 is a perspective view for explaining the method for manufacturing a semiconductor device according to Modification 3 of the second embodiment.
  • FIG. 58A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 3 of the second embodiment.
  • FIG. 58B is a cross-sectional view taken along the line AA of FIG. 58A.
  • FIG. 59A is a perspective view illustrating the method for manufacturing the semiconductor device according to the third modification of the second embodiment.
  • 59B is a cross-sectional view taken along the line AA in FIG. 59A.
  • FIG. 60A is a perspective view for explaining the method for manufacturing a semiconductor device according to Modification 3 of the second embodiment.
  • FIG. 60B is a cross-sectional view taken along the line AA in FIG. 60A.
  • FIG. 61 is a perspective view for explaining the method for manufacturing a semiconductor device according to Modification 3 of the second embodiment.
  • FIG. 62A is a perspective view for explaining the method for manufacturing a semiconductor device according to Modification 3 of the second embodiment.
  • 62B is a cross-sectional view along the AA cut plane of FIG. 62A.
  • FIG. 63 is a perspective view for explaining the method for manufacturing a semiconductor device according to Modification 3 of the second embodiment.
  • FIG. 64A is a perspective view for explaining the method for manufacturing a semiconductor device according to Modification 3 of the second embodiment.
  • FIG. 64B is a cross-sectional view taken along the line AA in FIG. 64A.
  • FIG. 65 is a perspective view for explaining the method for manufacturing a semiconductor device according to Modification 3 of the second embodiment.
  • FIG. 66A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 3 of the second embodiment.
  • 66B is a cross-sectional view taken along the line AA in FIG. 66A.
  • FIG. 67A is a perspective view illustrating the method for manufacturing the semiconductor device according to the third modification of the second embodiment. 67B is a cross-sectional view taken along the line AA in FIG. 67A.
  • FIG. 68A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 3 of the second embodiment.
  • FIG. 68B is a cross-sectional view taken along the line AA in FIG. 68A.
  • FIG. 69A is a perspective view illustrating a configuration of a semiconductor device according to Modification 4 of the second embodiment.
  • 69B is a cross-sectional view taken along the line AA in FIG. 69A.
  • 69C is a cross-sectional view taken along the line BB of FIG. 69A.
  • FIG. 70A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 4 of the second embodiment.
  • FIG. 70B is a cross-sectional view taken along the line AA in FIG. 70A.
  • FIG. 71 is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 4 of the second embodiment.
  • FIG. 72A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 4 of the second embodiment.
  • 72B is a cross-sectional view taken along the line AA in FIG. 72A.
  • FIG. 73A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 4 of the second embodiment.
  • FIG. 73B is a cross-sectional view taken along the line AA in FIG. 73A.
  • FIG. 74A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 4 of the second embodiment.
  • 74B is a cross-sectional view taken along the line AA in FIG. 74A.
  • FIG. 75 is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 4 of the second embodiment.
  • FIG. 75 is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 4 of the second embodiment.
  • FIG. 76A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 4 of the second embodiment.
  • FIG. 76B is a cross-sectional view taken along the line AA in FIG. 76A.
  • FIG. 77A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 4 of the second embodiment.
  • 77B is a cross-sectional view taken along the line AA in FIG. 77A.
  • FIG. 78A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 4 of the second embodiment.
  • 78B is a cross-sectional view taken along the line AA in FIG. 78A.
  • FIG. 79 is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 4 of the second embodiment.
  • FIG. 80A is a perspective view explaining the method for manufacturing the semiconductor device according to the modification 4 of the second embodiment.
  • FIG. 80B is a cross-sectional view taken along the line AA in FIG. 80A.
  • FIG. 81 is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 4 of the second embodiment.
  • FIG. 82 is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 4 of the second embodiment.
  • FIG. 83A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 4 of the second embodiment.
  • FIG. 83B is a cross-sectional view taken along the line AA in FIG. 83A.
  • FIG. 84A is a perspective view explaining the method for manufacturing the semiconductor device according to the modification 4 of the second embodiment.
  • FIG. 84A is a perspective view explaining the method for manufacturing the semiconductor device according to the modification 4 of the second embodiment.
  • FIG. 85A is a perspective view illustrating a configuration of a semiconductor device according to Modification 5 of the second embodiment.
  • FIG. 85B is a cross-sectional view taken along the line AA in FIG. 85A.
  • 85C is a cross-sectional view taken along the line BB of FIG. 85A.
  • FIG. 86A is a perspective view for explaining the method for manufacturing a semiconductor device according to Modification 5 of the second embodiment.
  • FIG. 86B is a cross-sectional view taken along the line AA in FIG. 86A.
  • FIG. 87 is a perspective view for explaining the method for manufacturing a semiconductor device according to Modification 5 of the second embodiment.
  • FIG. 85A is a perspective view illustrating a configuration of a semiconductor device according to Modification 5 of the second embodiment.
  • FIG. 85B is a cross-sectional view taken along the line AA in FIG. 85A.
  • 85C is a cross-sectional view taken along the line BB of FIG. 85A.
  • FIG. 88A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 5 of the second embodiment.
  • 88B is a cross-sectional view taken along the line AA in FIG. 88A.
  • FIG. 89A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 5 of the second embodiment.
  • 89B is a cross-sectional view taken along the line AA in FIG. 89A.
  • FIG. 90A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 5 of the second embodiment.
  • 90B is a cross-sectional view taken along the line AA in FIG. 90A.
  • FIG. 91 is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 5 of the second embodiment.
  • FIG. 91 is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 5 of the second embodiment.
  • FIG. 92A is a perspective view explaining the method for manufacturing the semiconductor device according to the modification 5 of the second embodiment.
  • FIG. 92B is a cross-sectional view taken along the line AA in FIG. 92A.
  • FIG. 93A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 5 of the second embodiment.
  • FIG. 93B is a cross-sectional view taken along the line AA in FIG. 93A.
  • FIG. 94A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 5 of the second embodiment.
  • 94B is a cross-sectional view taken along the line AA in FIG. 94A.
  • FIG. 95A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 5 of the second embodiment.
  • FIG. 95A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 5 of the second embodiment.
  • FIG. 95B is a cross-sectional view taken along the line AA in FIG. 95A.
  • FIG. 96 is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 5 of the second embodiment.
  • FIG. 97A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 5 of the second embodiment.
  • FIG. 97B is a cross-sectional view taken along the line AA in FIG. 97A.
  • FIG. 98 is a perspective view for explaining the method for manufacturing a semiconductor device according to Modification 5 of the second embodiment.
  • FIG. 99A is a perspective view for explaining the method for manufacturing a semiconductor device according to Modification 5 of the second embodiment.
  • FIG. 99B is a cross-sectional view taken along the line AA in FIG. 99A.
  • FIG. 100 is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 5 of the second embodiment.
  • FIG. 101A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 5 of the second embodiment.
  • FIG. 101B is a cross-sectional view taken along the line AA in FIG. 101A.
  • FIG. 102A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 5 of the second embodiment.
  • 102B is a cross-sectional view taken along the line AA in FIG. 102A.
  • FIG. 103A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 5 of the second embodiment.
  • 103B is a cross-sectional view taken along the line AA in FIG. 103A.
  • FIG. 104A is a perspective view illustrating a configuration of a semiconductor device according to Modification 6 of the second embodiment.
  • 104B is a cross-sectional view taken along the line AA in FIG. 104A.
  • 104C is a cross-sectional view taken along the line BB of FIG. 104A.
  • FIG. 105A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 6 of the second embodiment.
  • 105B is a cross-sectional view taken along the line AA in FIG. 105A.
  • FIG. 106A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 6 of the second embodiment.
  • 106B is a cross-sectional view taken along the line AA in FIG. 106A.
  • FIG. 107A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 6 of the second embodiment.
  • FIG. 107B is a cross-sectional view taken along the line AA in FIG. 107A.
  • FIG. 108A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 6 of the second embodiment.
  • 108B is a cross-sectional view taken along the line AA in FIG. 108A.
  • FIG. 109A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 6 of the second embodiment.
  • 109B is a cross-sectional view taken along the line AA in FIG. 109A.
  • FIG. 110 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to Modification 6 of the second embodiment.
  • FIG. 110 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to Modification 6 of the second embodiment.
  • 111A is a perspective view illustrating the configuration of a semiconductor device according to Modification 7 of the second embodiment.
  • 111B is a cross-sectional view taken along the line AA in FIG. 111A.
  • 111C is a cross-sectional view taken along the line BB in FIG. 111A.
  • FIG. 112A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 7 of the second embodiment.
  • FIG. 112B is a cross-sectional view taken along the line AA in FIG. 112A.
  • FIG. 113A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 7 of the second embodiment.
  • FIG. 113B is a cross-sectional view taken along the line AA in FIG. 113A.
  • 114A is a perspective view illustrating a configuration of a semiconductor device according to Modification 8 of the second embodiment.
  • 114B is a cross-sectional view taken along the line AA in FIG. 114A.
  • 114C is a cross-sectional view taken along the line BB of FIG. 114A.
  • 114D is a cross-sectional view taken along the line CC of FIG. 114A.
  • FIG. 115A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 8 of the second embodiment.
  • 115B is a cross-sectional view taken along the line AA in FIG. 115A.
  • FIG. 116A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 8 of the second embodiment.
  • FIG. 116B is a cross-sectional view taken along the line AA in FIG. 116A.
  • FIG. 117A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 8 of the second embodiment.
  • 117B is a cross-sectional view taken along the line AA in FIG. 117A.
  • FIG. 118A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 8 of the second embodiment.
  • 118B is a cross-sectional view taken along the line AA in FIG. 118A.
  • FIG. 119A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 8 of the second embodiment.
  • FIG. 119B is a cross-sectional view taken along the line AA in FIG. 119A.
  • 120A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 8 of the second embodiment.
  • 120B is a cross-sectional view taken along the line AA in FIG. 120A.
  • 120C is a cross-sectional view taken along the line BB in FIG. 120A.
  • FIG. 121A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 8 of the second embodiment.
  • 121B is a cross-sectional view taken along the line AA in FIG. 121A.
  • 121C is a cross-sectional view taken along the line BB in FIG. 121A.
  • FIG. 122 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to Modification 8 of the second embodiment.
  • FIG. 122 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to Modification 8 of the second embodiment.
  • FIG. 123A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 8 of the second embodiment.
  • 123B is a cross-sectional view taken along the line AA in FIG. 123A.
  • 123C is a cross-sectional view taken along the line BB in FIG. 123A.
  • FIG. 124A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 8 of the second embodiment.
  • 124B is a cross-sectional view taken along the line AA in FIG. 124A.
  • FIG. 125A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 8 of the second embodiment.
  • 125B is a cross-sectional view taken along the line BB in FIG. 125A.
  • 126A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 8 of the second embodiment.
  • 126B is a cross-sectional view taken along the line AA in FIG. 126A.
  • 126C is a cross-sectional view taken along the line BB in FIG. 126A.
  • FIG. 127 is a perspective view illustrating a configuration of a semiconductor device according to Modification 9 of the second embodiment.
  • FIG. 128A is a perspective view illustrating a configuration of a semiconductor device according to Modification 10 of the second embodiment.
  • 128B is a cross-sectional view taken along the line AA in FIG. 128A.
  • 128C is a cross-sectional view taken along the line BB in FIG. 128A.
  • FIG. 129D is a cross-sectional view taken along the line CC of FIG. 128A.
  • 128E is a cross-sectional view taken along the line DD in FIG. 128A.
  • FIG. 129A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 10 of the second embodiment.
  • FIG. 129B is a cross-sectional view taken along the line AA of FIG. 129A.
  • FIG. 130A is a perspective view illustrating the method for manufacturing the semiconductor device according to Modification 10 of the second embodiment.
  • FIG. 130B is a cross-sectional view taken along the line AA in FIG. 130A.
  • FIG. 131A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 10 of the second embodiment.
  • FIG. 131B is a cross-sectional view taken along the line AA in FIG. 131A.
  • FIG. 132A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 10 of the second embodiment.
  • FIG. 132B is a cross-sectional view taken along the line AA in FIG. 132A.
  • FIG. 133A is a perspective view for explaining the method for manufacturing a semiconductor device according to Modification 10 of the second embodiment.
  • FIG. 133B is a cross-sectional view taken along the line AA in FIG. 133A.
  • FIG. 134A is a perspective view for explaining the method for manufacturing the semiconductor device according to Modification 10 of the second embodiment.
  • FIG. 134B is a cross-sectional view taken along the line AA in FIG. 134A.
  • FIG. 135A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 10 of the second embodiment.
  • FIG. 135B is a cross-sectional view taken along the line AA of FIG. 135A.
  • FIG. 135C is a cross-sectional view taken along the line BB of FIG. 135A.
  • FIG. 136A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 10 of the second embodiment.
  • FIG. 136B is a cross-sectional view along the AA section of FIG. 136A.
  • 136C is a cross-sectional view taken along the line BB in FIG. 136A.
  • FIG. 137A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 10 of the second embodiment.
  • FIG. 137A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 10 of the second embodiment.
  • FIG. 137B is a cross-sectional view taken along the line AA of FIG. 137A.
  • FIG. 137C is a cross-sectional view taken along the line BB in FIG. 137A.
  • FIG. 138A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 10 of the second embodiment.
  • FIG. 138B is a cross-sectional view taken along the line AA of FIG. 138A.
  • FIG. 138C is a cross-sectional view taken along the line BB of FIG. 138A.
  • FIG. 139A is a perspective view illustrating the configuration of a semiconductor device according to Modification 11 of the second embodiment.
  • FIG. 139B is a cross-sectional view taken along the line AA of FIG. 139A.
  • FIG. 140A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 11 of the second embodiment.
  • 140B is a cross-sectional view taken along the line AA of FIG. 140A.
  • FIG. 141A is a perspective view illustrating the method for manufacturing the semiconductor device according to the eleventh modification of the second embodiment.
  • FIG. 141B is a cross-sectional view taken along the line AA in FIG. 141A.
  • FIG. 142A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 11 of the second embodiment.
  • FIG. 142B is a cross-sectional view taken along the line AA in FIG. 142A.
  • 142C is a cross-sectional view taken along the line BB in FIG. 142A.
  • FIG. 143A is a perspective view illustrating the method for manufacturing the semiconductor device according to the eleventh modification of the second embodiment.
  • FIG. 143B is a cross-sectional view taken along the line AA in FIG. 143A.
  • FIG. 144A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 11 of the second embodiment.
  • FIG. 144B is a cross-sectional view taken along the line AA in FIG. 144A.
  • FIG. 144C is a cross-sectional view taken along the line BB in FIG. 144A.
  • FIG. 145A is a perspective view illustrating the method for manufacturing the semiconductor device according to Modification 11 of the second embodiment.
  • FIG. 145B is a cross-sectional view taken along the line AA of FIG. 145A.
  • FIG. 146A is a perspective view illustrating the method for manufacturing the semiconductor device according to the modification 11 of the second embodiment.
  • FIG. 146B is a cross-sectional view taken along the line AA in FIG. 146A.
  • FIG. 147A is a perspective view illustrating the configuration of a semiconductor device according to Modification 12 of the second embodiment.
  • FIG. 147B is a top view seen from the normal direction of the main surface of the substrate 1 of FIG.
  • FIG. 148 is a top view illustrating the configuration of the semiconductor device according to the first alternative example of Modification 12 of the second embodiment.
  • FIG. 149 is a top view illustrating the configuration of the semiconductor device according to the second alternative example of Modification 12 of the second embodiment.
  • FIG. 150 is a top view illustrating a configuration of a semiconductor device according to a third alternative example of Modification 12 of the second embodiment.
  • FIG. 151A is a perspective view illustrating the configuration of the semiconductor device according to the third embodiment.
  • FIG. 151B is a cross-sectional view taken along the line AA in FIG. 151A.
  • 151C is a cross-sectional view taken along the line BB in FIG. 151A.
  • FIG. 152A is a perspective view illustrating the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 152B is a cross-sectional view taken along the line AA in FIG. 152A.
  • FIG. 153 is a perspective view illustrating the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 154A is a perspective view illustrating the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 154B is a cross-sectional view taken along the line AA in FIG. 154A.
  • FIG. 155A is a perspective view illustrating the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 155B is a cross-sectional view taken along the line AA in FIG. 155A.
  • FIG. 156A is a perspective view illustrating the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 156B is a cross-sectional view taken along the line AA in FIG. 156A.
  • FIG. 157A is a perspective view illustrating the configuration of the semiconductor device according to the fourth embodiment.
  • FIG. 157B is a cross-sectional view along the AA section of FIG. 157A.
  • FIG. 157C is a cross-sectional view taken along the line BB in FIG. 157A.
  • FIG. 158A is a perspective view explaining the method for manufacturing the semiconductor device according to the fourth embodiment.
  • FIG. 158B is a cross-sectional view taken along the line AA in FIG. 158A.
  • FIG. 159A is a perspective view explaining the method for manufacturing the semiconductor device according to the fourth embodiment.
  • FIG. 159B is a cross-sectional view taken along the line AA in FIG. 159A.
  • FIG. 160A is a perspective view illustrating the method for manufacturing the semiconductor device according to the fourth embodiment.
  • 160B is a cross-sectional view taken along the line AA in FIG. 160A.
  • FIG. 161A is a perspective view illustrating the method for manufacturing the semiconductor device according to the fourth embodiment.
  • FIG. 161B is a cross-sectional view taken along the line AA in FIG. 161A.
  • FIG. 162A is a perspective view illustrating the method for manufacturing the semiconductor device according to the fourth embodiment.
  • FIG. 162B is a cross-sectional view taken along the line AA in FIG.
  • FIG. 163A is a perspective view illustrating the method for manufacturing the semiconductor device according to the fourth embodiment.
  • FIG. 163B is a cross-sectional view taken along the line AA in FIG. 163A.
  • FIG. 163C is a cross-sectional view taken along the line BB in FIG. 163A.
  • FIG. 164A is a perspective view illustrating the method for manufacturing the semiconductor device according to the fourth embodiment.
  • FIG. 164B is a cross-sectional view taken along the line AA in FIG. 164A.
  • FIG. 164C is a cross-sectional view taken along the line BB in FIG. 164A.
  • FIG. 165A is a perspective view illustrating the method for manufacturing the semiconductor device according to the fourth embodiment.
  • FIG. 165A is a perspective view illustrating the method for manufacturing the semiconductor device according to the fourth embodiment.
  • FIG. 165B is a cross-sectional view taken along the line AA in FIG. 165A.
  • FIG. 165C is a cross-sectional view taken along the line BB of FIG. 165A.
  • FIG. 166A is a perspective view for explaining the method for manufacturing the semiconductor device according to the fourth embodiment.
  • FIG. 166B is a cross-sectional view taken along the line AA in FIG. 166A.
  • FIG. 166C is a cross-sectional view taken along the line BB of FIG. 166A.
  • FIG. 167A is a perspective view illustrating the method for manufacturing the semiconductor device according to the fourth embodiment.
  • FIG. 167B is a cross-sectional view taken along the line AA in FIG. 167A.
  • FIG. 167C is a cross-sectional view taken along the line BB of FIG. 167A.
  • FIG. 168A is a perspective view illustrating the method for manufacturing the semiconductor device according to the fourth embodiment.
  • FIG. 168B is a cross-sectional view taken along the line AA in FIG. 168A.
  • FIG. 168C is a cross-sectional view taken along the line BB of FIG. 168A.
  • the embodiments include the first embodiment to the fourth embodiment. Further, the second embodiment includes first to twelfth modified examples as modified examples thereof.
  • the semiconductor device includes a substrate 1, a semiconductor region 2, an electron supply region 3, a two-dimensional electron gas layer 4, an anode electrode 6 as a second electrode, and a cathode electrode as a first electrode. 7, an element isolation region 8, a main groove 9, an insulating film 13, and wirings 14 a and 14 b (sometimes collectively referred to as wirings 14).
  • the substrate 1 is a flat plate made of an insulator.
  • silicon can be used as the insulator as the material of the substrate 1.
  • the substrate 1 has a thickness of about several hundred ⁇ m, for example.
  • the substrate 1 has a plurality of main grooves 9 formed on the main surface so as to extend in one direction (Y-axis direction).
  • the main groove 9 has two side surfaces orthogonal to the main surface of the substrate 1 and parallel to each other, and one bottom surface parallel to the main surface of the substrate 1.
  • the surface including the side surface and the bottom surface of the main groove 9 is referred to as the surface of the main groove 9.
  • 1A to 1B two main grooves 9 are shown.
  • the number of main grooves 9 may be one or three or more, and they can be arranged in the X direction.
  • the aspect ratio of the depth to the width of the main groove 9 is 1 or more.
  • the semiconductor region 2 is formed in contact with the main surface of the substrate 1 and the surface of the main groove 9.
  • the semiconductor region 2 is formed on the exposed main surface of the substrate 1 in the region from one end to the other end of the main groove 9 in the extending direction of the main groove 9.
  • the semiconductor region 2 has a buffer layer in contact with the surface of the main groove 9 and an electron transit layer formed on the surface of the buffer layer opposite to the main groove 9.
  • the buffer layer is made of, for example, aluminum gallium nitride (AlGaN) represented by a general formula of AlxGayN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ 1-xy ⁇ 1), and is about several hundred nm.
  • the electron transit layer is made of, for example, undoped gallium nitride (GaN) and has a thickness of about several ⁇ m.
  • the electron supply region 3 is formed in contact with the surface of the semiconductor region 2 opposite to the surface of the main groove 9.
  • the electron supply region 3 is made of, for example, aluminum gallium nitride and has a thickness of several nanometers to several tens of nanometers.
  • the electron supply region 3 formed on the surface of the semiconductor region 2 generates a two-dimensional electron gas layer 4 in the semiconductor region 2 due to a work function difference between gallium nitride and aluminum gallium nitride.
  • the two-dimensional electron gas layer 4 is a layer in which a two-dimensional electron gas serving as a channel is formed, and is an electron transit layer.
  • the two-dimensional electron gas layer 4 is formed in the vicinity of the interface with the electron supply region 3 in the electron transit layer of the semiconductor region 2.
  • the electron supply region 3 has a larger band gap than the electron transit layer in the semiconductor region 2 and has a lattice constant different from that of the electron transit layer in the semiconductor region 2.
  • the anode electrode 6 is formed in contact with at least the two-dimensional electron gas layer 4 and is separated from the cathode electrode 7.
  • An energy barrier exists between the anode electrode 6 and the two-dimensional electron gas layer 4.
  • the junction between the anode electrode 6 and the two-dimensional electron gas layer 4 forms a pn junction or a Schottky junction that exhibits a rectifying action.
  • the anode electrode 6 is formed from the main surface side of the substrate 1 to a depth that contacts the electron supply region 3 and the two-dimensional electron gas layer 4 and is separated from the substrate 1. More specifically, the anode electrode 6 is in direct contact with not only the two-dimensional electron gas layer 4 but also the electron supply region 3 on one end side of the main groove 9.
  • the anode electrode 6 extends along the main surface of the substrate 1 so as to straddle the plurality of main grooves 9 and in a direction orthogonal to the extending direction of the main grooves 9 (X-axis direction).
  • the anode electrode 6 is formed away from the cathode electrode 7 in the extending direction (Y direction) of the main groove 9.
  • the cathode electrode 7 is formed in contact with at least the two-dimensional electron gas layer 4 and is separated from the anode electrode 6.
  • the cathode electrode 7 is ohmically connected to the two-dimensional electron gas layer 4.
  • the cathode electrode 7 is formed from the main surface side of the substrate 1 to a depth that contacts the electron supply region 3 and the two-dimensional electron gas layer 4 and is separated from the substrate 1. More specifically, the source electrode 7 is in contact with not only the two-dimensional electron gas layer 4 but also the electron supply region 3 on the other end side of the main groove 9 with a low resistance.
  • the cathode electrode 7 extends along the main surface of the substrate 1 in a direction (X-axis direction) orthogonal to the extending direction of the main groove 9 so as to straddle the plurality of main grooves 9.
  • the element isolation region 8 is a region for electrically insulating the semiconductor device from other circuits on the main surface side of the substrate 1.
  • the element isolation region 8 is formed between the cathode electrode 7 and the substrate 1 or between the anode electrode 6 and the substrate 1.
  • the insulating film 13 is a film for electrically insulating the semiconductor device from other circuits and mechanically protecting it.
  • the insulating film 13 is made of an insulator containing a ceramic material such as a silicon nitride film (Si 3 N 4 ) or a silicon oxide film (SiO 2 ).
  • the insulating film 13 is formed on the entire main surface side of the substrate 1 except above the cathode electrode 7 and the anode electrode 6.
  • the wiring electrode 14 includes a first wiring 14 a connected to the cathode electrode 7 and a second wiring 14 b connected to the anode electrode 6.
  • the first wiring 14a and the second wiring 14b are independent of each other and electrically insulated.
  • the junction between the semiconductor region 2 and the electron supply region 3 is a heterojunction and has an energy band structure having a potential well.
  • the electrons (two-dimensional electron gas) confined in this potential well have no freedom of movement in the direction perpendicular to the junction surface of the heterojunction, and form a two-dimensional electron gas layer 4.
  • a current by a two-dimensional electron gas flows between the anode and the cathode.
  • a Schottky barrier is formed at the interface between the anode electrode 6 and the two-dimensional electron gas layer 4, and the junction between the anode electrode 6 and the two-dimensional electron gas layer 4 is an ohmic junction.
  • the anode electrode 6 and the cathode electrode 7 operate as a shot barrier diode. Specifically, when a positive voltage is applied to the anode electrode 6 and a negative voltage is applied to the cathode electrode 7, that is, a forward bias is applied, a large current flows from the anode to the cathode. On the other hand, a positive voltage is applied to the anode electrode 6 and a negative voltage is applied to the cathode electrode 7, that is, a reverse bias is applied.
  • the two-dimensional electron gas has a high density and a high electron mobility in a direction parallel to the bonding surface, it exhibits good characteristics as a high electron mobility diode.
  • an insulating film 31 is formed on the main surface of the substrate 1 as a mask material for forming the main groove 9.
  • the insulating film 31 is made of, for example, a silicon oxide film (SiO 2 ) and has a thickness of about several ⁇ m.
  • the insulating film 31 is deposited on the substrate 1 by a chemical vapor deposition method such as a thermal CVD method or a plasma CVD method.
  • the substrate 1 is selected so that the side surface of the main groove 9 is a silicon crystal surface.
  • the silicon crystal plane is a (111) plane.
  • a resist material 20 is applied to the upper surface of the insulating film 31 by photolithography to selectively remove a region where the main groove 9 is to be formed. That is, the resist material 20 is patterned into a shape having an opening in a region where the main groove 9 is to be formed.
  • the insulating film 31 is patterned using the remaining resist material 20 as a mask. Patterning can be performed by wet etching using hydrofluoric acid or dry etching such as reactive ion etching.
  • the resist material 20 is removed by oxygen plasma, sulfuric acid, or the like.
  • the main groove 9 is formed in the main surface of the substrate 1 by dry etching using the patterned insulating film 31 as a mask. More specifically, the main groove 9 extending in one direction (Y-axis direction) along the main surface of the substrate 1 is formed.
  • the main groove 9 is formed so that the aspect ratio of the depth to the width of the main groove 9 is 1 or more.
  • the main groove 9 has a width of about 20 ⁇ m and a depth of about 500 ⁇ m.
  • a buffer layer is grown by thermal CVD on the substrate 1 on which the main groove 9 is formed.
  • the substrate 1 is introduced into the MOCVD apparatus and heated to a predetermined temperature (for example, 600 ° C.).
  • a predetermined temperature for example, 600 ° C.
  • TMA trimethylaluminum
  • the thickness of the buffer layer is about several hundred nm.
  • gallium nitride (GaN) that is not doped with impurities is deposited on the buffer layer, thereby forming the semiconductor region 2 including the buffer layer and the non-doped gallium nitride layer.
  • the film thickness of the non-doped gallium nitride layer is determined by the required withstand voltage value, and will be described as 5 ⁇ m, for example, in this embodiment.
  • an electron supply region 3 made of aluminum gallium nitride (AlGaN) is formed by a method similar to the method described in the second step.
  • the film thickness of the electron supply region 3 is preferably several to several tens of nm.
  • an insulating film 32 serving as a mask material is formed on the electron supply region 3.
  • a silicon oxide film can be used as the insulating film 32, and a thermal CVD method or a plasma CVD method can be used as a deposition method.
  • a resist material 16 is formed on the insulating film 32 and patterning of the element isolation area is performed.
  • an element isolation region 8 is provided by implanting argon ions by an ion implantation method, and element isolation is performed.
  • the ion implantation method is used in this embodiment, the substrate 1 having a mesa structure formed by a dry etching method using a patterned mask material may be used.
  • the resist material 16 is removed with oxygen plasma or sulfuric acid.
  • the insulating film 32 is removed by wet etching using hydrofluoric acid or dry etching such as reactive ion etching.
  • an electrode embedding pattern is formed from the electron supply region 3 to the semiconductor region 2 by dry etching.
  • the embedding depth is preferably about several tens of nm.
  • a metal to be the cathode electrode 7 (ohmic electrode) is embedded by using a vapor deposition method, a sputtering method, or the like.
  • the cathode electrode 7 (ohmic electrode) is formed by lifting off the metal formed on the resist material 16 in an acetone solution.
  • an insulating film 34 is deposited on the electron supply region 3 to be used as a protective film, and the substrate 1 is moved to a rapid thermal processing apparatus (RTA), and a high temperature of 800 to 1000 ° C. Heat treatment for several tens of seconds.
  • RTA rapid thermal processing apparatus
  • a silicon nitride film can be used as the insulating film 34, and an LPCVD method can be used as a deposition method.
  • the insulating film 34 is removed by a dry etching method or a wet etching method.
  • Hot phosphoric acid can be used in the wet etching method.
  • an electrode embedding pattern is formed from the electron supply region 3 to the semiconductor region 2 by dry etching.
  • the embedding depth is preferably about several tens of nm.
  • a metal to be the anode electrode 6 (Schottky electrode) is embedded by using a vapor deposition method, a sputtering method, or the like.
  • the anode electrode 6 (Schottky electrode) is formed by lifting off the metal formed on the resist material 16 in an acetone solution.
  • an insulating film 13 is deposited on the electron supply region 3 to be used as a protective film, and the substrate 1 is moved to a rapid thermal processing apparatus (RTA), and a high temperature of 800 to 1000 ° C. Heat treatment for several tens of seconds.
  • RTA rapid thermal processing apparatus
  • a silicon nitride film can be used as the insulating film 13, and an LPCVD method can be used as a deposition method.
  • a resist material 16 is formed on the insulating film 13, and patterns for electrically connecting to the cathode electrode 7 and the anode electrode 6 are formed.
  • the insulating film 13 is removed by a dry etching method or a wet etching method. Hot wet phosphoric acid can be applied in wet etching.
  • the resist material 16 is removed, and a metal to be the wiring electrode 14 is embedded by using a vapor deposition method, a sputtering method, or the like.
  • the semiconductor region 2 is formed on the side surface of the main groove 9 formed in the main surface of the substrate 1, and the electron supply region 3 is formed on the semiconductor region 2. It is formed.
  • the two-dimensional electron gas layer 4 is formed in a direction perpendicular to one direction (Z-axis direction) of the substrate 1.
  • the two-dimensional electron gas layer 4 is in direct contact with and electrically connected to the cathode electrode 7 and the anode electrode 6 at both ends of the main groove 9, respectively, so that when a forward bias is applied, the current is two-dimensional electrons. It flows in the horizontal direction (Y-axis direction) of the substrate 1 through the gas layer 4.
  • the cathode electrode 7 and the anode electrode 6 are directly connected to the two-dimensional electron gas layer 4 at both ends of the main groove 9. Between the cathode electrode 7 and the anode electrode 6 and the two-dimensional electron gas layer 4, the electron supply region 3, other electrodes and conductive regions are not interposed. Therefore, since the current due to the two-dimensional electron gas flows directly between the two-dimensional electron gas layer 4 and the cathode electrode 7 and the anode electrode 6, the high electron mobility of the semiconductor device according to the first embodiment is impaired. There is no. That is, the high electron mobility of the two-dimensional electron gas can be maintained. Thus, the on-resistance can be reduced.
  • the depth of the concave portion or the height of the convex portion of the semiconductor region 2 is a maximum of several ⁇ m. From the viewpoint of maintaining quality, the film thickness of the semiconductor region 2 is 10 ⁇ m or less, and the semiconductor region 2 made of gallium nitride is liable to break at a depth or height higher than that.
  • the depth of the main groove 9 is, for example, 500 ⁇ m, and a higher channel density and higher current can be achieved as compared with the case where the concavo-convex structure is formed in the semiconductor region 2.
  • the cathode electrode 7 is ohmically connected to the two-dimensional electron gas layer 4, and an energy barrier exists between the anode electrode 6 and the two-dimensional electron gas layer 4.
  • the main groove 9 has a depth equal to or larger than the width of the main groove 9. As a result, the area efficiency is improved compared to a semiconductor device using only a flat surface, and a large current can be achieved.
  • the current in the direction perpendicular to the substrate 1 can be prevented by making the substrate 1 an insulating or semi-insulating substrate. Further, as will be described later, since the insulation between the second field plate electrode formed on the surface facing the main surface of the substrate 1 and the semiconductor region 2 can be ensured, a high breakdown voltage semiconductor device can be provided.
  • the semiconductor region 2 has a buffer layer in contact with the surface of the main groove 9. According to the semiconductor device of the first embodiment, since the buffer layer is formed on the side surface of the main groove 9, the lattice constant of the semiconductor region 2 formed on the substrate 1 and the buffer layer can be adjusted. Therefore, a high-quality semiconductor region 2 is formed, and a decrease in breakdown voltage due to crystal defects can be reduced.
  • the semiconductor region 2 has a layer made of gallium nitride. Therefore, since the two-dimensional electron gas layer 4 having a large band gap and breakdown electric field can be formed, low resistance and high breakdown voltage can be achieved.
  • the side surface of the main groove 9 is a silicon (111) crystal plane. Accordingly, when the semiconductor region 2 is formed of gallium nitride and the electron supply region 3 is formed of aluminum gallium nitride, the main groove 9 can be selectively grown on the side surface of the main groove 9, so that the depth of the main groove 9 is increased. Thus, the channel density can be controlled. In other words, since the density of the two-dimensional electron gas layer 4 can be increased, a large current can be achieved.
  • HEMT high electron mobility field effect transistor
  • the semiconductor device includes a substrate 1, a semiconductor region 2, an electron supply region 3, a two-dimensional electron gas layer 4, a gate electrode 5 as a third electrode, and a drain electrode as a second electrode. 6, a cathode electrode 7 as a first electrode, an element isolation region 8, a main groove 9, an insulating film 13, and wirings 14 a to 14 c (sometimes collectively referred to as wiring 14).
  • the substrate 1, the semiconductor region 2, and the electron supply region 3 are the same as those in the first embodiment, and a description thereof will be omitted.
  • the drain electrode 6 is formed at least in contact with the two-dimensional electron gas layer 4 and is formed apart from the source electrode 7.
  • the drain electrode 6 is ohmically connected to the two-dimensional electron gas layer 4.
  • the drain electrode 6 is formed from the main surface side of the substrate 1 to a depth that contacts the electron supply region 3 and the two-dimensional electron gas layer 4 and is separated from the substrate 1. More specifically, the drain electrode 6 is in direct contact with not only the two-dimensional electron gas layer 4 but also the electron supply region 3 on one end side of the main groove 9 and is in electrical contact with low resistance.
  • the drain electrode 6 extends along the main surface of the substrate 1 so as to straddle the plurality of main grooves 9 in a direction (X-axis direction) orthogonal to the extending direction of the main grooves 9.
  • the drain electrode 6 is formed away from the source electrode 7 in the extending direction (Y direction) of the main groove 9.
  • the source electrode 7 is formed in contact with at least the two-dimensional electron gas layer 4 and is separated from the drain electrode 6.
  • the source electrode 7 is ohmically connected to the two-dimensional electron gas layer 4.
  • the source electrode 7 is formed from the main surface side of the substrate 1 to a depth that contacts the electron supply region 3 and the two-dimensional electron gas layer 4 and is separated from the substrate 1. More specifically, the source electrode 7 is in direct contact with not only the two-dimensional electron gas layer 4 but also the electron supply region 3 on the other end side of the main groove 9 and is in electrical contact with low resistance.
  • the source electrode 7 extends along the main surface of the substrate 1 so as to straddle the plurality of main grooves 9 and in a direction orthogonal to the extending direction of the main grooves 9 (X-axis direction).
  • the gate electrode 5 is located between the source electrode 7 and the drain electrode 6 in the extending direction (Y-axis direction) of the main groove 9 and is formed in contact with the electron supply region 3. As shown in FIG. 29B, the gate electrode 5 is formed inside the electron supply region 3 formed along the side surface of the main groove 9. In other words, the gate electrode 5 is formed to face the side surface of the main groove 9 with the semiconductor region 2 and the electron supply region 3 interposed therebetween.
  • the gate electrode 5 is formed so as to be embedded in a part of the main groove 9 in the extending direction with the semiconductor region 2 and the electron supply region 3 being separated.
  • the gate electrode 5 extends so as to coincide with the source electrode 7 and the drain electrode 6 in a direction (X-axis direction) orthogonal to the extending direction of the main groove 9.
  • the element isolation region 8 is a region for electrically insulating the semiconductor device from other circuits on the main surface side of the substrate 1.
  • the element isolation region 8 is formed between the source electrode 7 and the substrate 1 or between the drain electrode 6 and the substrate 1.
  • the insulating film 13 is a film for electrically insulating the semiconductor device from other circuits and mechanically protecting it.
  • the insulating film 13 is made of an insulator containing a ceramic material such as a silicon nitride film (Si 3 N 4 ) or a silicon oxide film (SiO 2 ).
  • the insulating film 13 is formed on the entire main surface side of the substrate 1 except above the source electrode 7, the drain electrode 6, and the gate electrode 5.
  • the wiring electrode 14 includes a first wiring 14 a connected to the cathode electrode 7, a second wiring 14 b connected to the anode electrode 6, and a third wiring 14 c connected to the gate electrode 5.
  • the first to third wirings are independent and electrically insulated wirings.
  • the semiconductor device functions as a transistor by controlling the potential of the gate electrode 5 in a state where a predetermined positive potential is applied to the drain electrode 6 with reference to the potential of the source electrode 7.
  • the gate-source voltage is set to a predetermined threshold value or more, the depletion layer extending from the gate electrode 5 to the semiconductor region 2 via the electron supply region 3 is eliminated.
  • the two-dimensional electron gas layer 4 is formed at the interface between the electron supply region 3 and the semiconductor region 2, and the transistor is turned on. Electrons flow from the source electrode 7 to the drain electrode 6.
  • the density of the channel connecting the source and the drain can be improved by utilizing the side surface of the main groove 9, and a large current can be achieved.
  • the gate-source voltage is made smaller than a predetermined threshold value
  • a depletion layer spreads from the gate electrode 5 to the semiconductor region 2 through the electron supply region 3, and the two-dimensional electron gas layer 4 disappears.
  • the transistor is turned off and the current is cut off.
  • a high voltage is instantaneously applied between the source and the drain, and the depletion layer spreads from the gate electrode 5 toward the drain electrode 6.
  • the length of the depletion layer is the distance between the gate electrode 5 and the drain electrode 6 and a high breakdown voltage is required, the distance between the gate electrode 5 and the drain electrode 6 may be increased.
  • the semiconductor region 2 is made of gallium nitride.
  • the band gap and dielectric breakdown electric field are large, and a large breakdown voltage can be obtained even with a thin thickness. Therefore, the thickness of the main region 9 can be reduced by reducing the thickness of the semiconductor region 2. Therefore, the area efficiency of the substrate 1 can be improved and a semiconductor element with a large current density can be provided.
  • an insulating film 31 is formed on the main surface of the substrate 1 as a mask material for forming the main groove 9.
  • the insulating film 31 is made of, for example, a silicon oxide film (SiO 2 ) and has a thickness of about several ⁇ m.
  • the insulating film 31 is deposited on the substrate 1 by a chemical vapor deposition method such as a thermal CVD method or a plasma CVD method.
  • the substrate 1 is selected so that the side surface of the main groove 9 is a silicon crystal surface.
  • the silicon crystal plane is a (111) plane.
  • a resist material 20 is applied to the upper surface of the insulating film 31 by photolithography to selectively remove a region where the main groove 9 is to be formed. That is, the resist material 20 is patterned into a shape having an opening in a region where the main groove 9 is to be formed.
  • the insulating film 31 is patterned using the remaining resist material 20 as a mask. Patterning can be performed by wet etching using hydrofluoric acid or dry etching such as reactive ion etching.
  • the resist material 20 is removed by oxygen plasma, sulfuric acid, or the like.
  • the main groove 9 is formed in the main surface of the substrate 1 by dry etching using the patterned insulating film 31 as a mask. More specifically, the main groove 9 extending in one direction (Y-axis direction) along the main surface of the substrate 1 is formed.
  • the main groove 9 is formed so that the aspect ratio of the depth to the width of the main groove 9 is 1 or more.
  • the main groove 9 has a width of about 20 ⁇ m and a depth of about 500 ⁇ m.
  • a buffer layer is grown by thermal CVD on the substrate 1 on which the main groove 9 is formed.
  • the substrate 1 is introduced into the MOCVD apparatus and heated to a predetermined temperature (for example, 600 ° C.).
  • a predetermined temperature for example, 600 ° C.
  • TMA trimethylaluminum
  • the thickness of the buffer layer is about several hundred nm.
  • gallium nitride (GaN) that is not doped with impurities is deposited on the buffer layer, thereby forming the semiconductor region 2 including the buffer layer and the non-doped gallium nitride layer.
  • the film thickness of the non-doped gallium nitride layer is determined by the required withstand voltage value, and will be described as 5 ⁇ m, for example, in this embodiment.
  • an electron supply region 3 made of aluminum gallium nitride (AlGaN) is formed by a method similar to the method described in the second step.
  • the film thickness of the electron supply region 3 is preferably several to several tens of nm.
  • an insulating film 32 serving as a mask material is formed on the electron supply region 3.
  • a silicon oxide film can be used as the insulating film 32, and a thermal CVD method or a plasma CVD method can be used as a deposition method.
  • a resist material 16 is formed on the insulating film 32 to pattern the element isolation area.
  • element isolation regions 8 are provided by implanting argon ions by ion implantation to perform element isolation.
  • the ion implantation method is used in this embodiment, the substrate 1 having a mesa structure formed by a dry etching method using a patterned mask material may be used.
  • the resist material 16 is removed by oxygen plasma or sulfuric acid.
  • the insulating film 32 is removed by wet etching using hydrofluoric acid or dry etching such as reactive ion etching.
  • an electrode embedding pattern is formed from the electron supply region 3 to the semiconductor region 2 by dry etching.
  • the embedding depth is preferably about several tens of nm.
  • a metal to be the source electrode 7 and the drain electrode 6 is embedded by using a vapor deposition method, a sputtering method, or the like.
  • the source electrode 7 and the drain electrode 6 are formed by lifting off the metal formed on the resist material 16 in an acetone solution.
  • an insulating film 34 is deposited on the electron supply region 3 to be used as a protective film, and the substrate 1 is moved to a rapid thermal processing apparatus (RTA), and a high temperature of 800 to 1000 ° C. Heat treatment for several tens of seconds.
  • RTA rapid thermal processing apparatus
  • a silicon nitride film can be used as the insulating film 34, and an LPCVD method can be used as a deposition method.
  • the insulating film 34 is removed by a dry etching method or a wet etching method.
  • Hot phosphoric acid can be used in the wet etching method.
  • a metal to be the gate electrode 5 is embedded by using a vapor deposition method, a sputtering method, or the like.
  • the gate electrode 5 is formed by lifting off the electrode formed on the resist material 16 in an acetone solution.
  • an insulating film 13 is deposited on the electron supply region 3 and the gate electrode 5 to be used as a protective film, and the substrate 1 is moved to a rapid thermal processing apparatus (RTA). Heat treatment is performed at a high temperature of 1000 ° C. for several tens of seconds.
  • RTA rapid thermal processing apparatus
  • a silicon nitride film can be used as the insulating film 13, and an LPCVD method can be used as a deposition method.
  • a resist material 16 is formed on the insulating film 13, and a pattern for electrically connecting to each of the cathode electrode 7, the anode electrode 6, and the gate electrode 5 is formed.
  • the insulating film 13 is removed by a dry etching method or a wet etching method. Hot wet phosphoric acid can be applied in wet etching.
  • the resist material 16 is removed, and a metal to be the wiring electrode 14 is embedded by using a vapor deposition method, a sputtering method, or the like.
  • the wiring electrode 14 is patterned using the resist material 16. Finally, the resist material 16 is removed, and the wiring electrode 14 is formed as shown in FIGS. 29A to 29C.
  • the semiconductor region 2 is formed on the side surface of the main groove 9 formed in the main surface of the substrate 1, and the electron supply region 3 is formed on the semiconductor region 2. It is formed.
  • the two-dimensional electron gas layer 4 is formed in a direction perpendicular to one direction (Z-axis direction) of the substrate 1.
  • the two-dimensional electron gas layer 4 is in direct contact with and electrically connected to the cathode electrode 7 and the anode electrode 6 at both ends of the main groove 9, respectively, so that when a forward bias is applied, the current is two-dimensional electrons. It flows in the horizontal direction (Y-axis direction) of the substrate 1 through the gas layer 4.
  • the area per unit substrate area can be increased.
  • the density of the two-dimensional electron gas layer 4 can be increased, for example, it is possible to increase the current as compared with the HEMT having a planar structure described in Patent Document 1.
  • the source electrode 7 and the drain electrode 6 are directly connected to the two-dimensional electron gas layer 4 at both ends of the main groove 9. Between the source electrode 7 and the drain electrode 6 and the two-dimensional electron gas layer 4, the electron supply region 3, other electrodes and conductive regions are not interposed. Therefore, since the current due to the two-dimensional electron gas flows directly between the two-dimensional electron gas layer 4 and the cathode electrode 7 and the anode electrode 6, the high electron mobility of the semiconductor device according to the second embodiment is impaired. There is no. That is, the high electron mobility of the two-dimensional electron gas can be maintained. Thus, the on-resistance can be reduced.
  • the semiconductor device further includes a gate electrode 5 that is formed between the source electrode 7 and the drain electrode 6 in the extending direction of the main groove 9 and controls the number of carriers in the two-dimensional electron gas layer 4.
  • the electrode 7 and the drain electrode 6 are ohmically connected to the two-dimensional electron gas layer 4.
  • the gate electrode 5 is formed to face the side surface of the main groove 9 with the semiconductor region 2 and the electron supply region 3 interposed therebetween.
  • the gate electrode 5 is embedded to the bottom of the main groove 9 with the electron supply region 3 interposed therebetween so as to face the side surface of the main groove 9.
  • Modification 1 of the second embodiment will be described.
  • insulating sapphire is used as the material of the substrate 1 instead of silicon.
  • a sapphire substrate has a smaller crystal lattice constant mismatch with gallium nitride than a silicon substrate, and a high-quality substrate can be obtained.
  • a semiconductor device with a high breakdown voltage can be provided.
  • the buffer layer required for the silicon substrate can be significantly reduced, a semiconductor device that can be manufactured at low cost can be provided.
  • Modification 2 of the second embodiment will be described.
  • a semi-insulator is used instead of silicon as the material of the substrate 1.
  • silicon carbide (SiC) can be used as the semi-insulator. Since a semi-insulating substrate has a smaller crystal lattice constant mismatch with gallium nitride than a silicon substrate and a high-quality substrate can be obtained, a semiconductor device with a high breakdown voltage can be provided. Further, since the insulating property is higher than that of a silicon substrate, a semiconductor device capable of reducing leakage current can be provided. Further, by making the substrate 1 a semi-insulator, current in the direction perpendicular to the substrate 1 (Z direction) can be prevented.
  • the cooling ability of the substrate 1 is improved by using silicon carbide that is superior in thermal conductivity to silicon. Accordingly, an increase in on-resistance due to a temperature rise can be prevented, so that a semiconductor device capable of reducing loss can be provided.
  • Modification 3 of the second embodiment will be described with reference to FIGS. 55A to 68B.
  • the gate electrode 5 is formed between the source electrode 7 and the drain electrode 6, and sandwiches the insulating film 13a with respect to the electron supply region 3. It is formed. That is, in Modification 3, the insulating film 13 a is formed immediately below the gate electrode 5, and the gate electrode 5 does not contact the electron supply region 3.
  • the basic operation of the semiconductor device according to Modification 3 is the same as that of the second embodiment, and thus description thereof is omitted.
  • a resist material 16 is formed on the electron supply region 3, and the source electrode 7 and the drain electrode 6 are patterned.
  • an electrode embedding pattern is formed by dry etching from the electron supply region 3 to the semiconductor region 2.
  • the embedding depth is preferably about several tens of nm.
  • a metal to be the source electrode 7 and the drain electrode 6 is embedded by using a vapor deposition method, a sputtering method, or the like.
  • the source electrode 7 and the drain electrode 6 are formed by lifting off the metal formed on the resist material 16 in an acetone solution.
  • an insulating film 13a is deposited on the electron supply region 3 to be used as a protective film, the substrate 1 is moved to a rapid thermal processing apparatus (RTA), and a high temperature of 800 to 1000 ° C. Heat treatment for several tens of seconds.
  • RTA rapid thermal processing apparatus
  • a silicon nitride film can be used as the insulating film 13a, and an LPCVD method can be used as a deposition method.
  • a metal to be the gate electrode 5 is embedded by using a vapor deposition method, a sputtering method, or the like.
  • the gate electrode 5 is formed by lifting off the electrode formed on the resist material 16 in an acetone solution.
  • an insulating film 13b is deposited on the electron supply region 3 and the gate electrode 5 to be used as a protective film, and the substrate 1 is moved to a rapid thermal processing apparatus (RTA). Heat treatment is performed at a high temperature of 1000 ° C. for several tens of seconds.
  • a silicon nitride film can be used as the insulating film 13b, and an LPCVD method can be used as the deposition method.
  • An insulating film 13 a is disposed under the gate electrode 5, and an insulating film 13 b is disposed over the gate electrode 5.
  • the insulating film 13 a and the insulating film 13 b constitute the insulating film 13.
  • a resist material 16 is formed on the insulating film 13, and a pattern for electrically connecting to the cathode electrode 7, the anode electrode 6 and the gate electrode 5 is formed.
  • the insulating film 13 is removed by a dry etching method or a wet etching method. Hot wet phosphoric acid can be applied in wet etching.
  • the resist material 16 is removed, and a metal to be the wiring electrode 14 is embedded using a vapor deposition method, a sputtering method, or the like.
  • the wiring electrode 14 is patterned using the resist material 16. Finally, the resist material 16 is removed, and the wiring electrode 14 is formed as shown in FIGS. 55A to 55C.
  • the gate electrode 5 is formed between the source electrode 7 and the drain electrode 6 and is formed so as to enter the electron supply region 3.
  • the electron supply region 3 in the region where the gate electrode 5 is stacked is formed thinner than the region where the gate electrode 5 is not stacked.
  • the electron supply region 3 in the region where the gate electrode 5 is stacked has a concave shape.
  • Other configurations are the same as those of the second embodiment. Further, the basic operation of the semiconductor device according to the modified example 4 is the same as that of the second embodiment, and thus the description thereof is omitted.
  • a resist material 16 is formed on the electron supply region 3, and the source electrode 7 and the drain electrode 6 are patterned.
  • an electrode embedding pattern is formed by dry etching from the electron supply region 3 to the semiconductor region 2.
  • the embedding depth is preferably about several tens of nm.
  • a metal to be the source electrode 7 and the drain electrode 6 is embedded by using a vapor deposition method, a sputtering method, or the like.
  • the source electrode 7 and the drain electrode 6 are formed by lifting off the metal formed on the resist material 16 in an acetone solution.
  • an insulating film 13 is deposited on the electron supply region 3 to be used as a protective film, and the substrate 1 is moved to a rapid thermal processing apparatus (RTA), and a high temperature of 800 to 1000 ° C. Heat treatment for several tens of seconds.
  • RTA rapid thermal processing apparatus
  • a silicon nitride film can be used as the insulating film 13, and an LPCVD method can be used as a deposition method.
  • the electron supply region 3 is etched at a portion where the gate electrode 5 is deposited by dry etching or wet etching.
  • the electron supply region 3 immediately below the gate electrode 5 is etched to reduce the film thickness.
  • the film thickness of the electron supply region 3 directly under the gate electrode 5 is controlled by etching.
  • the etching amount (film thickness) of the electron supply region 3 is preferably about several to several tens of nm.
  • a metal to be the gate electrode 5 is embedded by using a vapor deposition method, a sputtering method, or the like.
  • the gate electrode 5 is formed by lifting off the electrode formed on the resist material 16 in an acetone solution.
  • an insulating film 13 is deposited on the electron supply region 3 and the gate electrode 5 to be used as a protective film, and the substrate 1 is moved to a rapid thermal processing apparatus (RTA). Heat treatment is performed at a high temperature of 1000 ° C. for several tens of seconds.
  • RTA rapid thermal processing apparatus
  • a silicon nitride film can be used as the insulating film 13, and an LPCVD method can be used as a deposition method.
  • a resist material 16 is formed on the insulating film 13, and a pattern for electrically connecting to each of the cathode electrode 7, the anode electrode 6 and the gate electrode 5 is formed.
  • the insulating film 13 is removed by a dry etching method or a wet etching method. Hot wet phosphoric acid can be applied in wet etching.
  • the resist material 16 is removed, and a metal to be the wiring electrode 14 is embedded using a vapor deposition method, a sputtering method, or the like.
  • the wiring electrode 14 is patterned using the resist material 16. Finally, the resist material 16 is removed, and the wiring electrode 14 is formed as shown in FIGS. 69A to 69C.
  • the gate electrode 5 enters the electron supply region 3.
  • the depletion layer of the gate electrode 5 affects the two-dimensional electron gas layer 4 formed at the interface between the electron supply region 3 and the semiconductor region 2, and the two-dimensional electron gas layer 4 immediately below the gate electrode 5 disappears. Can be normally-off.
  • the gate electrode 5 is formed between the source electrode 7 and the drain electrode 6, and the p-type semiconductor region 15 with respect to the electron supply region 3 is formed. Is formed. That is, in Modification 5, the p-type semiconductor region 15 is formed immediately below the gate electrode 5, and the gate electrode 5 does not contact the electron supply region 3. A p-type semiconductor region 15 is disposed between the gate electrode 5 and the electron supply region 3. Other configurations are the same as those of the second embodiment. Further, the basic operation of the semiconductor device according to the modified example 5 is the same as that of the second embodiment, and a description thereof will be omitted.
  • a resist material 16 is formed on the electron supply region 3, and the source electrode 7 and the drain electrode 6 are patterned.
  • an electrode embedding pattern is formed by dry etching from the electron supply region 3 to the semiconductor region 2.
  • the embedding depth is preferably about several tens of nm.
  • a metal to be the source electrode 7 and the drain electrode 6 is embedded by using a vapor deposition method, a sputtering method, or the like.
  • the source electrode 7 and the drain electrode 6 are formed by lifting off the metal formed on the resist material 16 in an acetone solution.
  • an insulating film 13 is deposited on the electron supply region 3 and used as a protective film, the substrate 1 is moved to a rapid thermal processing apparatus (RTA), and a high temperature of 800 to 1000 ° C. Heat treatment for several tens of seconds.
  • RTA rapid thermal processing apparatus
  • a silicon nitride film can be used as the insulating film 13, and an LPCVD method can be used as a deposition method.
  • the insulating film 13 is patterned using the remaining resist material 16 as a mask to expose the electron supply region 3.
  • Patterning can be performed by wet etching using hydrofluoric acid or dry etching such as reactive ion etching.
  • a gallium nitride layer not doped with impurities is grown on the substrate 1 by thermal CVD.
  • the substrate 1 is introduced into the MOCVD apparatus and heated to a predetermined temperature (for example, 600 ° C.).
  • a predetermined temperature for example, 600 ° C.
  • TMA trimethylaluminum
  • magnesium ions are implanted into the gallium nitride layer and activated by heating at 900 to 1000 ° C., thereby forming the p-type semiconductor region 15 made of p-type gallium nitride.
  • a gas containing magnesium may be input.
  • a resist material 16 is formed and patterned on the portion where the gate electrode 5 is to be formed.
  • the p-type semiconductor region 15 other than the portion where the gate electrode 5 is formed is removed by dry etching, and the resist material 16 is also removed.
  • a resist material 16 is formed in a portion other than the portion where the gate electrode 5 is formed, and patterning is performed.
  • a metal to be the gate electrode 5 is embedded using a vapor deposition method, a sputtering method, or the like.
  • the gate electrode 5 is formed by lifting off the electrode formed on the resist material 29 in an acetone solution.
  • an insulating film 13 is deposited on the electron supply region 3 and the gate electrode 5 and used as a protective film, and the substrate 1 is moved to a rapid thermal processing apparatus (RTA). Heat treatment is performed at a high temperature of 1000 ° C. for several tens of seconds.
  • RTA rapid thermal processing apparatus
  • a silicon nitride film can be used as the insulating film 13, and an LPCVD method can be used as a deposition method.
  • a resist material 16 is formed on the insulating film 13, and a pattern for electrically connecting to the cathode electrode 7, the anode electrode 6 and the gate electrode 5 is formed.
  • the insulating film 13 is removed by a dry etching method or a wet etching method. Hot wet phosphoric acid can be applied in wet etching.
  • the resist material 16 is removed, and a metal to be the wiring electrode 14 is embedded using a vapor deposition method, a sputtering method, or the like.
  • the wiring electrode 14 is patterned using a resist material 16. Finally, the resist material 16 is removed, and the wiring electrode 14 is formed as shown in FIGS. 85A to 85C.
  • the end portion of the main groove 9 has a radius of curvature. More specifically, on the side surface of the main groove 9, the end portion along the extending direction of the main groove 9 has a radius of curvature larger than the thickness of the electron supply region 3 when viewed in the extending direction of the main groove 9.
  • the end portion of the side surface of the main groove 9 includes an end portion of the side surface of the main groove 9 that intersects the bottom surface of the main groove 9 and an end portion of the side surface of the main groove 9 that intersects the main surface of the substrate 1.
  • the end of the main groove 9 has a radius of curvature larger than the thickness of the electron supply region 3.
  • the semiconductor region 2, the electron supply region 3, the gate electrode 5, and the portion corresponding to the end of the side surface of the main groove 9 of the insulating film 13 stacked on the surface of the main groove 9 are the semiconductor of the second embodiment. Compared to the device, it has a large radius of curvature. Other configurations are the same as those of the second embodiment. Further, the basic operation of the semiconductor device according to Modification 6 is the same as that of the first embodiment, and a description thereof will be omitted.
  • an insulating film 31 serving as a mask material for forming the main groove 9 is formed on the main surface of the substrate 1.
  • the insulating film 31 is made of, for example, a silicon oxide film (SiO 2 ) and has a thickness of about several ⁇ m.
  • the insulating film 31 is deposited on the substrate 1 by a chemical vapor deposition method such as a thermal CVD method or a plasma CVD method.
  • the substrate 1 is selected so that the side surface of the main groove 9 is a silicon crystal surface.
  • the silicon crystal plane is a (111) plane.
  • a resist material 20 is applied to the upper surface of the insulating film 31 by photolithography to selectively remove a region where the main groove 9 is to be formed. That is, the resist material 20 is patterned into a shape having an opening in a region where the main groove 9 is to be formed.
  • the insulating film 31 is patterned using the remaining resist material 20 as a mask. Patterning can be performed by wet etching using hydrofluoric acid or dry etching such as reactive ion etching.
  • the resist material 20 is removed by oxygen plasma, sulfuric acid, or the like.
  • the main groove 9 is formed in the main surface of the substrate 1 by dry etching using the patterned insulating film 31 as a mask. More specifically, the main groove 9 extending in one direction (Y-axis direction) along the main surface of the substrate 1 is formed.
  • the main groove 9 is formed so that the aspect ratio of the depth to the width of the main groove 9 is 1 or more.
  • the main groove 9 has a width of about 20 ⁇ m and a depth of about 500 ⁇ m.
  • the main groove 9 having a radius of curvature of a predetermined value or more is formed by heat-treating the substrate 1 on which the main groove 9 is formed.
  • the heat treatment conditions are, for example, 1100 to 1300 ° C. in an inert gas atmosphere, and the annealing time is 10 to 30 minutes.
  • the radius of curvature of the end of the main groove 9 is larger than the film thickness of the electron supply region 3 formed in the second step.
  • the end portion along the extending direction of the main groove 9 on the side surface of the main groove 9 has a radius of curvature larger than the thickness of the electron supply region 3 when viewed in the extending direction of the main groove 9.
  • the electron supply region 3 is selectively formed on the surface of the semiconductor region 2 opposite to the side surface of the main groove 9. That is, the electron supply region 3 is formed only on the side surface of the main groove 9. The electron supply region 3 is not formed on the main surface of the substrate 1 and the bottom surface of the main groove 9.
  • Other configurations are the same as those of the second embodiment.
  • the basic operation of the semiconductor device according to the modification 7 is the same as that of the second embodiment, and a description thereof will be omitted.
  • an electron supply region 3 made of aluminum gallium nitride (AlGaN) is formed by a method similar to the method described in the second step.
  • the film thickness of the electron supply region 3 is preferably several to several tens of nm.
  • directional etching is performed by dry etching using a high-density plasma etching apparatus such as RIE (Reactive Ion Etching), ECR (Electron Cyclotron Resonance), ICP (Inductively Coupled Plasma), or the like.
  • RIE Reactive Ion Etching
  • ECR Electro Cyclotron Resonance
  • ICP Inductively Coupled Plasma
  • the electron supply region 3 is selectively formed only on the side surface of the main groove 9. Since the electron supply region 3 is not formed on the main surface of the substrate 1 and the bottom surface of the main groove 9, the concentration of the non-uniform two-dimensional electron gas layer 4 on the main surface of the substrate 1 and the bottom surface of the main groove 9 can be suppressed. . Thereby, it becomes possible to prevent a pressure
  • the electrode groove 17 is formed in contact with the main groove 9, and the source electrode 7 and the drain electrode 6 are embedded in the electrode groove 17. .
  • an electrode groove 17 is formed in contact with one end of the main groove 9, and the drain electrode 6 is embedded in the electrode groove 17.
  • an electrode groove 17 is formed in contact with the other end of the main groove 9, and the source electrode 7 is embedded in the electrode groove 17.
  • the electrode groove 17 may be formed in contact with only one end of the main groove 9, and only one of the source electrode 7 and the drain electrode 6 may be embedded in the electrode groove 17.
  • a crystal plane different from the side surface of the main groove 9 is exposed on the side surface of the electrode groove 17. That is, a crystal plane different from the (111) crystal plane is exposed on the side surface of the electrode groove 17.
  • an insulating film 13b is formed in a region including the side surface and the bottom surface of the electrode groove 17, and the source electrode 7 and the drain electrode 6 are electrically connected to the substrate 1 by the insulating film 13b and the element isolation region 8. Insulated.
  • Other configurations are the same as those of the second embodiment.
  • the basic operation of the semiconductor device according to the modification 8 is the same as that of the second embodiment, and thus the description thereof is omitted.
  • an insulating film 31 serving as a mask material for forming the main groove 9 and the electrode groove 17 is formed on the main surface of the substrate 1.
  • the insulating film 31 is made of, for example, a silicon oxide film (SiO 2 ) and has a thickness of about several ⁇ m.
  • the insulating film 31 is deposited on the substrate 1 by a chemical vapor deposition method such as a thermal CVD method or a plasma CVD method.
  • the substrate 1 is selected so that the side surface of the main groove 9 is a silicon crystal surface.
  • a resist material 20 is applied to the upper surface of the insulating film 31 by photolithography, and the regions where the main grooves 9 and the electrode grooves 17 are to be formed are selectively removed. . That is, the resist material 20 is patterned into a shape having an opening in a region where the main groove 9 and the electrode groove 17 are to be formed.
  • the insulating film 31 is patterned using the remaining resist material 20 as a mask. Patterning can be performed by wet etching using hydrofluoric acid or dry etching such as reactive ion etching.
  • the resist material 20 is removed by oxygen plasma, sulfuric acid, or the like.
  • the main groove 9 and the electrode groove 17 are simultaneously formed on the main surface of the substrate 1 by dry etching using the patterned insulating film 31 as a mask. More specifically, the main groove 9 extending in one direction (Y-axis direction) along the main surface of the substrate 1 and the electrode grooves 17 in contact with both ends of the main groove 9 are formed.
  • the main groove 9 is formed so that the aspect ratio of the depth to the width of the main groove 9 is 1 or more.
  • the main groove 9 has a width of about 20 ⁇ m and a depth of about 500 ⁇ m.
  • the crystal plane that appears on the side surface of the main groove 9 is the (111) plane.
  • the side surface of the electrode groove 17 is not parallel to the side surface of the main groove 9 but is inclined with respect to the side surface of the main groove 9.
  • the crystal plane appearing on the side surface of the electrode groove 17 is a crystal plane different from the (111) plane.
  • the electrode grooves 17 and the main grooves 9 are equal in depth.
  • the width of the electrode groove 17 in the X direction increases as the distance from the main groove 9 increases.
  • a crystal plane different from the (111) plane may be exposed on the side surface of the electrode groove 17 by narrowing the width in the X direction of the electrode groove 17 as the distance from the main groove 9 increases.
  • a buffer layer is grown by thermal CVD on the substrate 1 on which the main groove 9 is formed.
  • the substrate 1 is introduced into the MOCVD apparatus and heated to a predetermined temperature (for example, 600 ° C.).
  • a predetermined temperature for example, 600 ° C.
  • TMA trimethylaluminum
  • the thickness of the buffer layer is about several hundred nm.
  • gallium nitride (GaN) that is not doped with impurities is deposited on the buffer layer, thereby forming the semiconductor region 2 including the buffer layer and the non-doped gallium nitride layer.
  • the film thickness of the non-doped gallium nitride layer is determined by the required withstand voltage value, and will be described as 5 ⁇ m, for example, in this embodiment.
  • an electron supply region 3 made of aluminum gallium nitride (AlGaN) is formed by a method similar to the method described in the second step.
  • the film thickness of the electron supply region 3 is preferably several to several tens of nm.
  • semiconductor crystal growth it is possible to control crystal growth based on the form of the growth surface. For example, the crystal planes exposed on the side surface of the main groove 9 and the side surface of the electrode groove 17 are made different. Thereby, the semiconductor region 2 and the electron supply region are selectively formed only on the surface of the main groove 9 without growing the semiconductor region 2 and the electron supply region 3 on the surface of the electrode groove 17 including the side surface and the bottom surface of the electrode groove 17. 3 can grow.
  • the substrate 1 is heated to 700 ° C. to 1100 ° C. in an oxygen atmosphere, and is selectively formed of a silicon oxide film on the surface of the electrode groove 17 where the substrate 1 (silicon) is exposed.
  • An insulating film 13b is formed. The insulating film 13 b is not formed on the surface of the main groove 9 in which the semiconductor region 2 and the electron supply region 3 are formed and on the main surface of the substrate 1.
  • an insulating film 39 serving as a mask material is formed on the electron supply region 3 and the insulating film 13b.
  • a silicon oxide film can be used as the insulating film 39, and a thermal CVD method or a plasma CVD method can be used as a deposition method.
  • a resist material 16 is formed on the insulating film 39, and patterning of the element isolation area is performed.
  • element isolation regions 8 are provided by implanting argon ions by an ion implantation method, and element isolation is performed.
  • the ion implantation method is used in this modification, the substrate 1 having a mesa structure formed by a dry etching method using a patterned mask material may be used.
  • the resist material 16 is removed with oxygen plasma or sulfuric acid.
  • the insulating film 39 is removed by wet etching using hydrofluoric acid or dry etching such as reactive ion etching.
  • the source electrode 7 and the drain electrode 6 are embedded in the electrode groove 17. Thereby, the source electrode 7 and the drain electrode 6 are formed not only on the two-dimensional electron gas layer 4 formed on the main surface of the substrate 1 but also on the surface (side surface and bottom surface) of the main groove 9. The gas layer 4 is also formed in direct contact. Therefore, the source electrode 7 and the drain electrode 6 can extract current while maintaining the channel density in the two-dimensional electron gas layer 4, so that a large current and a low contact resistance can be achieved.
  • the electrode groove 17 having a crystal plane different from that of the main groove 9 for crystal growth, a region where the crystal is not intentionally grown can be formed. As a result, the semiconductor region 2 and the electron supply region 3 are exposed at the boundary between the main groove 9 and the electrode groove 17, and then an electrode is formed in the electrode groove 17, which is favorable for the two-dimensional electron gas layer. Thus, a semiconductor device capable of reducing the on-resistance can be provided.
  • the electrode embedding pattern (etching process) of the source electrode 7 and the drain electrode 6 was formed to a depth of about several tens of nm. It is difficult to form this etching pattern as deep as the main groove 9.
  • an electrode groove 17 that exposes a crystal plane on which AlGaN (electron supply region 3) / GaN (semiconductor region 2) is not formed is formed simultaneously with the main groove 9.
  • the source electrode 7 and the drain electrode 6 are formed on the two-dimensional electron gas layer 4 formed on the surface of the main groove 9 without forming the electrode embedding pattern as deep as the main groove 9 in the fifth step. , Can be formed directly in contact.
  • Modification 9 includes at least two semiconductor devices (first semiconductor device, second semiconductor device).
  • the two semiconductor devices may be the semiconductor device according to the second embodiment, or may be the semiconductor devices according to Modifications 1 to 8. Further, it may be a semiconductor device according to a third embodiment or a fourth embodiment which will be described later. Further, the two semiconductor devices may be the same or different. You may provide not only two but three or more semiconductor devices (3rd semiconductor device, ).
  • the 127 shows an example including three semiconductor devices of the second embodiment.
  • the source electrode 7 or the drain electrode 6 can be shared with adjacent semiconductor devices, the electrodes used in the semiconductor device can be halved as a single unit. As a result, the area efficiency of the substrate 1 is improved and a large current can be achieved.
  • the stress relaxation that relaxes the stress applied in the extending direction (Y direction) of the main groove 9 with respect to at least one of the electron supply region 3 and the semiconductor region 2.
  • Each has a structure.
  • a stress relaxation structure according to Modification 10 of the second embodiment will be described with reference to FIGS. 128A to 138C.
  • the stress relaxation structure according to Modification 10 includes a relaxation insulating film formed in contact with the surface of the main groove 9 outside the region between the source electrode 7 and the drain electrode 6. 21a and relaxation insulating film 21b.
  • the relaxing insulating film 21 a and the relaxing insulating film 21 b are formed outside the channel region connecting the source electrode 7 and the drain electrode 6.
  • the relaxation insulating film 21 b is formed on the surface of the substrate 1 and the side and bottom surfaces of the main groove 9, and the electron supply region 3 and the semiconductor region are provided between the relaxation insulating film 21 b and the substrate 1. 2 is not formed.
  • the relaxing insulating film 21a and the relaxing insulating film 21b extend in a direction (X direction) perpendicular to the extending direction of the main groove 9 outside the region between the source electrode 7 and the drain electrode 6, The electron supply region 3 and the semiconductor region 2 that are continuously formed along the extending direction (Y direction) of the main groove 9 are cut off.
  • Other configurations are the same as those of the second embodiment.
  • the basic operation of the semiconductor device according to Modification 10 is the same as that of the second embodiment, and a description thereof will be omitted.
  • Modification 10 an example is shown in which both the relaxation insulating film 21a and the relaxation insulating film 21b are formed. However, only one of the relaxing insulating film 21a and the relaxing insulating film 21b may be formed. In Modification 10, an example is shown in which one relaxation insulating film 21a and one relaxation insulating film 21b are formed. However, a plurality of independent relaxation insulating films 21 a may be formed outside the source electrode 7. In addition, a plurality of independent relaxation insulating films 21 b may be formed outside the drain electrode 6.
  • an insulating film 31 serving as a mask material for forming the main groove 9 is formed on the main surface of the substrate 1.
  • the insulating film 31 is made of, for example, a silicon oxide film (SiO 2 ) and has a thickness of about several ⁇ m.
  • the insulating film 31 is deposited on the substrate 1 by a chemical vapor deposition method such as a thermal CVD method or a plasma CVD method.
  • the substrate 1 is selected so that the side surface of the main groove 9 is a silicon crystal surface.
  • a resist material 20 is applied to the upper surface of the insulating film 31 by photolithography to selectively remove a region where the main groove 9 is to be formed.
  • the insulating film 31 is patterned using the remaining resist material 20 as a mask. Patterning can be performed by wet etching using hydrofluoric acid or dry etching such as reactive ion etching.
  • the resist material 20 is removed by oxygen plasma or sulfuric acid.
  • the main groove 9 is formed in the main surface of the substrate 1 by dry etching using the patterned insulating film 31 as a mask. More specifically, the main groove 9 extending in one direction (Y-axis direction) along the main surface of the substrate 1 is formed.
  • the main groove 9 is formed so that the aspect ratio of the depth to the width of the main groove 9 is 1 or more.
  • the main groove 9 has a width of about 20 ⁇ m and a depth of about 500 ⁇ m.
  • the length of the main groove 9 in the extending direction (Y direction) is longer than the length of the main groove 9 in FIGS. 34A and 34B.
  • the openings in FIGS. 34A and 34B were formed between the source electrode 7 and the drain electrode 6 in the channel region.
  • the main groove 9 in FIGS. 133A and 133B is formed outside the region where the source electrode 7 and the drain electrode 6 are formed and between the source electrode 7 and the drain electrode 6, that is, the relaxation insulating films 21a and 21b. It is also formed in the region where the is formed.
  • the substrate 1 is thermally oxidized to form the insulating film 21 on the side and bottom surfaces of the main groove 9 and the surface of the substrate 1.
  • the insulating film 21 is, for example, a silicon oxide film (SiO 2 film).
  • a resist material 16 is applied to the upper surface of the insulating film 21 by photolithography, leaving the resist material 16 in the regions where the relaxation insulating films 21a and 21b are to be formed.
  • the other resist material 16 is selectively removed. That is, the resist material 16 is patterned in accordance with the regions where the relaxation insulating films 21a and 21b are formed.
  • the insulating film 21 is etched by a dry etching method using the patterned resist material 16 as a mask to form relaxation insulating films 21a and 21b.
  • a dry etching method wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used.
  • the resist material 16 is removed by oxygen plasma or sulfuric acid.
  • the relaxation insulating films 21a and 21b are formed at both ends of the main groove 9 in the extending direction.
  • a buffer layer is grown by thermal CVD on the substrate 1 on which the main groove 9 is formed.
  • the substrate 1 is introduced into the MOCVD apparatus and heated to a predetermined temperature (for example, 600 ° C.).
  • a predetermined temperature for example, 600 ° C.
  • TMA trimethylaluminum
  • the thickness of the buffer layer is about several hundred nm.
  • gallium nitride that is not doped with impurities is deposited on the buffer layer, thereby forming the semiconductor region 2 including the buffer layer and the non-doped gallium nitride layer.
  • the film thickness of the non-doped gallium nitride layer is determined by the required withstand voltage value, and will be described as 5 ⁇ m in this modification.
  • the semiconductor region 2 is not formed in the region where the relaxation insulating films 21a and 21b are formed. That is, the semiconductor region 2 does not grow on the relaxation insulating films 21a and 21b.
  • an electron supply region 3 made of aluminum gallium nitride (AlGaN) is formed by a method similar to the method described in the second step.
  • the film thickness of the electron supply region 3 is preferably several to several tens of nm.
  • the electron supply region 3 is not formed in the region where the relaxation insulating films 21a and 21b are formed. That is, the electron supply region 3 is not formed on the relaxation insulating films 21a and 21b.
  • the semiconductor device according to the modified example 10 has a stress relaxation structure that relaxes stress applied in the extending direction of the main groove 9 to at least one of the semiconductor region 2 and the electron supply region 3.
  • the stress in the extending direction of the main groove 9 during crystal growth of the semiconductor region 2 and the electron supply region 3 can be relaxed, and film cracking can be prevented. Thereby, a high-quality substrate 1 can be obtained without reducing the channel density, and a semiconductor device capable of increasing the current can be provided.
  • the stress relaxation structure according to Modification 10 includes relaxation insulating films 21 a and 21 b formed in contact with the surface of the main groove 9 outside the region between the source electrode 7 and the drain electrode 6.
  • the relaxation insulating films 21a and 21b By providing the relaxation insulating films 21a and 21b, a region where the semiconductor region 2 and the electron supply region 3 do not grow can be formed. That is, the relaxation insulating films 21 a and 21 b cut off the electron supply region 3 and the semiconductor region 2 that are continuously formed along the extending direction (Y direction) of the main groove 9. Therefore, the stress in the extending direction of the main groove 9 can be relaxed.
  • the stress relaxation structure according to the modification 11 is an intersecting groove 18 that intersects the main groove 9 outside the region between the source electrode 7 and the drain electrode 6.
  • the intersecting groove 18 is formed outside the channel region connecting the source electrode 7 and the drain electrode 6.
  • the intersecting groove 18 is a groove extending in a direction (X direction) perpendicular to the extending direction (Y direction) of the main groove 9, and the depth thereof is the same as or deeper than the main groove 9. .
  • On the side surface of the intersecting groove 18, a crystal plane different from the side surface of the main groove 9 is exposed.
  • the insulating film 18 is formed on the side surface and the bottom surface of the intersecting groove 18, but the semiconductor region 2 and the electron supply region 3 are not formed.
  • the cross groove 18 extends in the direction (X direction) perpendicular to the extending direction of the main groove 9 outside the region between the source electrode 7 and the drain electrode 6, and extends in the extending direction (Y).
  • the electron supply region 3 and the semiconductor region 2 that are continuously formed along (direction) are cut off.
  • Other configurations are the same as those of the second embodiment.
  • the basic operation of the semiconductor device according to the modification 11 is the same as that of the second embodiment, and thus description thereof is omitted.
  • the modification 11 shows an example in which the cross groove 18 is formed on both the outside of the source electrode 7 and the outside of the drain electrode 6, only one of them may be used.
  • the modification 11 an example in which one cross groove 18 is formed on each of the outside of the source electrode 7 and the outside of the drain electrode 6 is shown.
  • a plurality of independent intersecting grooves 18 may be formed.
  • the relaxation insulating films 21a and 21b of Modification 10 and the intersecting groove 18 of Modification 11 may be combined. That is, the relaxation insulating films (21a, 21b) and the crossing grooves 18 extending in the X direction may be formed outside the region between the source electrode 7 and the drain electrode 6.
  • an insulating film 31 serving as a mask material for forming the main groove 9 and the cross groove 18 is formed on the main surface of the substrate 1.
  • the insulating film 31 is made of, for example, a silicon oxide film (SiO 2 ) and has a thickness of about several ⁇ m.
  • the insulating film 31 is deposited on the substrate 1 by a chemical vapor deposition method such as a thermal CVD method or a plasma CVD method.
  • the substrate 1 is selected so that the side surface of the main groove 9 is a silicon crystal surface.
  • a resist material 20 is applied to the upper surface of the insulating film 31 by photolithography to selectively remove the regions where the main grooves 9 and the intersecting grooves 18 are to be formed. . That is, the resist material 20 is patterned into a shape having an opening in a region where the main groove 9 and the crossing groove 18 are to be formed.
  • the insulating film 31 is patterned using the remaining resist material 20 as a mask. Patterning can be performed by wet etching using hydrofluoric acid or dry etching such as reactive ion etching.
  • the resist material 20 is removed by oxygen plasma, sulfuric acid, or the like.
  • the main groove 9 and the cross groove 18 are simultaneously formed on the main surface of the substrate 1 by dry etching using the patterned insulating film 31 as a mask.
  • the intersecting grooves 18 are formed so that the aspect ratio of the depth to the width of the intersecting grooves 18 is 1 or more.
  • the depth of the cross groove 18 is about 500 ⁇ m.
  • an example in which the main groove 9 and the intersecting groove 18 are formed simultaneously is shown, but the main groove 9 and the intersecting groove 18 may be formed in different steps.
  • a buffer layer is grown by thermal CVD on the substrate 1 on which the main groove 9 is formed.
  • the substrate 1 is introduced into the MOCVD apparatus and heated to a predetermined temperature (for example, 600 ° C.).
  • a predetermined temperature for example, 600 ° C.
  • TMA trimethylaluminum
  • the thickness of the buffer layer is about several hundred nm.
  • gallium nitride that is not doped with impurities is deposited on the buffer layer, thereby forming the semiconductor region 2 including the buffer layer and the non-doped gallium nitride layer.
  • the film thickness of the non-doped gallium nitride layer is determined by the required withstand voltage value, and will be described as 5 ⁇ m in this modification.
  • an electron supply region 3 made of aluminum gallium nitride (AlGaN) is formed by a method similar to the method described in the second step.
  • the film thickness of the electron supply region 3 is preferably several to several tens of nm.
  • the semiconductor device according to the modification 11 has a stress relaxation structure that relaxes the stress applied in the extending direction of the main groove 9 to at least one of the semiconductor region 2 and the electron supply region 3.
  • the stress in the extending direction of the main groove 9 during crystal growth of the semiconductor region 2 and the electron supply region 3 can be relaxed, and film cracking can be prevented. Thereby, a high-quality substrate 1 can be obtained without reducing the channel density, and a semiconductor device capable of increasing the current can be provided.
  • the stress relaxation structure according to Modification 11 includes an intersecting groove 18 that intersects with the main groove 9 outside the region between the source electrode 7 and the drain electrode 6.
  • an intersecting groove 18 that intersects with the main groove 9 outside the region between the source electrode 7 and the drain electrode 6.
  • the semiconductor device according to Modification 12 includes at least two semiconductor devices (first semiconductor device, second semiconductor device).
  • the two semiconductor devices may be the semiconductor device according to the second embodiment, or may be the semiconductor devices according to Modifications 1 to 11. Further, it may be a semiconductor device according to a third embodiment or a fourth embodiment which will be described later. Further, the two semiconductor devices may be the same or different. You may provide not only two but three or more semiconductor devices (3rd semiconductor device, ).
  • the first semiconductor device 100a and the second semiconductor device 100b share the substrate 1 and extend in the extending direction (Y direction) of the main groove 9 through the connection region in which the connection groove 23 is formed. ).
  • the first main groove which is the main groove 9 provided in the first semiconductor device 100a and the second main groove which is the main groove 9 provided in the second semiconductor device 100b are used.
  • the groove is connected by a connection groove 23 in which a crystal plane different from the side surfaces of the first main groove and the second main groove is exposed at least at a part of the side surface.
  • the extending direction of the first main groove and the extending direction of the second main groove are parallel, but are arranged on different straight lines.
  • the side surface of the first main groove and the side surface of the second main groove are parallel but arranged on different planes.
  • the connecting groove 23 is inclined with respect to each of the extending direction of the first main groove and the extending direction of the second main groove.
  • the side surface of the connection groove 23 is inclined with respect to each of the side surface of the first main groove and the side surface of the second main groove.
  • the semiconductor device according to the modified example 12 has a stress relaxation structure (connection groove 23) that relaxes stress applied to at least one of the semiconductor region 2 and the electron supply region 3 in the extending direction of the main groove 9.
  • the stress in the extending direction of the main groove 9 (first main groove, second main groove) when the semiconductor region 2 and the electron supply region 3 are crystal-grown can be relieved, and film cracking can be prevented. .
  • a high-quality substrate 1 can be obtained without reducing the channel density, and a semiconductor device capable of increasing the current can be provided.
  • the stress relaxation structure according to Modification 12 includes a connection groove 23 connected to the first main groove of the first semiconductor device 100a and the second main groove of the second semiconductor device 100b, and at least one of the side surfaces thereof.
  • the portion includes a connection groove 23 in which a crystal plane different from the side surfaces of the first main groove and the second main groove is exposed. Therefore, the semiconductor region 2 and the electron supply region 3 are formed on the side surfaces of the first main groove and the second main groove, but are not formed on the side surfaces of the connection groove 23. Therefore, a connection region where the semiconductor region 2 and the electron supply region 3 do not grow can be formed between the first semiconductor device 100a and the second semiconductor device 100b. That is, the connection groove 23 cuts off the electron supply region 3 and the semiconductor region 2 that are continuously formed along the extending direction (Y direction) of the main groove 9. Therefore, the stress in the extending direction of the main groove 9 can be relaxed.
  • connection groove 24 in which two or more different crystal faces are provided on the side surface thereof may be used.
  • the connection groove 24 has a step shape in plan view. A region where the semiconductor region 2 and the electron supply region 3 do not grow can be formed in a portion between the first semiconductor device 100a and the second semiconductor device 100b.
  • connection groove 25 in which two or more different crystal faces are exposed on the side surface may be used.
  • Two different crystal planes are provided on the side surface of the connection groove 25.
  • the extending direction of the first main groove and the extending direction of the second main groove are parallel and arranged on the same straight line.
  • the side surface of the first main groove and the side surface of the second main groove are parallel and arranged on the same plane.
  • connection groove 23 As a third alternative example of the connection groove 23, as shown in FIG. 150, the extending direction of the first main groove 9a of the first semiconductor device 100a is not parallel to the extending direction of the second main groove 9b of the second semiconductor device 100b. Not inclined to each other.
  • the first main groove 9a and the second main groove 9b are connected.
  • the stress in the extending direction of the first main groove and the second main groove when the semiconductor region 2 and the electron supply region 3 are grown is increased. Cut off. Therefore, the stress can be relaxed.
  • the modification 12 can further relax the stress in the extending direction of the main groove by combining with the modifications 10 and 11. That is, at least one of the relaxation insulating films 21 a and 21 b and the crossing groove 18 may be combined with the connection region of the modified example 12.
  • the third embodiment differs from the second embodiment in that the semiconductor device has a first field plate electrode 11.
  • the description of the same components as those in the second embodiment will be omitted by citing the reference numerals, and the description will be made focusing on the differences.
  • the first field plate electrode 11 is formed between the gate electrode 5 and the drain electrode 6 so as to be embedded in the main groove 9.
  • the first field plate electrode 11 is formed so as to be in contact with the electron supply region 3 through the insulating film 13.
  • the first field plate electrode 11 has the same potential as the source electrode 7 or the gate electrode 5.
  • the first field plate electrode 11 is formed between the gate electrode 5 and the drain electrode 6, and a part of the electric field from the drain electrode 6 is applied to the first field plate electrode 11 and the gate electrode 5. Since the electric field concentration at the end of the can be alleviated, the breakdown voltage can be prevented from lowering.
  • the first field plate electrode 11 is made of the same material as the wiring electrode 14.
  • an insulating film 13 is deposited on the electron supply region 3 and the gate electrode 5 to be used as a protective film, and the substrate 1 is moved to a rapid thermal processing apparatus (RTA). Heat treatment is performed at a high temperature of 1000 ° C. for several tens of seconds.
  • RTA rapid thermal processing apparatus
  • a silicon nitride film can be used as the insulating film 13, and an LPCVD method can be used as a deposition method.
  • a resist material 16 is formed on the insulating film 13, and a pattern for electrically connecting to each of the cathode electrode 7, the anode electrode 6 and the gate electrode 5 is formed.
  • the insulating film 13 is removed by a dry etching method or a wet etching method. Hot wet phosphoric acid can be applied in wet etching.
  • the resist material 16 is removed, and a metal to be the wiring electrode 14 and the first field plate electrode 11 is embedded by using a vapor deposition method, a sputtering method, or the like.
  • the wiring electrode 14 and the first field plate electrode 11 are patterned using the resist material 16 and the resist material 16a.
  • a resist material 16 is formed and the wiring electrode 14 is patterned.
  • a resist material 16a is formed and the first field plate electrode 11 is also patterned.
  • the resist material 16 and the resist material 16a are removed, and the wiring electrodes 14a to 14c and the first field plate electrode 11 are formed as shown in FIGS. 151A to 151C.
  • the first field plate electrode 11 is formed to be embedded in the main groove 9. By embedding the first field plate electrode 11 in the main groove 9, it is possible to improve the area efficiency of the electrode as compared with a semiconductor device using a plane.
  • a first field plate electrode 11 is formed between the gate electrode 5 and the drain electrode 6, and a part of the electric field from the drain electrode 6 is applied to the first field plate electrode 11, and an electric field at the end of the gate electrode 5 is formed. Since the concentration can be relaxed, the breakdown voltage can be prevented from lowering.
  • the first field plate electrode 11 can be applied not only to the transistor but also to the semiconductor device according to the first embodiment, that is, the diode.
  • the first field plate electrode 11 is formed between the cathode electrode 7 and the anode electrode 6 so as to be in contact with the electron supply region 3 through an insulating film. The same effect as the third embodiment can be obtained.
  • FIGS. 157A to 168C a fourth embodiment will be described with reference to FIGS. 157A to 168C.
  • the fourth embodiment differs from the second embodiment in that the semiconductor device has a second field plate electrode 12.
  • the description of the same components as those in the second embodiment will be omitted by citing the reference numerals, and the description will be made focusing on the differences.
  • the second field plate electrode 12 is formed on the back surface opposite to the main surface of the substrate 1 and is electrically insulated from the semiconductor region 2 and the electron supply region 3.
  • the second field plate electrode 42 is formed on a pillar portion that forms the main groove 9 on the back surface of the substrate 1.
  • the column portion is formed between the gate and the drain. That is, the second field plate electrode 12 is formed between the gate electrode 5 and the drain electrode 6 in the extending direction of the main groove 9 so that at least a part thereof faces the side surface of the main groove 9 in the substrate 1. .
  • a second field plate electrode 42 having the same potential as that of the gate electrode 5 or the source electrode 7 is formed so as to be buried between the gate and the drain on the back surface facing the main surface of the substrate 1. Can be relaxed. Thereby, a high breakdown voltage can be achieved.
  • an insulating film 31 serving as a mask material for forming the main groove 9 is formed on the main surface of the substrate 1.
  • the insulating film 31 is made of, for example, a silicon oxide film (SiO 2 ) and has a thickness of about several ⁇ m.
  • the insulating film 31 is deposited on the substrate 1 by a chemical vapor deposition method such as a thermal CVD method or a plasma CVD method.
  • the substrate 1 is selected so that the side surface of the main groove 9 is a silicon crystal surface.
  • the silicon crystal plane is a (111) plane.
  • a resist material 20 is applied to the upper surface of the insulating film 31 by a photolithography method, and a region where the main groove 9 is to be formed is selectively removed. That is, the resist material 20 is patterned into a shape having an opening in a region where the main groove 9 is to be formed.
  • the insulating film 31 is patterned using the remaining resist material 20 as a mask. Patterning can be performed by wet etching using hydrofluoric acid or dry etching such as reactive ion etching.
  • the resist material 20 is removed by oxygen plasma, sulfuric acid, or the like.
  • the main groove 9 is formed in the main surface of the substrate 1 by dry etching using the patterned insulating film 31 as a mask. More specifically, the main groove 9 extending in one direction (Y-axis direction) along the main surface of the substrate 1 is formed.
  • the main groove 9 is formed so that the aspect ratio of the depth to the width of the main groove 9 is 1 or more.
  • the main groove 9 has a width of about 20 ⁇ m and a depth of about 500 ⁇ m.
  • an insulating film 40 serving as a mask material is formed on the back surface of the substrate 1 on which the main groove 9 is formed.
  • the thickness of the insulating film 40 is preferably several ⁇ m.
  • a silicon oxide film can be used as the insulating film 40, and a thermal CVD method or a plasma CVD method can be used as a deposition method.
  • a resist material 16 is formed on the insulating film 40. Then, as shown in FIGS. 165A to 165C, a pattern for forming the second field plate electrode 12 facing the side surface of the main groove 9 is formed.
  • the insulating film 40 is etched using the patterned resist material 16 as a mask to form a mask for forming the back surface groove 10 on the back surface of the substrate 1. Thereafter, the resist material 30 is removed by oxygen plasma or sulfuric acid.
  • the back surface groove 10 is formed on the back surface of the substrate 1 by dry etching using the insulating film 40 as a mask. Thereafter, the insulating film 13 is removed by wet etching using hydrofluoric acid or dry etching such as reactive ion etching.
  • the second field plate electrode 12 is formed on the entire back surface of the substrate 1 by vapor deposition, sputtering, or the like.
  • the semiconductor device shown in FIGS. 157A to 157C is completed.
  • the second field plate electrode 12 is formed in contact with the back surface of the substrate 1.
  • the back surface of the substrate 1 can be used as a field plate electrode. Since wiring on the main surface can be reduced as compared with the case where wiring is performed from the main surface of the substrate 1, a semiconductor device that does not require complicated wiring and can be easily manufactured can be provided. Further, since the insulation between the second field plate electrode 12 formed on the back surface of the substrate 1 and the semiconductor region 2 can be ensured, a high breakdown voltage can be achieved.
  • the second field plate electrode 12 having the same potential as that of the gate electrode 5 or the source electrode 7 is formed so as to be buried between the gate and the drain on the back surface of the substrate 1, thereby reducing the electric field concentration between the gate and the drain. Can do. This makes it possible to increase the breakdown voltage.
  • the second field plate electrode 12 can be applied not only to the transistor but also to the semiconductor device according to the first embodiment, that is, the diode.
  • the second field plate electrode 12 is formed between the cathode electrode 7 and the anode electrode 6 in the extending direction of the main groove 9 so that at least a part thereof faces the side surface of the main groove 9 in the substrate 1. The same effect as the fourth embodiment can be obtained.
  • gallium nitride For example, in the above-described embodiment, the manufacture of the semiconductor device using gallium nitride has been described. However, a material other than gallium nitride can be used. For example, gallium arsenide (GaAs) or indium phosphide (InP) is used. Also good.
  • GaAs gallium arsenide
  • InP indium phosphide
  • Substrate 2 Semiconductor region 3
  • Electron supply region 4 Two-dimensional electron gas layer 5
  • Gate electrode (third electrode) 6 Cathode electrode, drain electrode (second electrode) 7
  • Main groove 11 First field plate electrode 12
  • Second field plate electrode 17 Electrode groove 18

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Abstract

半導体装置は、基板の主面に形成される主溝と、主溝の表面に接して形成される半導体領域と、少なくとも主溝の側面の反対側の半導体領域の表面に接して形成され、半導体領域に二次元電子ガス層を発生させる電子供給領域と、二次元電子ガス層に接し且つ互いに離間して形成される第１電極及び第２電極とを備える。

Description

半導体装置
　本発明は、半導体装置に関するものである。
　従来から、ＡｌＧａＮ／ＧａＮへテロ構造を備える高電子移動度電界効果トランジスタ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）デバイス（以下、ＡｌＧａＮ／ＧａＮ－ＨＥＭＴ又はＧａＮ－ＨＥＭＴと称することもある。）が知られている（特許文献１参照）。特許文献１において、ＧａＮ半導体基板は、シリコン基板上にバッファ層と、チャネル層（ＧａＮ層）、ショットキー層（ＡｌＧａＮ層）及びキャップ層（ＧａＮ層）を順次に積層して構成される。チャネル層及びショットキー層間のヘテロ接合の近傍に閉じこめられる電子（二次元電子ガス：２ＤＥＧ）は、移動度が大きく、ソース－ドレイン間に流れる二次元電子ガスによる電流は、ゲートに印加される電圧で制御される。
特開２００６－１２０６９４号公報
　しかしながら、特許文献１のＧａＮ－ＨＥＭＴにおいて、ソース電極及びドレイン電極は、キャップ層に接して形成され、キャップ層及びショットキー層を介して、ヘテロ接合の近傍の二次元電子ガス層に電気的に接続されている。よって、二次元電子ガスによる電流は、キャップ層及びショットキー層を介して、ソース電極又はドレイン電極へ流れるため、ＧａＮ－ＨＥＭＴの高い電子移動度が損なわれ、オン抵抗が高くなってしまう。
　本発明は、上記課題に鑑みてなされたものであり、その目的は、オン抵抗を低減できる半導体装置を提供することである。
　本発明の一態様に係る半導体装置は、基板の主面に形成される主溝と、主溝の表面に接して形成される半導体領域と、少なくとも主溝の側面の反対側の半導体領域の表面に接して形成され、半導体領域に二次元電子ガス層を発生させる電子供給領域と、二次元電子ガス層に接し且つ互いに離間して形成される第１電極及び第２電極とを備える。
　本発明によれば、オン抵抗を低減することができる。
図１Ａは、第１実施形態に係る半導体装置の構成を説明する斜視図である。 図１Ｂは、図１ＡのＡ－Ａ切断面に沿った断面図である。 図２Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２Ｂは、図２ＡのＡ－Ａ切断面に沿った断面図である。 図３Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３Ｂは、図３ＡのＡ－Ａ切断面に沿った断面図である。 図４Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４Ｂは、図４ＡのＡ－Ａ切断面に沿った断面図である。 図５Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図５Ｂは、図５ＡのＡ－Ａ切断面に沿った断面図である。 図６Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図６Ｂは、図６ＡのＡ－Ａ切断面に沿った断面図である。 図７Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図７Ｂは、図７ＡのＡ－Ａ切断面に沿った断面図である。 図８Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図８Ｂは、図８ＡのＡ－Ａ切断面に沿った断面図である。 図９Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図９Ｂは、図９ＡのＡ－Ａ切断面に沿った断面図である。 図１０Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１０Ｂは、図１０ＡのＡ－Ａ切断面に沿った断面図である。 図１１は、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１２Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１２Ｂは、図１２ＡのＡ－Ａ切断面に沿った断面図である。 図１３Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１３Ｂは、図１３ＡのＡ－Ａ切断面に沿った断面図である。 図１４Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１４Ｂは、図１４ＡのＡ－Ａ切断面に沿った断面図である。 図１５Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１５Ｂは、図１５ＡのＡ－Ａ切断面に沿った断面図である。 図１６Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６Ｂは、図１６ＡのＡ－Ａ切断面に沿った断面図である。 図１７Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１７Ｂは、図１７ＡのＡ－Ａ切断面に沿った断面図である。 図１８Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１８Ｂは、図１８ＡのＡ－Ａ切断面に沿った断面図である。 図１９Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１９Ｂは、図１９ＡのＡ－Ａ切断面に沿った断面図である。 図２０Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２０Ｂは、図２０ＡのＡ－Ａ切断面に沿った断面図である。 図２１Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２１Ｂは、図２１ＡのＡ－Ａ切断面に沿った断面図である。 図２２Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２２Ｂは、図２２ＡのＡ－Ａ切断面に沿った断面図である。 図２３Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２３Ｂは、図２３ＡのＡ－Ａ切断面に沿った断面図である。 図２４Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２４Ｂは、図２４ＡのＡ－Ａ切断面に沿った断面図である。 図２５は、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２６Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２６Ｂは、図２６ＡのＡ－Ａ切断面に沿った断面図である。 図２７は、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２８は、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２９Ａは、第２実施形態に係る半導体装置の構成を説明する斜視図である。 図２９Ｂは、図２９ＡのＡ－Ａ切断面に沿った断面図である。 図２９Ｃは、図２９ＡのＢ－Ｂ切断面に沿った断面図である。 図３０Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３０Ｂは、図３０ＡのＡ－Ａ切断面に沿った断面図である。 図３１Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３１Ｂは、図３１ＡのＡ－Ａ切断面に沿った断面図である。 図３２Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３２Ｂは、図３２ＡのＡ－Ａ切断面に沿った断面図である。 図３３Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３３Ｂは、図３３ＡのＡ－Ａ切断面に沿った断面図である。 図３４Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３４Ｂは、図３４ＡのＡ－Ａ切断面に沿った断面図である。 図３５Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３５Ｂは、図３５ＡのＡ－Ａ切断面に沿った断面図である。 図３６Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３６Ｂは、図３６ＡのＡ－Ａ切断面に沿った断面図である。 図３７Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３７Ｂは、図３７ＡのＡ－Ａ切断面に沿った断面図である。 図３８Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３８Ｂは、図３８ＡのＡ－Ａ切断面に沿った断面図である。 図３９は、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４０Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４０Ｂは、図４０ＡのＡ－Ａ切断面に沿った断面図である。 図４１Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４１Ｂは、図４１ＡのＡ－Ａ切断面に沿った断面図である。 図４２Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４２Ｂは、図４２ＡのＡ－Ａ切断面に沿った断面図である。 図４３Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４３Ｂは、図４３ＡのＡ－Ａ切断面に沿った断面図である。 図４４Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４４Ｂは、図４４ＡのＡ－Ａ切断面に沿った断面図である。 図４５Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４５Ｂは、図４５ＡのＡ－Ａ切断面に沿った断面図である。 図４６Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４６Ｂは、図４６ＡのＡ－Ａ切断面に沿った断面図である。 図４７は、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４８Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４８Ｂは、図４８ＡのＡ－Ａ切断面に沿った断面図である。 図４９は、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図５０Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図５０Ｂは、図５０ＡのＡ－Ａ切断面に沿った断面図である。 図５１は、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図５２Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図５２Ｂは、図５２ＡのＡ－Ａ切断面に沿った断面図である。 図５３Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図５３Ｂは、図５３ＡのＡ－Ａ切断面に沿った断面図である。 図５４Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図５４Ｂは、図５４ＡのＡ－Ａ切断面に沿った断面図である。 図５５Ａは、第２実施形態の変形例３に係る半導体装置の構成を説明する斜視図である。 図５５Ｂは、図５５ＡのＡ－Ａ切断面に沿った断面図である。 図５５Ｃは、図５５ＡのＢ－Ｂ切断面に沿った断面図である。 図５６Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図５６Ｂは、図５６ＡのＡ－Ａ切断面に沿った断面図である。 図５７は、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図５８Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図５８Ｂは、図５８ＡのＡ－Ａ切断面に沿った断面図である。 図５９Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図５９Ｂは、図５９ＡのＡ－Ａ切断面に沿った断面図である。 図６０Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６０Ｂは、図６０ＡのＡ－Ａ切断面に沿った断面図である。 図６１は、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６２Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６２Ｂは、図６２ＡのＡ－Ａ切断面に沿った断面図である。 図６３は、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６４Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６４Ｂは、図６４ＡのＡ－Ａ切断面に沿った断面図である。 図６５は、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６６Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６６Ｂは、図６６ＡのＡ－Ａ切断面に沿った断面図である。 図６７Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６７Ｂは、図６７ＡのＡ－Ａ切断面に沿った断面図である。 図６８Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６８Ｂは、図６８ＡのＡ－Ａ切断面に沿った断面図である。 図６９Ａは、第２実施形態の変形例４に係る半導体装置の構成を説明する斜視図である。 図６９Ｂは、図６９ＡのＡ－Ａ切断面に沿った断面図である。 図６９Ｃは、図６９ＡのＢ－Ｂ切断面に沿った断面図である。 図７０Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７０Ｂは、図７０ＡのＡ－Ａ切断面に沿った断面図である。 図７１は、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７２Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７２Ｂは、図７２ＡのＡ－Ａ切断面に沿った断面図である。 図７３Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７３Ｂは、図７３ＡのＡ－Ａ切断面に沿った断面図である。 図７４Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７４Ｂは、図７４ＡのＡ－Ａ切断面に沿った断面図である。 図７５は、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７６Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７６Ｂは、図７６ＡのＡ－Ａ切断面に沿った断面図である。 図７７Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７７Ｂは、図７７ＡのＡ－Ａ切断面に沿った断面図である。 図７８Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７８Ｂは、図７８ＡのＡ－Ａ切断面に沿った断面図である。 図７９は、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図８０Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図８０Ｂは、図８０ＡのＡ－Ａ切断面に沿った断面図である。 図８１は、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図８２は、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図８３Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図８３Ｂは、図８３ＡのＡ－Ａ切断面に沿った断面図である。 図８４Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図８４Ｂは、図８４ＡのＡ－Ａ切断面に沿った断面図である。 図８５Ａは、第２実施形態の変形例５に係る半導体装置の構成を説明する斜視図である。 図８５Ｂは、図８５ＡのＡ－Ａ切断面に沿った断面図である。 図８５Ｃは、図８５ＡのＢ－Ｂ切断面に沿った断面図である。 図８６Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図８６Ｂは、図８６ＡのＡ－Ａ切断面に沿った断面図である。 図８７は、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図８８Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図８８Ｂは、図８８ＡのＡ－Ａ切断面に沿った断面図である。 図８９Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図８９Ｂは、図８９ＡのＡ－Ａ切断面に沿った断面図である。 図９０Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９０Ｂは、図９０ＡのＡ－Ａ切断面に沿った断面図である。 図９１は、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９２Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９２Ｂは、図９２ＡのＡ－Ａ切断面に沿った断面図である。 図９３Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９３Ｂは、図９３ＡのＡ－Ａ切断面に沿った断面図である。 図９４Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９４Ｂは、図９４ＡのＡ－Ａ切断面に沿った断面図である。 図９５Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９５Ｂは、図９５ＡのＡ－Ａ切断面に沿った断面図である。 図９６は、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９７Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９７Ｂは、図９７ＡのＡ－Ａ切断面に沿った断面図である。 図９８は、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９９Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９９Ｂは、図９９ＡのＡ－Ａ切断面に沿った断面図である。 図１００は、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図１０１Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図１０１Ｂは、図１０１ＡのＡ－Ａ切断面に沿った断面図である。 図１０２Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図１０２Ｂは、図１０２ＡのＡ－Ａ切断面に沿った断面図である。 図１０３Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図１０３Ｂは、図１０３ＡのＡ－Ａ切断面に沿った断面図である。 図１０４Ａは、第２実施形態の変形例６に係る半導体装置の構成を説明する斜視図である。 図１０４Ｂは、図１０４ＡのＡ－Ａ切断面に沿った断面図である。 図１０４Ｃは、図１０４ＡのＢ－Ｂ切断面に沿った断面図である。 図１０５Ａは、第２実施形態の変形例６に係る半導体装置の製造方法を説明する斜視図である。 図１０５Ｂは、図１０５ＡのＡ－Ａ切断面に沿った断面図である。 図１０６Ａは、第２実施形態の変形例６に係る半導体装置の製造方法を説明する斜視図である。 図１０６Ｂは、図１０６ＡのＡ－Ａ切断面に沿った断面図である。 図１０７Ａは、第２実施形態の変形例６に係る半導体装置の製造方法を説明する斜視図である。 図１０７Ｂは、図１０７ＡのＡ－Ａ切断面に沿った断面図である。 図１０８Ａは、第２実施形態の変形例６に係る半導体装置の製造方法を説明する斜視図である。 図１０８Ｂは、図１０８ＡのＡ－Ａ切断面に沿った断面図である。 図１０９Ａは、第２実施形態の変形例６に係る半導体装置の製造方法を説明する斜視図である。 図１０９Ｂは、図１０９ＡのＡ－Ａ切断面に沿った断面図である。 図１１０は、第２実施形態の変形例６に係る半導体装置の製造方法を説明する断面図である。 図１１１Ａは、第２実施形態の変形例７に係る半導体装置の構成を説明する斜視図である。 図１１１Ｂは、図１１１ＡのＡ－Ａ切断面に沿った断面図である。 図１１１Ｃは、図１１１ＡのＢ－Ｂ切断面に沿った断面図である。 図１１２Ａは、第２実施形態の変形例７に係る半導体装置の製造方法を説明する斜視図である。 図１１２Ｂは、図１１２ＡのＡ－Ａ切断面に沿った断面図である。 図１１３Ａは、第２実施形態の変形例７に係る半導体装置の製造方法を説明する斜視図である。 図１１３Ｂは、図１１３ＡのＡ－Ａ切断面に沿った断面図である。 図１１４Ａは、第２実施形態の変形例８に係る半導体装置の構成を説明する斜視図である。 図１１４Ｂは、図１１４ＡのＡ－Ａ切断面に沿った断面図である。 図１１４Ｃは、図１１４ＡのＢ－Ｂ切断面に沿った断面図である。 図１１４Ｄは、図１１４ＡのＣ－Ｃ切断面に沿った断面図である。 図１１５Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１１５Ｂは、図１１５ＡのＡ－Ａ切断面に沿った断面図である。 図１１６Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１１６Ｂは、図１１６ＡのＡ－Ａ切断面に沿った断面図である。 図１１７Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１１７Ｂは、図１１７ＡのＡ－Ａ切断面に沿った断面図である。 図１１８Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１１８Ｂは、図１１８ＡのＡ－Ａ切断面に沿った断面図である。 図１１９Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１１９Ｂは、図１１９ＡのＡ－Ａ切断面に沿った断面図である。 図１２０Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１２０Ｂは、図１２０ＡのＡ－Ａ切断面に沿った断面図である。 図１２０Ｃは、図１２０ＡのＢ－Ｂ切断面に沿った断面図である。 図１２１Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１２１Ｂは、図１２１ＡのＡ－Ａ切断面に沿った断面図である。 図１２１Ｃは、図１２１ＡのＢ－Ｂ切断面に沿った断面図である。 図１２２は、第２実施形態の変形例８に係る半導体装置の製造方法を説明する断面図である。 図１２３Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１２３Ｂは、図１２３ＡのＡ－Ａ切断面に沿った断面図である。 図１２３Ｃは、図１２３ＡのＢ－Ｂ切断面に沿った断面図である。 図１２４Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１２４Ｂは、図１２４ＡのＡ－Ａ切断面に沿った断面図である。 図１２５Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１２５Ｂは、図１２５ＡのＢ－Ｂ切断面に沿った断面図である。 図１２６Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１２６Ｂは、図１２６ＡのＡ－Ａ切断面に沿った断面図である。 図１２６Ｃは、図１２６ＡのＢ－Ｂ切断面に沿った断面図である。 図１２７は、第２実施形態の変形例９に係る半導体装置の構成を説明する斜視図である。 図１２８Ａは、第２実施形態の変形例１０に係る半導体装置の構成を説明する斜視図である。 図１２８Ｂは、図１２８ＡのＡ－Ａ切断面に沿った断面図である。 図１２８Ｃは、図１２８ＡのＢ－Ｂ切断面に沿った断面図である。 図１２８Ｄは、図１２８ＡのＣ－Ｃ切断面に沿った断面図である。 図１２８Ｅは、図１２８ＡのＤ－Ｄ切断面に沿った断面図である。 図１２９Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１２９Ｂは、図１２９ＡのＡ－Ａ切断面に沿った断面図である。 図１３０Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３０Ｂは、図１３０ＡのＡ－Ａ切断面に沿った断面図である。 図１３１Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３１Ｂは、図１３１ＡのＡ－Ａ切断面に沿った断面図である。 図１３２Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３２Ｂは、図１３２ＡのＡ－Ａ切断面に沿った断面図である。 図１３３Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３３Ｂは、図１３３ＡのＡ－Ａ切断面に沿った断面図である。 図１３４Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３４Ｂは、図１３４ＡのＡ－Ａ切断面に沿った断面図である。 図１３５Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３５Ｂは、図１３５ＡのＡ－Ａ切断面に沿った断面図である。 図１３５Ｃは、図１３５ＡのＢ－Ｂ切断面に沿った断面図である。 図１３６Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３６Ｂは、図１３６ＡのＡ－Ａ切断面に沿った断面図である。 図１３６Ｃは、図１３６ＡのＢ－Ｂ切断面に沿った断面図である。 図１３７Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３７Ｂは、図１３７ＡのＡ－Ａ切断面に沿った断面図である。 図１３７Ｃは、図１３７ＡのＢ－Ｂ切断面に沿った断面図である。 図１３８Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３８Ｂは、図１３８ＡのＡ－Ａ切断面に沿った断面図である。 図１３８Ｃは、図１３８ＡのＢ－Ｂ切断面に沿った断面図である。 図１３９Ａは、第２実施形態の変形例１１に係る半導体装置の構成を説明する斜視図である。 図１３９Ｂは、図１３９ＡのＡ－Ａ切断面に沿った断面図である。 図１３９Ｃは、図１３９ＡのＢ－Ｂ切断面に沿った断面図である。 図１３９Ｄは、図１３９ＡのＣ－Ｃ切断面に沿った断面図である。 図１３９Ｅは、図１３９ＡのＤ－Ｄ切断面に沿った断面図である。 図１４０Ａは、第２実施形態の変形例１１に係る半導体装置の製造方法を説明する斜視図である。 図１４０Ｂは、図１４０ＡのＡ－Ａ切断面に沿った断面図である。 図１４１Ａは、第２実施形態の変形例１１に係る半導体装置の製造方法を説明する斜視図である。 図１４１Ｂは、図１４１ＡのＡ－Ａ切断面に沿った断面図である。 図１４２Ａは、第２実施形態の変形例１１に係る半導体装置の製造方法を説明する斜視図である。 図１４２Ｂは、図１４２ＡのＡ－Ａ切断面に沿った断面図である。 図１４２Ｃは、図１４２ＡのＢ－Ｂ切断面に沿った断面図である。 図１４３Ａは、第２実施形態の変形例１１に係る半導体装置の製造方法を説明する斜視図である。 図１４３Ｂは、図１４３ＡのＡ－Ａ切断面に沿った断面図である。 図１４４Ａは、第２実施形態の変形例１１に係る半導体装置の製造方法を説明する斜視図である。 図１４４Ｂは、図１４４ＡのＡ－Ａ切断面に沿った断面図である。 図１４４Ｃは、図１４４ＡのＢ－Ｂ切断面に沿った断面図である。 図１４５Ａは、第２実施形態の変形例１１に係る半導体装置の製造方法を説明する斜視図である。 図１４５Ｂは、図１４５ＡのＡ－Ａ切断面に沿った断面図である。 図１４６Ａは、第２実施形態の変形例１１に係る半導体装置の製造方法を説明する斜視図である。 図１４６Ｂは、図１４６ＡのＡ－Ａ切断面に沿った断面図である。 図１４７Ａは、第２実施形態の変形例１２に係る半導体装置の構成を説明する斜視図である。 図１４７Ｂは、図１４７Ａの基板１の主面の法線方向から見た上面図である。 図１４８は、第２実施形態の変形例１２の第１代替例に係る半導体装置の構成を説明する上面図である。 図１４９は、第２実施形態の変形例１２の第２代替例に係る半導体装置の構成を説明する上面図である。 図１５０は、第２実施形態の変形例１２の第３代替例に係る半導体装置の構成を説明する上面図である。 図１５１Ａは、第３実施形態に係る半導体装置の構成を説明する斜視図である。 図１５１Ｂは、図１５１ＡのＡ－Ａ切断面に沿った断面図である。 図１５１Ｃは、図１５１ＡのＢ－Ｂ切断面に沿った断面図である。 図１５２Ａは、第３実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１５２Ｂは、図１５２ＡのＡ－Ａ切断面に沿った断面図である。 図１５３は、第３実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１５４Ａは、第３実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１５４Ｂは、図１５４ＡのＡ－Ａ切断面に沿った断面図である。 図１５５Ａは、第３実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１５５Ｂは、図１５５ＡのＡ－Ａ切断面に沿った断面図である。 図１５６Ａは、第３実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１５６Ｂは、図１５６ＡのＡ－Ａ切断面に沿った断面図である。 図１５７Ａは、第４実施形態に係る半導体装置の構成を説明する斜視図である。 図１５７Ｂは、図１５７ＡのＡ－Ａ切断面に沿った断面図である。 図１５７Ｃは、図１５７ＡのＢ－Ｂ切断面に沿った断面図である。 図１５８Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１５８Ｂは、図１５８ＡのＡ－Ａ切断面に沿った断面図である。 図１５９Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１５９Ｂは、図１５９ＡのＡ－Ａ切断面に沿った断面図である。 図１６０Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６０Ｂは、図１６０ＡのＡ－Ａ切断面に沿った断面図である。 図１６１Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６１Ｂは、図１６１ＡのＡ－Ａ切断面に沿った断面図である。 図１６２Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６２Ｂは、図１６２ＡのＡ－Ａ切断面に沿った断面図である。 図１６３Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６３Ｂは、図１６３ＡのＡ－Ａ切断面に沿った断面図である。 図１６３Ｃは、図１６３ＡのＢ－Ｂ切断面に沿った断面図である。 図１６４Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６４Ｂは、図１６４ＡのＡ－Ａ切断面に沿った断面図である。 図１６４Ｃは、図１６４ＡのＢ－Ｂ切断面に沿った断面図である。 図１６５Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６５Ｂは、図１６５ＡのＡ－Ａ切断面に沿った断面図である。 図１６５Ｃは、図１６５ＡのＢ－Ｂ切断面に沿った断面図である。 図１６６Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６６Ｂは、図１６６ＡのＡ－Ａ切断面に沿った断面図である。 図１６６Ｃは、図１６６ＡのＢ－Ｂ切断面に沿った断面図である。 図１６７Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６７Ｂは、図１６７ＡのＡ－Ａ切断面に沿った断面図である。 図１６７Ｃは、図１６７ＡのＢ－Ｂ切断面に沿った断面図である。 図１６８Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６８Ｂは、図１６８ＡのＡ－Ａ切断面に沿った断面図である。 図１６８Ｃは、図１６８ＡのＢ－Ｂ切断面に沿った断面図である。
　以下に、図面を参照して実施形態を説明する。なお、実施形態には、第１実施形態～第４実施形態が含まれる。また、第２実施形態には、その変形例として、第１変形例～第１２変形例が含まれる。
　実施形態の説明において、図面の記載において同一部分には同一符号を付し、重複する説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分が含まれる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置などを下記のものに特定するものでない。
　（第１実施形態）
　［半導体装置の構成］
　図１Ａ～図１Ｂを参照して、第１実施形態に係る半導体装置の構成を説明する。第１実施形態では、半導体装置として、半導体ヘテロ接合及び変調ドーピング技術を利用して形成される二次元電子ガスをキャリアとして用いる高電子移動度ダイオードを取り上げて説明する。
　第１実施形態に係る半導体装置は、基板１と、半導体領域２と、電子供給領域３と、二次元電子ガス層４と、第２電極としてのアノード電極６と、第１電極としてのカソード電極７と、素子分離領域８と、主溝９と、絶縁膜１３と、配線１４ａ、１４ｂ（まとめて、配線１４と呼ぶ場合もある）とを備える。
　基板１は、絶縁体からなる平板である。基板１の材料となる絶縁体としては、例えば、シリコンを採用可能である。基板１は、例えば、数百μｍ程度の厚さを有する。基板１は、一方向（Ｙ軸方向）に延伸するように主面に形成された複数の主溝９を有する。主溝９は、基板１の主面に直交し、互いに平行な２つの側面と、基板１の主面に平行な１つの底面を有する。以下の記載において、主溝９の側面と底面とを含む面を主溝９の表面という。なお、図１Ａ～図１Ｂにおいて、２本の主溝９を示すが、主溝９の数は、単数でも３本以上であってもよく、Ｘ方向に配列することができる。また、主溝９の幅に対する深さのアスペクト比は、１以上である。
　半導体領域２は、基板１の主面と主溝９の表面に接して形成される。図１Ａ～図１Ｂに示す例において、半導体領域２は、主溝９の延伸方向における主溝９の一端から他端までの領域において、基板１の露出された主面に形成される。半導体領域２は、主溝９の表面に接するバッファ層と、主溝９の反対側のバッファ層の表面に形成される電子走行層とを有する。バッファ層は、例えば、一般式がＡｌｘＧａｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦１－ｘ－ｙ≦１）で表される窒化アルミニウムガリウム（ＡｌＧａＮ）からなり、数百ｎｍ程度の厚さを有する。電子走行層は、例えば、アンドープの窒化ガリウム（ＧａＮ）からなり、数μｍ程度の厚さを有する。
　電子供給領域３は、主溝９の表面の反対側の半導体領域２の表面に接して形成される。電子供給領域３は、例えば、窒化アルミニウムガリウムからなり、数ｎｍ～数十ｎｍの厚さを有する。半導体領域２の表面に形成される電子供給領域３は、窒化ガリウムと窒化アルミニウムガリウムの仕事関数差によって半導体領域２に二次元電子ガス層４を発生させる。二次元電子ガス層４は、チャネルとなる二次元電子ガスが形成される層であり、電子走行層である。二次元電子ガス層４は、半導体領域２の電子走行層のうち、電子供給領域３との界面近傍に形成される。電子供給領域３は、半導体領域２の電子走行層よりバンドギャップが大きく、格子定数が半導体領域２の電子走行層と異なる。
　アノード電極６は、少なくとも二次元電子ガス層４に接して形成され、且つカソード電極７と離間して形成される。アノード電極６と二次元電子ガス層４との間にエネルギー障壁が存在する。アノード電極６と二次元電子ガス層４の接合は、整流作用を示すｐｎ接合或いはショットキー接合を形成する。図１Ａ～図１Ｂに示す例では、アノード電極６は、基板１の主面側から、電子供給領域３及び二次元電子ガス層４に接し、基板１と離間する深さまで形成される。より詳しくは、アノード電極６は、主溝９の一端側において二次元電子ガス層４のみならず、電子供給領域３にも、直接、接する。アノード電極６と電子供給領域３との間にもエネルギー障壁が存在し、アノード電極６と電子供給領域３の接合は、整流作用を示すｐｎ接合或いはショットキー接合を形成する。アノード電極６は、複数の主溝９を跨ぐように、基板１の主面に沿い、主溝９の延伸方向と直交する方向（Ｘ軸方向）に延伸する。アノード電極６は、主溝９の延伸方向（Ｙ方向）においてカソード電極７から離間して形成される。
　第１実施形態では、アノード電極６として金属を用いるため、アノード電極６と二次元電子ガス層４及び電子供給領域３との間にはショットキー接合を形成される。
　カソード電極７は、少なくとも二次元電子ガス層４に接して形成され、且つアノード電極６と離間して形成される。カソード電極７は、二次元電子ガス層４にオーミック接続されている。図１Ａ～図１Ｂに示す例では、カソード電極７は、基板１の主面側から、電子供給領域３及び二次元電子ガス層４に接し、基板１と離間する深さまで形成される。より詳しくは、ソース電極７は、主溝９の他端側において二次元電子ガス層４のみならず、電子供給領域３にも、電気的に低抵抗で接する。カソード電極７は、複数の主溝９を跨ぐように、基板１の主面に沿い、主溝９の延伸方向と直交する方向（Ｘ軸方向）に延伸する。
　素子分離領域８は、基板１の主面側において、半導体装置を他の回路などと電気的に絶縁するための領域である。素子分離領域８は、カソード電極７と基板１との間や、アノード電極６と基板１との間に形成される。
　絶縁膜１３は、半導体装置を他の回路などと電気的に絶縁し、機械的に保護するための膜である。絶縁膜１３は、シリコン窒化膜（Ｓｉ３Ｎ４）、シリコン酸化膜（ＳｉＯ２）などのセラミック材料を含む絶縁体からなる。絶縁膜１３は、カソード電極７及びアノード電極６の上方を除く基板１の主面側の全面に形成される。
　配線電極１４には、カソード電極７に接続される第１配線１４ａ、及びアノード電極６に接続される第２配線１４ｂが含まれる。第１配線１４ａと第２配線１４ｂとは互いに独立し、電気的に絶縁された配線である。
　［半導体装置の動作］
　次に、図１Ａ～図１Ｂに示す半導体装置の基本的な動作について説明する。半導体領域２及び電子供給領域３間の接合はヘテロ結合であって、ポテンシャル井戸を持つエネルギーバンド構造を持つ。このポテンシャル井戸に閉じ込められた電子（二次元電子ガス）はヘテロ接合の接合面と垂直な方向には運動の自由度がなく、二次元電子ガス層４を形成する。アノード－カソード間に二次元電子ガスによる電流が流れる。
　一方、アノード電極６と二次元電子ガス層４との界面にはショットキーバリヤーが形成され、アノード電極６と二次元電子ガス層４との接合は、オーミック接合である。よって、アノード電極６とカソード電極７間はショットバリアダイオードとして動作する。具体的には、アノード電極６に正電圧、カソード電極７に負電圧を印可する、つまり順バイアスを印加すると、アノードからカソードへ大きな電流が流れる。一方、アノード電極６に正電圧、カソード電極７に負電圧を印可する、つまり逆バイアスを印加する。電圧を増やしても、所定の降伏電圧（ブレークダウン電圧）までは、カソードからアノードへ電流はほとんど流れない。二次元電子ガスは密度が高く、且つ接合面に平行な方向の電子移動度が大きいため、高電子移動度ダイオードとして良好な特性を示す。
　［半導体装置の製造方法］
　次に、図２Ａ～図２８を参照し、図１Ａ～図１Ｂに示す半導体装置の製造方法の一例を説明する。
　［第１工程］
　まず、図２Ａ及び図２Ｂに示すように、基板１の主面上に主溝９を形成するためのマスク材となる絶縁膜３１を形成する。絶縁膜３１は、例えば、シリコン酸化膜（ＳｉＯ２）からなり、数μｍ程度の厚さを有する。絶縁膜３１は、熱ＣＶＤ法やプラズマＣＶＤ法の化学気相堆積法により基板１上に堆積される。基板１は、主溝９の側面がシリコン結晶面となるように選定される。なお、シリコン結晶面は、（１１１）面である。
　次に、図３Ａ及び図３Ｂに示すように、フォトリソグラフィ法により、絶縁膜３１の上面にレジスト材２０を塗布し、主溝９の形成する予定の領域を選択的に除去する。つまり、レジスト材２０を主溝９の形成する予定の領域に開口を有する形状にパターニングする。
　次に、図４Ａ及び図４Ｂに示すように、残されたレジスト材２０をマスクとして、絶縁膜３１をパターニングする。パターニングは、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングにより行うことができる。
　絶縁膜３１のパターニングが完了した後、図５Ａ及び図５Ｂに示すように、酸素プラズマや硫酸などによりレジスト材２０を除去する。
　次に、図６Ａ及び図６Ｂに示すように、パターニングされた絶縁膜３１をマスクとして、ドライエッチング法により、基板１の主面に主溝９を形成する。より詳しくは、基板１の主面に沿う一方向（Ｙ軸方向）に延伸する主溝９を形成する。主溝９は、主溝９の幅に対する深さのアスペクト比が１以上となるように形成される。例えば、主溝９の幅は２０μｍ程度であり、深さは５００μｍ程度である。
　［第２工程］
　次に、図７Ａ及び図７Ｂに示すように、主溝９を形成した基板１に対して熱ＣＶＤ法によりバッファ層の成長を行う。具体的には、基板１をＭＯＣＶＤ装置内に導入し、所定温度（例えば６００℃）に昇温する。温度が安定したところで、基板１を回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を所定の流量で基板１の表面に導入しバッファ層の成長を行う。バッファ層の膜厚は数百ｎｍ程度である。その後、バッファ層上に、不純物がドープされていない窒化ガリウム（ＧａＮ）を堆積させることで、バッファ層とノンドープ窒化ガリウム層からなる半導体領域２を形成する。ノンドープ窒化ガリウム層の膜厚は要求耐圧値によって決まり、本実施形態では例えば５μｍとして説明する。
　［第３工程］
　次に、図８Ａ及び図８Ｂに示すように、第２工程で説明した方法と同様の方法で窒化アルミニウムガリウム（ＡｌＧａＮ）からなる電子供給領域３を形成する。電子供給領域３の膜厚は、数～数十ｎｍが好ましい。
　［第４工程］
　次に、図９Ａ及び図９Ｂに示すように、電子供給領域３上にマスク材となる絶縁膜３２を形成する。絶縁膜３２としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
　次に、図１０Ａ及び図１０Ｂに示すように、絶縁膜３２上にレジスト材１６を形成し素子分離エリアのパターニングを行う。
　次に、図１１に示すように、イオン注入法によってアルゴンイオンを注入することで素子分離領域８を設け、素子分離を行う。なお、本実施形態ではイオン注入法を用いたが、パターニングされたマスク材を用いドライエッチング法によりメサ構造を形成した基板１を用いてもよい。
　次に、図１２Ａ及び図１２Ｂに示すように、レジスト材１６を酸素プラズマや硫酸などで除去する。また、絶縁膜３２をフッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングによって除去する。
　［第５工程］
　次に、図１３Ａ及び図１３Ｂに示すように、電子供給領域３上にレジスト材１６を形成し、カソード電極７のパターニングを行う。
　次に、図１４Ａ及び図１４Ｂに示すように、電子供給領域３から半導体領域２までドライエッチングによって電極埋め込みパターンを形成する。埋め込む深さは数十ｎｍ程度が好ましい。
　次に、図１５Ａ及び図１５Ｂに示すように、蒸着法、スパッタ法などを用いて、カソード電極７（オーミック電極）となる金属を埋め込む。
　次に、図１６Ａ及び図１６Ｂに示すように、レジスト材１６上に形成された金属をアセトン溶液中でリフトオフすることでカソード電極７（オーミック電極）を形成する。
　次に、図１７Ａ及び図１７Ｂに示すように、電子供給領域３上に絶縁膜３４を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜３４としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
　次に、図１８Ａ及び図１８Ｂに示すように、絶縁膜３４をドライエッチング法やウェットエッチング法により除去する。ウェットエッチング法では熱リン酸を用いることができる。
　［第６工程］
　次に、図１９Ａ及び図１９Ｂに示すように、電子供給領域３上にレジスト材１６を形成し、アノード電極６のパターニングを行う。
　次に、図２０Ａ及び図２０Ｂに示すように、電子供給領域３から半導体領域２までドライエッチングによって電極埋め込みパターンを形成する。埋め込む深さは数十ｎｍ程度が好ましい。
　次に、図２１Ａ及び図２１Ｂに示すように、蒸着法、スパッタ法などを用いて、アノード電極６（ショットキー電極）となる金属を埋め込む。
　次に、図２２Ａ及び図２２Ｂに示すように、レジスト材１６上に形成された金属をアセトン溶液中でリフトオフすることでアノード電極６（ショットキー電極）を形成する。
　［第７工程］
　次に、図２３Ａ及び図２３Ｂに示すように、電子供給領域３上に絶縁膜１３を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
　次に、図２４Ａ及び図２４Ｂに示すように、絶縁膜１３上にレジスト材１６を形成し、カソード電極７、及びアノード電極６のそれぞれの電極と電気的に接続するためのパターンを形成する。
　次に、図２５に示すように、レジスト材１６をマスクとして用い、絶縁膜１３をドライエッチング法やウェットエッチング法により除去する。ウェットエッチングでは熱リン酸を適用できる。
　次に、図２６Ａ及び図２６Ｂに示すように、レジスト材１６を除去し、蒸着法、スパッタ法などを用いて配線電極１４となる金属を埋め込む。
　次に、図２７に示すように、レジスト材１６をマスクとして用い、配線電極１４の一部をエッチングにより除去する。最後にレジスト材１６を除去し、図２８に示すように、配線電極１４ａ、１４ｂを形成する。
　［半導体装置の効果］
　以上説明したように、第１実施形態に係る半導体装置によれば、基板１の主面に形成された主溝９の側面に半導体領域２が形成され、半導体領域２上に電子供給領域３が形成される。これにより、基板１の一方向（Ｚ軸方向）に対して垂直方向に二次元電子ガス層４が形成される。二次元電子ガス層４は、主溝９の両端においてそれぞれカソード電極７及びアノード電極６に直接、接し、電気的に接続されることにより、順バイアスが印加された際に、電流が二次元電子ガス層４を通じて基板１の水平方向（Ｙ軸方向）に流れる。主溝９の側面において、主溝９の深さを深くすることで単位基板面積当たりの面積を増やすことができる。これにより二次元電子ガス層４の密度を増やすことができるため、大電流化が可能となる。
　また、カソード電極７及びアノード電極６は、主溝９の両端において二次元電子ガス層４に、直接、接続されている。カソード電極７及びアノード電極６と二次元電子ガス層４の間に、電子供給領域３、その他の電極や導電領域が介在していない。よって、二次元電子ガスによる電流は、二次元電子ガス層４とカソード電極７及びアノード電極６の間で、直接、流れるため、第１実施形態に係る半導体装置の高い電子移動度が損なわれることがない。つまり、二次元電子ガスの高い電子移動度を維持できる。よって、オン抵抗を低減できる。
　凹凸構造を、基板１の代わりに半導体領域２に形成した場合、半導体領域２の凹部の深さ或いは凸部の高さは数μｍが最大である。品質維持の観点から、半導体領域２の膜厚は１０μｍ以下であり、それ以上の深さ又は高さでは、窒化ガリウムからなる半導体領域２が割れやすくなってしまう。基板１の場合、主溝９の深さは例えば５００μｍであり、半導体領域２に凹凸構造を形成した場合に比べて、高いチャネル密度及び大電流化が可能となる。
　カソード電極７は二次元電子ガス層４にオーミック接続され、アノード電極６と二次元電子ガス層４との間にエネルギー障壁が存在する。主溝９の深さを深くすることで単位基板面積当たりの主溝９の側壁の面積を増やすことができる。すなわち二次元電子ガス層４の密度を増やすことができるため、大電流化が可能なダイオードを提供できる。
　また、第１実施形態に係る半導体装置によれば、主溝９は、主溝９の幅以上の深さを有する。これにより、平面のみを利用した半導体装置と比較して面積効率がよくなり大電流化が可能となる。
　基板１を絶縁または半絶縁基板にすることによって基板１に対して垂直方向への電流を防ぐことができる。また、後述するように、基板１の主面と対向する面に形成される第２フィールドプレート電極と半導体領域２の間の絶縁性を確保できるため、高耐圧な半導体装置を提供できる。
　また、半導体領域２が、主溝９の表面に接するバッファ層を有する。第１実施形態に係る半導体装置によれば、主溝９の側面にバッファ層を形成するため、基板１とバッファ層の上に形成される半導体領域２の格子定数の調整が可能である。そのため、高品質な半導体領域２が形成され、結晶欠陥による耐圧低下を低減することができる。
　また、第１実施形態に係る半導体装置によれば、半導体領域２は窒化ガリウムからなる層を有する。これにより、バンドギャップ及び絶縁破壊電界が大きい二次元電子ガス層４を形成することができるため、低抵抗及び高耐圧化が可能となる。
　また、第１実施形態に係る半導体装置によれば、主溝９の側面がシリコン（１１１）結晶面である。これにより、半導体領域２が窒化ガリウム及び電子供給領域３が窒化アルミニウムガリウムで形成される場合、主溝９の側面に選択的に成長させることが可能になるため主溝９の深さを深くすることでチャネル密度を制御できる。換言すれば、二次元電子ガス層４の密度を増やすことができるため、大電流化が可能となる。
　（第２実施形態）
　［半導体装置の構成］
　図２９Ａ～図２９Ｃを参照して、第２実施形態に係る半導体装置の構成を説明する。第２実施形態では、半導体装置として、半導体ヘテロ接合及び変調ドーピング技術を利用して形成される二次元電子ガスをチャネルとして有する高電子移動度電界効果トランジスタ（ＨＥＭＴ）を取り上げて説明する。
　第２実施形態に係る半導体装置は、基板１と、半導体領域２と、電子供給領域３と、二次元電子ガス層４と、第３電極としてのゲート電極５と、第２電極としてのドレイン電極６と、第１電極としてのカソード電極７と、素子分離領域８と、主溝９と、絶縁膜１３と、配線１４ａ～１４ｃ（まとめて、配線１４と呼ぶ場合もある）とを備える。
　基板１、半導体領域２、電子供給領域３は、第１実施形態と同じであり、説明を省略する。
　ドレイン電極６は、少なくとも二次元電子ガス層４に接して形成され、且つソース電極７と離間して形成される。ドレイン電極６は、二次元電子ガス層４にオーミック接続されている。図２９Ａ～図２９Ｃに示す例では、ドレイン電極６は、基板１の主面側から、電子供給領域３及び二次元電子ガス層４に接し、基板１と離間する深さまで形成される。より詳しくは、ドレイン電極６は、主溝９の一端側において二次元電子ガス層４のみならず、電子供給領域３にも、直接、接し、電気的に低抵抗で接する。ドレイン電極６は、複数の主溝９を跨ぐように、基板１の主面に沿い、主溝９の延伸方向と直交する方向（Ｘ軸方向）に延伸する。ドレイン電極６は、主溝９の延伸方向（Ｙ方向）においてソース電極７から離間して形成される。
　ソース電極７は、少なくとも二次元電子ガス層４に接して形成され、且つドレイン電極６と離間して形成される。ソース電極７は、二次元電子ガス層４にオーミック接続されている。図２９Ａ～図２９Ｃに示す例では、ソース電極７は、基板１の主面側から、電子供給領域３及び二次元電子ガス層４に接し、基板１と離間する深さまで形成される。より詳しくは、ソース電極７は、主溝９の他端側において二次元電子ガス層４のみならず、電子供給領域３にも、直接、接し、電気的に低抵抗で接する。ソース電極７は、複数の主溝９を跨ぐように、基板１の主面に沿い、主溝９の延伸方向と直交する方向（Ｘ軸方向）に延伸する。
　ゲート電極５は、主溝９の延伸方向（Ｙ軸方向）におけるソース電極７とドレイン電極６との間に位置し、電子供給領域３に接して形成される。図２９Ｂに示すように、ゲート電極５は、主溝９の側面に沿って形成された電子供給領域３の内側に形成される。換言すれば、ゲート電極５は、主溝９の側面に対して半導体領域２及び電子供給領域３を挟んで対向するように形成される。ゲート電極５は、半導体領域２及び電子供給領域３を隔てて、主溝９の延伸方向における一部に埋め込まれるように形成される。ゲート電極５は、主溝９の延伸方向と直交する方向（Ｘ軸方向）において、ソース電極７及びドレイン電極６と一致するように延伸する。
　素子分離領域８は、基板１の主面側において、半導体装置を他の回路などと電気的に絶縁するための領域である。素子分離領域８は、ソース電極７と基板１との間や、ドレイン電極６と基板１との間に形成される。
　絶縁膜１３は、半導体装置を他の回路などと電気的に絶縁し、機械的に保護するための膜である。絶縁膜１３は、シリコン窒化膜（Ｓｉ３Ｎ４）、シリコン酸化膜（ＳｉＯ２）などのセラミック材料を含む絶縁体からなる。絶縁膜１３は、ソース電極７、ドレイン電極６、及びゲート電極５の上方を除く基板１の主面側の全面に形成される。
　配線電極１４には、カソード電極７に接続される第１配線１４ａ、アノード電極６に接続される第２配線１４ｂ、及びゲート電極５に接続される第３配線１４ｃが含まれる。第１配線～第３配線とは互いに独立し、電気的に絶縁された配線である。
　［半導体装置の動作］
　次に、図２９Ａ～図２９Ｃに示す半導体装置の基本的な動作について説明する。
　半導体装置は、ソース電極７の電位を基準として、ドレイン電極６に所定の正の電位を印加した状態でゲート電極５の電位を制御することにより、トランジスタとして機能する。ゲート-ソース間電圧を所定の閾値以上にすると、ゲート電極５から電子供給領域３を介して半導体領域２に広がる空乏層がなくなる。これにより、二次元電子ガス層４が電子供給領域３と半導体領域２との界面に形成され、トランジスタがオン状態となる。電子は、ソース電極７からドレイン電極６に流れる。半導体装置は、ソース-ドレイン間を繋ぐチャネルの密度を主溝９の側面を利用することで向上させることができ、大電流化が可能となる。
　また、ゲート-ソース間電圧を所定の閾値より小さくすると、ゲート電極５から電子供給領域３を介して半導体領域２に空乏層が広がり、二次元電子ガス層４が消滅する。これにより、トランジスタがオフ状態となり、電流が遮断される。この際、ソース-ドレイン間に高い電圧が瞬間的に印加され、ゲート電極５からドレイン電極６に向かって空乏層が広がる。空乏層の長さがゲート電極５とドレイン電極６との距離になり、高い耐圧を求める場合はゲート電極５とドレイン電極６との距離を長くすればよい。
　半導体領域２は窒化ガリウムによって構成されている。バンドギャップおよび絶縁破壊電界が大きく、薄い厚さでも大きいな耐圧が得られる。したがって、半導体領域２の厚さを薄くして、主溝９の幅を狭くすることができる。よって、基板１の面積効率向上し、大電流密度の半導体素子を提供できる。
　［半導体装置の製造方法］
　次に、図３０Ａ～図５４Ｂを参照し、図２９Ａ～図２９Ｃに示す半導体装置の製造方法の一例を説明する。
　［第１工程］
　まず、図３０Ａ及び図３０Ｂに示すように、基板１の主面上に主溝９を形成するためのマスク材となる絶縁膜３１を形成する。絶縁膜３１は、例えば、シリコン酸化膜（ＳｉＯ２）からなり、数μｍ程度の厚さを有する。絶縁膜３１は、熱ＣＶＤ法やプラズマＣＶＤ法の化学気相堆積法により基板１上に堆積される。基板１は、主溝９の側面がシリコン結晶面となるように選定される。なお、シリコン結晶面は、（１１１）面である。
　次に、図３１Ａ及び図３１Ｂに示すように、フォトリソグラフィ法により、絶縁膜３１の上面にレジスト材２０を塗布し、主溝９の形成する予定の領域を選択的に除去する。つまり、レジスト材２０を主溝９の形成する予定の領域に開口を有する形状にパターニングする。
　次に、図３２Ａ及び図３２Ｂに示すように、残されたレジスト材２０をマスクとして、絶縁膜３１をパターニングする。パターニングは、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングにより行うことができる。
　絶縁膜３１のパターニングが完了した後、図３３Ａ及び図３３Ｂに示すように、酸素プラズマや硫酸などによりレジスト材２０を除去する。
　次に、図３４Ａ及び図３４Ｂに示すように、パターニングされた絶縁膜３１をマスクとして、ドライエッチング法により、基板１の主面に主溝９を形成する。より詳しくは、基板１の主面に沿う一方向（Ｙ軸方向）に延伸する主溝９を形成する。主溝９は、主溝９の幅に対する深さのアスペクト比が１以上となるように形成される。例えば、主溝９の幅は２０μｍ程度であり、深さは５００μｍ程度である。
　［第２工程］
　次に、図３５Ａ及び図３５Ｂに示すように、主溝９を形成した基板１に対して熱ＣＶＤ法によりバッファ層の成長を行う。具体的には、基板１をＭＯＣＶＤ装置内に導入し、所定温度（例えば６００℃）に昇温する。温度が安定したところで、基板１を回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を所定の流量で基板１の表面に導入しバッファ層の成長を行う。バッファ層の膜厚は数百ｎｍ程度である。その後、バッファ層上に、不純物がドープされていない窒化ガリウム（ＧａＮ）を堆積させることで、バッファ層とノンドープ窒化ガリウム層からなる半導体領域２を形成する。ノンドープ窒化ガリウム層の膜厚は要求耐圧値によって決まり、本実施形態では例えば５μｍとして説明する。
　［第３工程］
　次に、図３６Ａ及び図３６Ｂに示すように、第２工程で説明した方法と同様の方法で窒化アルミニウムガリウム（ＡｌＧａＮ）からなる電子供給領域３を形成する。電子供給領域３の膜厚は、数～数十ｎｍが好ましい。
　［第４工程］
　次に、図３７Ａ及び図３７Ｂに示すように、電子供給領域３上にマスク材となる絶縁膜３２を形成する。絶縁膜３２としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
　次に、図３８Ａ及び図３８Ｂに示すように、絶縁膜３２上にレジスト材１６を形成し素子分離エリアのパターニングを行う。
　次に、図３９に示すように、イオン注入法によってアルゴンイオンを注入することで素子分離領域８を設け、素子分離を行う。なお、本実施形態ではイオン注入法を用いたが、パターニングされたマスク材を用いドライエッチング法によりメサ構造を形成した基板１を用いてもよい。
　次に、図４０Ａ及び図４０Ｂに示すように、レジスト材１６を酸素プラズマや硫酸などで除去する。また、絶縁膜３２をフッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングによって除去する。
　［第５工程］
　次に、図４１Ａ及び図４１Ｂに示すように、電子供給領域３上にレジスト材１６を形成し、ソース電極７及びドレイン電極６のパターニングを行う。
　次に、図４２Ａ及び図４２Ｂに示すように、電子供給領域３から半導体領域２までドライエッチングによって電極埋め込みパターンを形成する。埋め込む深さは数十ｎｍ程度が好ましい。
　次に、図４３Ａ及び図４３Ｂに示すように、蒸着法、スパッタ法などを用いて、ソース電極７及びドレイン電極６となる金属を埋め込む。
　次に、図４４Ａ及び図４４Ｂに示すように、レジスト材１６上に形成された金属をアセトン溶液中でリフトオフすることでソース電極７及びドレイン電極６を形成する。
　次に、図４５Ａ及び図４５Ｂに示すように、電子供給領域３上に絶縁膜３４を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜３４としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
　次に、図４６Ａ及び図４６Ｂに示すように、絶縁膜３４をドライエッチング法やウェットエッチング法により除去する。ウェットエッチング法では熱リン酸を用いることができる。
　［第６工程］
　次に、図４７に示すように、電子供給領域３上にレジスト材１６を形成し、ゲート電極５のパターニングを行う。
　次に、図４８Ａ及び図４８Ｂに示すように、蒸着法、スパッタ法などを用いてゲート電極５となる金属を埋め込む。
　次に、図４９に示すように、レジスト材１６上に形成された電極をアセトン溶液中でリフトオフすることでゲート電極５を形成する。
　［第７工程］
　次に、図５０Ａ及び図５０Ｂに示すように、電子供給領域３及びゲート電極５上に絶縁膜１３を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
　次に、図５１に示すように、絶縁膜１３上にレジスト材１６を形成し、カソード電極７、アノード電極６及びゲート電極５のそれぞれの電極と電気的に接続するためのパターンを形成する。
　次に、図５２Ａ及び図５２Ｂに示すように、レジスト材１６をマスクとして用い、絶縁膜１３をドライエッチング法やウェットエッチング法により除去する。ウェットエッチングでは熱リン酸を適用できる。
　次に、図５３Ａ及び図５３Ｂに示すように、レジスト材１６を除去し、蒸着法、スパッタ法などを用いて配線電極１４となる金属を埋め込む。
　次に、図５４Ａ及び図５４Ｂに示すように、レジスト材１６を用いて配線電極１４のパターニングを行う。最後にレジスト材１６を除去し、図２９Ａ～図２９Ｃに示すように、配線電極１４を形成する。
　［半導体装置の効果］
　以上説明したように、第２実施形態に係る半導体装置によれば、基板１の主面に形成された主溝９の側面に半導体領域２が形成され、半導体領域２上に電子供給領域３が形成される。これにより、基板１の一方向（Ｚ軸方向）に対して垂直方向に二次元電子ガス層４が形成される。二次元電子ガス層４は、主溝９の両端においてそれぞれカソード電極７及びアノード電極６に直接、接し、電気的に接続されることにより、順バイアスが印加された際に、電流が二次元電子ガス層４を通じて基板１の水平方向（Ｙ軸方向）に流れる。主溝９の側面において、主溝９の深さを深くすることで単位基板面積当たりの面積を増やすことができる。これにより二次元電子ガス層４の密度を増やすことができるため、例えば、特許文献１記載の平面構造のＨＥＭＴに比べて大電流化が可能となる。
　また、ソース電極７及びドレイン電極６は、主溝９の両端において二次元電子ガス層４に、直接、接続されている。ソース電極７及びドレイン電極６と二次元電子ガス層４の間に、電子供給領域３、その他の電極や導電領域が介在していない。よって、二次元電子ガスによる電流は、二次元電子ガス層４とカソード電極７及びアノード電極６の間で、直接、流れるため、第２実施形態に係る半導体装置の高い電子移動度が損なわれることがない。つまり、二次元電子ガスの高い電子移動度を維持できる。よって、オン抵抗を低減できる。
　第２実施形態に係る半導体装置は、主溝９の延伸方向におけるソース電極７及びドレイン電極６の間に形成され、二次元電子ガス層４のキャリア数を制御するゲート電極５を更に備え、ソース電極７及びドレイン電極６は二次元電子ガス層４にオーミック接続されている。主溝９の深さを深くすることで単位基板面積当たりの主溝９の側壁の面積を増やすことができる。すなわち二次元電子ガス層４の密度を増やすことができるため、大電流化が可能な高電子移動度電界効果トランジスタを提供できる。
　ゲート電極５は、主溝９の側面に対して半導体領域２及び電子供給領域３を挟んで対向するように形成されている。ゲート電極５は主溝９の側面に対向するように主溝９の底部まで電子供給領域３を挟んで埋め込まれる。これにより、二次元電子ガス層４の濃度を均一にすることができるため、電解集中が起こりにくく高耐圧化が可能な半導体装置を提供できる。
　この他にも、第１実施形態の半導体装置と共通する構造によって得られる作用効果は、第２実施形態の半導体装置によっても得られることは言うまでもない。
　［変形例１］
　次に、第２実施形態の変形例１について説明する。変形例１では、基板１の材質としてシリコンではなく絶縁性サファイヤを用いる。サファイヤ基板は、シリコン基板と比較して、窒化ガリウムとの結晶格子定数のミスマッチが小さく、高品質な基板を得ることができるため、高耐圧な半導体装置を提供できる。さらにシリコン基板では必要であったバッファ層を大幅に削減することができるため安価に製造可能な半導体装置を提供できる。
　［変形例２］
　次に、第２実施形態の変形例２について説明する。変形例２では、基板１の材質としてシリコンではなく半絶縁体を用いる。半絶縁体としては、例えば炭化ケイ素（ＳｉＣ）が採用可能である。半絶縁性基板は、シリコン基板と比較して、窒化ガリウムとの結晶格子定数のミスマッチが小さく、高品質な基板を得ることができるため、高耐圧な半導体装置を提供できる。さらにシリコン基板と比較して絶縁性が高いことから、リーク電流の低減が可能な半導体装置を提供できる。また、基板１を半絶縁体にすることによって基板１に対して垂直方向（Ｚ方向）への電流を防ぐことができる。
　また、シリコンに比べて熱伝導性に優れる炭化ケイ素を用いることで基板１の冷却能力が向上する。よって、温度上昇に伴うオン抵抗の増大を防ぐことができるため、低損失化が可能な半導体装置を提供できる。
　［変形例３］
　次に、図５５Ａ～６８Ｂを参照して、第２実施形態の変形例３について説明する。
　［半導体装置の構成］
　図５５Ａ～５５Ｃに示すように、変形例３に係る半導体装置では、ゲート電極５は、ソース電極７とドレイン電極６との間に形成され、電子供給領域３に対して絶縁膜１３ａを挟んで形成される。つまり、変形例３では、ゲート電極５の直下に絶縁膜１３ａが形成され、ゲート電極５は電子供給領域３に接しない。その他の構成は、第２実施形態と同じである。また、変形例３に係る半導体装置の基本的な動作は、第２実施形態と同様のため記載を省略する。
　［半導体装置の製造方法］
　次に、変形例３に係る半導体装置の製造方法の一例を説明する。第１工程～第４工程に関しては、第２実施形態と同様であるため図示及び記載を省略する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
　［第５工程］
　図５６Ａ及び図５６Ｂに示すように、電子供給領域３上にレジスト材１６を形成し、ソース電極７及びドレイン電極６のパターニングを行う。
　次に、図５７に示すように、電子供給領域３から半導体領域２までドライエッチングによって電極埋め込みパターンを形成する。埋め込む深さは数十ｎｍ程度が好ましい。
　次に、図５８Ａ及び図５８Ｂに示すように、蒸着法、スパッタ法などを用いて、ソース電極７及びドレイン電極６となる金属を埋め込む。
　次に、図５９Ａ及び図５９Ｂに示すように、レジスト材１６上に形成された金属をアセトン溶液中でリフトオフすることでソース電極７及びドレイン電極６を形成する。
　次に、図６０Ａ及び図６０Ｂに示すように、電子供給領域３上に絶縁膜１３ａを堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３ａとしてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
　［第６工程］
　次に、図６１に示すように、絶縁膜１３ａ上にレジスト材１６を形成し、ゲート電極５のパターニングを行う。
　次に、図６２Ａ及び図６２Ｂに示すように、蒸着法、スパッタ法などを用いてゲート電極５となる金属を埋め込む。
　次に、図６３Ａ及び図６３Ｂに示すように、レジスト材１６上に形成された電極をアセトン溶液中でリフトオフすることでゲート電極５を形成する。
　［第７工程］
　次に、図６４Ａ及び図６４Ｂに示すように、電子供給領域３及びゲート電極５上に絶縁膜１３ｂを堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３ｂとしてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。ゲート電極５の下には絶縁膜１３ａが配置され、ゲート電極５の上には絶縁膜１３ｂが配置される。絶縁膜１３ａ及び絶縁膜１３ｂは、絶縁膜１３を構成する。
　次に、図６５に示すように、絶縁膜１３上にレジスト材１６を形成し、カソード電極７、アノード電極６及びゲート電極５のそれぞれの電極と電気的に接続するためのパターンを形成する。
　次に、図６６Ａ及び図６６Ｂに示すように、レジスト材１６をマスクとして用い、絶縁膜１３をドライエッチング法やウェットエッチング法により除去する。ウェットエッチングでは熱リン酸を適用できる。
　次に、図６７Ａ及び図６７Ｂに示すように、レジスト材１６を除去し、蒸着法、スパッタ法などを用いて配線電極１４となる金属を埋め込む。
　次に、図６８Ａ及び図６８Ｂに示すように、レジスト材１６を用いて配線電極１４のパターニングを行う。最後に、レジスト材１６を除去し、図５５Ａ～図５５Ｃに示すように、配線電極１４を形成する。
　［半導体装置の効果］
　変形例３では、ゲート電極５直下に絶縁膜１３ａが形成される。これにより、電子供給領域３とゲート電極５との間の絶縁性が高くなり、ゲート電圧を高めた際のリーク電流が低減できるため、大電流化が可能となる。
　［第４変形例］
　次に、図６９Ａ～図８４Ｂを参照して、第２実施形態の変形例４について説明する。
　［半導体装置の構成］
　図６９Ａ～図６９Ｃに示すように、変形例４に係る半導体装置では、ゲート電極５は、ソース電極７とドレイン電極６との間に形成され、電子供給領域３に入り込むように形成される。ゲート電極５が積層される領域の電子供給領域３は、ゲート電極５が積層されない領域に比べて薄く形成されている。ゲート電極５が積層される領域の電子供給領域３は、凹形状を有する。その他の構成は、第２実施形態と同じである。また、変変形例４に係る半導体装置の基本的な動作は、第２実施形態と同様のため記載を省略する。
　［半導体装置の製造方法］
　次に、変形例４に係る半導体装置の製造方法の一例を説明する。第１工程～第４工程に関しては、第２実施形態と同様であるため図示及び説明を省略する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
　［第５工程］
　図７０Ａ及び図７０Ｂに示すように、電子供給領域３上にレジスト材１６を形成し、ソース電極７及びドレイン電極６のパターニングを行う。
　次に、図７１に示すように、電子供給領域３から半導体領域２までドライエッチングによって電極埋め込みパターンを形成する。埋め込む深さは数十ｎｍ程度が好ましい。
　次に、図７２Ａ及び図７２Ｂに示すように、蒸着法、スパッタ法などを用いて、ソース電極７及びドレイン電極６となる金属を埋め込む。
　次に、図７３Ａ及び図７３Ｂに示すように、レジスト材１６上に形成された金属をアセトン溶液中でリフトオフすることでソース電極７及びドレイン電極６を形成する。
　次に、図７４Ａ及び図７４Ｂに示すように、電子供給領域３上に絶縁膜１３を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
　［第６工程］
　次に、図７５に示すように、絶縁膜１３上にレジスト材１６を形成し、ゲート電極５のパターニングを行う。
　次に、図７６Ａ及び図７６Ｂに示すように、電子供給領域３に対してドライエッチングまたはウェットエッチングによってゲート電極５を堆積させる部分のエッチングを行う。
　次に、図７７Ａ及び図７７Ｂに示すように、ゲート電極５直下の電子供給領域３をエッチングして膜厚を薄くする。エッチングによって、ゲート電極５直下の電子供給領域３の膜厚を制御する。この際、電子供給領域３のエッチング量（膜厚）は数～数十ｎｍ程度が好ましい。
　次に、図７８Ａ及び図７８Ｂに示すように、蒸着法、スパッタ法などを用いてゲート電極５となる金属を埋め込む。
　次に、図７９に示すように、レジスト材１６上に形成された電極をアセトン溶液中でリフトオフすることでゲート電極５を形成する。
　［第７工程］
　次に、図８０Ａ及び図８０Ｂに示すように、電子供給領域３及びゲート電極５上に絶縁膜１３を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
　次に、図８１に示すように、絶縁膜１３上にレジスト材１６を形成し、カソード電極７、アノード電極６及びゲート電極５のそれぞれの電極と電気的に接続するためのパターンを形成する。
　次に、図８２に示すように、レジスト材１６をマスクとして用い、絶縁膜１３をドライエッチング法やウェットエッチング法により除去する。ウェットエッチングでは熱リン酸を適用できる。
　次に、図８３Ａ及び図８３Ｂに示すように、レジスト材１６を除去し、蒸着法、スパッタ法などを用いて配線電極１４となる金属を埋め込む。
　次に、図８４Ａ及び図８４Ｂに示すように、レジスト材１６を用いて配線電極１４のパターニングを行う。最後に、レジスト材１６を除去し、図６９Ａ～図６９Ｃに示すように、配線電極１４を形成する。
　［半導体装置の効果］
　変形例４では、ゲート電極５が電子供給領域３に入り込んでいる。これにより、ゲート電極５の空乏層が電子供給領域３と半導体領域２との界面に形成される二次元電子ガス層４に影響を及ぼし、ゲート電極５直下の二次元電子ガス層４を消滅させることができ、ノーマリーオフ化が可能となる。
　［第５変形例］
　次に、図８５Ａ～図１０３Ｂを参照して、第２実施形態の変形例５について説明する。
　［半導体装置の構成］
　図８５Ａ～図８５Ｃに示すように、変形例５に係る半導体装置では、ゲート電極５は、ソース電極７とドレイン電極６との間に形成され、電子供給領域３に対してｐ型半導体領域１５を挟んで形成される。つまり、変形例５では、ゲート電極５直下にｐ型半導体領域１５が形成され、ゲート電極５は電子供給領域３に接しない。ゲート電極５と電子供給領域３の間にｐ型半導体領域１５が配置されている。その他の構成は、第２実施形態と同じである。また、変形例５に係る半導体装置の基本的な動作は、第２実施形態と同様のため記載を省略する。
　［半導体装置の製造方法］
　次に、変形例５に係る半導体装置の製造方法の一例を説明する。第１工程～第４工程に関しては、第２実施形態と同様であるため記載を省略する。また、同じ工程であっても第１実施形態と重複する部分については記載を省略する。
　［第５工程］
　図８６Ａ及び図８６Ｂに示すように、電子供給領域３上にレジスト材１６を形成し、ソース電極７及びドレイン電極６のパターニングを行う。
　次に、図８７に示すように、電子供給領域３から半導体領域２までドライエッチングによって電極埋め込みパターンを形成する。埋め込む深さは数十ｎｍ程度が好ましい。
　次に、図８８Ａ及び図８８Ｂに示すように、蒸着法、スパッタ法などを用いて、ソース電極７及びドレイン電極６となる金属を埋め込む。
　次に、図８９Ａ及び図８９Ｂに示すように、レジスト材１６上に形成された金属をアセトン溶液中でリフトオフすることでソース電極７及びドレイン電極６を形成する。
　次に、図９０Ａ及び図９０Ｂに示すように、電子供給領域３上に絶縁膜１３を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
　［第６工程］
　次に、図９１に示すように、絶縁膜１３上にレジスト材１６を形成し、ゲート電極５のパターニングを行う。
　次に、図９２Ａ及び図９２Ｂに示すように、残されたレジスト材１６をマスクとして、絶縁膜１３をパターニングして、電子供給領域３を露出させる。パターニングは、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングにより行うことができる。
　次に、図９３Ａ及び図９３Ｂに示すように、基板１に対して熱ＣＶＤ法により、不純物がドープされていない窒化ガリウム層の成長を行う。具体的には、基板１をＭＯＣＶＤ装置内に導入し、所定温度（例えば６００℃）に昇温する。温度が安定したところで、基板１を回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を所定の流量で基板１の表面に導入し、不純物がドープされていない窒化ガリウム層の成長を行う。その後、窒化ガリウム層にマグネシウムイオンを注入し、９００～１０００℃で加熱して活性化することで、ｐ型の窒化ガリウムからなるｐ型半導体領域１５を形成する。なお、イオン注入法以外では、マグネシウムを含むガスを投入してもよい。
　次に、図９４Ａ及び図９４Ｂに示すように、ゲート電極５を形成する部分にレジスト材１６を形成しパターニングする。
　次に、図９５Ａ及び図９５Ｂに示すように、ドライエッチング法によりゲート電極５を形成する部分以外のｐ型半導体領域１５を除去し、レジスト材１６についても除去する。
　次に、図９６に示すように、ゲート電極５を形成する部分以外にレジスト材１６を形成しパターニングを行う。
　次に、図９７Ａ及び図９７Ｂに示すように、蒸着法、スパッタ法などを用いてゲート電極５となる金属を埋め込む。
　次に、図９８に示すように、レジスト材２９上に形成された電極をアセトン溶液中でリフトオフすることでゲート電極５を形成する。
　［第７工程］
　次に、図９９Ａ及び図９９Ｂに示すように、電子供給領域３及びゲート電極５上に絶縁膜１３を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
　次に、図１００に示すように、絶縁膜１３上にレジスト材１６を形成し、カソード電極７、アノード電極６及びゲート電極５のそれぞれの電極と電気的に接続するためのパターンを形成する。
　次に、図１０１Ａ及び図１０１Ｂに示すように、レジスト材１６をマスクとして用い、絶縁膜１３をドライエッチング法やウェットエッチング法により除去する。ウェットエッチングでは熱リン酸を適用できる。
　次に、図１０２Ａ及び図１０２Ｂに示すように、レジスト材１６を除去し、蒸着法、スパッタ法などを用いて配線電極１４となる金属を埋め込む。
　次に、図１０３Ａ及び図１０３Ｂに示すように、レジスト材１６を用いて配線電極１４のパターニングを行う。最後に、レジスト材１６を除去し、図８５Ａ～図８５Ｃに示すように、配線電極１４を形成する。
　［半導体装置の効果］
　変形例５では、ゲート電極５の直下にｐ型半導体領域１５が形成される。これにより、電子供給領域３と半導体領域２の伝導体準位が引き上げられ、二次元電子ガス層４の伝導体準位をフェルミ準位よりも高い状態にすることができる。これにより、ノーマリーオフ化が可能となる。
　［第６変形例］
　次に、図１０４Ａ～図１１０を参照して、第２実施形態の変形例６について説明する。
　［半導体装置の構成］
　図１０４Ａ～図１０４Ｃに示すように、変形例６に係る半導体装置では、主溝９の端部は曲率半径を有する。より詳しくは、主溝９の側面において、主溝９の延伸方向に沿う端部が、主溝９の延伸方向に見て、電子供給領域３の厚さよりも大きな曲率半径を有する。主溝９の側面の端部には、主溝９の底面と交わる主溝９の側面の端部と、基板１の主面と交わる主溝９の側面の端部とが含まれる。主溝９の延伸方向（Ｙ方向）に垂直な切断面（ＸＺ平面）において、主溝９の端部は、電子供給領域３の厚さよりも大きな曲率半径を有する。
　このため、主溝９の表面に積層される半導体領域２、電子供給領域３、ゲート電極５、及び絶縁膜１３の主溝９の側面の端部に対応する部分は、第２実施形態の半導体装置に比べて、大きな曲率半径を有する。その他の構成は、第２実施形態と同じである。また、変形例６に係る半導体装置の基本的な動作は、第１実施形態と同様のため記載を省略する。
　［半導体装置の製造方法］
　次に、変形例６に係る半導体装置の製造方法の一例を説明する。第２工程～第７工程に関しては第２実施形態と同様であるため図示及び記載を省略する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
　［第１工程］
　まず、図１０５Ａ及び図１０５Ｂに示すように、基板１の主面上に主溝９を形成するためのマスク材となる絶縁膜３１を形成する。絶縁膜３１は、例えば、シリコン酸化膜（ＳｉＯ２）からなり、数μｍ程度の厚さを有する。絶縁膜３１は、熱ＣＶＤ法やプラズマＣＶＤ法の化学気相堆積法により基板１上に堆積される。基板１は、主溝９の側面がシリコン結晶面となるように選定される。なお、シリコン結晶面は、（１１１）面である。
　次に、図１０６Ａ及び図１０６Ｂに示すように、フォトリソグラフィ法により、絶縁膜３１の上面にレジスト材２０を塗布し、主溝９の形成する予定の領域を選択的に除去する。つまり、レジスト材２０を主溝９の形成する予定の領域に開口を有する形状にパターニングする。
　次に、図１０７Ａ及び図１０７Ｂに示すように、残されたレジスト材２０をマスクとして、絶縁膜３１をパターニングする。パターニングは、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングにより行うことができる。
　絶縁膜３１のパターニングが完了した後、図１０８Ａ及び図１０８Ｂに示すように、酸素プラズマや硫酸などによりレジスト材２０を除去する。
　次に、図１０９Ａ及び図１０９Ｂに示すように、パターニングされた絶縁膜３１をマスクとして、ドライエッチング法により、基板１の主面に主溝９を形成する。より詳しくは、基板１の主面に沿う一方向（Ｙ軸方向）に延伸する主溝９を形成する。主溝９は、主溝９の幅に対する深さのアスペクト比が１以上となるように形成される。例えば、主溝９の幅は２０μｍ程度であり、深さは５００μｍ程度である。
　次に、図１１０に示すように、主溝９を形成した基板１を熱処理することで、所定値以上の曲率半径を有する主溝９を形成する。この熱処理の条件は、例えば不活性ガス雰囲気下で１１００～１３００℃、アニール時間は１０～３０分である。主溝９の端部の曲率半径は、第２工程で形成される電子供給領域３の膜厚よりも大きい。
　［半導体装置の効果］
　変形例６では、主溝９の側面の主溝９の延伸方向に沿う端部が、主溝９の延伸方向に見て、電子供給領域３の厚さよりも大きな曲率半径を有する。これにより、主溝９が形成された基板１の主面及び主溝９の底面の角部において半導体領域２と電子供給領域３との間隔を一定に保つことができ、二次元電子ガス層４の濃度を均一にすることができる。これにより、電界集中が起こりにくくなり、高耐圧化が可能となる。
　［第７変形例］
　次に、図１１１Ａ～図１１３Ｂを参照して、第２実施形態の変形例７について説明する。
　［半導体装置の構成］
　図１１１Ａ～図１１１Ｃに示すように、変形例７に係る半導体装置では、電子供給領域３が、主溝９の側面の反対側の半導体領域２の表面に選択的に形成される。すなわち、主溝９の側面にのみ電子供給領域３が形成される。基板１の主面及び主溝９の底面には電子供給領域３が形成されない。その他の構成は、第２実施形態と同じである。また、変形例７に係る半導体装置の基本的な動作は、第２実施形態と同様のため記載を省略する。
　［半導体装置の製造方法］
　次に、変形例７に係る半導体装置の製造方法の一例を説明する。第１工程～第２工程、第４工程～第７工程に関しては、第２実施形態と同様であるため記載を省略する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
　［第３工程］
　図１１２Ａ及び図１１２Ｂに示すように、第２工程で説明した方法と同様の方法で窒化アルミニウムガリウム（ＡｌＧａＮ）からなる電子供給領域３を形成する。電子供給領域３の膜厚は、数～数十ｎｍが好ましい。
　次に、図１１３Ａ及び図１１３Ｂに示すように、ＲＩＥ（Reactive Ion Etching）、ＥＣＲ（Electron Cyclotron Resonance）、ＩＣＰ（Inductively Coupled Plasma）等の高密度プラズマエッチング装置を用いたドライエッチング法によって方向性エッチングを行うことで、電子供給領域３をエッチングする。基板１の主面及び主溝９の底面に形成された電子供給領域３がエッチングされ、主溝９の側面の電子供給領域３を残すことができる。
　［半導体装置の効果］
　変形例７では、主溝９の側面にのみ電子供給領域３が選択的に形成される。基板１の主面及び主溝９の底面に電子供給領域３が形成されないため、基板１の主面及び主溝９の底面における不均一な二次元電子ガス層４の濃度を抑制することができる。これにより、耐圧低下を防ぐことが可能となる。
　［第８変形例］
　次に、図１１４Ａ～図１２６Ｃを参照して、第２実施形態の変形例８について説明する。
　［半導体装置の構成］
　図１１４Ａ～図１１４Ｄに示すように、変形例８に係る半導体装置では、主溝９に接して電極溝１７が形成され、ソース電極７及びドレイン電極６が電極溝１７の内部に埋め込まれている。変形例８では、図１１４Ｄに示すように、主溝９の一方の端部に接して電極溝１７が形成され、電極溝１７にドレイン電極６が埋め込まれている。図示は省略するが、主溝９の他方の端部に接して電極溝１７が形成され、電極溝１７にソース電極７が埋め込まれている。主溝９の両端部の一方のみに接して電極溝１７が形成され、ソース電極７又はドレイン電極６のいずれか一方のみが電極溝１７に埋め込まれていてもよい。電極溝１７の側面に主溝９の側面と違う結晶面が表出している。つまり、（１１１）結晶面とは異なる結晶面が電極溝１７の側面に表出している。
　図１１４Ｄに示すように、電極溝１７の側面及び底面を含む領域には絶縁膜１３ｂが形成され、ソース電極７及びドレイン電極６は、絶縁膜１３ｂ及び素子分離領域８によって基板１から電気的に絶縁されている。その他の構成は、第２実施形態と同じである。また、変形例８に係る半導体装置の基本的な動作は、第２実施形態と同様のため記載を省略する。
　［半導体装置の製造方法］
　次に変形例８の半導体装置の製造方法の一例を説明する。第５工程～第７工程に関しては、第２実施形態と同様であるため記載を省略する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
　［第１工程］
　まず、図１１５Ａ及び図１１５Ｂに示すように、基板１の主面上に主溝９及び電極溝１７を形成するためのマスク材となる絶縁膜３１を形成する。絶縁膜３１は、例えば、シリコン酸化膜（ＳｉＯ２）からなり、数μｍ程度の厚さを有する。絶縁膜３１は、熱ＣＶＤ法やプラズマＣＶＤ法の化学気相堆積法により基板１上に堆積される。基板１は、主溝９の側面がシリコン結晶面となるように選定される。
　次に、図１１６Ａ及び図１１６Ｂに示すように、フォトリソグラフィ法により、絶縁膜３１の上面にレジスト材２０を塗布し、主溝９及び電極溝１７の形成する予定の領域を選択的に除去する。つまり、レジスト材２０を主溝９及び電極溝１７の形成する予定の領域に開口を有する形状にパターニングする。
　次に、図１１７Ａ及び図１１７Ｂに示すように、残されたレジスト材２０をマスクとして、絶縁膜３１をパターニングする。パターニングは、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングにより行うことができる。
　絶縁膜３１のパターニングが完了した後、図１１８Ａ及び図１１８Ｂに示すように、酸素プラズマや硫酸などによりレジスト材２０を除去する。
　次に、図１１９Ａ及び図１１９Ｂに示すように、パターニングされた絶縁膜３１をマスクとして、ドライエッチング法により、基板１の主面に主溝９及び電極溝１７を同時に形成する。より詳しくは、基板１の主面に沿う一方向（Ｙ軸方向）に延伸する主溝９、及び主溝９の両端部に接する電極溝１７を形成する。主溝９は、主溝９の幅に対する深さのアスペクト比が１以上となるように形成される。例えば、主溝９の幅は２０μｍ程度であり、深さは５００μｍ程度である。なお、主溝９の側面に表出する結晶面は（１１１）面である。一方、電極溝１７の側面は、主溝９の側面に平行ではなく、主溝９の側面に対して傾斜している。このため、電極溝１７の側面に表出する結晶面は（１１１）面とは異なる結晶面となる。電極溝１７と主溝９の深さは等しい。電極溝１７のＸ方向の幅は、主溝９から離れるほど広くなっている。電極溝１７のＸ方向の幅を、主溝９から離れるほど狭くすることで、電極溝１７の側面に（１１１）面とは異なる結晶面を表出させても構わない。
　［第２工程］
　次に、図１２０Ａ～図１２０Ｃに示すように、主溝９を形成した基板１に対して熱ＣＶＤ法によりバッファ層の成長を行う。具体的には、基板１をＭＯＣＶＤ装置内に導入し、所定温度（例えば６００℃）に昇温する。温度が安定したところで、基板１を回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を所定の流量で基板１の表面に導入しバッファ層の成長を行う。バッファ層の膜厚は数百ｎｍ程度である。その後、バッファ層上に、不純物がドープされていない窒化ガリウム（ＧａＮ）を堆積させることで、バッファ層とノンドープ窒化ガリウム層からなる半導体領域２を形成する。ノンドープ窒化ガリウム層の膜厚は要求耐圧値によって決まり、本実施形態では例えば５μｍとして説明する。
　［第３工程］
　次に、図１２１Ａ～図１２１Ｃに示すように、第２工程で説明した方法と同様の方法で窒化アルミニウムガリウム（ＡｌＧａＮ）からなる電子供給領域３を形成する。電子供給領域３の膜厚は、数～数十ｎｍが好ましい。
　なお、半導体結晶成長において、成長表面の形態に基づいて結晶成長を制御することが可能である。例えば、主溝９の側面と電極溝１７の側面に表出する結晶面を異ならせる。これにより、電極溝１７の側面及び底面を含む電極溝１７の表面には半導体領域２及び電子供給領域３を成長させずに、主溝９の表面にのみ選択的に半導体領域２及び電子供給領域３を成長せることができる。
　［第４工程］
　次に、図１２２に示すように、基板１を酸素雰囲気中で７００℃～１１００℃に加熱して、基板１（シリコン）が表出する電極溝１７の表面に選択的にシリコン酸化膜からなる絶縁膜１３ｂを形成する。絶縁膜１３ｂは、半導体領域２及び電子供給領域３が形成された主溝９の表面及び基板１の主面には形成されない。
　次に、図１２３Ａ～図１２３Ｃに示すように、電子供給領域３及び絶縁膜１３ｂの上にマスク材となる絶縁膜３９を形成する。絶縁膜３９としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
　次に、図１２４Ａ及び図１２４Ｂに示すように、絶縁膜３９上にレジスト材１６を形成し素子分離エリアのパターニングを行う。
　次に、図１２５Ａ及び図１２５Ｂに示すように、イオン注入法によってアルゴンイオンを注入することで素子分離領域８を設け、素子分離を行う。なお、本変形例ではイオン注入法を用いたが、パターニングされたマスク材を用いドライエッチング法によりメサ構造を形成した基板１を用いてもよい。
　次に、図１２６Ａ～１２６Ｃに示すように、レジスト材１６を酸素プラズマや硫酸などで除去する。また、絶縁膜３９をフッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングによって除去する。
　その後、図４１Ａ～図５４Ｂを参照して説明した第２実施形態の第５工程～第７工程を実施することにより、図１１４Ａ～図１１４Ｄに示す変形例８に係る半導体装置が完成する。
　［半導体装置の効果］
　変形例８では、ソース電極７及びドレイン電極６が電極溝１７に埋め込まれる。これにより、ソース電極７及びドレイン電極６は、基板１の主面上に形成される二次元電子ガス層４のみならず、主溝９の表面（側面及び底面）上に形成される二次元電子ガス層４にも、直接、接して形成される。よって、ソース電極７及びドレイン電極６は、二次元電子ガス層４におけるチャネルの密度を維持したまま、電流を取り出すことができるため、大電流化および低コンタクト抵抗化が可能となる。
　結晶成長させる主溝９と異なる結晶面を有する電極溝１７を形成することで、意図的に結晶成長させない領域を作ることができる。それにより、主溝９と電極溝１７の境界には半導体領域２と電子供給領域３が露出することになり、その後、電極溝１７に電極を形成することで二次元電子ガス層に対して良好なオーミック接合が取れるようになるため、オン抵抗を低減させることが可能な半導体装置を提供できる。
　また、第２実施形態の第５工程（図４２Ａ及び図４２Ｂ）において、ソース電極７及びドレイン電極６の電極埋め込みパターン（エッチング処理）を、数十ｎｍ程度の深さまで形成した。このエッチングパターンを、主溝９と同程度に深く形成することは難しい。AlGaN（電子供給領域３）/GaN（半導体領域２）が成膜されない結晶面を側面に露出する電極溝１７を第１工程において、主溝９と同時に形成する。これにより、第５工程において電極埋め込みパターンを主溝９と同程度に深く形成することなく、ソース電極７及びドレイン電極６を、主溝９の表面上に形成される二次元電子ガス層４に、直接、接して形成することができる。
　［第９変形例］
　次に、図１２７を参照して、第２実施形態の変形例９について説明する。変形例９では、少なくとも２つの半導体装置を備える（第１半導体装置、第２半導体装置）。２つの半導体装置は、第２実施形態に係る半導体装置でもよく、変形例１～変形例８に係る半導体装置でもよい。また、後述する第３実施形態または第４実施形態に係る半導体装置でもよい。また、２つの半導体装置は、同じもよく異なっていてもよい。２つに限らず、３つ以上の半導体装置（第３半導体装置、・・・）を備えていてもよい。
　図１２７は、３つの第２実施形態の半導体装置を備える例を示している。変形例９では、隣接する半導体装置との間でソース電極７またはドレイン電極６を互いに共有することができるため、半導体装置に用いられる電極を単体の半分にすることができる。これにより、基板１の面積効率が向上し大電流化が可能となる。
　［第１０変形例］
　第２実施形態の変形例１０～１２に係わる半導体装置は、電子供給領域３及び半導体領域２の少なくともいずれか一方に対して主溝９の延伸方向（Ｙ方向）に加わる応力を緩和する応力緩和構造をそれぞれ備える。先ず、図１２８Ａ～図１３８Ｃを参照して、第２実施形態の変形例１０に係わる応力緩和構造について説明する。
　［半導体装置の構成］
　図１２８Ａ～図１２８Ｅに示すように、変形例１０に係わる応力緩和構造は、ソース電極７とドレイン電極６の間の領域の外側において、主溝９の表面に接して形成される緩和用絶縁膜２１ａ及び緩和用絶縁膜２１ｂである。緩和用絶縁膜２１ａ及び緩和用絶縁膜２１ｂは、ソース電極７とドレイン電極６の間を繋ぐチャネル領域の外側に形成されている。
　図１２８Ｃに示すように、緩和用絶縁膜２１ｂは、基板１の表面及び主溝９の側面及び底面の上に形成され、緩和用絶縁膜２１ｂと基板１の間に電子供給領域３及び半導体領域２は形成されない。図示は省略するが、緩和用絶縁膜２１ａについても同様である。このように、緩和用絶縁膜２１ａ及び緩和用絶縁膜２１ｂは、ソース電極７とドレイン電極６の間の領域の外側において、主溝９の延伸方向に垂直な方向（Ｘ方向）に延伸し、主溝９の延伸方向（Ｙ方向）に沿って連続して形成される電子供給領域３及び半導体領域２を断ち切っている。その他の構成は、第２実施形態と同じである。また、変形例１０に係る半導体装置の基本的な動作は、第２実施形態と同様のため記載を省略する。
　なお、変形例１０では、緩和用絶縁膜２１ａ及び緩和用絶縁膜２１ｂの両方が形成されている例を示す。しかし、緩和用絶縁膜２１ａ及び緩和用絶縁膜２１ｂのいずれか一方のみが形成されていてもよい。また、変形例１０では、１つの緩和用絶縁膜２１ａ及び１つの緩和用絶縁膜２１ｂを形成する例を示す。しかし、ソース電極７の外側に複数の独立した緩和用絶縁膜２１ａを形成してもよい。また、ドレイン電極６の外側に複数の独立した緩和用絶縁膜２１ｂを形成してもよい。
　［半導体装置の製造方法］
　次に、変形例１０に係る半導体装置の製造方法の一例を説明する。第４工程～第７工程に関しては、第２実施形態と同様であるため図示及び記載を省略する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
　［第１工程］
　まず、図１２９Ａ及び図１２９Ｂに示すように、基板１の主面上に主溝９を形成するためのマスク材となる絶縁膜３１を形成する。絶縁膜３１は、例えば、シリコン酸化膜（ＳｉＯ２）からなり、数μｍ程度の厚さを有する。絶縁膜３１は、熱ＣＶＤ法やプラズマＣＶＤ法の化学気相堆積法により基板１上に堆積される。基板１は、主溝９の側面がシリコン結晶面となるように選定される。
　次に、図１３０Ａ及び図１３０Ｂに示すように、フォトリソグラフィ法により、絶縁膜３１の上面にレジスト材２０を塗布し、主溝９の形成する予定の領域を選択的に除去する。
　次に、図１３１Ａ及び図１３１Ｂに示すように、残されたレジスト材２０をマスクとして、絶縁膜３１をパターニングする。パターニングは、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングにより行うことができる。
　絶縁膜３１のパターニングが完了した後、図１５５Ａ及び図１５５Ｂに示すように、酸素プラズマや硫酸などによりレジスト材２０を除去する。
　次に、図１３３Ａ及び図１３３Ｂに示すように、パターニングされた絶縁膜３１をマスクとして、ドライエッチング法により、基板１の主面に主溝９を形成する。より詳しくは、基板１の主面に沿う一方向（Ｙ軸方向）に延伸する主溝９を形成する。主溝９は、主溝９の幅に対する深さのアスペクト比が１以上となるように形成される。例えば、主溝９の幅は２０μｍ程度であり、深さは５００μｍ程度である。
　主溝９の延伸方向(Ｙ方向)の長さは、図３４Ａ及び図３４Ｂの主溝９の長さに比べて長い。図３４Ａ及び図３４Ｂの開口は、ソース電極７とドレイン電極６の間の領域であって、チャネル領域に形成されていた。一方、図１３３Ａ及び図１３３Ｂの主溝９は、ソース電極７とドレイン電極６が形成される領域、及びソース電極７とドレイン電極６の間の領域の外側、つまり、緩和用絶縁膜２１ａ、２１ｂが形成される領域にも形成される。
　次に、図１３４Ａ及び図１３４Ｂに示すように、基板１を熱酸化することにより、主溝９の側面及び底面、及び基板１の表面に絶縁膜２１を成膜する。絶縁膜２１は、例えば、シリコン酸化膜（ＳｉＯ２膜）である。
　次に、図１３５Ａ～図１３５Ｃに示すように、フォトリソグラフィ法により、絶縁膜２１の上面にレジスト材１６を塗布し、緩和用絶縁膜２１ａ、２１ｂの形成する予定の領域のレジスト材１６を残し、その他のレジスト材１６を選択的に除去する。つまり、レジスト材１６を緩和用絶縁膜２１ａ、２１ｂが形成される領域に合わせてパターニングする。
　次に、図１３６Ａ～図１３６Ｃに示すように、パターニングされたレジスト材１６をマスクとして、ドライエッチング法により絶縁膜２１をエッチングして、緩和用絶縁膜２１ａ、２１ｂを形成する。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。その後、酸素プラズマや硫酸などによりレジスト材１６を除去する。これにより、主溝９の延伸方向の両端部に、緩和用絶縁膜２１ａ、２１ｂが形成される。
　［第２工程］
　次に、図１３７Ａ～図１３７Ｃに示すように、主溝９を形成した基板１に対して熱ＣＶＤ法によりバッファ層の成長を行う。具体的には、基板１をＭＯＣＶＤ装置内に導入し、所定温度（例えば６００℃）に昇温する。温度が安定したところで、基板１を回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を所定の流量で基板１の表面に導入しバッファ層の成長を行う。バッファ層の膜厚は数百ｎｍ程度である。その後、バッファ層上に、不純物がドープされていない窒化ガリウム（ＧａＮ）を堆積させることで、バッファ層とノンドープ窒化ガリウム層からなる半導体領域２を形成する。ノンドープ窒化ガリウム層の膜厚は要求耐圧値によって決まり、本変形例では例えば５μｍとして説明する。
　このとき、緩和用絶縁膜２１ａ、２１ｂが形成された領域に、半導体領域２は形成されない。つまり、緩和用絶縁膜２１ａ、２１ｂの上に、半導体領域２は成長しない。
　［第３工程］
　次に、図１３８Ａ～図１３８Ｃに示すように、第２工程で説明した方法と同様の方法で窒化アルミニウムガリウム（ＡｌＧａＮ）からなる電子供給領域３を形成する。電子供給領域３の膜厚は、数～数十ｎｍが好ましい。
　このとき、緩和用絶縁膜２１ａ、２１ｂが形成された領域に、電子供給領域３は形成されない。つまり、緩和用絶縁膜２１ａ、２１ｂの上に、電子供給領域３は形成されない。
　その後、図３７Ａ～図５４Ｂを参照して説明した第２実施形態の第４工程～第７工程を実施することにより、図１２８Ａ～図１２８Ｅに示す変形例１０に係る半導体装置が完成する。
　［半導体装置の効果］
　変形例１０に係わる半導体装置は、半導体領域２及び電子供給領域３の少なくともいずれか一方に対して主溝９の延伸方向に加わる応力を緩和する応力緩和構造を有する。半導体領域２及び電子供給領域３を結晶成長させる際の主溝９の延伸方向への応力を緩和することができ、膜割れを防ぐことが可能である。それにより、チャネル密度を低減させることなく高品質な基板１を得ることができ、大電流化が可能な半導体装置を提供できる。
　変形例１０に係わる応力緩和構造には、ソース電極７とドレイン電極６の間の領域の外側において、主溝９の表面に接して形成される緩和用絶縁膜２１ａ、２１ｂが含まれる。緩和用絶縁膜２１ａ、２１ｂを設けることにより、半導体領域２及び電子供給領域３が成長しない領域を作ることができる。つまり、緩和用絶縁膜２１ａ、２１ｂは、主溝９の延伸方向（Ｙ方向）に沿って連続して形成される電子供給領域３及び半導体領域２を断ち切っている。よって、主溝９の延伸方向への応力を緩和することができる。
　［第１１変形例］
　次に、図１３９Ａ～図１４６Ｂを参照して、第２実施形態の変形例１１に係わる応力緩和構造について説明する。
　［半導体装置の構成］
　図１３９Ａ～図１３９Ｅに示すように、変形例１１に係わる応力緩和構造は、ソース電極７とドレイン電極６の間の領域の外側において主溝９に交差する交差溝１８である。交差溝１８は、ソース電極７とドレイン電極６の間を繋ぐチャネル領域の外側に形成されている。交差溝１８は、主溝９の延伸方向（Ｙ方向）に対して垂直に交わる方向（Ｘ方向）に延伸する溝であり、その深さは、主溝９と同じ或いは主溝９よりも深い。交差溝１８の側面には、主溝９の側面とは異なる結晶面が表出している。交差溝１８の側面及び底面には、絶縁膜１８が形成されているが、半導体領域２及び電子供給領域３は形成されていない。
　このように、交差溝１８は、ソース電極７とドレイン電極６の間の領域の外側において、主溝９の延伸方向に垂直な方向（Ｘ方向）に延伸し、主溝９の延伸方向（Ｙ方向）に沿って連続して形成される電子供給領域３及び半導体領域２を断ち切っている。その他の構成は、第２実施形態と同じである。また、変形例１１に係る半導体装置の基本的な動作は、第２実施形態と同様のため記載を省略する。
　なお、変形例１１では、ソース電極７の外側及びドレイン電極６の外側の両方に交差溝１８が形成されている例を示すが、いずれか一方のみであってもよい。また、変形例１１では、ソース電極７の外側及びドレイン電極６の外側の各々に１つの交差溝１８を形成する例を示す。しかし、複数の独立した交差溝１８を形成してもよい。更に、変形例１０の緩和用絶縁膜２１ａ、２１ｂと変形例１１の交差溝１８を組み合わせて実施してもよい。つまり、ソース電極７とドレイン電極６の間の領域の外側において、Ｘ方向に延伸する緩和用絶縁膜（２１ａ、２１ｂ）及び交差溝１８を形成してもよい。
　［半導体装置の製造方法］
　次に、変形例１１に係る半導体装置の製造方法の一例を説明する。第４工程～第７工程に関しては、第２実施形態と同様であるため図示及び記載を省略する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
　［第１工程］
　まず、図１４０Ａ及び図１４０Ｂに示すように、基板１の主面上に主溝９及び交差溝１８を形成するためのマスク材となる絶縁膜３１を形成する。絶縁膜３１は、例えば、シリコン酸化膜（ＳｉＯ２）からなり、数μｍ程度の厚さを有する。絶縁膜３１は、熱ＣＶＤ法やプラズマＣＶＤ法の化学気相堆積法により基板１上に堆積される。基板１は、主溝９の側面がシリコン結晶面となるように選定される。
　次に、図１４１Ａ及び図１４１Ｂに示すように、フォトリソグラフィ法により、絶縁膜３１の上面にレジスト材２０を塗布し、主溝９及び交差溝１８の形成する予定の領域を選択的に除去する。つまり、レジスト材２０を主溝９及び交差溝１８の形成する予定の領域に開口を有する形状にパターニングする。
　次に、図１４２Ａ～図１４２Ｃに示すように、残されたレジスト材２０をマスクとして、絶縁膜３１をパターニングする。パターニングは、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングにより行うことができる。
　絶縁膜３１のパターニングが完了した後、図１４３Ａ及び図１４３Ｂに示すように、酸素プラズマや硫酸などによりレジスト材２０を除去する。
　次に、図１４４Ａ～図１４４Ｃに示すように、パターニングされた絶縁膜３１をマスクとして、ドライエッチング法により、基板１の主面に主溝９及び交差溝１８を同時に形成する。交差溝１８は、交差溝１８の幅に対する深さのアスペクト比が１以上となるように形成される。例えば、交差溝１８の深さは５００μｍ程度である。ここでは、主溝９及び交差溝１８を同時に形成する例を示すが、異なる工程で主溝９及び交差溝１８を形成しても構わない。
　［第２工程］
　次に、図１４５Ａ及び図１４５Ｂに示すように、主溝９を形成した基板１に対して熱ＣＶＤ法によりバッファ層の成長を行う。具体的には、基板１をＭＯＣＶＤ装置内に導入し、所定温度（例えば６００℃）に昇温する。温度が安定したところで、基板１を回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を所定の流量で基板１の表面に導入しバッファ層の成長を行う。バッファ層の膜厚は数百ｎｍ程度である。その後、バッファ層上に、不純物がドープされていない窒化ガリウム（ＧａＮ）を堆積させることで、バッファ層とノンドープ窒化ガリウム層からなる半導体領域２を形成する。ノンドープ窒化ガリウム層の膜厚は要求耐圧値によって決まり、本変形例では例えば５μｍとして説明する。
　このとき、交差溝１８の側面には、主溝９の側面とは異なる結晶面が表出している。このため、交差溝１８の側面に、半導体領域２は形成されない。
　［第３工程］
　次に、図１４６Ａ及び図１４６Ｂに示すように、第２工程で説明した方法と同様の方法で窒化アルミニウムガリウム（ＡｌＧａＮ）からなる電子供給領域３を形成する。電子供給領域３の膜厚は、数～数十ｎｍが好ましい。
　このとき、交差溝１８の側面には、主溝９の側面とは異なる結晶面が表出している。このため、交差溝１８の側面に、電子供給領域３は形成されない。
　その後、図３７Ａ～図５４Ｂを参照して説明した第２実施形態の第４工程～第７工程を実施することにより、図１３９Ａ～図１３９Ｅに示す変形例１１に係る半導体装置が完成する。
　［半導体装置の効果］
　変形例１１に係わる半導体装置は、半導体領域２及び電子供給領域３の少なくともいずれか一方に対して主溝９の延伸方向に加わる応力を緩和する応力緩和構造を有する。半導体領域２及び電子供給領域３を結晶成長させる際の主溝９の延伸方向への応力を緩和することができ、膜割れを防ぐことが可能である。それにより、チャネル密度を低減させることなく高品質な基板１を得ることができ、大電流化が可能な半導体装置を提供できる。
　変形例１１に係わる応力緩和構造には、ソース電極７とドレイン電極６の間の領域の外側において主溝９に交差する交差溝１８が含まれる。交差溝１８を設けることにより、半導体領域２及び電子供給領域３が成長しない領域を作ることができる。つまり、交差溝１８は、主溝９の延伸方向（Ｙ方向）に沿って連続して形成される電子供給領域３及び半導体領域２を断ち切っている。よって、主溝９の延伸方向への応力を緩和することができる。
　［第１２変形例］
　次に、図１３９Ａ～図１５０を参照して、第２実施形態の変形例１２に係わる応力緩和構造について説明する。
　［半導体装置の構成］
　変形例１２に係わる半導体装置は、少なくとも２つの半導体装置を備える（第１半導体装置、第２半導体装置）。２つの半導体装置は、第２実施形態に係る半導体装置でもよく、変形例１～変形例１１に係る半導体装置でもよい。また、後述する第３実施形態または第４実施形態に係る半導体装置でもよい。また、２つの半導体装置は、同じもよく異なっていてもよい。２つに限らず、３つ以上の半導体装置（第３半導体装置、・・・）を備えていてもよい。
　図１４７Ａ及び図１４７Ｂに示すように、第１半導体装置１００ａ及び第２半導体装置１００ｂは、基板１を共有し、接続溝２３が形成された接続領域を介して主溝９の延伸方向（Ｙ方向）に隣接している。図１４７Ｂに示すように、変形例１２に係わる応力緩和構造として、第１半導体装置１００ａが備える主溝９である第１主溝と、第２半導体装置１００ｂが備える主溝９である第２主溝とが、その側面の少なくとも一部に第１主溝及び前記第２主溝の側面と違う結晶面が表出している接続溝２３によって接続されている。
　第１主溝の延伸方向と第２主溝の延伸方向は、平行であるが、異なる直線上に配置されている。換言すれば、第１主溝の側面と第２主溝の側面は、平行であるが、異なる平面上に配置されている。接続溝２３は第１主溝の延伸方向と第２主溝の延伸方向の各々に対して傾斜している。換言すれば、接続溝２３の側面は第１主溝の側面と第２主溝の側面の各々に対して傾斜している。
　なお、変形例１２に係わる半導体装置の動作及び製造方法は、実施形態２と同じであり、説明を省略する。
　［半導体装置の効果］
　変形例１２に係わる半導体装置は、半導体領域２及び電子供給領域３の少なくともいずれか一方に対して主溝９の延伸方向に加わる応力を緩和する応力緩和構造（接続溝２３）を有する。半導体領域２及び電子供給領域３を結晶成長させる際の主溝９（第１主溝、第２主溝）の延伸方向への応力を緩和することができ、膜割れを防ぐことが可能である。それにより、チャネル密度を低減させることなく高品質な基板１を得ることができ、大電流化が可能な半導体装置を提供できる。
　変形例１２に係わる応力緩和構造には、第１半導体装置１００ａの第１主溝と、第２半導体装置１００ｂの第２主溝とに接続された接続溝２３であって、その側面の少なくとも一部に第１主溝及び前記第２主溝の側面と違う結晶面が表出している接続溝２３が含まれる。よって、半導体領域２及び電子供給領域３は、第１主溝及び第２主溝の側面に形成されるが、接続溝２３の側面には形成されない。よって、第１半導体装置１００ａと第２半導体装置１００ｂの間に、半導体領域２及び電子供給領域３が成長しない接続領域を作ることができる。つまり、接続溝２３は、主溝９の延伸方向（Ｙ方向）に沿って連続して形成される電子供給領域３及び半導体領域２を断ち切っている。よって、主溝９の延伸方向への応力を緩和することができる。
　なお、接続溝２３の第１代替例として、図１４８に示すように、その側面に２以上の異なる結晶面が供出した接続溝２４であってもよい。接続溝２４は、平面視において段差形状を有する。第１半導体装置１００ａと第２半導体装置１００ｂの間の一部分に、半導体領域２及び電子供給領域３が成長しない領域を形成することができる。
　接続溝２３の第２代替例として、図１４９に示すように、その側面に２以上の異なる結晶面が表出した接続溝２５であってもよい。接続溝２５の側面には、２つの異なる結晶面が供出している。また、第１主溝の延伸方向と第２主溝の延伸方向は、平行であり、且つ、同じ直線上に配置されている。換言すれば、第１主溝の側面と第２主溝の側面は、平行であり、且つ、同じ平面上に配置されている。
　接続溝２３の第３代替例として、図１５０に示すように、第１半導体装置１００ａの第１主溝９ａの延伸方向と第２半導体装置１００ｂの第２主溝９ｂの延伸方向とが平行ではなく、互いに傾斜している。接続領域２６において、第１主溝９ａと第２主溝９ｂとが接続されている。第１主溝９ａと第２主溝９ｂとが接続する接続領域２６において、半導体領域２及び電子供給領域３を結晶成長させる際の第１主溝及び第２主溝の延伸方向への応力が断ち切られる。よって、当該応力を緩和することができる。
　変形例１２は、変形例１０及び１１と組合せることにより、主溝の延伸方向への応力を更に緩和することができる。つまり、変形例１２の接続領域に、緩和用絶縁膜２１ａ、２１ｂ及び交差溝１８の少なくとも一方を組み合わせてもよい。
　（第３実施形態）
　次に、図１５１Ａ～図１５６Ｂを参照して、第３実施形態について説明する。第３実施形態が第２実施形態と異なるのは、半導体装置が第１フィールドプレート電極１１を有することである。第２実施形態と重複する構成については符号を引用してその説明は省略することとし、以下、相違点を中心として説明を行う。
　［半導体装置の構成］
　図１５１Ａ～図１５１Ｃに示すように、第１フィールドプレート電極１１は、ゲート電極５とドレイン電極６との間に形成され、主溝９に埋め込まれるように形成される。また、第１フィールドプレート電極１１は、電子供給領域３に絶縁膜１３を介して接するように形成される。また、第１フィールドプレート電極１１は、ソース電極７またはゲート電極５と同電位である。
　［半導体装置の動作］
　第２実施形態と同様にゲート-ソース間電圧を所定の閾値より小さくすると、ゲート電極５から電子供給領域３を介して半導体領域２に空乏層が広がり、二次元電子ガス層４が消滅する。これにより、トランジスタがオフ状態となり、電流が遮断される。この際、ソース-ドレイン間に高い電圧が瞬間的に印加される。これにより、ゲート電極５から、ドレイン電極６に向かって空乏層が広がる。この際、ドレイン電極６からゲート電極５へ電界がかかり、ゲート電極５のドレイン電極６側の端部に電界集中が起こるため、半導体装置の耐圧低下が起こる。
　第３実施形態では、ゲート電極５とドレイン電極６との間に第１フィールドプレート電極１１を形成しており、ドレイン電極６からの電界の一部は第１フィールドプレート電極１１にかかりゲート電極５の端部での電界集中を緩和できるため、耐圧低下を防ぐことができる。第１フィールドプレート電極１１は、配線電極１４と同じ材質の金属から成る。
　［半導体装置の製造方法］
　次に、第３実施形態に係る半導体装置の製造方法の一例を説明する。第１工程～第６工程に関しては、第２実施形態と同様であるため記載を省略する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
　［第７工程］
　次に、図１５２Ａ及び図１５２Ｂに示すように、電子供給領域３及びゲート電極５上に絶縁膜１３を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
　次に、図１５３に示すように、絶縁膜１３上にレジスト材１６を形成し、カソード電極７、アノード電極６及びゲート電極５のそれぞれの電極と電気的に接続するためのパターンを形成する。
　次に、図１５４Ａ及び図１５４Ｂに示すように、レジスト材１６をマスクとして用い、絶縁膜１３をドライエッチング法やウェットエッチング法により除去する。ウェットエッチングでは熱リン酸を適用できる。
　次に、図１５５Ａ及び図１５５Ｂに示すように、レジスト材１６を除去し、蒸着法、スパッタ法などを用いて配線電極１４及び第１フィールドプレート電極１１となる金属を埋め込む。
　次に、図１５６Ａ及び図１５６Ｂに示すように、レジスト材１６及びレジスト材１６ａを用いて配線電極１４及び第１フィールドプレート電極１１のパターニングを行う。レジスト材１６を形成し配線電極１４のパターニングを行う。同時に、レジスト材１６ａを形成し第１フィールドプレート電極１１のパターニングも行う。最後に、レジスト材１６及びレジスト材１６ａを除去し、図１５１Ａ～図１５１Ｃに示すように、配線電極１４ａ～１４ｃ及び第１フィールドプレート電極１１を形成する。
　［半導体装置の効果］
　第３実施形態によれば、第１フィールドプレート電極１１は、主溝９に埋め込まれるように形成される。第１フィールドプレート電極１１が主溝９に埋め込まれることによって平面を利用した半導体装置と比較して電極の面積効率を向上させることが可能となる。また、ゲート電極５とドレイン電極６との間に第１フィールドプレート電極１１が形成され、ドレイン電極６からの電界の一部は第１フィールドプレート電極１１にかかりゲート電極５の端部での電界集中を緩和できるため、耐圧低下を防ぐことができる。
　第１フィールドプレート電極１１は、トランジスタのみならず、第１実施形態に係わる半導体装置、すなわちダイオードに対しても適用可能である。この場合、第１フィールドプレート電極１１は、カソード電極７とアノード電極６との間に、絶縁膜を介して電子供給領域３に接するように形成される。第３実施形態と同様な効果が得られる。
　（第４実施形態）
　次に、図１５７Ａ～図１６８Ｃを参照して、第４実施形態について説明する。第４実施形態が第２実施形態と異なるのは、半導体装置が第２フィールドプレート電極１２を有することである。第２実施形態と重複する構成については符号を引用してその説明は省略することとし、以下、相違点を中心として説明を行う。
　［半導体装置の構成］
　図１５７Ａ～図１５７Ｃに示すように、第２フィールドプレート電極１２は、基板１の主面に対向する裏面に形成され、半導体領域２及び電子供給領域３に対して電気的に絶縁される。また、第２フィールドプレート電極４２は、基板１の裏面に主溝９を形成している柱部に形成される。柱部は、ゲート－ドレイン間に形成される。すなわち、第２フィールドプレート電極１２は、主溝９の延伸方向におけるゲート電極５とドレイン電極６との間に、基板１内において少なくとも一部が主溝９の側面に対向するように形成される。
　［半導体装置の動作］
　第２実施形態と同様にゲート-ソース間電圧を所定の閾値より小さくすると、ゲート電極５から電子供給領域３を介して半導体領域２に空乏層が広がり、二次元電子ガス層４が消滅する。これにより、トランジスタがオフ状態となり、電流が遮断される。この際、ソース-ドレイン間に高い電圧が瞬間的に印加される。これにより、ゲート電極５から、ドレイン電極６に向かって空乏層が広がる。この際、ドレイン電極６からゲート電極５へ電界がかかり、ゲート電極５のドレイン電極６側の端部に電界集中が起こるため、半導体装置の耐圧低下が起こる。
　ゲート電極５またはソース電極７と同電位の第２フィールドプレート電極４２が基板１の主面と対向する裏面のゲート－ドレイン間に埋め込まれるように形成されており、ゲート－ドレイン間の電界集中を緩和することができる。これにより高耐圧化が可能である。
　［半導体装置の製造方法］
　次に、第４実施形態に係る半導体装置の製造方法の一例を説明する。第２工程～第７工程に関しては、第２実施形態と同様であるため記載を省略する。第４実施形態では、第７工程の後に、第８工程を更に実施する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
　［第１工程］
　まず、図１５８Ａ及び図１５８Ｂに示すように、基板１の主面上に主溝９を形成するためのマスク材となる絶縁膜３１を形成する。絶縁膜３１は、例えば、シリコン酸化膜（ＳｉＯ２）からなり、数μｍ程度の厚さを有する。絶縁膜３１は、熱ＣＶＤ法やプラズマＣＶＤ法の化学気相堆積法により基板１上に堆積される。基板１は、主溝９の側面がシリコン結晶面となるように選定される。なお、シリコン結晶面は、（１１１）面である。
　次に、図１５９Ａ及び図１５９Ｂに示すように、フォトリソグラフィ法により、絶縁膜３１の上面にレジスト材２０を塗布し、主溝９の形成する予定の領域を選択的に除去する。つまり、レジスト材２０を主溝９の形成する予定の領域に開口を有する形状にパターニングする。
　次に、図１６０Ａ及び図１６０Ｂに示すように、残されたレジスト材２０をマスクとして、絶縁膜３１をパターニングする。パターニングは、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングにより行うことができる。
　絶縁膜３１のパターニングが完了した後、図１６１Ａ及び図１６１Ｂに示すように、酸素プラズマや硫酸などによりレジスト材２０を除去する。
　次に、図１６２Ａ及び図１６２Ｂに示すように、パターニングされた絶縁膜３１をマスクとして、ドライエッチング法により、基板１の主面に主溝９を形成する。より詳しくは、基板１の主面に沿う一方向（Ｙ軸方向）に延伸する主溝９を形成する。主溝９は、主溝９の幅に対する深さのアスペクト比が１以上となるように形成される。例えば、主溝９の幅は２０μｍ程度であり、深さは５００μｍ程度である。
　次に、図１６３Ａ～図１６３Ｃに示すように、主溝９を形成させた基板１の裏面に対してマスク材となる絶縁膜４０を形成する。絶縁膜４０の膜厚は数μｍが好ましい。絶縁膜４０としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
　次に、図１６４Ａ～図１６４Ｃに示すように、絶縁膜４０上にレジスト材１６を形成する。そして、図１６５Ａ～図１６５Ｃに示すように、主溝９の側面に対向する第２フィールドプレート電極１２を形成するためのパターンを形成する。
　次に、図１６６Ａ～図１６６Ｃに示すように、パターニングされたレジスト材１６をマスクにして絶縁膜４０をエッチングし、基板１の裏面に裏面溝１０を形成するためのマスクを形成する。その後、酸素プラズマや硫酸などによりレジスト材３０を除去する。
　次に、図１６７Ａ～図１６７Ｃに示すように、絶縁膜４０をマスクとして、ドライエッチング法により、基板１の裏面に裏面溝１０を形成する。その後、絶縁膜１３をフッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングによって除去する。
　［第８工程］
　第７工程を実施した後、図１６８Ａ～図１６８Ｃに示すように、基板１の裏面全体に蒸着法、スパッタ法などを用いて第２フィールドプレート電極１２を形成する。これにより、図１５７Ａ～図１５７Ｃに示す半導体装置が完成する。
　［半導体装置の効果］
　第４実施形態によれば、第２フィールドプレート電極１２は、基板１の裏面に接して形成される。これにより、基板１の裏面をフィールドプレート電極として活用できる。基板１の主面から配線を行う場合と比較して主面の配線を減らすことができるため、煩雑な配線が不要であり簡便に作製可能な半導体装置を提供できる。また、基板１の裏面に形成される第２フィールドプレート電極１２と半導体領域２との間の絶縁性を確保できるため、高耐圧化が可能となる。また、ゲート電極５またはソース電極７と同電位の第２フィールドプレート電極１２が基板１の裏面のゲート－ドレイン間に埋め込まれるように形成されており、ゲート－ドレイン間の電界集中を緩和することができる。これにより高耐圧化が可能となる。
　第２フィールドプレート電極１２は、トランジスタのみならず、第１実施形態に係わる半導体装置、すなわちダイオードに対しても適用可能である。この場合、第２フィールドプレート電極１２は、主溝９の延伸方向におけるカソード電極７とアノード電極６との間に、基板１内において少なくとも一部が主溝９の側面に対向するように形成される。第４実施形態と同様な効果が得られる。
　（その他の実施形態）
　上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
　例えば、上述した実施形態において、窒化ガリウムを用いる半導体装置の製造を説明したが、窒化ガリウム以外の材料を用いることも可能で、例えばヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）を用いてもよい。
　このように、本発明はここでは記載していない様々な実施形態等を含むことはもちろんある。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１　基板
２　半導体領域
３　電子供給領域
４　二次元電子ガス層
５　ゲート電極（第３電極）
６　カソード電極、ドレイン電極（第２電極）
７　アノード電極、ソース電極（第１電極）
９　主溝
１１　第１フィールドプレート電極
１２　第２フィールドプレート電極
１７　電極溝
１８　交差溝（応力緩和構造）
２１ａ、２１ｂ　緩和用絶縁膜（応力緩和構造）
２３、２４、２５　接続溝（応力緩和構造）
２６　接続領域（応力緩和構造）

Claims (23)

  1. 　基板と、
    　前記基板の主面に形成される主溝と、
    　前記主溝の表面に接して形成される半導体領域と、
    　前記主溝の表面のうち少なくとも前記主溝の側面の反対側の前記半導体領域の表面に接して形成され、前記半導体領域に二次元電子ガス層を発生させる電子供給領域と、
    　前記二次元電子ガス層に接して形成される第１電極と、
    　前記二次元電子ガス層に接して形成され、かつ前記第１電極から離間して形成される第２電極と、
    を備えることを特徴とする半導体装置。
  2. 　前記主溝が、前記主溝の幅以上の深さを有することを特徴とする請求項１に記載の半導体装置。
  3. 　前記主溝に接して形成された電極溝であって、その側面には前記主溝の側面と違う結晶面が表出している前記電極溝を更に有し、
    　前記電極溝の内部に前記第１電極または前記第２電極の少なくとも一方が形成される
    ことを特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記半導体領域及び前記電子供給領域の少なくともいずれか一方に対して前記主溝の延伸方向に加わる応力を緩和する応力緩和構造を更に有することを特徴とする請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記応力緩和構造には、前記第１電極と前記第２電極の間の領域の外側において、前記主溝の表面に接して形成される緩和用絶縁膜が含まれることを特徴とする請求項４に記載の半導体装置。
  6. 　前記応力緩和構造には、前記第１電極と前記第２電極の間の領域の外側において前記主溝に交差する交差溝が含まれることを特徴とする請求項４又は５に記載の半導体装置。
  7. 　請求項１～３のいずれか一項に記載の半導体装置である第１半導体装置と、前記第１半導体装置が備える前記主溝の延伸方向に隣り合う請求項１～３のいずれか一項に記載の半導体装置である第２半導体装置とを備え、
    　前記応力緩和構造として、
    　前記第１半導体装置が備える前記主溝である第１主溝と、前記第２半導体装置が備える前記主溝である第２主溝とが、その側面の少なくとも一部に前記第１主溝及び前記第２主溝の側面と違う結晶面が表出している接続溝によって接続されている
    ことを特徴とする請求項４～６のいずれか一項に記載の半導体装置。
  8. 　前記電子供給領域は、前記主溝の側面の反対側の前記半導体領域の表面に選択的に形成されることを特徴とする請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記主溝の側面の前記主溝の延伸方向に沿う端部が、前記主溝の延伸方向に見て、前記電子供給領域の厚さよりも大きな曲率半径を有することを特徴とする請求項１～８のいずれか１項に記載の半導体装置。
  10. 　前記主溝の延伸方向における前記第１電極と前記第２電極の間に、絶縁膜を介して前記電子供給領域に接するように形成される第１フィールドプレート電極を更に備え、
    　前記第１フィールドプレート電極は、前記第１電極と同電位である
    ことを特徴とする請求項１～９のいずれか一項に記載の半導体装置。
  11. 　前記主溝の延伸方向における前記第１電極と前記第２電極との間に、前記基板内において少なくとも一部が前記主溝の側面に対向するように形成された第２フィールドプレート電極を更に備え、
    　前記第２フィールドプレート電極は、前記第１電極と同電位であることを特徴とする請求項１～１０のいずれか１項に記載の半導体装置。
  12. 　前記基板が、絶縁体又は半絶縁体からなることを特徴とする請求項１～１１のいずれか１項に記載の半導体装置。
  13. 　前記半導体領域が、前記主溝の表面に接するバッファ層を有することを特徴とする請求項１～１２のいずれか１項に記載の半導体装置。
  14. 　前記半導体領域が、窒化ガリウムからなる層を有することを特徴とする請求項１～１３のいずれか１項に記載の半導体装置。
  15. 　前記基板が、シリコンからなり、
    　前記主溝の側面が、シリコンの（１１１）結晶面であることを特徴とする請求項１～１４のいずれか１項に記載の半導体装置。
  16. 　前記基板が、炭化シリコンからなることを特徴とする請求項１～１５のいずれか１項に記載の半導体装置。
  17. 　請求項１～１６のいずれか一項に記載の半導体装置である第１半導体装置と、請求項１～１６のいずれか一項に記載の半導体装置である第２半導体装置とを備え、
    　前記第１半導体装置及び前記第２半導体装置が、前記第１電極又は前記第１電極を互いに共有することを特徴とする半導体装置。
  18. 　前記第１電極は前記二次元電子ガス層にオーミック接続され、前記第２電極と前記二次元電子ガス層との間にエネルギー障壁が存在することを特徴とする請求項１～１７のいずれか一項に記載の半導体装置。
  19. 　前記主溝の延伸方向における前記第１電極と前記第２電極の間に形成され、前記二次元電子ガス層のキャリア数を制御する第３電極を更に備え、
    　前記第１電極及び前記第２電極は前記二次元電子ガス層にオーミック接続されている
    ことを特徴とする請求項１～１７のいずれか一項に記載された半導体装置。
  20. 　前記第３電極は、前記主溝の側面に対して前記半導体領域及び電子供給領域を挟んで対向するように形成されることを特徴とする請求項１９に記載の半導体装置。
  21. 　前記主溝の延伸方向における前記第３電極と前記第２電極の間に、絶縁膜を介して前記電子供給領域に接するように形成される第１フィールドプレート電極を更に備え、
    　前記第１フィールドプレート電極は、前記第１電極又は前記第３電極と同電位である
    ことを特徴とする請求項１９又は２０に記載の半導体装置。
  22. 　前記主溝の延伸方向における前記第３電極と前記第２電極との間に、前記基板内において少なくとも一部が前記主溝の側面に対向するように形成された第２フィールドプレート電極を更に備え、
    　前記第２フィールドプレート電極が、前記第１電極又は前記第３電極と同電位であることを特徴とする請求項１９～２１のいずれか１項に記載の半導体装置。
  23. 　請求項１～３のいずれか一項に記載の半導体装置である第１半導体装置と、前記第１半導体装置が備える前記主溝の延伸方向に隣り合う請求項１～３のいずれか一項に記載の半導体装置である第２半導体装置とを備え、
    　前記応力緩和構造として、
    　前記第１半導体装置が備える前記主溝である第１主溝の側面、及び前記第２半導体装置が備える前記主溝である第２主溝の側面に、異なる結晶面が表出している
    ことを特徴とする請求項４～６のいずれか一項に記載の半導体装置。
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