JP2014534632A - 凹型電極構造を有する半導体装置 - Google Patents

凹型電極構造を有する半導体装置 Download PDF

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Abstract

【解決手段】電極構造体が開示され、その導電領域には半導体領域内への凹部が形成されている。溝は半導体領域に形成され得る。このような導電領域はこの溝内に形成され得る。電極構造体は、電界効果トランジスタ又はダイオードのような半導体装置に使用され得る。電極構造体を含む窒化系パワー半導体装置が説明され、これが漏れ電流を減少させ、かつ、さもなければ、性能を向上させることができる。

Description

ここに開示された装置及び技術は、導電領域が半導体領域において窪まされた電極構造体を有する半導体構造体、特に、１つ以上の電極構造体を使用した窒化系半導体装置のような半導体装置に関連する。
改良されたパワートランジスタは、進化した配電システム、より強固なエネルギー供給ネットワーク及び高効率の発電及び変換に対する新しい試みが望まれている。このようなシステムは、昇圧又は降圧する非常に高効率なコンバータに依存するとともに、高電圧の阻止を可能とするパワートランジスタを使用する。ハイブリッド車両において、例えば、阻止電圧が５００Ｖより大きいパワートランジスタが電気モータを駆動させるべくバッテリからの直流電力を交流電力に変換するために使用される。
このような使用において、使用される従来のパワー装置（例えば、トランジスタ又はダイオード）はシリコンで形成される。しかし、シリコンの制限された臨界電場及びその比較的に高い抵抗は、入手可能な民生部品、回路及びシステムを、非常に大きく、かつ重たく及び低周波数で動作させる原因となっていた。そのため、このような民生部品は、次世代のハイブリッド車両及びその他の使用には不適当であった。
高い阻止電圧かつ低いオン抵抗を要求する高効率のパワーエレクトロニクス機器を実現した窒化半導体装置を提供することが提案されている。
いくつかの実施形態はソース領域及びドレイン領域を含む電界効果トランジスタに関連している。また、この電界効果トランジスタは、ソース領域及びドレイン領域間の半導体領域を含む。半導体領域はソース領域及びドレイン領域間に延びる方向に沿って延出する溝を有する。また、この電界効果トランジスタは、溝内に形成された導電領域を有する導電電極を含む。この導電電極は前記ソース領域及び前記ドレイン領域間の距離の部分だけに延出する。また、この電界効果トランジスタは、半導体領域及び導電電極間の絶縁領域を有する。この絶縁領域は少なくとも部分的に前記半導体領域及び前記導電電極間の境界面に亘って延出する。
いくつかの実施形態は自身に形成された溝を有する半導体領域を含むダイオードに関連している。このダイオードは、ダイオードのアノードを形成する導電電極を含む。この導電電極は、前記半導体領域の溝の中に形成された導電領域を含む。
いくつかの実施形態は半導体構造体に関連し、その半導体構造体は、ＩＩＩ−Ｎ族半導体材料を含む半導体領域を含む。この半導体領域はその中に形成された溝を有する。また、この半導体構造体は導電電極を含む。この導電電極は、この半導体領域の溝内に形成される導電領域を含む。また、この半導体構造体は前記半導体領域及び導電電極間に絶縁領域を有する。この絶縁領域は少なくとも部分的に前記半導体領域及び前記導電電極間の境界面に亘って延出する。
いくつかの実施形態は半導体構造体の製造方法に関連する。この方法は、ＩＩＩ−Ｎ族半導体材料を含む半導体領域に溝を形成することを含む。また、この方法は、少なくとも半導体領域の一部を覆う絶縁領域を形成することを含む。また、この方法は、前記半導体領域の前記溝において導電電極を形成することを含む。この絶縁領域は少なくとも部分的に前記半導体領域及び前記導電電極間の境界面に亘って延出する。
上記は例として提供するものであり、限定する意図はないものとする。
図面において、様々な図面で示されるそれぞれ同一又はほぼ同一の構成要素は参考符号によって表現される。明確にするため、各図の全ての構成要素に符号が付されていない。図面が寸法通りで描かれている必要はなく、図示される技術及びここで説明される装置の様々な側面にその代わりに重点が置かれている。
いくつかの実施形態による電極構造体の上面図を示す。 図１ａのＡ−Ａ線に沿った電極構造体の断面図を示し、いくつかの実施形態による電極構造体の低部が半導体領域の溝内に形成されている。 図１ａのＡ−Ａ線に沿った電極構造体の断面図を示し、絶縁材料が半導体領域及び電極構造体の少なくとも一部間に存在する。 半導体における溝が電極の上部によって覆われているチップのエリアを越えて延出する電極構造体の上面図を示す。 半導体における溝が電極の第１の側部における電極の上部によって覆われているチップのエリアを越えて延出する電極構造体の上面図を示す。 いくつかの実施形態による電界効果トランジスタの上面図を示す。 図２ａのＢ−Ｂ線に沿った電界効果トランジスタの断面図を示す。 チャネル領域に対応する図２ｂの一部をより詳細に示す。 図２ｂに示される断面図の斜視図を示す。 半導体領域及び電極間に絶縁材料のない電界効果トランジスタの断面図を示す。 チャネル領域に対応する図２ｂの一部をより詳細に示す。 上方延出半導体領域の３つの側部上のチャネルを有する電界効果トランジスタを示す。 いくつかの実施形態によるノーマリーオフゲート領域を有する電界効果トランジスタを示す。 いくつかの実施形態によるゲート及びフィールドプレートを有する電界効果トランジスタを示す。 いくつかの実施形態による半導体領域における溝の変形を示す。 半導体領域の溝の範囲内における少なくとも部分的な電極構造体の変形を示す。 本明細書に説明されたような電極構造体を有する電界効果トランジスタの実施形態の走査型電子顕微鏡及び原子間力顕微鏡による画像を示す。 追加的な電界効果トランジスタの実施形態の走査型電子顕微鏡による画像を示す。 追加的な電界効果トランジスタの実施形態の走査型電子顕微鏡による画像を示す。 試作型のノーマリーオフＧａＮトランジスタの直流特性を示す。 試作型のノーマリーオフＧａＮトランジスタの直流特性を示す。 ＶＤＳの作用としての漏れ電流のプロットを示す。 ＶＧＳの作用としての漏れ電流のプロットを示す。 様々なトランジスタ技術を比較するプロットを示す。 いくつかの実施形態によるダイオード構造の上面図を示す。 いくつかの実施形態によるダイオード構造の上面図を示す。 いくつかの実施形態による凹部が形成されたアノードを有する試作型ＡｌＧａＮ／ＧａＮショットキーダイオードの電流対電圧特性を示す。
上述したように、高い阻止電圧と、低いオン抵抗とを要求する高効率のパワーエレクトロニクス機器を実現した窒化半導体装置を提供することが提案されている。しかしながら、従来の窒化系半導体装置には、いくつかの技術的な問題がある。従来の窒化系半導体装置においては、オフ状態における過度な漏れ電流が問題の一つとなっていた。例えば、窒化系電界効果トランジスタは、オフ状態において、チャネル領域の下でソース端子及びドレイン端子間で漏れ電流が高いドレインバイアス電圧において流れ得る。従来のＧａＮ（ガリウム窒素）系トランジスタの降伏電圧では、１ｍＡ／ｍｍの漏れ電流レベルが文献には報告されている。このような高い値の漏れ電流は、典型的には、１００ｍｍより大きい幅を有する大きいサイズのパワートランジスタにとって実際的ではない。
その他の改良は、高性能のノーマリーオフ窒素系トランジスタを製造する点にある。従来のノーマリーオフ窒素系トランジスタを製造する方法は、１）ゲート凹部形成技術、２）プラズマ処理、３）ＧａＮＭＩＳＦＥＴを形成すること、及び４）ゲートインジェクションＧａＮトランジスタを形成すること、を含む。これら従来技術は、チャネル移動度を低下させ、又はゲートオーバードライブの能力が制限され、結果的に高いチャネル抵抗及び低いドレイン電流密度となる。
本明細書には、窒化半導体装置及び漏れ電流の減少（例えば、１μＡ／ｍｍ又はそれより小さく）及びノーマリーオフ窒化系トランジスタの高い性能を可能とすることに関連する技術が説明されている。本明細書に説明される電極構造体は、トランジスタ及びダイオードのような半導体装置における性能を向上させるために使用され得る。このような電極構造体は、半導体領域において凹部が形成された導電材料の領域を含む。例えば、電極構造体は、半導体領域において溝の内に形成された導電材料の領域を含み得る。本明細書に説明されるような電極構造体を使用するため形成された窒化半導体装置は、以下に述べるように、オフ状態の漏れ電流を減少させることを達成できる。説明されるノーマリーオフ窒化系トランジスタはオン抵抗の減少及び電流密度の増加により結果として性能が向上する。説明される代表的な電極構造体はトランジスタ、ダイオード又はその他の適切な半導体装置に使用され得る。
図１ａは、いくつかの実施形態による半導体チップにおいて形成され得る電極構造体１ａの上面図を示す。図１ａは、代表的な半導体チップの領域の上面図を示す。図１ａに示すように、電極構造体１ａは、上部電極領域２と、この上部電極領域２から下方へ延出する下部電極領域３とを含む。図１ａに示すように、この下部電極領域３は、互いに平行に延出する導電性プレート又はその他の領域を含み得る。この下部電極領域３は、パターン構造体を有し得る。図１ａに例示するように、この下部電極領域３は周期ｐの周期的構造を有し得る。この下部電極領域３は、図１ａに示されるように、長さｌ３及び幅Ｗ３を有し得る。この上部電極領域２は長さｌ２及び幅Ｗ２を有し得る。
図１ｂは、図１ａのＡ−Ａ線に沿った電極構造体の断面図を示す。図１ｂに示すように、上部電極領域２は半導体領域４上に形成され得る。下部電極領域３には、下部電極領域３が上部電極領域２から半導体領域４内に下方に延びるように、半導体領域４内において凹部が形成される。図１ｂに示される例においては、下部電極領域３は、半導体領域４における溝内に形成されている。下部電極領域３は、溝の全部又は一部を埋め得る。この溝は、高さｈを有する。溝間の半導体領域４の部分は、ここでは半導体領域４の上方延出部とする。
図１ｃは、電極構造体のその他の実施形態の断面図を示し、その中において、半導体領域４及び電極構造１ａ間に絶縁材料５が存在する。このような実施形態において、絶縁材料５は、半導体領域４及び電極構造１ａ間の全部の境界面に沿って存在し得る。
図１ｄは、電極構造１ｄのその他の実施形態の変形例の上面図を示し、その中において溝７が上部電極領域２の第１の側部及び第２の側部の両方の上の上部電極領域２に覆われたチップの範囲を越えて延びる。下部電極領域３は溝７内に延出し得る。下部電極領域３は、溝７の全部又は部分を埋め得る。例えば、下部電極領域３は、溝７の部分を埋めている場合、下部電極領域は上部電極領域２の下方に位置する溝７の部分を埋め得る。電極構造体１ｄは、例えば、図１ｂ又は図１ｃに示されるような断面を有し得る。
図１ｅは、電極構造１ｅのその他の実施形態の変形例の上面図を示し、その中において溝７が上部電極領域２の一方の側部の上の上部電極領域２に覆われたチップの範囲を越えて延びる。下部電極領域３は溝７内に延出し得る。下部電極領域３は、溝７の全部又は部分を埋め得る。例えば、下部電極領域３は、溝７の部分を埋めている場合、下部電極領域は上部電極領域２の下方に位置する溝７の部分を埋め得る。電極構造体１ｅは、例えば、図１ｂ又は図１ｃに示されるような断面を有し得る。
その他の適切な電極構造体が使用され得る。いくつかの実施形態において、図１ａ、図１ｄ又は図１ｅに示されるような上面を有する電極構造体１が使用され得る。電極構造体は、図１ｂ及び図１ｃに示すようなその他の適切な断面を有し得る。電極構造体１に関して、図１ｂ及び図１ｃに示されるようなその他の適切な断面を有する、図１ａ、図１ｄ及び図１ｅの何れかに示されるような電極構造体が参照して使用される。
様々な適切な材料は、電極構造体１、半導体領域４及び絶縁材料５のために使用され得る。いくつかの実施形態において、半導体領域４はＩＩＩ族元素及び窒素を含むＩＩＩ−Ｎ族半導体材料のような１層以上のＩＩＩ−Ｖ族半導体を含む。ＩＩＩ−Ｎ族材料の例は、ＧａＮ（窒化ガリウム)、ＡｌｘｌＧａ１−ｘｌＮ（適切なアルミニウムの含有量ｘ１の窒化アルミニウムガリウム）及びＡｌｘ２Ｉｎｙ２Ｇａｚ２Ｎ（適切なアルミニウム、インジウム及びガリウムを有する窒化アルミニウムガリウムインジウムはそれぞれｘ２，ｙ２及びｚ２を含有し、それらｘ２＋ｙ２＋ｚ２＝ｌ及びｘ２，ｙ２及びｚ２のそれぞれが０より大きい又は０と等しく、かつ１より小さく、又は１と等しい）を例として含む。しかしながら、半導体材料のその他の適切な種類が使用され得る。いくつかの実施形態において、半導体領域４は、Ｓｉ（シリコン）及び／又はＧｅ（ゲルマニウム）及び／又はＳｉＣ（シリコン カーバイド）及び／又はダイヤモンドのようなＩＶ族半導体を含み得る。しかしながら、ＩＩＩ−Ｖ又はＩＶ族半導体に限定されずに、半導体材料のその他の適切な種類が使用され得る。電極構造体１は、例えば、金属、合金、又はドープ半導体材料のようなその他の適切な導電材料で形成され得る。上部電極領域２及び下部電極領域３が同一材料又は異なる材料で形成され得る。いくつかの実施形態において、ワイドバンドギャップ材料（例えば、窒化アルミニウム）が使用され得る。絶縁材料５が存在する場合、酸化物（例えば、酸化シリコン）、窒化物（例えば、窒化シリコン）等のようなその他の適切な種類の絶縁材料が絶縁材料５のために使用され得る。
図１ａ〜１ｅに示されるような電極構造体は、例えば、トランジスタ及びダイオードのような半導体装置に包含される。いくつかの実施形態において、ＦＥＴ（電界効果トランジスタ）は、ゲート電極、ソース電極又はドレイン電極のうち１つ以上の電極のため本明細書に説明されるような電極構造体を含み得る。いくつかの実施形態において、電界効果トランジスタが形成され得て、その中には、フィールドプレート又はボディダイオードのアノードに含まれるような、本明細書に説明される電極構造体が設けられる。
トランジスタの実施形態において、ここで説明される少なくとも１つの電極構造体を含む。半導体領域内に凹部が形成された電極領域を有する電極構造体の使用は、電界効果トランジスタにおける漏れ電流の減少を可能にする。従来の窒化系トランジスタにおいて、トランジスタがオフ状態にあって、ドレインの電圧の発生を阻止しているとき、漏れ電流は、チャネル障壁高さの減少のためトランジスタのチャネル領域の下のソース及びドレイン領域間を流れ得る。この現象は、障壁低下効果（ＤＩＢＬ：Drain Induced Barrier Lowering）と呼ばれている。ＤＩＢＬの効果は、比較的にトランジスタのゲート長が短い場合に特に大きい。本発明者らは、トランジスタのチャネル領域の下で漏れ電流が流れるため、従来のゲート電極が漏れ電流を減少させることに関して非効率であると認識している。本明細書に示される電極構造体は、半導体領域内に延出する電極領域（例えば、チャネル領域の側部）の使用を通して、チャネル領域の下で流れる漏れ電流を減少させることができる。そのような電極がトランジスタのゲート又はフィールドプレートとして使用されるとき、例えば、電極の部分がチャネルの下の領域に接近し、その中に漏れ電流が流れやすく、この領域において障壁を増加させること、及び漏れ電流を減少させることが可能である。
図２ａは、いくつかの実施形態による半導体領域４において形成された電界効果トランジスタ１０の一例を示す。いくつかの実施形態において、電界効果トランジスタ１０はＨＥＭＴ（高電子移動度トランジスタ）、ＭＩＳ−ＨＥＭＴ（絶縁ゲート半導体高電子移動度トランジスタ）、ＭＩＳＦＥＴ（絶縁ゲート半導体電界効果トランジスタ）、ＪＦＥＴ（接合型電界効果トランジスタ）又はＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）となり得る。電界効果トランジスタ１０は、ソース領域１１及びドレイン領域１２を含む。ソース領域１１及びドレイン領域１２間には、電極構造体１が形成される。しかし、図１ａに示された形状を有するように電極構造体１は示され、電極構造体１は、図１ｄ及び図１ｅで示されるように異なる形状で形成され得る。図２ａに示されるように、電極構造体１は、ソース領域１１及びドレイン領域１２間の距離ｄに係る部分だけ延出する。半導体領域４は、ゲート及びソース１１及び／又はドレイン１２間にドリフト領域及び／又は拡散領域を含み得る。いくつかの実施形態において、電極構造体１は、電界効果トランジスタ１０のゲートを形成し得る。図１を参照して上述したように、溝は半導体領域４に形成され得て、かつ電極構造体１の下部電極領域３は溝内に形成され得て、そのような電極構造体１の下部電極領域３は半導体領域４内に延出する。図２ａに示されるように、下部電極領域３内における溝は、ソース領域及びドレイン領域間に延びる方向に沿って延出して形成される。この溝内の延出方向は電界効果トランジスタ１０のチャネル領域において電流の流れる方向と平行に形成され得る。
図２ｂは、図２ａに示されるＢ−Ｂ線に沿った電界効果トランジスタ１０の断面図を示し、いくつかの実施形態を図示する。図２ｂは、半導体領域４の上に形成され得る第２の半導体領域６を示す。図２ｂに示されるように、第２の半導体領域６は半導体領域４のそれぞれの上方延出部及び電極構造体１の上部電極領域２間に形成され得る。第１の半導体領域４及び第２の半導体領域６は、２次元電子ガス（２ＤＥＧ）を使用して導電を確立するために半導体領域４，６の境界面におけるチャネルを形成するヘテロ構造を構成するべく異なる材料で形成され得る。第２の半導体領域６は障壁領域として形成される。第２の半導体領域６は、第１の半導体領域４のバンドギャップより大きいバンドギャップを有する半導体材料を含み得る。いくつかの実施形態において、第２の半導体領域６は、導電（及び／又は価電子）帯不連続性を形成するため複数の半導体層を含み得る。
図２ｃは、図２ｂの一部をより詳細に示し、第１の半導体領域４及び第２の半導体領域６間に形成されるチャネル内の領域を示す。このように、電流はソース領域１１及びドレイン領域１２間を流れ得る。図２ｂに示されるように、このような複数の領域は、ソース及びドレイン領域間に対応する複数のチャネルを構成するため形成され得る。いくつかの実施形態において、半導体領域４における溝は、互いに平行にパターン化され、かつ形成され得る。それぞれの半導体領域４の上方延出領域及び溝間には、形成され得たチャネルが存在する。その他の適切な多数のチャネルが形成され得る。
いくつかの実施形態において、上述したように第１の半導体領域４及び第２の半導体領域６はＩＩＩ−Ｎ族半導体材料で形成され得る。例えば、第１の半導体領域４はＧａＮ（ガリウム窒素）で形成され得て、第２の半導体領域６はＡｌＧａＮ(窒化アルミニウムガリウム）で形成され得る。いくつかの実施形態において、第１の半導体領域４は、第１の成分（ＡｌｘｌＩｎｙｌＧａｚｌＮ）のＡｌＩｎＧａＮを含み得て、第２の半導体領域６は、第２の成分（Ａｌｘ２ｌｎｙ２Ｇａｚ２Ｎ）のＡｌＩｎＧａＮを含み得る。しかし、その他の適切な窒化又は非窒化半導体材料が使用され得る。いくつかの実施形態において、半導体領域４及び／又は６は、半導体の複数層を含み得る。例えば、いくつかの実施形態において、第１の半導体領域４はＧａＮ／ＩｎＧａＮ／ＧａＮ構造、及び第２の半導体領域６はＡＩＮ／ＡｌＧａＮ構造を含み得る。
図２ｄは、図２ｂで示された断面図の斜視図を示し、図２ｄは半導体領域４において溝７内に形成された電極構造体１の下部電極領域３を示す。絶縁材料５は電極構造体１及び半導体領域４，６間に形成され得るものの、分かり易さの観点から絶縁材料５は図２ｄには示されない。この絶縁材料５はゲート漏れ電流を減少させるために有益である。しかし、絶縁材料５は任意選択的なものであって、いくつかの実施形態は、半導体領域４及び／又は６及び電極構造体１間に絶縁材料５を含まない。図２ｅは絶縁材料５が含まれていない実施形態を示す。図２ｆは、チャネル領域に対応する図２ｅの一部をより詳細に示す。いくつかの実施形態において、絶縁材料は、半導体領域４及び／又は６及び電極１間において境界面の一部だけに沿って形成され得る。
いくつかの実施形態において、電界効果トランジスタは、図１ｂ又は図１ｃに示される図２ａのＢ−Ｂ線に沿った断面図を有して形成され得る。すなわち、電界効果トランジスタは第２の半導体領域６なしに形成され得る。このようなトランジスタは、例えば、第１の導電型（すなわち、Ｐ型又はＮ型）のソース及びドレイン領域と、チャネル領域が形成され得る低又は反対の導電型（すなわち、Ｎ型又はＰ型）の中間領域と、を有するＰＭＯＳ又はＮＭＯＳトランジスタになり得る。このようなトランジスタは、中間領域の導電型を反転させたチャネル領域を生成（又は制限）することで、ゲート電圧を変化させることで制御され得る。図１ｂ又は図１ｃに示されるように、電極構造体が使用されるとき、チャネル領域は、電極構造体１及び半導体領域４間の境界面の全てに沿って形成され得る。図１ｂ及び図１ｃに示されるように、半導体領域４の上方延出部は、電極構造体１の下部電極領域３間において電極構造体１の上部電極領域２に向かって延出する。図２ｇは半導体領域４の各上方延出部４ａを示し、３つのチャネル８は、トップチャネル及び上方延出部の側壁に沿って延出する２つのチャネルから形成され得る。
電界効果トランジスタ１０は、例えば、ノーマリオン（デプレッションモード）トランジスタ又はノーマリーオフトランジスタ（エンハンスメントモード）トランジスタとなり得る。ノーマリーオフ電界効果トランジスタは、０Ｖのゲート−ソース電圧がトランジスタのオフ状態を維持し、トランジスタは、ソース及びドレイン端子に亘って印加される電圧の阻止を維持し得る。ノーマリーオフトランジスタをオンに切り替えるために、トランジスタの閾電圧を超える正のゲート−ソース電圧が加えられ得る。ノーマリオン電界効果トランジスタにおいて、ゲート−ソース電圧が０Ｖであるときにこのトランジスタがオンとなって、このトランジスタにおいてチャネル領域を通じて電流が流れることが可能となる。ノーマリオントランジスタをオフに切り替えるために、トランジスタの閾電圧より小さい負のゲート−ソース電圧が加えられ得る。
いくつかの実施形態において、高性能のノーマリーオフ窒化トランジスタは、本明細書中に説明した電極構造体及び模式的に図２ｈに示されたノーマリーオフゲート領域２１を含んで製造され得る。ノーマリーオフゲート領域２１は、溝及び半導体領域６に亘って形成され得る。導電性電極構造体１は、ノーマリーオフゲート領域２１上に形成され得る。ノーマリーオフゲート領域２１は半導体領域６の除去（例えば凹）部のようなその他の適切な方法によって、及び／又は半導体領域６の上面を変更することによって形成され得る。ノーマリーオフゲート領域２１を形成するための適切な技術は、例えば、１）W.B.Lanford, T.Tanaka, Y.Otoki,and I.Adesida "Recessed-gate enhancement-mode GaN HEMT with high threshold voltage," Electronics Letters, vol.41, p.449, 2005 and W.Saito, Y.Takada, M.Kuraguchi, K.Tsuda, and I.Omura, "Recessed-gate structure approach toward normally off high-Voltage AlGaN/GaN HEMT for power electronics applications," IEEE Transactions on Electron Devices, vol.53, pp.356-362, Feb.2006に説明されているようなゲート凹技術、２）Bin Lu, O.I.Saadat, E.L.Piner, and T.Palacios, "Enhancement-mode AlGaN/GaN HEMTs with high linearity fabricated by hydrogen plasma treatment," in Device Research Conference, 2009.DRC 2009, 2009, pp.59-60 and Yong Cai, Yugang Zhou, K.J.Chen, and K.M.Lau, "High-performance enhancement-mode AlGaN/GaN HEMTs using fluoride-based plasma treatment," IEEE Electron Device Letters, vol.26, pp.435-437, Jul.2005に説明されているようなプラズマ処理、３）W.Huang, T.Chow, Y.Niiyama, T.Nomura, and S.Yoshida, "730V, 34mQ-cm2 lateral epilayer RESURF GaN MOSFET," in Power Semiconductor Devices & IC's, 2009.ISPSD 2009.21st International Symposium on, pp.29-32 and Ki-Sik Im et al., "Normally Off GaN MOSFET Based on AlGaN/GaN Hetero structure With Extremely High 2DEG Density Grown on Silicon Substrate," IEEE Electron Device Letters, vol.31, pp.192-194, Mar.2010に説明されているようなＧａＮＭＩＳＦＥＴ、４）Y.Uemoto et al., "Gate Injection Transistor (GIT) - A Normally-Off AlGaN/GaN Power Transistor Using Conductivity Modulation," IEEE Transactions on Electron Devices, vol.54, pp.3393-3399, 2007に説明されているようなゲート射出技術、５）ポラライゼーション工学、又はその他の適切な方法を含む。いくつかの実施形態において、ノーマリーオフゲート領域は、装置のオン抵抗を減少させるためサブミクロンのゲート長を有し得る。電極構造体１は、バッファリーク及びノーマリーオフゲート領域２１の短チャネル効果を減少させることができる。ゲート電極１は、側壁チャネルを誘導すること及び／又は半導体領域４，６が圧電材料で形成された場合、半導体領域４，６に機械的変形を生じさせることによって電流密度を増加、オン抵抗を減少し得る。
いくつかの実施形態において、本明細書中に説明されるような電極構造体は、トランジスタのソース領域及び／又はトランジスタのドレイン領域のための接点として使用され得る。例えば、本明細書中に説明されるような電極構造体は、ソース領域のための接点（例えば、オーム接点）として使用され、図２ａに示されるソース領域１１は、その中に形成される溝を有し得て、本明細書中に説明される電極構造体はソース領域１１に対する接点を形成するため使用され得る。本明細書中に説明される電極構造体がトランジスタのドレイン領域のための接点として使用されるとき、ドレイン領域１２はその中に形成される溝を有し得るとともに、本明細書中に説明される電極構造体はドレイン領域１２に対する接点（例えば、オーム接点）を形成するため使用され得る。このような電極は、いくつかの実施形態において、ソース及びドレイン領域の両方のために使用され得る。このような電極構造体をドレイン及び／又はソース領域のための接点として使用すること（例えば、上述したような電極構造体１）は、ソース及び／又はドレイン領域におけるオーム接点の表面を増加させることによってトランジスタのオン抵抗の減少を可能とし得る。圧電半導体の場合、この設計は半導体の機械的な変形によって追加的なキャリアを接触領域に導き得る。
いくつかの実施形態において、電極構造体１は、トランジスタのフィールドプレートとして使用され得る。フィールドプレートは、ゲート電極から分離した電極構造体（例えば、上述したような電極構造体１）を有し得る。電極構造体がフィールドプレートとして使用されたとき、フィールドプレートが電界分布をトランジスタの半導体領域に形成する。フィールドプレートは、固定電圧に維持、可変電圧に設定、又は浮遊電圧とすることが可能とされ得る。いくつかの実施形態において、フィールドプレートとして機能する電極構造体１は、電気的にゲート又はソースに接続可能であって、そのようなフィールドプレートはゲート又はソース電極と同一電圧にある。
図２ｉは、ソース領域１１、ドレイン領域１２及び２つの電極構造体２２，２３を有する電界効果トランジスタを示す。１つ又は両方の構造体２２，２３は電極構造体１に関して上述したような構造体を有し得る。電極構造体２２は、トランジスタのゲートを形成し得て、電極構造体２３はトランジスタのためのフィールドプレート又はショットキーボデーダイオードのアノードを形成し得る。あるいは、いくつかの実施形態の電極構造体２２はフィールドプレート又はショットキーボデーダイオードのアノードを形成し得て、電極構造体２３は、トランジスタのゲートを形成し得る。電界効果トランジスタがボディダイオードを有するとき、ボディダイオードのアノードはゲート及びドレイン領域間に位置するとともに、アノードは電気的にソース領域に接続されている。ショットキーボデーダイオードのアノードは、下方に位置する半導体材料とともにショットキー接触を形成する。絶縁材料５が半導体及び電極構造体間に存在する場合、ショットキー接触がアノード電極及び下方の半導体材料間に形成されることを可能とするために絶縁材料５における開口が形成され得る。
また、上述したように、本明細書に説明される電極構造体は、トランジスタのソース領域及び／又はトランジスタのドレイン領域のための接点として使用され得る。このように、図２ｉに示されるトランジスタは、１〜４（全てを含む）までの多数の電極構造体１を有し得る。
いくつかの実施形態において、多数の電極構造体１が使用され得る。例えば、追加的なフィールドプレート及び／又はゲートは、電極構造体１の構造を有して含まれ得る。１以上の電極構造体１が使用されるとき、各電極は、同一の構造体又は異なる構造体を有し得る。例えば、異なる電極は、同一の構造体（例えば、電極構造体１ａ，１ｄ又は１ｅ）を有し得る、又はそれぞれ電極構造体１ａ，１ｄ，１ｅから選択された異なる構造体を有し得る。それらは、同一の断面図又は異なる断面図（例えば、図１ｂ，図１ｃに示されるように）を有し得る。
いくつかの実施形態において、電界効果トランジスタ１０は、高い阻止電圧に抵抗するように形成されるパワートランジスタを有し得る。例えば、電界効果トランジスタ１０は、０Ｖから最大阻止電圧までの電圧を阻止するため形成され得る。最大阻止電圧は、１００Ｖ以上、５００Ｖ以上、１０００Ｖ以上となり得る。いくつかの実施形態において、電界効果トランジスタ１０は、６０ｎｍ以上のゲート長を有し得る。電極構造体１がゲート電極として使用されるとき、ゲート長は、長さｌ２及びｌ３より長くすることが検討され得る。
図３ａ及び図３ｂは、いくつかの実施形態による電極構造体の製造方法を示す。図３ａに示すように、溝７は、半導体領域４に形成される。溝の形成ステップは、パターニング及びエッチングのサブステップを含む。パターニングサブステップは、例えば、従来のリソグラフィー（例えば、ステッパーを使用すること）、インターフェレンスリソグラフィー、エレクトロビームリソグラフィー又はナノインプリントリソグラフィーのような適宜に適切な技術を使用することが実行され得る。しかし、その他適切なパターニング技術も使用され得る。エッチングサブステップは、例えばフォトレジストマスク又は絶縁マスクのようなマスクを使用することが実行され得る。エッチングは、ドライエッチング、例えば反応性イオンエッチングを使用するような適宜に適切な方法で実行され得る。しかし、その他適切なエッチング技術も使用され得る。実施形態の一例において、パターニングは、インターフェレンスリソグラフィーを使用して実行され得て、エッチングは、エッチングマスクとしてＳｉＯ２の使用とともにＣ１２ベースのドライエッチング（C12-based dry etching）を使用して実行され得る。溝を形成した後に、任意の処理は、上述したようにノーマリーオフゲート領域を形成することで実行され得る。任意の方法で、絶縁材料５（図示されない）は半導体領域４上に形成され得る。まず電極構造体１が形成される。図３ａに示されるように、電極構造体１は少なくとも部分的に半導体領域４の溝７を埋め、電極の上方領域は、半導体領域４の上部に形成され得る。電極構造体１を形成するためのその他の適切な堆積技術が使用され得る。
ノーマリーオフＧａＮトランジスタの試作型装置の一例が製造されている。この試作型装置は、金属有機化学蒸着法を使用してＳｉ基板上で生成されたＡｌ０．２６Ｇａ０．７４Ｎ／ＧａＮ構造で製造されている。この装置製造は、メサ分離法、エッチング及びＴｉ／Ａｌ／Ｎｉ／Ａｕオーム接点構造を含む。溝構造は、インターフェレンスリソグラフィー及びその後にドライエッチングマスクとしてＳｉＯ２を利用したＣ１２ベースの反応性イオンエッチングを使用したＡｌＧａＮ／ＧａＮで形成されている。この例において、ＧａＮで形成される溝は、図４に示すように、３００ｎｍの周期ｐを有するとともに、２５０ｎｍの溝高さｈを有する周期的構造を有する。ノーマリーオフゲート領域は、１２０ｎｍのゲート長を有する溝構造に亘るＡｌＧａＮ障壁に凹部が形成されることによって形成される。９ｎｍＳｉＯ２／７ｎｍＡｌ２Ｏ３のゲート誘電体スタックは、絶縁材料５を形成するために原子堆積法（ＡＬＤ）によって２５０℃において堆積される。最終的に、Ｌｇ＝２μｍのＮｉ／Ａｕゲート電極は、図４に示すように、全体の溝構造及びノーマリーオフゲート領域を覆って堆積される。追加的な装置のＳＥＭ（走査型電子顕微鏡）の画像は図５ａ及び図５ｂに示される。
参考として、標準プレーナーＭＩＳゲートＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、同じサンプルにおけるノーマリーオフＧａＮトランジスタとともに製造される。両装置は、同一の寸法、Ｌｇｓ＝１．５μｍ、Ｌｇ＝２μｍ、Ｌｇｄ＝１０μｍ及びＷ＝１００μｍを有する。従って、参考とされた装置は、同一のゲート誘電体スタックを有し、同一の工程条件で形成される。
試作型溝構造ノーマリーオフＧａＮトランジスタのＤＣ（直流）特性は、図６ａ及び図６ｂに示され、２つの装置は、同じ１００μｍのオーム接点幅によって標準化されている。図６ａはＶｄｓ＝１，３及び５Ｖにおける伝達特性を示す。図６ｂは、最大Ｖｇｓ＝７ＶとともにＩｄ−Ｖｄｓ特性を示す。従来のプレーナーゲートＧａＮトランジスタと比較すると、試作型のノーマリーオフトランジスタは、サブ閾値（sub-threshold）の勾配を改善するとともに、オフ状態での漏れ電流を低くした。溝構造ノーマリーオフＧａＮトランジスタのオン抵抗は、同一寸法の標準プレーナーゲートトランジスタよりも高い１．２〜１．８Ω・ｍｍである。
試作型の溝構造ノーマリーオフＧａＮトランジスタの降伏電圧は図７に示される。図７はトランジスタにおけるＶｇｓ＝０Ｖでの３つの端子の降伏電圧の測定結果を示す。降伏電圧は、漏れ電流が０．６μＡ／ｍｍ及びＶｇｓ＝０Ｖにおいて５６５Ｖである。試作型の装置は、８桁より大きい電流オン／オフ比を有するとともに、サブ閾値の変動は８６±９ｍＶ／ｄｅｃａｄｅである。５３０ｍＡ／ｍｍの最大ドレイン電流時に閾電圧は０．８±０．０６Ｖである。
図８に示されるように、降伏電圧の５６５Ｖは、ドレイン漏れ電流が０．６μＡ／ｍｍかつＶｇｓ＝０において測定される。数個のトライゲートノーマリーオフＧａＮＭＩＳＦＥＴにおける、各端子から伝送長（transfer length）２μｍのソース及びドレイン間のアクティブ領域から算出される具体的なオン抵抗が図９においてプロットされる。上記結果と比較すると、新装置は、低漏れノーマリーオフＧａＮトランジスタの新たな発展を証明している。
図１０ａは、本明細書に記載された少なくとも１つの電極を含むダイオード１００の一例を示す。図１０ａに示されるように、ダイオードは、ダイオードのアノードを形成するための電極構造体１を含む。ダイオードのアノードは、図２ｂ〜図２ｆに示されるような断面図を有し得るとともに、絶縁材料５を有し得る又は有し得ない。絶縁材料は、半導体領域の一部が電極構造体１とともにショットキー接触を形成するように部分的に開口され、かつ半導体領域のその他の一部は絶縁材料によって電極構造体１から分離されている。図１０ａに示されるように、絶縁材料は取り除かれ得る、若しくは領域１０２ａの範囲内に存在しない。そのような電極構造体１は下方の領域１０２ａ内の半導体材料に接触し得る。絶縁材料は、電極構造体１と、領域１０２ａ外側の電極構造体１の領域の下方の半導体材料との間に存在し得る。図１０ｂは、その他の例における領域１０２ｂを示したその他の実施形態を示す。その中の絶縁材料は取り除かれ得る、若しくは存在しない。そのような電極構造体１は下方の領域１０２ｂ内の半導体材料に接触し得る。絶縁材料は、電極構造体１と、領域１０２ｂ外側の電極構造体１の領域の下方の半導体材料との間に存在し得る。上述したように、電極構造体１は、半導体領域４内に延出する低い位置（例えば、半導体領域４内の溝の範囲内）を有し得る。その他の適切な電極構造体１は、図１ａ、図１ｂ及び図１ｃに示される電極構造体が使用され得る。本例において、ダイオード１００は、電極構造体１が半導体領域４とともにショットキー接触を形成するショットキーダイオードである。また、ダイオード１００は、ダイオード１０１のカソードとともに接点（例えば、オーム接点）を形成する電極１０１を含む。電極１０１は、従来の電極又は本明細書において説明される電極構造体１として形成され得る。
アノードとしての電極構造体１の使用は、２Ｄ電子プラズマの横方向の消耗（lateral depletion）又は電極構造体１の低領域３による半導体領域４の上方延出部の側壁を通じて、逆バイアス漏れ電流を減少させることができる。ダイオードのターンオン抵抗及びターンオン電圧は、電極構造体１の低領域３において２Ｄ電子プラズマが半導体領域４，６の側壁上に延出する電極構造体１に接触することによって減少させることができる。ここで、本明細書における技術は、その他のタイプのダイオードが使用され得るように、２次元電子ガスを有するダイオード又はショットキーダイオードに限定されない。
ＡｌＧａＮ／ＧａＮショットキーダイオードの試作型は、上述したいくつかの実施形態に従って、凹部が形成されたアノードとともに製造されている。凹部が形成されたアノードを有するＡｌＧａＮ／ＧａＮショットキーダイオード及び通常のＡｌＧａＮ／ＧａＮショットキーダイオードにおける電流―電圧特性は図１１に示される。凹部が形成されたアノードを有するショットキーダイオードは逆漏れ電流において２桁以上の数値の減少を示す。
本明細書中に説明された装置及び技術の様々な側面は、単独、組み合わせて、又は本実施形態において詳細に説明されておらず先行の明細書において説明された様々なアレンジを経て使用され得て、そのため、先行の明細書又は図面に開示された詳細及び構成要素のアレンジに対して本出願に限定されない。例えば、一実施形態において説明された側面は、その他の実施形態における側面を利用してその他の方法に結合され得る。
特許請求の範囲の構成要素を緩和するための特許請求の範囲において、「第１」「第２」「第３」等の序数用語の使用は、優先順位、特許請求の範囲の構成要素の順序、時間の順序を含まない。しかし、単に標識として一の名称を有する特許請求の範囲の構成要素と、この一の名称と同一の名称を有する特許請求の範囲の構成要素とを区別する（しかし、序数用語の使用のため）ために使用される。
また、ここに使用されている表現方法及び用語法は、明細書の目的のためであって、限定的に考えられるべきではない。ここの「含む」、「有する」、「備える」等は、その後に記載された項目、及び等価物を含有し、それの追加的な項目も同様であると解する。

Claims (31)

  1. ソース領域と、
    ドレイン領域と、
    前記ソース領域及び前記ドレイン領域間に位置するとともに、前記ソース領域及び前記ドレイン領域間に延びる方向に沿って延出する溝を有する半導体領域と、
    前記溝内に形成された導電領域を有するとともに、前記ソース領域及び前記ドレイン領域間の距離の部分だけに延出する導電電極と、
    前記半導体領域及び前記導電電極間であって、少なくとも部分的に前記半導体領域及び前記導電電極間の境界面に亘って延出する絶縁領域と、を含む電界効果トランジスタ。
  2. 請求項１に記載の電界効果トランジスタにおいて、
    前記第１の半導体領域は、ＩＩＩ−Ｎ族半導体材料を含む電界効果トランジスタ。
  3. 請求項２に記載の電界効果トランジスタにおいて、
    前記ＩＩＩ−Ｎ族半導体材料はＧａＮを含む電界効果トランジスタ。
  4. 請求項１に記載の電界効果トランジスタにおいて、
    前記半導体領域は第１の半導体領域であって、
    前記電界効果トランジスタは、さらに前記第１の半導体領域及び前記絶縁領域及び／又は導電電極間に第２の半導体領域を含む電界効果トランジスタ。
  5. 請求項４に記載の電界効果トランジスタにおいて、
    前記第１の半導体領域は第１のＩＩＩ−Ｎ族半導体材料を含み、
    前記第２の半導体領域は第２のＩＩＩ−Ｎ族半導体材料を含み、
    前記第１のＩＩＩ−Ｎ族半導体材料は前記第２のＩＩＩ−Ｎ族半導体材料のバンドギャップと異なるバンドギャップを有する電界効果トランジスタ。
  6. 請求項１に記載の電界効果トランジスタにおいて、
    前記第１の半導体領域及び前記第２の半導体領域のうちの少なくともいずれか一方は複数の半導体層を含む電界効果トランジスタ。
  7. 請求項１に記載の電界効果トランジスタにおいて、
    前記導電電極は、前記電界効果トランジスタのゲートを形成する電界効果トランジスタ。
  8. 請求項１に記載の電界効果トランジスタにおいて、
    前記導電電極は、前記電界効果トランジスタのフィールドプレートを形成する電界効果トランジスタ。
  9. 請求項１に記載の電界効果トランジスタにおいて、
    前記電界効果トランジスタはノーマリーオフゲート領域を有するエンハンスメントモード電界効果トランジスタである電界効果トランジスタ。
  10. 請求項１に記載の電界効果トランジスタにおいて、
    前記電界効果トランジスタは、前記電界効果トランジスタがオフ状態にあるとき、１００Ｖより大きい電圧を阻止するように形成される電界効果トランジスタ。
  11. 請求項１に記載の電界効果トランジスタにおいて、
    前記電界効果トランジスタのゲートは少なくとも６０ナノメートルの長さを有し、
    前記長さは、前記ソース及び前記ドレイン間に延びる方向に沿って延出する電界効果トランジスタ。
  12. 請求項１に記載の電界効果トランジスタにおいて、
    前記溝は第１の溝であって、
    前記導電電極は第１の導電電極であって、
    前記半導体領域は、その中に形成された第２の溝を有し、
    前記電界効果トランジスタは、さらに前記第２の溝内に形成された導電領域を有する第２の導電電極を含む電界効果トランジスタ。
  13. 請求項１に記載の電界効果トランジスタにおいて、
    前記電界効果トランジスタはボディダイオードを有し、
    前記導電電極は、前記ボディダイオードのアノードを形成し、
    前記ボディダイオードのアノードは、前記電界効果トランジスタのゲート及び前記ドレイン領域間に位置され、
    前記アノードは、電気的に前記ソース領域に接続される電界効果トランジスタ。
  14. ダイオードであって、
    自身の中に形成される溝を有する半導体領域と、
    前記ダイオードのアノードを形成し、前記半導体領域の前記溝内に形成される導通領域を有する導電電極と、を含むダイオード。
  15. 請求項１４に記載のダイオードにおいて、
    前記半導体領域はＩＩＩ−Ｎ族半導体材料を含むダイオード。
  16. 請求項１５に記載のダイオードにおいて、
    前記ＩＩＩ−Ｎ族半導体材料はＧａＮを含むダイオード。
  17. 請求項１４に記載のダイオードにおいて、
    前記半導体領域は、第１の半導体領域であって、
    前記ダイオードは、さらに前記第１の半導体領域及び前記導電電極間の第２の半導体領域を含むダイオード。
  18. 請求項１７に記載のダイオードにおいて、
    前記第１の半導体領域及び第２の半導体領域のうちの少なくとも一方は、複数の半導体層を含むダイオード。
  19. 請求項１４に記載のダイオードにおいて、
    前記導電電極は金属又は合金を含むダイオード。
  20. 請求項１４に記載のダイオードにおいて、
    前記ダイオードは、さらに、前記半導体領域及び前記導電電極間に絶縁領域を含み、
    前記絶縁領域は、少なくとも部分的に前記半導体領域及び前記導電電極間の境界面に亘って延出するダイオード。
  21. 請求項２０に記載のダイオードにおいて、
    前記半導体領域の第１の部分は前記導電電極とともにショットキー接触を形成し、
    前記半導体領域の第２の部分は前記絶縁領域によって前記導電電極から分離されているダイオード。
  22. ＩＩＩ−Ｎ族半導体材料を含み、自身の中に形成された溝を有する半導体領域と、
    前記半導体領域の前記溝の中に形成された導電領域を含む導電電極と、
    前記半導体領域及び前記導電電極間に位置するとともに、少なくとも部分的に前記半導体領域及び前記導電電極間の境界面に亘って延出する絶縁領域と、を含む半導体構造体。
  23. 請求項２２に記載の半導体構造体において、
    前記ＩＩＩ−Ｎ族半導体材料はＧａＮを含む半導体構造体。
  24. 請求項２２に記載の半導体構造体において、
    前記半導体領域は第１の半導体領域であって、
    前記半導体構造体は、さらに前記第１の半導体領域及び前記導電電極間であって、第２のＩＩＩ−Ｎ族半導体材料を含む第２の半導体領域を含む半導体構造体。
  25. 請求項２４に記載の半導体構造体において、
    前記第１の半導体領域はＧａＮを含み、
    前記第２の半導体領域はＡｌＩｎＧａＮを含む半導体構造体。
  26. 請求項２４に記載の半導体構造体において、
    前記導電電極は金属を含む半導体構造体。
  27. ＩＩＩ−Ｎ族半導体材料を含む半導体領域に溝を形成することと、
    少なくとも半導体領域の一部を覆う絶縁領域を形成することと、
    前記半導体領域の前記溝において導電電極を形成することと、を含み、
    前記絶縁領域は少なくとも部分的に前記半導体領域及び前記導電電極間の境界面に亘って延出する半導体構造体の製造方法。
  28. 請求項２７に記載の半導体構造体の製造方法において、
    前記ＩＩＩ−Ｎ族半導体材料はＧａＮを含む半導体構造体の製造方法。
  29. 請求項２７に記載の半導体構造体の製造方法において、
    前記溝は互いに平行に形成される半導体構造体の製造方法。
  30. 請求項２７に記載の半導体構造体の製造方法において、
    さらに、前記半導体領域における電界効果トランジスタのノーマリーオフゲート領域を形成することを含む半導体構造体の製造方法。
  31. 請求項２７に記載の半導体構造体の製造方法において、
    ノーマリーオフゲート領域を形成することは、
    前記半導体領域の一部を取り除くこと及び／又は前記半導体領域を変更することを含む半導体構造体の製造方法。
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