JP5217151B2 - 電界効果トランジスタ及びその製造方法 - Google Patents

Description

本発明は、電界効果トランジスタに係り、特に、窒化物半導体を用いたノーマリオフ型の電界効果トランジスタに関する。

半導体層を積層して構成された電界効果トランジスタ（ＦＥＴ：Field effect Transistor）は、高周波かつ高耐圧で動作可能な高出力パワー半導体装置として期待され、ＭＥＳＦＥＴ（Metal Semiconductor FET）や高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）等が提案されている。近年、窒化ガリウム系化合物を用いたＨＥＭＴ（以下、「ＧａＮ系ＨＥＭＴ」ともいう）が、次世代型の高速ＦＥＴとして注目されている。ＧａＮ系ＨＥＭＴはＳｉ系化合物やＧａＡｓ系化合物等に比べて、その材料特性から、１．バンドギャップが広く、電子有効質量から見積もられる電子の飽和電子移動度も高いこと、２．破壊電界が大きいこと、３．高温でも安定しているため、内燃機関の近傍等の高温領域でも使用できる等、応用分野が広いこと、４．原材料となる窒化ガリウム系化合物半導体自身が基本的に無毒の材料であること、等の優れた利点があるため、より大出力で高耐圧かつ高温動作可能な高周波デバイスを実現できる可能性がある。

図１Ａに示すＧａＮ系化合物のＨＥＭＴの一例は、サファイア基板１１上にＧａＮバッファ層１２を介して、キャリア走行層のアンドープＧａＮ層１３、チャネルの波動関数が染み出しても高い移動度を好適に確保するスペーサ層のアンドープＡｌＧａＮ層１８、キャリア供給層（電子供給層）のｎ型ＡｌＧａＮ層１４を順次積層している。スペーサ層は、電子を失った不純物イオンの電気的影響がチャネルに及ぶのを抑制して、チャネルにおける電子の走行に影響を与えないようにする。またｎ型ＡｌＧａＮ層１４の上面には、ソース電極１５、ゲート電極１６、ドレイン電極１７がそれぞれ形成される。このＨＥＭＴは、キャリア供給層１４がキャリア走行層１３に電子を供給し、供給された電子はキャリア走行層１３の最上層部でキャリア供給層１４に接する領域１３ａにチャネルを形成する。ドレイン電圧を印加すると、ソース電極１５から電子がキャリア供給層１４に注入され、チャネル１３ａを高移動度で走行し、再びキャリア供給層１４を通過して、ドレイン電極１７に流れる。ここで、ゲート電極１６に印加される電圧に応じてチャネル領域が制御されるため、ゲート電極１６に印加する電圧を制御することにより、ソース電極１５とドレイン電極１７間に流れる電流量が制御されることになる。

このようなＧａＮ系ＨＥＭＴは、ゲート電極に電圧を印加しない状態では、ソース電極とドレイン電極との間に電流が流れるノーマリオン型であり、電流が流れないようにするためには、ゲート電極に負電圧を印加する必要がある。一方、ノーマリオフ型であれば、ゲート電極に電圧を印加しない状態では、ソース電極とドレイン電極との間に電流が流れず、安全性や利便性の面から好ましい。
ノーマリオフ型のＨＥＭＴを得るためには、いくつかの方法が提案されており、例えば、キャリア走行層上に設けられたアンドープＡｌＧａＮ層の膜厚を薄くすることが提案されている。ＡｌＧａＮ層の膜厚を薄くする場合は、薄層化にしたがって抵抗が増大するため、図１Ｂのように、ゲート電極１６直下またはその付近のキャリア供給層１４のみを部分的に薄くするいわゆるリセスゲート構造によって、抵抗の増大を抑制している（例えば、特許文献５参照）。
また、ＡｌＧａＮ層表面には、ＳｉＮやＳｉＯ_２などが設けられる（例えば、特許文献３及び６参照）。
特表２００２−５２０８８０号公報 特開２００３−５９９４８号公報 特開２００４−３１９５５２号公報 特開２００５−１５８８８９号公報 特開２００５−１８３７３３号公報 ＷＯ２００４／０６６３９３号公報

しかし、このようなリセスゲート構造のＨＥＭＴは、エッチングによってリセスゲート構造を形成するため、半導体層にエッチングによるダメージが残る。また、エッチング量の再現性とウェハ面内の均一性という点から、高精度なエッチング制御が必要とされる。
また、特許文献３及び６で用いられているＳｉＯ_２膜は、プラズマＣＶＤ法や蒸着法によって形成されることが記載されている。

本発明は、このような課題を解決するためになされたものであり、その主な目的は、キャリア濃度増加、低抵抗化、及び移動度向上のいずれかに寄与するチャネル改質膜を設けた電界効果トランジスタ及びその製造方法を提供することであり、また、エッチングによる半導体層の薄層化を必要とせず、低抵抗かつ良好なノーマリオフ特性を示す電界効果トランジスタ及びその製造方法を提供することでもある。

以上の目的を達成するために、本発明の電界効果トランジスタ（以下ＦＥＴともいう）は、チャネルを有するキャリア走行層と、キャリア走行層に接する障壁層と、障壁層の同一平面の表面に設けられる、ゲート電極と、ソース電極と、ドレイン電極と、を有し、キャリア走行層及び障壁層は、窒化物半導体からなると共に、障壁層表面におけるソース・ドレイン電極間に、非晶質の部分と結晶質の部分とが混在するＳｉＯ _２ 膜が設けられた。
また、別の形態のＦＥＴは、チャネルを有するキャリア走行層と、キャリア走行層に接する障壁層と、障壁層の同一平面の表面に設けられる、ゲート電極と、ソース電極と、ドレイン電極と、を有し、キャリア走行層及び障壁層は、窒化物半導体からなると共に、ソース・ドレイン電極間のホール測定により得られるシートキャリア濃度Ｎ_１、シート抵抗Ｒ_１、移動度μ_１と、障壁層表面におけるソース・ドレイン電極間に、チャネル改質膜が設けられ、該改質膜を有するソース−ドレイン電極間のホール測定により得られるシートキャリア濃度Ｎ_２、シート抵抗Ｒ_２、移動度μ_２と、の間において、Ｎ_１＜Ｎ_２、Ｒ_１＞Ｒ_２、μ_１＜μ_２、上記いずれかの関係が成り立つ。これにより、シートキャリア濃度の増加した、低抵抗な、及び移動度の向上した、のいずれかのＦＥＴとできる。

本発明のその他の態様に係るＦＥＴでは、上記態様に組み合わせて、（１）チャネル改質膜がケイ素酸化物、又はアルミニウム酸化物を含む、（２）電界効果トランジスタが、キャリア走行層及び障壁層を含む窒化物半導体を積層した積層構造を有し、該積層構造において、ソース電極とドレイン電極との間を連絡するキャリア走行層が設けられたキャリア連絡領域と、非連絡領域とを有し、改質膜形成領域内にキャリア連絡領域を有する、に係る構造を用いることができ、特に（２）の場合に、（３）キャリア連絡領域内に、キャリア走行層が露出されてソース、ドレイン電極に接続する側面と、ゲート電極が設けられる上面を有するメサ構造が設けられている、に係る構造を用いることができる。また、（４）電解効果トランジスタは、Ｎ_１＜Ｎ_２、Ｒ_１＞Ｒ_２、μ_１＜μ_２の全ての関係が成り立つ、に係る構造を用いることができ、さらに、（５）チャネル改質膜は、ソース電極及びドレイン電極と、ゲート電極とが対向する領域全てに設けられ、障壁層とチャネル改質膜との界面を成す、又は、（６）ソース電極とドレイン電極間の障壁層表面において、チャネル改質膜が、ゲート電極に離間して、ソース電極及び／又はドレイン電極側に設けられ、チャネル改質膜とは異なる材料を有する保護膜が、チャネル改質膜とゲート電極との間に設けられる、に係る構成を用いることができる。またさらに、上記態様に組み合わせて、（７）キャリア走行層は、ＧａＮ層であり、障壁層は、第１窒化物半導体層としてＡｌＧａＮ層と、第１窒化物半導体層とキャリア走行層との間に第２窒化物半導体層としてＡｌＮ層と、を有する、に係る構成を用いることができる。

また、本発明のＦＥＴの製造方法は、基板上に、窒化物半導体からなるキャリア走行層と、キャリア走行層に接して、キャリア走行層よりもバンドギャップエネルギーの大きい窒化物半導体からなる障壁層と、を積層して積層構造を形成する工程と、障壁層の成長表面に、ソース電極と、ドレイン電極と、を形成する工程と、障壁層の表面に、ゲート電極を形成する工程と、ソース電極とドレイン電極間の成長表面に、ケイ素酸化物又はアルミニウム酸化物を含むチャネル改質膜をＥＣＲスパッタ法により形成する工程と、を具備し、ソース・ドレイン電極形成工程におけるソース・ドレイン電極間のシートキャリア濃度Ｎ _１ 、シート抵抗Ｒ _１ 、移動度μ _１ と、改質膜の形成工程後におけるソース・ドレイン電極間のシートキャリア濃度Ｎ _２ 、シート抵抗Ｒ _２ 、移動度μ _２ と、が、Ｎ _１ ＜Ｎ _２ 、Ｒ _１ ＞Ｒ _２ 、μ _１ ＜μ _２ 上記の全ての関係が成り立つ。
また、別の形態のＦＥＴの製造方法は、基板上に、窒化物半導体からなるキャリア走行層と、キャリア走行層に接して、キャリア走行層よりもバンドギャップエネルギーの大きい窒化物半導体からなる障壁層と、を積層して積層構造を形成する工程と、障壁層の成長表面に、ソース電極と、ドレイン電極と、を形成する工程と、障壁層の表面に、ゲート電極を形成する工程と、ソース電極とドレイン電極間の成長表面に、少なくともキャリア走行層のシートキャリア濃度、シート抵抗又は移動度を改質するチャネル改質膜を形成する工程と、を具備し、ソース・ドレイン電極形成工程におけるソース・ドレイン電極間のシートキャリア濃度Ｎ_１、シート抵抗Ｒ_１、移動度μ_１と、改質膜の形成工程後におけるソース・ドレイン電極間のシートキャリア濃度Ｎ_２、シート抵抗Ｒ_２、移動度μ_２と、が、Ｎ_１＜Ｎ_２、Ｒ_１＞Ｒ_２、μ_１＜μ_２上記いずれかの関係が成り立つ。これにより、シートキャリア濃度の増加された、抵抗の低減された、及び移動度の向上された、のいずれかであるＦＥＴを得ることができる。
また、本発明のその他の態様に係るＦＥＴの製造方法では、上記態様に組み合わせて、（８）改質膜がケイ素酸化物、又はアルミニウム酸化物を含む、（９）積層構造の形成工程において、障壁層をアンドープで成長させる、（１０）改質膜の形成手段が、スパッタ法である、に係る構成を用いることができ、さらに（１０）の構成の場合には、（１１）スパッタ法がＥＣＲスパッタ法である、係る構成を用いることができる。

本発明に係るＦＥＴでは、キャリア濃度増加、低抵抗化、及び移動度向上のいずれかに寄与するチャネル改質膜を有するＦＥＴ、ＨＥＭＴとでき、さらに、エッチングによって半導体層にダメージを与える必要なく、良好なノーマリオフ特性と低抵抗との両立が実現可能なＦＥＴ、ＨＥＭＴとできる。

以下、本発明の実施の形態を図面に基づいて説明する。ただし、以下に示す実施の形態は、本発明の技術思想を具体化するための電界効果トランジスタ及びその製造方法を例示するものであって、本発明は電界効果トランジスタ及びその製造方法を以下のものに特定しない。また、本明細書は特許請求の範囲に示される部材を、実施の形態の部材に特定するものでは決してない。特に実施の形態に記載されている構成部品の寸法、材質、形状、その相対的配置等は特に特定的な記載がない限りは、本発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例にすぎない。なお、各図面が示す部材の大きさや位置関係等は、説明を明確にするため誇張していることがある。さらに以下の説明において、同一の名称、符号については同一もしくは同質の部材を示しており、詳細説明を適宜省略する。さらに、本発明を構成する各要素は、複数の要素を同一の部材で構成して一の部材で複数の要素を兼用する態様としてもよいし、逆に一の部材の機能を複数の部材で分担して実現することもできる。

図２に、本発明の一実施の形態に係るＦＥＴとして、ＧａＮ系ＨＥＭＴを構成する一例を示す。この図に示すＨＥＭＴは、キャリア走行層２３と、その上の障壁層２４と、が順次積層され、障壁層２４の上面には、ソース電極２５、ゲート電極２６、ドレイン電極２７と、さらにチャネル改質膜２８と、が設けられている。この構造のＧａＮ系ＨＥＭＴにおいては、電子などのキャリアは、キャリア走行層２３の上部で障壁層２４との界面に形成されるチャネル２３ａを高移動度で走行し、チャネル２３ａのキャリア濃度は、ゲート電極２６に印加されるゲート電圧によって形成される空乏層により制御される。この例では、キャリア走行層２３としてアンドープのＧａＮ層、障壁層２４としてアンドープのＡｌ_ＸＧａ_１-ＸＮ層（０＜Ｘ≦１）を採用している。

キャリア走行層は、アンドープの層とすることが好ましい。一方で、窒化物半導体は、形成時に窒素抜けなどでｎ型となり易いため、それを補償できる程度にｐ型不純物をドープすることもできる。また、キャリア走行層は、適切なドーパントでドープして、チャネル以外のキャリア走行層におけるキャリア走行を軽減することもできるが、キャリア走行層にｎ型不純物をドープする場合、ｎ型もしくはｎ^＋型ではキャパシタンスの形成によりスイッチオフ時に意図しない電流が流れることがあるため、ｎ⁻型が好ましい。なお、本明細書においてアンドープとは、形成時に意図的に不純物を添加しないものをいう。
また、この例では、ＦＥＴとして、電子をキャリアとしたユニポーラ素子のＨＥＭＴであるが、ホールをキャリアとする場合には、上記不純物、導電型層として、ｐ型不純物、ｐ型層を用いる。

キャリア走行層上に結晶成長され、その成長表面にゲート電極が設けられる障壁層は、キャリア走行層よりもバンドギャップエネルギーの大きな窒化物半導体からなり、アンドープの層とすることが好ましい。窒化物半導体の窒素抜けを補償できる程度にｐ型不純物をドープすることもできる。障壁層は、少なくとも第１窒化物半導体層を有し、第１窒化物半導体層の成長表面にはゲート電極が設けられる。また、障壁層として、第１窒化物半導体層とチャネルとの間には、スペーサ層として第２窒化物半導体層を有してもよく、これにより、チャネルにおけるキャリア移動度を向上させることができる。キャリア走行層がＧａＮ層である場合、例えば、第１窒化物半導体層としてアンドープのＡｌＧａＮ層、第２窒化物半導体層としてアンドープのＡｌＮ層を、それぞれ用いることができる。
第１窒化物半導体層としてＡｌＧａＮ層を用いる場合は、Ａｌ_ＸＧａ_１−ＸＮ（０＜Ｘ＜０．４）層を用いることが好ましい。Ａｌ混晶比Ｘが０．４未満の範囲であると、結晶性の良好なＡｌＧａＮ層が形成可能なため、移動度μを高いものとでき、また、後述する図１５に示すように、Ａｌ混晶比を大きくすることで、キャリア改質膜を設けることによるシートキャリア濃度Ｎ増大の効果を大きくできるため、混晶比Ｘは特に０．２以上が好ましい。
一方、第２窒化物半導体層としてＡｌＮ層を用いる場合は、２ｎｍ以下の膜厚とすると、結晶性よく形成でき好ましく、特に０．５〜１ｎｍ程度の膜厚とすることが好ましい。障壁層とキャリア走行層との間が接触した構造が好ましいが、その間に層を設けても良い。

障壁層の膜厚は、ノーマリオフ型ＨＥＭＴの場合、良好なノーマリオフ特性が得られる程度に薄く形成される。良好なノーマリオフ特性を得るためには、ソース・ドレイン電極間に電流が流れなくなるときのゲート電極の印加電圧であるしきい値電圧を−１Ｖ以上とすることが好ましく、さらに０Ｖ以上とすることで、完全なノーマリオフ型とすることができる。障壁層は、膜厚を薄くすることで、しきい値電圧を正側にシフトさせることができる。これは、障壁層を薄くし、ゲート電極からチャネルまでの距離を短くすることで、ゲート電極下の空乏層がチャネルまで届きやすくなるためと考えられる。ノーマリオフ型が実現可能な障壁層の膜厚は、障壁層を形成する窒化物半導体の層構造・組成によって異なる。

障壁層の膜厚に対するしきい値電圧及びオン抵抗の一例を、図５、１３に示す。この例におけるＨＥＭＴは、キャリア走行層としてＧａＮ層が、障壁層としてＡｌＮ層とＡｌＧａＮ層とが、それぞれアンドープで順に積層されており、各層の膜厚は、ＧａＮ層を３μｍ、ＡｌＮ層を０．７５ｎｍで一定とし、ＡｌＧａＮ層の膜厚のみを増減させている。ＡｌＮ層の膜厚は、積層構造形成後に測定すると約１．２ｎｍである。図１３は、図２に示すような障壁層２４上面にソース・ドレイン電極２５，２７を設けるＨＥＭＴと、図５は、図３に示すような段差部１３０を設けてキャリア走行層３３端部にもソース・ドレイン電極３５，３７を設ける構造のＨＥＭＴに係るものである。図５，１３は、それぞれＡｌＧａＮ層の膜厚に対するしきい値電圧Ｖ_ｔｈ及びオン抵抗Ｒ_ｏｎを示す。なお、この例では、いずれも後述するチャネル改質膜は設けていない。

図５に示すように、ソース・ドレイン電極間に電流が流れなくなるしきい値電圧Ｖ_ｔｈは、ＡｌＧａＮ層の膜厚が薄くなるに従って正側へシフトしている。図５に係るＦＥＴの場合、ＡｌＧａＮ層の膜厚を１０ｎｍ以下にすることでしきい値電圧Ｖ_ｔｈを−１Ｖ以上とでき、さらに、約５ｎｍ以下にすることで０Ｖ以上とできる。図１３においても同様の傾向がみられる。一方、オン抵抗Ｒ_ｏｎは、図５の例においては、ＡｌＧａＮ層の膜厚が薄くなるに従って急激に増大しており、ＡｌＧａＮ層の膜厚が１０ｎｍの場合のオン抵抗Ｒ_ｏｎは、約２５Ω・ｍｍと、膜厚２０ｎｍの場合のオン抵抗Ｒ_ｏｎと比較して２倍以上であり、しきい値電圧Ｖ_ｔｈが０Ｖ以上になる膜厚５ｎｍ付近ではさらにその２倍程度となる。また、図１３の例においては、膜厚が薄くなることにより接触抵抗が低減され、ＡｌＧａＮ層の膜厚が、厚膜から７ｎｍ程度まで小さくなる膜厚領域ではオン抵抗Ｒ_ｏｎは緩やかに減少するが、しきい値電圧Ｖ_ｔｈが０Ｖ以上の膜厚領域になると、図５と同様にオン抵抗Ｒ_ｏｎは薄膜化に従い急激に増大し、膜厚４ｎｍで約８０Ω・ｍｍ、膜厚３ｎｍで約６７０Ω・ｍｍと、高いオン抵抗Ｒ_ｏｎを示す。

このように、障壁層の膜厚を薄くすることにより、良好なノーマリオフ特性が得られる一方で抵抗が増大するため、本発明では障壁層の表面にチャネル改質膜を設けて、それを改善する構造とする。チャネル改質膜は、少なくともゲート電極とソース電極及び／又はドレイン電極との間に設けられ、各電極の一部を覆っていてもよく、電極と障壁層との間に部分的に設けることもできる。このようなチャネル改質膜を設けることで、改質膜下の半導体積層構造の、特にチャネル中の、キャリア濃度が増大し、障壁層の膜厚が薄いことによって増大した抵抗を低減し、低抵抗化することができ、さらに移動度を向上させることができる。チャネル改質膜を設けることでキャリア濃度が増大する理由としては、チャネル改質膜と半導体層との界面が存在することによる、応力もしくは界面準位の影響が考えられる。また、このようなチャネル改質膜を障壁層表面に設けることで低抵抗化が図れるため、エッチング等によりリセスゲート構造を形成する必要がなく、低抵抗なノーマリオフ型のＦＥＴを再現性よく形成することができる。

障壁層の表面には、ソース電極、ゲート電極、ドレイン電極の各電極が形成される。これらの電極の内、ソース電極とドレイン電極は、障壁層に電流を供給するためにオーミック電極が好適に用いられ、ゲート電極は、キャリア走行層に形成される空乏層を制御性よく形成し障壁層から供給された電子を制御できるようにショットキー電極が用いられる。また、これらの電極は、図示しないが複数の層からなる金属層や合金層及びそれらの組合せを適宜用いることができる。

電界効果トランジスタにおいて、キャリアとなる電子は、障壁層中に留まっているより、より電子親和力の大きいチャネル中に引き込まれ、界面近傍に蓄積される。この蓄積された電子は不純物による散乱を受けないため、チャネル中を高移動度で走行することができる。一方、図６に示すように、ソース電極とドレイン電極との電極間にドレインソース間電圧Ｖ_DSを印加すると、チャネルを介してソース電極とドレイン電極の間にドレイン電流Ｉ_Dが流れる。またゲート電極にゲート電圧Ｖ_Gを印加すると、その電圧に応じてゲート電極の下に発生する空乏層が延びるため、図６に示すようにゲート電圧Ｖ_Gでドレイン電流Ｉ_Dを制御することができる。

（窒化物半導体層）
ＧａＮ系ＨＥＭＴは、窒化ガリウム系化合物半導体で構成される。窒化ガリウム系化合物半導体層は、基板上に必要に応じてバッファ層を形成し、さらにキャリア走行層、障壁層を順にエピタキシャル成長し、さらに電極及びチャネル改質膜を積層して形成することができる。なおバッファ層は、ＧａＮ等のエピタキシャル層と格子整合する基板を用いる場合は必ずしも必要でない。結晶成長方法としては、例えば、有機金属気相成長法（ＭＯＣＶＤ：metal-organic chemical vapor deposition）、ハイドライド気相成長法（ＨＶＰＥ）、ハイドライドＣＶＤ法、ＭＢＥ（molecularbeam epitaxy）等の方法が利用できる。窒化ガリウム系化合物半導体は、一般式がＩｎ_xＡｌ_yＧａ_1-x-yＮ（０≦ｘ、０≦ｙ、ｘ＋ｙ≦１）であって、ＢやＰ、Ａｓを混晶してもよい。また、各半導体層、例えばキャリア走行層、障壁層は、単層、多層を特に限定しない。また、窒化物半導体層にはｎ型不純物、ｐ型不純物を適宜含有させることもできる。ｎ型不純物としては、Ｓｉ、Ｇｅ、Ｓｎ、Ｓ、Ｏ、Ｔｉ、Ｚｒ等のＩＶ族、若しくはＶＩ族元素を用いることができ、好ましくはＳｉ、Ｇｅ、Ｓｎを、最も好ましくはＳｉを用いる。また、ｐ型不純物としては、特に限定されないが、Ｂｅ、Ｚｎ、Ｍｎ、Ｃｒ、Ｍｇ、Ｃａ等が挙げられ、好ましくはＭｇが用いられる。これにより、各導電型の窒化物半導体を形成することができる。また半導体構造を形成する成長用の基板はサファイア基板やＧａＮ基板等が利用でき、また熱伝導が高く放熱性に優れたＳｉＣ基板、ＣｕＷ基板等も利用できる。熱伝導性基板としては、その他Ａｌ、Ｃｕ、Ｗ等の金属、ＡｌＮ、ＳｉＣ、ダイヤモンド、銅ダイヤモンド、ＧａＮ、Ｓｉ等及びその混晶、合金、混合物等を用いることができ、放熱を担える基体であれば、金属以外でも樹脂類やガラス類等、材料組成、形状は限定されない。

窒化物半導体層の形成後、基板及びバッファ層は除去されると、バッファ層の存在によりリーク電流が生じてリークパスが形成されることを防ぎ、好ましい。基板のみならずバッファ層まで除去すること、例えば、基板剥離後に半導体構造の一部を研磨してバッファ層を除去することで、これを防止することも可能となる。また、成長初期のバッファ層、下地層などは、結晶性が悪い傾向にあり、その場合、その部分がリークパスとなるため、結晶性の悪い深さで除去して、キャリア走行層、障壁層が形成されることが好ましい。基板は、全て除去すれば、バッファ層の除去が容易になる。

（段差部）
また、キャリア走行層と障壁層とを含む積層構造が、図３Ａ、Ｂに示すように、ゲート電極片側、好ましくは両側にキャリア走行層の端部を露出させる側面を備えた段差部を有するメサ構造としてもよい。段差部の側面には、少なくともキャリア走行層端部と接続された、ソース電極、ドレイン電極の少なくとも一方、好ましくは両方が設けられ、ソース電極、ドレイン電極の一部は、段差部上面、つまり障壁層の表面に設けられる。これにより、ソース・ドレイン電極が好適に低接触抵抗化でき、さらに抵抗を低減させることができる。また、オフ時の高耐圧化も可能である。
また、このようなメサ構造における寸法の具体例は、以下のようなものがある。段差部の上面に設けられた一部電極のゲート電極側端部から段差部上面の端部側面までの距離Ｌを、０＜Ｌ≦１０μｍ、好ましくは０．１μｍ以上、５μｍ以下の範囲とする。これは、０．１μｍ以下であると、段差部上面に設けられる一部電極が微細となるため、生産性・信頼性に劣る傾向にあり、各電極、特にゲート電極の位置精度、及びゲート電極と各電極との距離の精度が、素子特性の要因として大きくなるためである。また、５μｍ以下であると、ＴＬＭ(Transmission line model)測定による接触抵抗を十分に小さなものとできる。

また、ソース、ドレイン電極の少なくとも一方が、段差部の下段部分にまで延長して電極が設けられることで、制御性良く各電極構造を形成できる。また、その底面における電極形成層を、キャリア走行層と同一の層とすることで、チャネル近傍においては、キャリア走行層端部と同様に好適に各電極との接続が実現され、それと離れた領域では、高接触抵抗として、選択的にキャリア走行層にキャリアを誘導できる構造となる。さらに、段差部が上面側より底面側を幅広であると、各電極及びその形成位置・領域を好適に制御して生産性に富み、好適な特性のＦＥＴとできる。従って、この例では、段差の下段部及び／又は電極形成層をチャネルより下に位置するようにすること、好ましくはチャネルを有する窒化物半導体、若しくはキャリア走行層内に位置するようにすることとなる。
段差部は、キャリア走行層及び障壁層などの半導体積層構造に、エッチング等により形成される。エッチングの方法は、例えば、レジストパターンやチャネル改質膜パターンなどのマスクを介して、ＲｌＥ（reactive ion etching）やイオンミリング（ion milling）等で行うことができる。同様に、段差構造のその他の形成方法としては、結晶の成長速度の違いを利用した再成長により段差構造、より具体的には、キャリア走行層を成長した後、一部をチャネル改質膜、例えばＳｉＯ_２などで覆い、開口部を選択的に成長させることで段差構造とすることもできる。

（ソース電極、ゲート電極、ドレイン電極）
ソース電極、ゲート電極、ドレイン電極等の電極は、典型的には素子を構成する半導体材料とは異なる組成から形成され、例えばＴｉ、Ａｌ、Ｃｕ、Ｗ、Ａｕ、Ａｇ、Ｍｏ、Ｎｉ、Ｐｔ、Ｉｎ、Ｒｈ、Ｉｒ、Ｃｒ等導電性に優れた材質で構成される。また金属材料に限定せず、導電性酸化物、導電性を有する導電性プラスチック等も利用できる。さらに電極は単一元素の材料のみならず、合金化、共晶化、混晶等、複数の元素で構成し、例えばＩＴＯや酸化亜鉛（ＺｎＯ）等が利用できる。さらにまた２層以上の層構造も採用できる。好ましくは、ＡｌＧａＮ系やＧａＮ系半導体層に対するオーミック電極の一例として、Ｔｉ／Ａｌ系電極、ショットキー電極の一例としてＮｉ／Ａｕ系材料からなる電極が採用される。これによってＨＥＭＴ用電極として要求されるオーミック特性、ショットキー特性等において良好に機能する。例えばソース電極、ドレイン電極のオーミック接触を得るためにはＴｉ／Ｐｔ、Ｔｉ／Ａｕ、Ｔｉ／Ａｌ、Ｖ／Ａｌ系金属が使用され、８００℃〜９５０℃などの温度にてアニールが行われている。またゲート電極には、Ｗ／Ａｕ、Ｎｉ／Ａｕ、若しくはＡｕ、Ｃｕ、Ｎｉ等が使用される。ゲート電極の断面形状は、Ｔ字型、Ｉ型等特に限定されないが、断面がＴ字型のＧ電極とすると電極の断面積が増え電極抵抗を低減できるので、動作周波数の高周波における特性を向上させることもできる。ゲート電極のゲート長を小さくすることでも、低抵抗化でき、例えば３μｍ以下のゲート長とすることができる。また、各電極とワイヤとの密着性等を考慮して、パッド電極を形成してもよい。パッド電極の上には、外部電極等と接続させるためのメタライズ層（バンプ）を好適に形成する。メタライズ層は、Ａｇ、Ａｕ、Ｓｎ、Ｉｎ、Ｂｉ、Ｃｕ、Ｚｎ等の材料から成る。電界効果トランジスタの電極形成面側をサブマウント上に設けられた外部電極と対向させ、バンプにて各々の電極を接合してもよい。サブマウントに対してはワイヤ等が配線される。各電極は、スパッタや蒸着等により形成することができ、半導体構造の同一面側に形成し、横型構造のＦＥＴとすることができる。一方、ソース電極とドレイン電極とを、半導体構造を挟んで対向する面にそれぞれ設け、ゲート電極をその対向面のいずれかに設けた縦型構造のＦＥＴとすることもできる。なお、本明細書において、例えばＴｉ／Ａｌとは、半導体側からＴｉとＡｌが順に積層された構造を指す。

（チャネル改質膜）
本発明におけるチャネル改質膜は、上述したように、改質膜が設けられることにより、チャネルの特性、引いてはＦＥＴ特性を所望の特性に変化させうるものである。チャネル改質膜の具体的な材料には、ケイ素酸化物又はアルミニウム酸化物が挙げられる。ケイ素酸化物としては、好ましくはＳｉＯ_２が用いられ、アルミニウム酸化物としては、好ましくはＡｌ_２Ｏ_３が用いられる。チャネル改質膜は、蒸着法よりもスパッタ法が好適に形成される傾向にある。これは、各製法間の膜質の違い、半導体層との密着力の違いなどの原因が考えられる。また、特にＥＣＲスパッタ装置を用いることが好ましく、後述の実施・比較例で示すように、ＳｉＯ_２の例では、デジタルスパッタ装置を用いて形成すると、チャネル改質膜とならず、ＥＣＲではケイ素酸化物、アルミニウム酸化物でチャネル改質効果が観られるためである。また、ケイ素でも、ケイ素・アルミニウム酸化物に劣るが、同様に、移動度向上、キャリア濃度増大、シート抵抗低減のキャリア改質効果が得られる。

チャネル改質膜は、ゲート電極で制御できない領域、例えばゲート電極形成領域外の領域において、チャネル上に設けられると、キャリア濃度の増加に作用より、漏れ電流、非制御下のキャリアパスが形成され、素子の信頼性が低くなる。このため、チャネル改質膜は、ゲート電極でチャネルを制御可能な位置に設けられることが好ましい。具体的には、積層構造において、素子動作領域、例えば各電極間領域の外に、ソース・ドレイン電極間を相互に連絡するような半導体構造が設けられている場合で、その連絡する半導体構造が上記キャリアの漏れ、素子（ゲート電極）の非制御下の連絡路を形成するものなどがあり、特にチャネルを有する連絡路の場合に上記問題が顕著となる。すなわち、このような連絡路に、更にそこでのキャリア移動を促す改質膜が設けられると、その問題が大きくなる。このため、チャネル改質膜形成領域内に、通常の使用においてソース電極とドレイン電極との間を連絡するキャリア走行層が設けられたキャリア連絡領域が収められた構造とすること、すなわち改質膜形成領域内に半導体構造のキャリア連絡領域を有する構造とすることが好ましい。

素子構造の具体例としては、チャネル改質膜と障壁層との界面が、ソース電極及び／又はドレイン電極とゲート電極との間に存在するような構造とすることができる。例えば、チャネル改質膜がソース電極及び／又はドレイン電極とゲート電極との間の障壁層を部分的に覆う構造とでき、この場合、チャネル改質膜から露出している各電極や半導体層を、チャネル改質膜とは異なる材料を有する保護膜で覆うことができる。また、段差部を設ける場合は、図３Ａ、Ｂに示すように、キャリア走行層３３の端部を露出させる側面を有する段差部１３０を設け、その上にゲート電極３６及びチャネル改質膜３８を設け、障壁層３４上のチャネル改質膜３８をゲート電極３６が縦断している構造とすることができる。
チャネル改質膜は、好ましくは、チャネル上の障壁層を覆うように設けられ、このようにチャネル上の半導体層とチャネル改質膜との界面が存在する面積を大きくすることで、効果的にキャリア濃度を増大させることができる。

また、後述の各実施例から考えられるキャリア濃度を増大させ低抵抗化の構造例として、ノーマリオフ型のＦＥＴのように、チャネル改質膜とチャネルとの距離がある程度小さくするために、障壁層とチャネル改質膜との膜厚比が２倍以下とすることができる。この例では、距離が大きくなると、障壁層にチャネル改質膜を設けてもチャネルまで影響を及ぼしにくく、低抵抗化が抑制されると考えられる。
チャネル改質層は、横型のチャネルを少なくとも一部に含む構造であれば設けることができ、上述したような縦型構造のＦＥＴに用いることもできる。ソース電極とドレイン電極とを同一面側に設ける横型構造のＦＥＴであれば、チャネルは通常横型であり、また、チャネル改質膜とチャネルとの間の距離は通常ほぼ一定であるため、縦型構造のＦＥＴと比べて効果的にチャネルを改質することができる。

チャネル改質膜が設けられた以外の半導体表面には、チャネル改質膜とは異なる材料を有する絶縁性又は導電性の保護膜が設けられていてもよい。このような保護膜としては、チャネル改質膜よりもチャネル改質の効果の小さいもの、若しくはその効果が無いもの、更にはその効果が逆になるもの、が用いられ、例えばシート抵抗が高くなるようなものが用いられる。絶縁性の保護膜としては、窒化ケイ素、酸化ニオブ、酸化ジルコニウム等が挙げられ、導電性の保護膜としてはＴｉ／Ａｌ等の金属膜が挙げられる。例えば、図４に示すように、チャネル改質膜とゲート電極との間の障壁層表面に、このような導電性又は絶縁性の保護膜を積層させることができ、特に窒化ケイ素やＴｉ／Ａｌなど、チャネル改質膜よりも効果的に電流コラプスを抑制できる保護膜を積層させることで、電流コラプスを抑制できる。このような電流コラプスを抑制する保護膜は、特にドレイン電極側に設けることができる。また、各電極がチャネル改質膜から露出している場合に、チャネル改質膜で覆われた以外の電極上や半導体層上にチャネル改質膜とは異なる材料を有する保護膜を設けて、耐圧を向上させることもできる。
チャネル改質膜上には、チャネル改質膜とは異なる材料を有する絶縁性又は導電性の保護膜を設けることもでき、例えばチャネル改質膜上に樹脂を設けて、耐圧を向上させることができる。
また、チャネル改質膜の膜厚を厚く、例えば１μｍとすると耐圧が低下するため、ある程度の薄さであることが好ましい。

（実施例１）
実施例１に係るＧａＮ系ＨＥＭＴは、図２に示すように、チャネル２３ａを有するキャリア走行層２３としてアンドープのＧａＮ層と、その上に障壁層２４とが設けられ、障壁層２４は、第２窒化物半導体層２０１としてアンドープのＡｌＮ層（スペーサ層）が０．７５ｎｍの膜厚で、第１窒化物半導体層２０２としてアンドープのＡｌＧａＮ層が４ｎｍの膜厚で、順に積層され、ＡｌＧａＮ層２０２の成長表面には、ソース・ゲート・ドレイン電極２５〜２７が設けられ、さらに、チャネル上の障壁層を覆うように、ＳｉＯ_２を有するチャネル改質膜２８が１５ｎｍの膜厚で設けられる。ＡｌＮ層及びＡｌＧａＮ層の膜厚は、積層構造形成後に測定すると、それぞれ約１ｎｍ、約４．５ｎｍである。

図７に、このようなＨＥＭＴで得られる静特性として、ドレインソース間電圧Ｖ_ＤＳに対するドレイン電流Ｉ_Ｄを示す。図７中の黒四角は実施例１に係るＨＥＭＴ、白丸は後述する実施例２に係るＨＥＭＴを、それぞれ示している。なおゲート電圧Ｖ_Ｇは２Ｖ〜−１．５Ｖに０．５Ｖ刻みで変化させている。しきい値電圧は−０．１Ｖ以上であり、良好なノーマリオフ特性のＦＥＴを得ることができる。

以下に、本発明のＦＥＴの製造方法として、実施例１の製造方法を例として説明する。
（電界効果トランジスタの製造方法）
本実施形態に係る電界効果トランジスタ、例えば図２に係るＦＥＴは、以下のようにして製造される。ここでは結晶成長装置を用いて、ＭＯＣＶＤによりサファイア基板２１上にＧａＮ系ＨＥＭＴを作製する。まず、ＭＯＣＶＤ反応炉内にサファイア基板２１をセットし、Ｃ面サファイア基板の表面を水素雰囲気中で、熱処理クリーニングを行い、５１０℃まで下げ、水素雰囲気にて基板上にＧａＮよりなるバッファ層２２を約２０ｎｍ、結晶成長温度まで昇温して、素子構造となる積層構造として、３μｍアンドープＧａＮのキャリア走行層２３（このアンドープＧａＮ層の障壁層との界面近傍部がチャネル２３ａとなる）、その上の障壁層２４として、アンドープのＡｌＮよりなるＡｌＮの第２窒化物半導体層２０１（０．７５ｎｍ）、Ａｌ組成が０．３であるアンドープのＡｌ_0.3Ｇａ_0.７ＮよりなるＡｌＧａＮの第１窒化物半導体層２０２（４ｎｍ）を成長させる。なお、アンドープＡｌＮ層２０１を設けることにより、チャネルの移動度をより向上させることができる。反応終了後、温度を室温まで下げウェハを反応容器から取り出す。

（フォトリソグラフィ工程）
次にフォトリソグラフィ工程として、ＡｌＧａＮ層２０２の成長表面に、ソース・ゲート・ドレイン電極２５〜２７をそれぞれ形成する。まず、ソース電極２５、ドレイン電極２７として、スパッタにて、Ｔｉを１０ｎｍと、Ａｌを３００ｎｍとを順に成膜し、リフトオフにてＴｉ／Ａｌの電極を形成する。その後、６００℃で電極をアニールする。次にスパッタ装置でＮｉを１００ｎｍとＡｕを１５０ｎｍと、を順に成膜し、リフトオフしてＮｉ／Ａｕショットキー電極をゲート電極２６とする。実施例１では、ソース・ドレイン電極間距離Ｌ_ＳＤを約１９μｍ、ソース・ゲート電極間距離を約３μｍ、ゲート電極長（図２の断面図における断面幅）を約２μｍ、ゲート電極幅（ゲート電極長手方向）を約１００μｍとして形成する。最後に、チャネル改質膜２８を、各電極間のＡｌＧａＮ層２０２の成長表面、及び電極を被覆するように、ＥＣＲスパッタ装置でＳｉＯ_２を１５ｎｍ成膜し、設ける。チャネル改質膜を高分解能ＴＥＭ像で観察すると、成膜されたチャネル改質膜は非晶質であり、一部に比較的結晶質に近い部分が偏在した領域が観られる。例えば、それは数ｎｍ〜数十ｎｍ程度、例えば４ｎｍ〜８ｎｍ程度の粒径を有する粒状の領域が複数観察され、比較的、障壁層表面側に偏在して分布するものなどが観られる。また、このチャネル改質膜をＳＴＥＭ−ＥＤＳにより分析すると、ケイ素と酸素との原子比率は約２／３である。

（実施例２）
実施例２に係るＧａＮ系ＨＥＭＴは、図３Ａ、Ｂに示すように、ゲート電極３６の両側にキャリア走行層３３の端部を露出させる側面を備えた段差部１３０を有する以外は、実施例１と同様に作製される。図３Ａは概略断面図であり、図３Ｂは概略平面図である。実施例２に係るＧａＮ系ＨＥＭＴは、キャリア走行層３３と、その上に障壁層３４とが設けられ、障壁層３４は、第２窒化物半導体層３０１と第１窒化物半導体層３０２とが順に積層され、ＡｌＧａＮ層３０２の成長表面には、ソース・ゲート・ドレイン電極３５〜３７が設けられ、さらに、チャネル改質膜３８が設けられる。段差部１３０は、キャリア走行層３３と障壁層３４とを含む積層構造３０に設けられ、その側面１３０ｅには、少なくともキャリア走行層３３の端部と接続された、ソース電極３５、ドレイン電極３７が設けられ、ソース電極３５、ドレイン電極３７の一部は、段差部１３０の上面１３０ｔ、つまり障壁層３４の表面に設けられる。チャネル改質膜３８は、図３Ｂに示すように、ソース電極３５及びドレイン電極３７とゲート電極３６との間の領域全てに障壁層３４との界面が存在するように設けられる。

図７に、このようなＨＥＭＴで得られる静特性として、ドレインソース間電圧Ｖ_ＤＳに対するドレイン電流Ｉ_Ｄを示す。図７中の白丸が実施例２に係るＨＥＭＴを示し、黒四角が実施例１に係るＨＥＭＴを示している。しきい値電圧は−０．１Ｖ以上と良好なノーマリオフ特性であり、図７に示すように、段差部にソース・ドレイン電極を設けることで、実施例１よりもさらに低抵抗化できる。
また、図１１に、ゲート電圧０Ｖ時のドレイン電流電圧特性を示す。ドレインソース間電圧Ｖ_DSが５００Ｖ以上である場合でも、破壊されずにドレイン電流を良好に遮断することができる。

（段差部）
実施例２において、段差部は、以下のように製造される。
まず、レジストマスクをフォトリソグラフィ技術でパターニングして、図３Ａに示すように、ＲＩＥでチャネル３３ａ形成部分が段差部１３０の側面に表出するようにチャネル３３ａよりも深くエッチングする。ここでは、障壁層３４の表面から約８０ｎｍの深さまでエッチングし、段差部１３０を形成する。そして、ソース電極３５、ドレイン電極３７、ゲート電極３６を形成する。ソース・ドレイン電極は、その一部が段差部１３０の上面、つまり障壁層３４の表面に設けられるように形成し、段差部１３０の側面からゲート電極側の各電極端部までの距離Ｌは、１〜２μｍ程度である。

（実施例３）
実施例３に係るＧａＮ系ＨＥＭＴは、ソース・ドレイン電極間距離Ｌ_ＳＤを約１０μｍとする以外は、実施例２と同様に作製される。得られるＨＥＭＴは、しきい値電圧が−０．１Ｖ以上と良好なノーマリオフ特性を示し、オン抵抗は７Ω・ｍｍと低抵抗である。また、ゲートリークは３００Ｖで１０μＡ／ｍｍであり、オフ耐圧は、オン抵抗１０．５Ω・ｍｍで３８０Ｖである。
また、チャネル改質膜２８を設ける前にソース・ドレイン電極間のホール測定により得られるシートキャリア濃度Ｎ_１、シート抵抗Ｒ_１、移動度μ_１は、それぞれ、約１．１×１０^１２／ｃｍ^２、約６３８０Ω／ｓｑ、約１７３０ｃｍ^２／Ｖｓ、また、チャネル改質膜２８が設けられた後のソース・ドレイン電極間のホール測定により得られるシートキャリア濃度Ｎ_２、シート抵抗Ｒ_２、移動度μ_２は、それぞれ、約１０．４×１０^１２／ｃｍ^２、約３５０Ω／ｓｑ、１７３０ｃｍ^２／Ｖｓであり、Ｎ_１＜Ｎ_２、Ｒ_１＞Ｒ_２、μ_１＜μ_２の関係が成り立ち、この膜がチャネル改質膜として機能することが分かる。

また比較例１として、チャネル改質膜を形成しない以外は実施例３と同様にしてＧａＮ系ＨＥＭＴを作製する。図８に、このような実施例３、比較例１のＨＥＭＴで得られる静特性として、ドレインソース間電圧Ｖ_ＤＳに対するドレイン電流Ｉ_Ｄを示す。図８中の大きい黒丸は実施例３に係るＨＥＭＴ、小さい点は比較例１に係るＨＥＭＴを、それぞれ示している。なおゲート電圧Ｖ_Ｇは、実施例３に係るＨＥＭＴは２Ｖ〜−０．８Ｖに０．４Ｖ刻みで、比較例１に係るＨＥＭＴは２Ｖ〜−１．５Ｖに０．５Ｖ刻みで、変化させている。図８に示すように、チャネル改質膜を形成することで、低抵抗化でき、ドレイン電流Ｉ_Ｄを増大させることができる。

また、実施例３と比較例１のシートキャリア濃度Ｎ及びシート抵抗Ｒを、ソース・ドレイン電極間のホール測定により評価すると、シートキャリア濃度Ｎは実施例３が約１０．４×１０^１２／ｃｍ^２、比較例１が約１．１×１０^１２／ｃｍ^２であり、シート抵抗は実施例３が約３５０Ω／ｓｑ、比較例１が約６３８０Ω／ｓｑである。チャネル改質膜を形成することで、シートキャリア濃度Ｎが増大し、シート抵抗が低減されていることがわかる。また、同様に移動度μも評価すると、実施例３が約１７３０ｃｍ^２／Ｖｓ、比較例１が約９００ｃｍ^２／Ｖｓと、チャネル改質膜が形成された実施例３においても高い値を示すことから、キャリア濃度はチャネル改質膜とＡｌＧａＮ層との界面ではなく、チャネルにおいて増大していると考えられる。

さらに比較例２として、ＳｉＯ_２膜を、デジタルスパッタ装置を用いて成膜し設ける以外は実施例３と同様にしてＧａＮ系ＨＥＭＴを作製する。このＳｉＯ_２膜を高分解能ＴＥＭ像で観察すると、成膜された膜はほぼ一様に非晶質なものとして観られる。このような比較例２のＨＥＭＴは、移動度μ約１８０ｃｍ^２／Ｖｓ、シートキャリア濃度Ｎ約４．８×１０^１２／ｃｍ^２、シート抵抗約７０８０Ω／ｓｑである。一方、実施例３のＨＥＭＴは比較例２よりもキャリア濃度が高く、低抵抗であり、実施例３のように非晶質である部分と結晶質の部分とが混在しているＳｉＯ_２チャネル改質膜を設けることで、キャリア濃度を増加させ、抵抗を低減させることができる。

また比較例３として、ＳｉＮを１００ｎｍ、ＳｉＯ_２を１μｍ順に積層して被覆膜とする以外は実施例３と同様にしてＧａＮ系ＨＥＭＴを作製し、図９に静特性を示す。ゲート電圧Ｖ_Ｇは２Ｖ〜−１．５Ｖに０．５Ｖ刻みで変化させている。このような比較例３のＨＥＭＴは、オン抵抗１１．８Ω・ｍｍ、シート抵抗約８００Ω／ｓｑであり、チャネル改質膜として機能しないものが得られる。一方、実施例３のＨＥＭＴは比較例３よりも低抵抗であり、実施例３のようにＳｉＯ_２チャネル改質膜を半導体層との界面に設けることで、抵抗を低減でき、良好な静特性を得ることができる。

さらに、実施例３のＨＥＭＴのソース・ドレイン電極間Ｌ_ＳＤ距離を変化させたときのＴＬＭ測定によるソース・ドレイン電極間抵抗について、図１４に示す。図中各点は、段差部側面からゲート電極側のソース・ドレイン電極端部までの距離Ｌがそれぞれ、白丸が１．２μｍ、黒丸が２．２μｍ、白四角が５．２μｍ、黒四角が１０．２μｍに対応する。接触抵抗をＲ_ＣとするとＬ_ＳＤ＝０のソース・ドレイン電極間抵抗は２Ｒ_Ｃであり、Ｌが小さくなるにつれてソース・ドレイン電極間抵抗は小さくなり、接触抵抗Ｒ_Ｃが小さくなる。Ｌが１．２μｍのときに接触抵抗値Ｒ_Ｃが最小となる。

（実施例４〜９）
実施例４〜９に係るＧａＮ系ＨＥＭＴは、ＡｌＧａＮ層の膜厚がそれぞれ２５ｎｍ、２０ｎｍ、１０ｎｍ、７ｎｍ、３ｎｍ、２ｎｍである以外は、実施例３と同様に作製される。実施例４及び５に係るＨＥＭＴは、しきい値電圧が−１Ｖ以下であり、実施例６〜９に係るＨＥＭＴは、しきい値電圧−１Ｖ以上である。

実施例３〜９と、チャネル改質膜を形成しない以外は実施例３〜８と同様の比較例１、４〜８のＨＥＭＴにおいて、チャネル改質膜形成前後のシートキャリア濃度Ｎ及びシート抵抗Ｒを、ソース・ドレイン電極間のホール測定によって評価し、図１０Ａ及びＢに示す。図１０Ａ、Ｂ中の黒三角が実施例３〜９に係るＨＥＭＴを示し、黒四角が比較例１、４〜８に係るＨＥＭＴを示している。なお、図１０Ａ及びＢに示すＡｌＧａＮ層の膜厚は製造時の設定値であり、膜厚にも依るが、実測値は上述の通り、設定値より数ｎｍ〜１ｎｍ以下で変動する場合がある。図１０Ａに示すように、チャネル改質膜を形成することでシートキャリア濃度Ｎが増大し、ＡｌＧａＮ層の薄層化によるキャリア濃度の低下を抑制することができる。これにより、図１０Ｂに示すように、シート抵抗Ｒが低減され、特にＡｌＧａＮ層の膜厚が薄く４〜５ｎｍ程度以下である場合には、チャネル改質膜を設けることでシート抵抗Ｒが１桁以上低減される。また、図１０Ａ及びＢに示すように、ＡｌＧａＮ層の膜厚を厚くし、チャネル改質層からチャネルまでの距離を大きくすることにより、シート抵抗Ｒ及びシートキャリア濃度Ｎの差が小さくなり、チャネル改質膜を設けることによる効果が小さくなっている。また、図１０Ｃには、実施例３〜９及び比較例１、４〜８に係るＨＥＭＴの移動度μを示す。図１０Ｃ中の黒三角が実施例３〜９に係るＨＥＭＴを示し、黒四角が比較例１、４〜８に係るＨＥＭＴを示している。ＡｌＧａＮ膜厚７ｎｍの実施例７及び比較例７は、同程度の移動度を示している。図１０Ｃに示すように、ＡｌＧａＮ膜厚７ｎｍ以上では、チャネル改質膜を形成しても移動度μは同程度若しくはやや低くなっているが、４．５ｎｍ以下と薄い膜厚では、チャネル改質膜を設けることで移動度μを高くできる。このように、ＡｌＧａＮ層の膜厚を薄くし、７ｎｍ以下、更には４〜５ｎｍ程度以下とすることで、チャネル改質膜を設けることによる移動度μ改善の効果を大きくできる。

実施例３、実施例７、比較例１、比較例７のＨＥＭＴのＡｌ混晶比を、０．２、０．２５、０．３、０．３３としたときのシートキャリア濃度Ｎを、図１５に示す。図１５中の黒三角が実施例３、白三角が実施例７に係るＨＥＭＴを示し、黒四角が比較例１、白四角が比較例７に係るＨＥＭＴを示している。図１５に示すように、いずれの混晶比であっても、キャリア改質膜を設けることでシートキャリア濃度Ｎを増大させることができる。しかし、Ａｌ混晶比が小さくなるにつれてシートキャリア濃度Ｎは緩やかに低下しており、Ａｌ混晶比は０．２以上とすることが好ましい。また、図１０Ａにおける傾向と同様に、シートキャリア濃度Ｎは、膜厚が異なる実施例３及び７で同程度の値を示している。比較例１のシートキャリア濃度が、混晶比に対して実施例３と異なる傾向を示しているのは、ＡｌＧａＮ層の実際の膜厚が設定膜厚の４．５ｎｍから数Å増減しているためと推測される。図１０Ａに示すように、膜厚４．５ｎｍ近傍では膜厚が数Å異なるだけでシートキャリア濃度Ｎは大幅に低下し、例えば膜厚４．５ｎｍから３ｎｍになると、１×１０^１２／ｃｍ^２低下する。実際の膜厚が同じであれば、Ａｌ混晶比が増加するに従ってピエゾ電荷が増加し、シートキャリア濃度Ｎが増加すると考えられる。
一方、シート抵抗Ｒについても、同様のＡｌ混晶比の範囲で、チャネル改質膜を設けることにより低減可能であり、移動度μは、膜厚４．５ｎｍの実施例３においては増加可能であるが、膜厚７ｎｍの実施例７においては、Ａｌ混晶比０．３では、図１０Ａと同様に比較例７とほぼ同じ値を示すが、Ａｌ混晶比が大きくなるにつれて効果が小さくなる。

以上のことから、本発明の第１の窒化物半導体層は、膜厚を薄くすることでシートキャリア濃度Ｎ、シート抵抗Ｒ、移動度μのそれぞれの改善効果を高めることができ、特にノーマリオフ型のＨＥＭＴとするためには、１０ｎｍ以下、さらには約５ｎｍ以下とすることが好ましい。また、ＡｌＧａＮ層のＡｌ混晶比は、０より上、０．４未満を好ましく用いることができ、特に０．２以上を好ましく用いることができる。また、Ａｌ混晶比が０．３以上である場合は、ＡｌＧａＮ層の膜厚を７ｎｍ以下とすることで移動度μの低下を抑えることができ、更には４〜５ｎｍとすることで移動度μを上昇させることができ、好ましい。

（実施例１０）
実施例１０に係るＧａＮ系ＨＥＭＴは、ＥＣＲスパッタ装置を用いてＡｌ_２Ｏ_３を成膜し、チャネル改質膜２８とする以外は、実施例３と同様に作製される。得られるＨＥＭＴは、シートキャリア濃度Ｎが約９．５×１０^１２／ｃｍ^２、シート抵抗が約５７８Ω／ｓｑ、移動度μが約１１３０ｃｍ^２／Ｖｓである。チャネル改質膜としてＡｌ_２Ｏ_３を成膜することで、ＳｉＯ_２を成膜する実施例３よりは小さい効果であるが、キャリア濃度の増加、低抵抗化、移動度の向上がみられる。

（実施例１１）
実施例１１に係るＧａＮ系ＨＥＭＴは、図４に示すように、チャネル改質膜２８とゲート電極２６との間に第２のチャネル改質膜４１としてＳｉＮを成膜する以外は、実施例１と同様に作製される。このようなＨＥＭＴは、実施例１と同様の良好なノーマリオフ特性を示す。また、実施例１と比較して、チャネル改質膜とＡｌＧａＮ層との界面が減少することから低抵抗化は抑制されるが、ＳｉＮが形成されることで電流コラプスが減少する。

（実施例１２〜２０）
実施例１２〜１７に係るＧａＮ系ＨＥＭＴは、ソース・ドレイン電極間距離Ｌ_ＳＤをそれぞれ８μｍ、８．２μｍ、１３μｍ、１３．４μｍ、１８μｍ、１８．４μｍとする以外は実施例３と同様に作製され、実施例１８〜２０に係るＧａＮ系ＨＥＭＴは、Ｌ_ＳＤをそれぞれ８．２μｍ、１３．２μｍ、１８．２μｍとする以外は実施例４と同様に作製される。つまり、実施例１２〜１７と実施例１８〜２０とは、ＡｌＧａＮ層の膜厚が４．５ｎｍ又は２５ｎｍである点で異なり、それぞれノーマリオフ型のＨＥＭＴ、ノーマリオン型のＨＥＭＴである。
図１２に、実施例１２〜２０に係るオン抵抗とオフ耐圧との関係を示す。オン抵抗は、チャネル領域を素子の面積として計算している。黒四角が実施例１２〜１７、白四角が実施例１８〜２０に係るＨＥＭＴを示す。図１２に示すように、ノーマリオフ型の実施例１２〜１７であっても、ノーマリオン型の実施例１８〜２０と同程度のオフ耐圧を示す。また、図１２中の実線はＳｉの理論限界値であり、実施例１２〜２０はいずれもこれを大きく下回る低抵抗・高耐圧を示し、特に実施例１７に係るＨＥＭＴオン抵抗約１．９ｍΩｃｍ^２、オフ耐圧約６１０Ｖである。

本発明の電界効果トランジスタは、低抵抗なＦＥＴとして、また、良好なノーマリオフ特性のＦＥＴとして、スイッチング素子等、好適に用いることができる。また、素子構造、実装構造としては、フェイスダウン構造を持つフリップチップ型の実装、各電極を、半導体構造を挟んで対向させた構造の縦型ＦＥＴなどにも応用できる。

本発明と比較のためのＧａＮ系化合物を用いたＨＥＭＴ構造の一例を示す概略断面図である。 本発明と比較のためのＧａＮ系化合物を用いたＨＥＭＴ構造の別の一例を示す概略断面図である。 本発明の一実施の形態に係るＦＥＴの一例を示す概略断面図である。 本発明の別の一実施の形態に係るＦＥＴの一例を示す概略断面図である。 本発明の別の一実施の形態に係るＦＥＴの一例を示す概略平面図である。 本発明の他の一実施の形態に係るＦＥＴの一例を示す概略断面図である。 本発明の一実施の形態に係るＡｌＧａＮ層の膜厚としきい値電圧Ｖ_ｔｈとの関係を示すグラフである。 ドレインソース間電圧Ｖ_ＤＳに対するドレイン電流Ｉ_Ｄをゲート電圧Ｖ_Ｇで制御する様子を示すグラフである。 本発明の実施例１と実施例２に係るＨＥＭＴの静特性を示すグラフである。 本発明の実施例３と比較例１に係るＨＥＭＴの静特性を示すグラフである。 本発明の比較例２に係るＨＥＭＴの静特性を示すグラフである。 本発明の実施例３〜９と比較例１、４〜８に係るＨＥＭＴのシートキャリア濃度Ｎを示すグラフである。 本発明の実施例３〜９と比較例１、４〜８に係るＨＥＭＴのシート抵抗Ｒを示すグラフである。 本発明の実施例３〜９と比較例１、４〜８に係るＨＥＭＴの移動度μを示すグラフである。 本発明の実施例２に係るＨＥＭＴのゲート電圧０Ｖ時のドレイン電流電圧特性を示すグラフである。 本発明の実施例１２〜２０に係るＨＥＭＴのオン抵抗とオフ耐圧との関係を示すグラフである。 本発明の一実施の形態に係るＡｌＧａＮ層の膜厚としきい値電圧Ｖ_ｔｈとの関係を示すグラフである。 本発明の実施例３に係るＨＥＭＴのソース・ドレイン電極間抵抗を示すグラフである。 本発明の実施例３、実施例７、比較例１、比較例７に係るＨＥＭＴのＡｌ混晶比とシートキャリア濃度Ｎとの関係を示すグラフである。

符号の説明

２１ ３１ 基板、２２ ３２ バッファ層、２３ ３３ キャリア走行層；２３ａ ３３ａ チャネル、２４ ３４ 障壁層；２０１ ３０１ 第２窒化物半導体層；２０２ ３０２ 第１窒化物半導体層、
２５ ３５ ソース電極、２６ ３６ゲート電極、２７ ３７ドレイン電極、
２８ チャネル改質膜、４１ 第２のチャネル改質膜
３０ 半導体積層構造、１３０ 段差部

Claims (9)

1. チャネルを有するキャリア走行層と、該キャリア走行層に接する障壁層と、前記障壁層の同一平面の表面に設けられる、ゲート電極と、ソース電極と、ドレイン電極と、を有し、 前記キャリア走行層及び障壁層は、窒化物半導体からなると共に、
   前記障壁層表面における前記ソース・ドレイン電極間に、非晶質の部分と結晶質の部分とが混在するＳｉＯ _２ 膜が設けられた電界効果トランジスタ。
2. 前記電界効果トランジスタが、キャリア走行層及び障壁層を含む窒化物半導体を積層した積層構造を有し、該積層構造において、前記ソース電極とドレイン電極との間を連絡するキャリア走行層が設けられたキャリア連絡領域と、非連絡領域とを有し、前記ＳｉＯ _２ 膜形成領域内に前記キャリア連絡領域を有する請求項１記載の電界効果トランジスタ。
3. 前記キャリア連絡領域内に、前記キャリア走行層のチャネルが露出されて前記ソース電極及び前記ドレイン電極に接続する側面と、ゲート電極が設けられる上面を備えた段差部を有するメサ構造が設けられている請求項２記載の電界効果トランジスタ。
4. 前記ソース電極及び前記ドレイン電極は、その一部が前記段差部の上面に設けられており、
   前記段差部の上面における、前記ソース電極及び前記ドレイン電極の前記ゲート電極側の端部から前記段差部の側面までの距離Ｌが、０＜Ｌ≦１０μｍである請求項３記載の電界効果トランジスタ。
5. 前記ＳｉＯ _２ 膜は、前記ソース電極及び前記ドレイン電極と、前記ゲート電極とが対向する領域全てに設けられ、前記障壁層とＳｉＯ _２ 膜との界面を成す請求項１〜請求項４のいずれか１項に記載の電界効果トランジスタ。
6. 前記ソース電極と前記ドレイン電極間の前記障壁層表面において、前記ＳｉＯ _２ 膜が、前記ゲート電極に離間して、前記ソース電極及び／又は前記ドレイン電極側に設けられ、
   前記ＳｉＯ _２ 膜とは異なる材料を有する保護膜が、前記ＳｉＯ _２ 膜と前記ゲート電極との間に設けられる請求項１〜請求項４のいずれか１項に記載の電界効果トランジスタ。
7. 前記キャリア走行層は、ＧａＮ層であり、
   前記障壁層は、第１窒化物半導体層としてＡｌＧａＮ層と、前記第１窒化物半導体層と前記キャリア走行層との間に第２窒化物半導体層としてＡｌＮ層と、を有する請求項１〜請求項６のいずれか１項に記載の電界効果トランジスタ。
8. 基板上に、窒化物半導体からなるキャリア走行層と、前記キャリア走行層に接して、前記キャリア走行層よりもバンドギャップエネルギーの大きい窒化物半導体からなる障壁層と、を積層して積層構造を形成する工程と、
   前記障壁層の成長表面に、ソース電極と、ドレイン電極と、を形成する工程と、
   前記障壁層の表面に、ゲート電極を形成する工程と、
   前記ソース電極とドレイン電極間の前記成長表面に、ケイ素酸化物又はアルミニウム酸化物を含むチャネル改質膜をＥＣＲスパッタ法により形成する工程と、
   を具備し、
   前記ソース・ドレイン電極形成工程における前記ソース・ドレイン電極間のシートキャリア濃度Ｎ_１、シート抵抗Ｒ_１、移動度μ_１と、前記改質膜の形成工程後における前記ソース・ドレイン電極間のシートキャリア濃度Ｎ_２、シート抵抗Ｒ_２、移動度μ_２と、が、
   Ｎ_１＜Ｎ_２、Ｒ_１＞Ｒ_２、μ_１＜μ_２
   上記の全ての関係が成り立つ電界効果トランジスタの製造方法。
9. 前記積層構造の形成工程において、前記障壁層をアンドープで成長させる請求項８記載の電界効果トランジスタの製造方法。

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