JP7099480B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関するものである。
従来から、ＡｌＧａＮ／ＧａＮへテロ構造を備える高電子移動度電界効果トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）デバイス（以下、ＡｌＧａＮ／ＧａＮ－ＨＥＭＴ又はＧａＮ－ＨＥＭＴと称することもある。）が知られている（特許文献１参照）。特許文献１において、ＧａＮ半導体基板は、シリコン基板上にバッファ層と、チャネル層（ＧａＮ層）、ショットキー層（ＡｌＧａＮ層）及びキャップ層（ＧａＮ層）を順次に積層して構成される。チャネル層及びショットキー層間のヘテロ接合の近傍に閉じこめられる電子（二次元電子ガス：２ＤＥＧ）は、移動度が大きく、ソース－ドレイン間に流れる二次元電子ガスによる電流は、ゲートに印加される電圧で制御される。
特開２００６－１２０６９４号公報
しかしながら、特許文献１のＧａＮ－ＨＥＭＴにおいて、ソース電極及びドレイン電極は、キャップ層に接して形成され、キャップ層及びショットキー層を介して、ヘテロ接合の近傍の二次元電子ガス層に電気的に接続されている。よって、二次元電子ガスによる電流は、キャップ層及びショットキー層を介して、ソース電極又はドレイン電極へ流れるため、ＧａＮ－ＨＥＭＴの高い電子移動度が損なわれ、オン抵抗が高くなってしまう。
本発明は、上記課題に鑑みてなされたものであり、その目的は、オン抵抗を低減できる半導体装置を提供することである。
本発明の一態様に係る半導体装置は、基板の主面に形成される主溝と、主溝の表面に接して形成される半導体領域と、少なくとも主溝の側面の反対側の半導体領域の表面に接して形成され、半導体領域に二次元電子ガス層を発生させる電子供給領域と、二次元電子ガス層に接し且つ互いに離間して形成される第１電極及び第２電極とを備える。主溝は、主溝の幅以上の深さを有する。
本発明によれば、オン抵抗を低減することができる。
図１Ａは、第１実施形態に係る半導体装置の構成を説明する斜視図である。 図１Ｂは、図１ＡのＡ－Ａ切断面に沿った断面図である。 図２Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２Ｂは、図２ＡのＡ－Ａ切断面に沿った断面図である。 図３Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３Ｂは、図３ＡのＡ－Ａ切断面に沿った断面図である。 図４Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４Ｂは、図４ＡのＡ－Ａ切断面に沿った断面図である。 図５Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図５Ｂは、図５ＡのＡ－Ａ切断面に沿った断面図である。 図６Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図６Ｂは、図６ＡのＡ－Ａ切断面に沿った断面図である。 図７Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図７Ｂは、図７ＡのＡ－Ａ切断面に沿った断面図である。 図８Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図８Ｂは、図８ＡのＡ－Ａ切断面に沿った断面図である。 図９Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図９Ｂは、図９ＡのＡ－Ａ切断面に沿った断面図である。 図１０Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１０Ｂは、図１０ＡのＡ－Ａ切断面に沿った断面図である。 図１１は、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１２Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１２Ｂは、図１２ＡのＡ－Ａ切断面に沿った断面図である。 図１３Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１３Ｂは、図１３ＡのＡ－Ａ切断面に沿った断面図である。 図１４Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１４Ｂは、図１４ＡのＡ－Ａ切断面に沿った断面図である。 図１５Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１５Ｂは、図１５ＡのＡ－Ａ切断面に沿った断面図である。 図１６Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６Ｂは、図１６ＡのＡ－Ａ切断面に沿った断面図である。 図１７Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１７Ｂは、図１７ＡのＡ－Ａ切断面に沿った断面図である。 図１８Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１８Ｂは、図１８ＡのＡ－Ａ切断面に沿った断面図である。 図１９Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１９Ｂは、図１９ＡのＡ－Ａ切断面に沿った断面図である。 図２０Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２０Ｂは、図２０ＡのＡ－Ａ切断面に沿った断面図である。 図２１Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２１Ｂは、図２１ＡのＡ－Ａ切断面に沿った断面図である。 図２２Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２２Ｂは、図２２ＡのＡ－Ａ切断面に沿った断面図である。 図２３Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２３Ｂは、図２３ＡのＡ－Ａ切断面に沿った断面図である。 図２４Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２４Ｂは、図２４ＡのＡ－Ａ切断面に沿った断面図である。 図２５は、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２６Ａは、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２６Ｂは、図２６ＡのＡ－Ａ切断面に沿った断面図である。 図２７は、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２８は、第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２９Ａは、第２実施形態に係る半導体装置の構成を説明する斜視図である。 図２９Ｂは、図２９ＡのＡ－Ａ切断面に沿った断面図である。 図２９Ｃは、図２９ＡのＢ－Ｂ切断面に沿った断面図である。 図３０Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３０Ｂは、図３０ＡのＡ－Ａ切断面に沿った断面図である。 図３１Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３１Ｂは、図３１ＡのＡ－Ａ切断面に沿った断面図である。 図３２Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３２Ｂは、図３２ＡのＡ－Ａ切断面に沿った断面図である。 図３３Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３３Ｂは、図３３ＡのＡ－Ａ切断面に沿った断面図である。 図３４Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３４Ｂは、図３４ＡのＡ－Ａ切断面に沿った断面図である。 図３５Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３５Ｂは、図３５ＡのＡ－Ａ切断面に沿った断面図である。 図３６Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３６Ｂは、図３６ＡのＡ－Ａ切断面に沿った断面図である。 図３７Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３７Ｂは、図３７ＡのＡ－Ａ切断面に沿った断面図である。 図３８Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３８Ｂは、図３８ＡのＡ－Ａ切断面に沿った断面図である。 図３９は、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４０Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４０Ｂは、図４０ＡのＡ－Ａ切断面に沿った断面図である。 図４１Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４１Ｂは、図４１ＡのＡ－Ａ切断面に沿った断面図である。 図４２Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４２Ｂは、図４２ＡのＡ－Ａ切断面に沿った断面図である。 図４３Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４３Ｂは、図４３ＡのＡ－Ａ切断面に沿った断面図である。 図４４Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４４Ｂは、図４４ＡのＡ－Ａ切断面に沿った断面図である。 図４５Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４５Ｂは、図４５ＡのＡ－Ａ切断面に沿った断面図である。 図４６Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４６Ｂは、図４６ＡのＡ－Ａ切断面に沿った断面図である。 図４７は、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４８Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４８Ｂは、図４８ＡのＡ－Ａ切断面に沿った断面図である。 図４９は、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図５０Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図５０Ｂは、図５０ＡのＡ－Ａ切断面に沿った断面図である。 図５１は、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図５２Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図５２Ｂは、図５２ＡのＡ－Ａ切断面に沿った断面図である。 図５３Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図５３Ｂは、図５３ＡのＡ－Ａ切断面に沿った断面図である。 図５４Ａは、第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図５４Ｂは、図５４ＡのＡ－Ａ切断面に沿った断面図である。 図５５Ａは、第２実施形態の変形例３に係る半導体装置の構成を説明する斜視図である。 図５５Ｂは、図５５ＡのＡ－Ａ切断面に沿った断面図である。 図５５Ｃは、図５５ＡのＢ－Ｂ切断面に沿った断面図である。 図５６Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図５６Ｂは、図５６ＡのＡ－Ａ切断面に沿った断面図である。 図５７は、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図５８Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図５８Ｂは、図５８ＡのＡ－Ａ切断面に沿った断面図である。 図５９Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図５９Ｂは、図５９ＡのＡ－Ａ切断面に沿った断面図である。 図６０Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６０Ｂは、図６０ＡのＡ－Ａ切断面に沿った断面図である。 図６１は、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６２Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６２Ｂは、図６２ＡのＡ－Ａ切断面に沿った断面図である。 図６３は、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６４Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６４Ｂは、図６４ＡのＡ－Ａ切断面に沿った断面図である。 図６５は、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６６Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６６Ｂは、図６６ＡのＡ－Ａ切断面に沿った断面図である。 図６７Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６７Ｂは、図６７ＡのＡ－Ａ切断面に沿った断面図である。 図６８Ａは、第２実施形態の変形例３に係る半導体装置の製造方法を説明する斜視図である。 図６８Ｂは、図６８ＡのＡ－Ａ切断面に沿った断面図である。 図６９Ａは、第２実施形態の変形例４に係る半導体装置の構成を説明する斜視図である。 図６９Ｂは、図６９ＡのＡ－Ａ切断面に沿った断面図である。 図６９Ｃは、図６９ＡのＢ－Ｂ切断面に沿った断面図である。 図７０Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７０Ｂは、図７０ＡのＡ－Ａ切断面に沿った断面図である。 図７１は、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７２Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７２Ｂは、図７２ＡのＡ－Ａ切断面に沿った断面図である。 図７３Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７３Ｂは、図７３ＡのＡ－Ａ切断面に沿った断面図である。 図７４Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７４Ｂは、図７４ＡのＡ－Ａ切断面に沿った断面図である。 図７５は、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７６Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７６Ｂは、図７６ＡのＡ－Ａ切断面に沿った断面図である。 図７７Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７７Ｂは、図７７ＡのＡ－Ａ切断面に沿った断面図である。 図７８Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図７８Ｂは、図７８ＡのＡ－Ａ切断面に沿った断面図である。 図７９は、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図８０Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図８０Ｂは、図８０ＡのＡ－Ａ切断面に沿った断面図である。 図８１は、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図８２は、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図８３Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図８３Ｂは、図８３ＡのＡ－Ａ切断面に沿った断面図である。 図８４Ａは、第２実施形態の変形例４に係る半導体装置の製造方法を説明する斜視図である。 図８４Ｂは、図８４ＡのＡ－Ａ切断面に沿った断面図である。 図８５Ａは、第２実施形態の変形例５に係る半導体装置の構成を説明する斜視図である。 図８５Ｂは、図８５ＡのＡ－Ａ切断面に沿った断面図である。 図８５Ｃは、図８５ＡのＢ－Ｂ切断面に沿った断面図である。 図８６Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図８６Ｂは、図８６ＡのＡ－Ａ切断面に沿った断面図である。 図８７は、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図８８Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図８８Ｂは、図８８ＡのＡ－Ａ切断面に沿った断面図である。 図８９Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図８９Ｂは、図８９ＡのＡ－Ａ切断面に沿った断面図である。 図９０Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９０Ｂは、図９０ＡのＡ－Ａ切断面に沿った断面図である。 図９１は、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９２Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９２Ｂは、図９２ＡのＡ－Ａ切断面に沿った断面図である。 図９３Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９３Ｂは、図９３ＡのＡ－Ａ切断面に沿った断面図である。 図９４Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９４Ｂは、図９４ＡのＡ－Ａ切断面に沿った断面図である。 図９５Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９５Ｂは、図９５ＡのＡ－Ａ切断面に沿った断面図である。 図９６は、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９７Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９７Ｂは、図９７ＡのＡ－Ａ切断面に沿った断面図である。 図９８は、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９９Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図９９Ｂは、図９９ＡのＡ－Ａ切断面に沿った断面図である。 図１００は、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図１０１Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図１０１Ｂは、図１０１ＡのＡ－Ａ切断面に沿った断面図である。 図１０２Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図１０２Ｂは、図１０２ＡのＡ－Ａ切断面に沿った断面図である。 図１０３Ａは、第２実施形態の変形例５に係る半導体装置の製造方法を説明する斜視図である。 図１０３Ｂは、図１０３ＡのＡ－Ａ切断面に沿った断面図である。 図１０４Ａは、第２実施形態の変形例６に係る半導体装置の構成を説明する斜視図である。 図１０４Ｂは、図１０４ＡのＡ－Ａ切断面に沿った断面図である。 図１０４Ｃは、図１０４ＡのＢ－Ｂ切断面に沿った断面図である。 図１０５Ａは、第２実施形態の変形例６に係る半導体装置の製造方法を説明する斜視図である。 図１０５Ｂは、図１０５ＡのＡ－Ａ切断面に沿った断面図である。 図１０６Ａは、第２実施形態の変形例６に係る半導体装置の製造方法を説明する斜視図である。 図１０６Ｂは、図１０６ＡのＡ－Ａ切断面に沿った断面図である。 図１０７Ａは、第２実施形態の変形例６に係る半導体装置の製造方法を説明する斜視図である。 図１０７Ｂは、図１０７ＡのＡ－Ａ切断面に沿った断面図である。 図１０８Ａは、第２実施形態の変形例６に係る半導体装置の製造方法を説明する斜視図である。 図１０８Ｂは、図１０８ＡのＡ－Ａ切断面に沿った断面図である。 図１０９Ａは、第２実施形態の変形例６に係る半導体装置の製造方法を説明する斜視図である。 図１０９Ｂは、図１０９ＡのＡ－Ａ切断面に沿った断面図である。 図１１０は、第２実施形態の変形例６に係る半導体装置の製造方法を説明する断面図である。 図１１１Ａは、第２実施形態の変形例７に係る半導体装置の構成を説明する斜視図である。 図１１１Ｂは、図１１１ＡのＡ－Ａ切断面に沿った断面図である。 図１１１Ｃは、図１１１ＡのＢ－Ｂ切断面に沿った断面図である。 図１１２Ａは、第２実施形態の変形例７に係る半導体装置の製造方法を説明する斜視図である。 図１１２Ｂは、図１１２ＡのＡ－Ａ切断面に沿った断面図である。 図１１３Ａは、第２実施形態の変形例７に係る半導体装置の製造方法を説明する斜視図である。 図１１３Ｂは、図１１３ＡのＡ－Ａ切断面に沿った断面図である。 図１１４Ａは、第２実施形態の変形例８に係る半導体装置の構成を説明する斜視図である。 図１１４Ｂは、図１１４ＡのＡ－Ａ切断面に沿った断面図である。 図１１４Ｃは、図１１４ＡのＢ－Ｂ切断面に沿った断面図である。 図１１４Ｄは、図１１４ＡのＣ－Ｃ切断面に沿った断面図である。 図１１５Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１１５Ｂは、図１１５ＡのＡ－Ａ切断面に沿った断面図である。 図１１６Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１１６Ｂは、図１１６ＡのＡ－Ａ切断面に沿った断面図である。 図１１７Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１１７Ｂは、図１１７ＡのＡ－Ａ切断面に沿った断面図である。 図１１８Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１１８Ｂは、図１１８ＡのＡ－Ａ切断面に沿った断面図である。 図１１９Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１１９Ｂは、図１１９ＡのＡ－Ａ切断面に沿った断面図である。 図１２０Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１２０Ｂは、図１２０ＡのＡ－Ａ切断面に沿った断面図である。 図１２０Ｃは、図１２０ＡのＢ－Ｂ切断面に沿った断面図である。 図１２１Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１２１Ｂは、図１２１ＡのＡ－Ａ切断面に沿った断面図である。 図１２１Ｃは、図１２１ＡのＢ－Ｂ切断面に沿った断面図である。 図１２２は、第２実施形態の変形例８に係る半導体装置の製造方法を説明する断面図である。 図１２３Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１２３Ｂは、図１２３ＡのＡ－Ａ切断面に沿った断面図である。 図１２３Ｃは、図１２３ＡのＢ－Ｂ切断面に沿った断面図である。 図１２４Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１２４Ｂは、図１２４ＡのＡ－Ａ切断面に沿った断面図である。 図１２５Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１２５Ｂは、図１２５ＡのＢ－Ｂ切断面に沿った断面図である。 図１２６Ａは、第２実施形態の変形例８に係る半導体装置の製造方法を説明する斜視図である。 図１２６Ｂは、図１２６ＡのＡ－Ａ切断面に沿った断面図である。 図１２６Ｃは、図１２６ＡのＢ－Ｂ切断面に沿った断面図である。 図１２７は、第２実施形態の変形例９に係る半導体装置の構成を説明する斜視図である。 図１２８Ａは、第２実施形態の変形例１０に係る半導体装置の構成を説明する斜視図である。 図１２８Ｂは、図１２８ＡのＡ－Ａ切断面に沿った断面図である。 図１２８Ｃは、図１２８ＡのＢ－Ｂ切断面に沿った断面図である。 図１２８Ｄは、図１２８ＡのＣ－Ｃ切断面に沿った断面図である。 図１２８Ｅは、図１２８ＡのＤ－Ｄ切断面に沿った断面図である。 図１２９Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１２９Ｂは、図１２９ＡのＡ－Ａ切断面に沿った断面図である。 図１３０Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３０Ｂは、図１３０ＡのＡ－Ａ切断面に沿った断面図である。 図１３１Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３１Ｂは、図１３１ＡのＡ－Ａ切断面に沿った断面図である。 図１３２Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３２Ｂは、図１３２ＡのＡ－Ａ切断面に沿った断面図である。 図１３３Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３３Ｂは、図１３３ＡのＡ－Ａ切断面に沿った断面図である。 図１３４Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３４Ｂは、図１３４ＡのＡ－Ａ切断面に沿った断面図である。 図１３５Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３５Ｂは、図１３５ＡのＡ－Ａ切断面に沿った断面図である。 図１３５Ｃは、図１３５ＡのＢ－Ｂ切断面に沿った断面図である。 図１３６Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３６Ｂは、図１３６ＡのＡ－Ａ切断面に沿った断面図である。 図１３６Ｃは、図１３６ＡのＢ－Ｂ切断面に沿った断面図である。 図１３７Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３７Ｂは、図１３７ＡのＡ－Ａ切断面に沿った断面図である。 図１３７Ｃは、図１３７ＡのＢ－Ｂ切断面に沿った断面図である。 図１３８Ａは、第２実施形態の変形例１０に係る半導体装置の製造方法を説明する斜視図である。 図１３８Ｂは、図１３８ＡのＡ－Ａ切断面に沿った断面図である。 図１３８Ｃは、図１３８ＡのＢ－Ｂ切断面に沿った断面図である。 図１３９Ａは、第２実施形態の変形例１１に係る半導体装置の構成を説明する斜視図である。 図１３９Ｂは、図１３９ＡのＡ－Ａ切断面に沿った断面図である。 図１３９Ｃは、図１３９ＡのＢ－Ｂ切断面に沿った断面図である。 図１３９Ｄは、図１３９ＡのＣ－Ｃ切断面に沿った断面図である。 図１３９Ｅは、図１３９ＡのＤ－Ｄ切断面に沿った断面図である。 図１４０Ａは、第２実施形態の変形例１１に係る半導体装置の製造方法を説明する斜視図である。 図１４０Ｂは、図１４０ＡのＡ－Ａ切断面に沿った断面図である。 図１４１Ａは、第２実施形態の変形例１１に係る半導体装置の製造方法を説明する斜視図である。 図１４１Ｂは、図１４１ＡのＡ－Ａ切断面に沿った断面図である。 図１４２Ａは、第２実施形態の変形例１１に係る半導体装置の製造方法を説明する斜視図である。 図１４２Ｂは、図１４２ＡのＡ－Ａ切断面に沿った断面図である。 図１４２Ｃは、図１４２ＡのＢ－Ｂ切断面に沿った断面図である。 図１４３Ａは、第２実施形態の変形例１１に係る半導体装置の製造方法を説明する斜視図である。 図１４３Ｂは、図１４３ＡのＡ－Ａ切断面に沿った断面図である。 図１４４Ａは、第２実施形態の変形例１１に係る半導体装置の製造方法を説明する斜視図である。 図１４４Ｂは、図１４４ＡのＡ－Ａ切断面に沿った断面図である。 図１４４Ｃは、図１４４ＡのＢ－Ｂ切断面に沿った断面図である。 図１４５Ａは、第２実施形態の変形例１１に係る半導体装置の製造方法を説明する斜視図である。 図１４５Ｂは、図１４５ＡのＡ－Ａ切断面に沿った断面図である。 図１４６Ａは、第２実施形態の変形例１１に係る半導体装置の製造方法を説明する斜視図である。 図１４６Ｂは、図１４６ＡのＡ－Ａ切断面に沿った断面図である。 図１４７Ａは、第２実施形態の変形例１２に係る半導体装置の構成を説明する斜視図である。 図１４７Ｂは、図１４７Ａの基板１の主面の法線方向から見た上面図である。 図１４８は、第２実施形態の変形例１２の第１代替例に係る半導体装置の構成を説明する上面図である。 図１４９は、第２実施形態の変形例１２の第２代替例に係る半導体装置の構成を説明する上面図である。 図１５０は、第２実施形態の変形例１２の第３代替例に係る半導体装置の構成を説明する上面図である。 図１５１Ａは、第３実施形態に係る半導体装置の構成を説明する斜視図である。 図１５１Ｂは、図１５１ＡのＡ－Ａ切断面に沿った断面図である。 図１５１Ｃは、図１５１ＡのＢ－Ｂ切断面に沿った断面図である。 図１５２Ａは、第３実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１５２Ｂは、図１５２ＡのＡ－Ａ切断面に沿った断面図である。 図１５３は、第３実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１５４Ａは、第３実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１５４Ｂは、図１５４ＡのＡ－Ａ切断面に沿った断面図である。 図１５５Ａは、第３実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１５５Ｂは、図１５５ＡのＡ－Ａ切断面に沿った断面図である。 図１５６Ａは、第３実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１５６Ｂは、図１５６ＡのＡ－Ａ切断面に沿った断面図である。 図１５７Ａは、第４実施形態に係る半導体装置の構成を説明する斜視図である。 図１５７Ｂは、図１５７ＡのＡ－Ａ切断面に沿った断面図である。 図１５７Ｃは、図１５７ＡのＢ－Ｂ切断面に沿った断面図である。 図１５８Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１５８Ｂは、図１５８ＡのＡ－Ａ切断面に沿った断面図である。 図１５９Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１５９Ｂは、図１５９ＡのＡ－Ａ切断面に沿った断面図である。 図１６０Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６０Ｂは、図１６０ＡのＡ－Ａ切断面に沿った断面図である。 図１６１Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６１Ｂは、図１６１ＡのＡ－Ａ切断面に沿った断面図である。 図１６２Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６２Ｂは、図１６２ＡのＡ－Ａ切断面に沿った断面図である。 図１６３Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６３Ｂは、図１６３ＡのＡ－Ａ切断面に沿った断面図である。 図１６３Ｃは、図１６３ＡのＢ－Ｂ切断面に沿った断面図である。 図１６４Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６４Ｂは、図１６４ＡのＡ－Ａ切断面に沿った断面図である。 図１６４Ｃは、図１６４ＡのＢ－Ｂ切断面に沿った断面図である。 図１６５Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６５Ｂは、図１６５ＡのＡ－Ａ切断面に沿った断面図である。 図１６５Ｃは、図１６５ＡのＢ－Ｂ切断面に沿った断面図である。 図１６６Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６６Ｂは、図１６６ＡのＡ－Ａ切断面に沿った断面図である。 図１６６Ｃは、図１６６ＡのＢ－Ｂ切断面に沿った断面図である。 図１６７Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６７Ｂは、図１６７ＡのＡ－Ａ切断面に沿った断面図である。 図１６７Ｃは、図１６７ＡのＢ－Ｂ切断面に沿った断面図である。 図１６８Ａは、第４実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６８Ｂは、図１６８ＡのＡ－Ａ切断面に沿った断面図である。 図１６８Ｃは、図１６８ＡのＢ－Ｂ切断面に沿った断面図である。
以下に、図面を参照して実施形態を説明する。なお、実施形態には、第１実施形態～第４実施形態が含まれる。また、第２実施形態には、その変形例として、第１変形例～第１２変形例が含まれる。
実施形態の説明において、図面の記載において同一部分には同一符号を付し、重複する説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分が含まれる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置などを下記のものに特定するものでない。
（第１実施形態）
［半導体装置の構成］
図１Ａ～図１Ｂを参照して、第１実施形態に係る半導体装置の構成を説明する。第１実施形態では、半導体装置として、半導体ヘテロ接合及び変調ドーピング技術を利用して形成される二次元電子ガスをキャリアとして用いる高電子移動度ダイオードを取り上げて説明する。
第１実施形態に係る半導体装置は、基板１と、半導体領域２と、電子供給領域３と、二次元電子ガス層４と、第２電極としてのアノード電極６と、第１電極としてのカソード電極７と、素子分離領域８と、主溝９と、絶縁膜１３と、配線１４ａ、１４ｂ（まとめて、配線１４と呼ぶ場合もある）とを備える。
基板１は、絶縁体からなる平板である。基板１の材料となる絶縁体としては、例えば、シリコンを採用可能である。基板１は、例えば、数百μｍ程度の厚さを有する。基板１は、一方向（Ｙ軸方向）に延伸するように主面に形成された複数の主溝９を有する。主溝９は、基板１の主面に直交し、互いに平行な２つの側面と、基板１の主面に平行な１つの底面を有する。以下の記載において、主溝９の側面と底面とを含む面を主溝９の表面という。なお、図１Ａ～図１Ｂにおいて、２本の主溝９を示すが、主溝９の数は、単数でも３本以上であってもよく、Ｘ方向に配列することができる。また、主溝９の幅に対する深さのアスペクト比は、１以上である。
半導体領域２は、基板１の主面と主溝９の表面に接して形成される。図１Ａ～図１Ｂに示す例において、半導体領域２は、主溝９の延伸方向における主溝９の一端から他端までの領域において、基板１の露出された主面に形成される。半導体領域２は、主溝９の表面に接するバッファ層と、主溝９の反対側のバッファ層の表面に形成される電子走行層とを有する。バッファ層は、例えば、一般式がＡｌｘＧａｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦１－ｘ－ｙ≦１）で表される窒化アルミニウムガリウム（ＡｌＧａＮ）からなり、数百ｎｍ程度の厚さを有する。電子走行層は、例えば、アンドープの窒化ガリウム（ＧａＮ）からなり、数μｍ程度の厚さを有する。
電子供給領域３は、主溝９の表面の反対側の半導体領域２の表面に接して形成される。電子供給領域３は、例えば、窒化アルミニウムガリウムからなり、数ｎｍ～数十ｎｍの厚さを有する。半導体領域２の表面に形成される電子供給領域３は、窒化ガリウムと窒化アルミニウムガリウムの仕事関数差によって半導体領域２に二次元電子ガス層４を発生させる。二次元電子ガス層４は、チャネルとなる二次元電子ガスが形成される層であり、電子走行層である。二次元電子ガス層４は、半導体領域２の電子走行層のうち、電子供給領域３との界面近傍に形成される。電子供給領域３は、半導体領域２の電子走行層よりバンドギャップが大きく、格子定数が半導体領域２の電子走行層と異なる。
アノード電極６は、少なくとも二次元電子ガス層４に接して形成され、且つカソード電極７と離間して形成される。アノード電極６と二次元電子ガス層４との間にエネルギー障壁が存在する。アノード電極６と二次元電子ガス層４の接合は、整流作用を示すｐｎ接合或いはショットキー接合を形成する。図１Ａ～図１Ｂに示す例では、アノード電極６は、基板１の主面側から、電子供給領域３及び二次元電子ガス層４に接し、基板１と離間する深さまで形成される。より詳しくは、アノード電極６は、主溝９の一端側において二次元電子ガス層４のみならず、電子供給領域３にも、直接、接する。アノード電極６と電子供給領域３との間にもエネルギー障壁が存在し、アノード電極６と電子供給領域３の接合は、整流作用を示すｐｎ接合或いはショットキー接合を形成する。アノード電極６は、複数の主溝９を跨ぐように、基板１の主面に沿い、主溝９の延伸方向と直交する方向（Ｘ軸方向）に延伸する。アノード電極６は、主溝９の延伸方向（Ｙ方向）においてカソード電極７から離間して形成される。
第１実施形態では、アノード電極６として金属を用いるため、アノード電極６と二次元電子ガス層４及び電子供給領域３との間にはショットキー接合を形成される。
カソード電極７は、少なくとも二次元電子ガス層４に接して形成され、且つアノード電極６と離間して形成される。カソード電極７は、二次元電子ガス層４にオーミック接続されている。図１Ａ～図１Ｂに示す例では、カソード電極７は、基板１の主面側から、電子供給領域３及び二次元電子ガス層４に接し、基板１と離間する深さまで形成される。より詳しくは、カソード電極７は、主溝９の他端側において二次元電子ガス層４のみならず、電子供給領域３にも、電気的に低抵抗で接する。カソード電極７は、複数の主溝９を跨ぐように、基板１の主面に沿い、主溝９の延伸方向と直交する方向（Ｘ軸方向）に延伸する。
素子分離領域８は、基板１の主面側において、半導体装置を他の回路などと電気的に絶縁するための領域である。素子分離領域８は、カソード電極７と基板１との間や、アノード電極６と基板１との間に形成される。
絶縁膜１３は、半導体装置を他の回路などと電気的に絶縁し、機械的に保護するための膜である。絶縁膜１３は、シリコン窒化膜（Ｓｉ３Ｎ４）、シリコン酸化膜（ＳｉＯ２）などのセラミック材料を含む絶縁体からなる。絶縁膜１３は、カソード電極７及びアノード電極６の上方を除く基板１の主面側の全面に形成される。
配線電極１４には、カソード電極７に接続される第１配線１４ａ、及びアノード電極６に接続される第２配線１４ｂが含まれる。第１配線１４ａと第２配線１４ｂとは互いに独立し、電気的に絶縁された配線である。
［半導体装置の動作］
次に、図１Ａ～図１Ｂに示す半導体装置の基本的な動作について説明する。半導体領域２及び電子供給領域３間の接合はヘテロ接合であって、ポテンシャル井戸を持つエネルギーバンド構造を持つ。このポテンシャル井戸に閉じ込められた電子（二次元電子ガス）はヘテロ接合の接合面と垂直な方向には運動の自由度がなく、二次元電子ガス層４を形成する。アノード－カソード間に二次元電子ガスによる電流が流れる。
一方、アノード電極６と二次元電子ガス層４との界面にはショットキーバリヤーが形成され、アノード電極６と二次元電子ガス層４との接合は、オーミック接合である。よって、アノード電極６とカソード電極７間はショットバリアダイオードとして動作する。具体的には、アノード電極６に正電圧、カソード電極７に負電圧を印可する、つまり順バイアスを印加すると、アノードからカソードへ大きな電流が流れる。一方、アノード電極６に負電圧、カソード電極７に正電圧を印可する、つまり逆バイアスを印加する。電圧を増やしても、所定の降伏電圧（ブレークダウン電圧）までは、カソードからアノードへ電流はほとんど流れない。二次元電子ガスは密度が高く、且つ接合面に平行な方向の電子移動度が大きいため、高電子移動度ダイオードとして良好な特性を示す。
［半導体装置の製造方法］
次に、図２Ａ～図２８を参照し、図１Ａ～図１Ｂに示す半導体装置の製造方法の一例を説明する。
［第１工程］
まず、図２Ａ及び図２Ｂに示すように、基板１の主面上に主溝９を形成するためのマスク材となる絶縁膜３１を形成する。絶縁膜３１は、例えば、シリコン酸化膜（ＳｉＯ２）からなり、数μｍ程度の厚さを有する。絶縁膜３１は、熱ＣＶＤ法やプラズマＣＶＤ法の化学気相堆積法により基板１上に堆積される。基板１は、主溝９の側面がシリコン結晶面となるように選定される。なお、シリコン結晶面は、（１１１）面である。
次に、図３Ａ及び図３Ｂに示すように、フォトリソグラフィ法により、絶縁膜３１の上面にレジスト材２０を塗布し、主溝９の形成する予定の領域を選択的に除去する。つまり、レジスト材２０を主溝９の形成する予定の領域に開口を有する形状にパターニングする。
次に、図４Ａ及び図４Ｂに示すように、残されたレジスト材２０をマスクとして、絶縁膜３１をパターニングする。パターニングは、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングにより行うことができる。
絶縁膜３１のパターニングが完了した後、図５Ａ及び図５Ｂに示すように、酸素プラズマや硫酸などによりレジスト材２０を除去する。
次に、図６Ａ及び図６Ｂに示すように、パターニングされた絶縁膜３１をマスクとして、ドライエッチング法により、基板１の主面に主溝９を形成する。より詳しくは、基板１の主面に沿う一方向（Ｙ軸方向）に延伸する主溝９を形成する。主溝９は、主溝９の幅に対する深さのアスペクト比が１以上となるように形成される。例えば、主溝９の幅は２０μｍ程度であり、深さは５００μｍ程度である。
［第２工程］
次に、図７Ａ及び図７Ｂに示すように、主溝９を形成した基板１に対して熱ＣＶＤ法によりバッファ層の成長を行う。具体的には、基板１をＭＯＣＶＤ装置内に導入し、所定温度（例えば６００℃）に昇温する。温度が安定したところで、基板１を回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を所定の流量で基板１の表面に導入しバッファ層の成長を行う。バッファ層の膜厚は数百ｎｍ程度である。その後、バッファ層上に、不純物がドープされていない窒化ガリウム（ＧａＮ）を堆積させることで、バッファ層とノンドープ窒化ガリウム層からなる半導体領域２を形成する。ノンドープ窒化ガリウム層の膜厚は要求耐圧値によって決まり、本実施形態では例えば５μｍとして説明する。
［第３工程］
次に、図８Ａ及び図８Ｂに示すように、第２工程で説明した方法と同様の方法で窒化アルミニウムガリウム（ＡｌＧａＮ）からなる電子供給領域３を形成する。電子供給領域３の膜厚は、数～数十ｎｍが好ましい。
［第４工程］
次に、図９Ａ及び図９Ｂに示すように、電子供給領域３上にマスク材となる絶縁膜３２を形成する。絶縁膜３２としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
次に、図１０Ａ及び図１０Ｂに示すように、絶縁膜３２上にレジスト材１６を形成し素子分離エリアのパターニングを行う。
次に、図１１に示すように、イオン注入法によってアルゴンイオンを注入することで素子分離領域８を設け、素子分離を行う。なお、本実施形態ではイオン注入法を用いたが、パターニングされたマスク材を用いドライエッチング法によりメサ構造を形成した基板１を用いてもよい。
次に、図１２Ａ及び図１２Ｂに示すように、レジスト材１６を酸素プラズマや硫酸などで除去する。また、絶縁膜３２をフッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングによって除去する。
［第５工程］
次に、図１３Ａ及び図１３Ｂに示すように、電子供給領域３上にレジスト材１６を形成し、カソード電極７のパターニングを行う。
次に、図１４Ａ及び図１４Ｂに示すように、電子供給領域３から半導体領域２までドライエッチングによって電極埋め込みパターンを形成する。埋め込む深さは数十ｎｍ程度が好ましい。
次に、図１５Ａ及び図１５Ｂに示すように、蒸着法、スパッタ法などを用いて、カソード電極７（オーミック電極）となる金属を埋め込む。
次に、図１６Ａ及び図１６Ｂに示すように、レジスト材１６上に形成された金属をアセトン溶液中でリフトオフすることでカソード電極７（オーミック電極）を形成する。
次に、図１７Ａ及び図１７Ｂに示すように、電子供給領域３上に絶縁膜３４を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜３４としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
次に、図１８Ａ及び図１８Ｂに示すように、絶縁膜３４をドライエッチング法やウェットエッチング法により除去する。ウェットエッチング法では熱リン酸を用いることができる。
［第６工程］
次に、図１９Ａ及び図１９Ｂに示すように、電子供給領域３上にレジスト材１６を形成し、アノード電極６のパターニングを行う。
次に、図２０Ａ及び図２０Ｂに示すように、電子供給領域３から半導体領域２までドライエッチングによって電極埋め込みパターンを形成する。埋め込む深さは数十ｎｍ程度が好ましい。
次に、図２１Ａ及び図２１Ｂに示すように、蒸着法、スパッタ法などを用いて、アノード電極６（ショットキー電極）となる金属を埋め込む。
次に、図２２Ａ及び図２２Ｂに示すように、レジスト材１６上に形成された金属をアセトン溶液中でリフトオフすることでアノード電極６（ショットキー電極）を形成する。
［第７工程］
次に、図２３Ａ及び図２３Ｂに示すように、電子供給領域３上に絶縁膜１３を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
次に、図２４Ａ及び図２４Ｂに示すように、絶縁膜１３上にレジスト材１６を形成し、カソード電極７、及びアノード電極６のそれぞれの電極と電気的に接続するためのパターンを形成する。
次に、図２５に示すように、レジスト材１６をマスクとして用い、絶縁膜１３をドライエッチング法やウェットエッチング法により除去する。ウェットエッチングでは熱リン酸を適用できる。
次に、図２６Ａ及び図２６Ｂに示すように、レジスト材１６を除去し、蒸着法、スパッタ法などを用いて配線電極１４となる金属を埋め込む。
次に、図２７に示すように、レジスト材１６をマスクとして用い、配線電極１４の一部をエッチングにより除去する。最後にレジスト材１６を除去し、図２８に示すように、配線電極１４ａ、１４ｂを形成する。
［半導体装置の効果］
以上説明したように、第１実施形態に係る半導体装置によれば、基板１の主面に形成された主溝９の側面に半導体領域２が形成され、半導体領域２上に電子供給領域３が形成される。これにより、基板１の一方向（Ｚ軸方向）に対して垂直方向に二次元電子ガス層４が形成される。二次元電子ガス層４は、主溝９の両端においてそれぞれカソード電極７及びアノード電極６に直接、接し、電気的に接続されることにより、順バイアスが印加された際に、電流が二次元電子ガス層４を通じて基板１の水平方向（Ｙ軸方向）に流れる。主溝９の側面において、主溝９の深さを深くすることで単位基板面積当たりの面積を増やすことができる。これにより二次元電子ガス層４の密度を増やすことができるため、大電流化が可能となる。
また、カソード電極７及びアノード電極６は、主溝９の両端において二次元電子ガス層４に、直接、接続されている。カソード電極７及びアノード電極６と二次元電子ガス層４の間に、電子供給領域３、その他の電極や導電領域が介在していない。よって、二次元電子ガスによる電流は、二次元電子ガス層４とカソード電極７及びアノード電極６の間で、直接、流れるため、第１実施形態に係る半導体装置の高い電子移動度が損なわれることがない。つまり、二次元電子ガスの高い電子移動度を維持できる。よって、オン抵抗を低減できる。
凹凸構造を、基板１の代わりに半導体領域２に形成した場合、半導体領域２の凹部の深さ或いは凸部の高さは数μｍが最大である。品質維持の観点から、半導体領域２の膜厚は１０μｍ以下であり、それ以上の深さ又は高さでは、窒化ガリウムからなる半導体領域２が割れやすくなってしまう。基板１の場合、主溝９の深さは例えば５００μｍであり、半導体領域２に凹凸構造を形成した場合に比べて、高いチャネル密度及び大電流化が可能となる。
カソード電極７は二次元電子ガス層４にオーミック接続され、アノード電極６と二次元電子ガス層４との間にエネルギー障壁が存在する。主溝９の深さを深くすることで単位基板面積当たりの主溝９の側壁の面積を増やすことができる。すなわち二次元電子ガス層４の密度を増やすことができるため、大電流化が可能なダイオードを提供できる。
また、第１実施形態に係る半導体装置によれば、主溝９は、主溝９の幅以上の深さを有する。これにより、平面のみを利用した半導体装置と比較して面積効率がよくなり大電流化が可能となる。
基板１を絶縁または半絶縁基板にすることによって基板１に対して垂直方向への電流を防ぐことができる。また、後述するように、基板１の主面と対向する面に形成される第２フィールドプレート電極と半導体領域２の間の絶縁性を確保できるため、高耐圧な半導体装置を提供できる。
また、半導体領域２が、主溝９の表面に接するバッファ層を有する。第１実施形態に係る半導体装置によれば、主溝９の側面にバッファ層を形成するため、基板１とバッファ層の上に形成される半導体領域２の格子定数の調整が可能である。そのため、高品質な半導体領域２が形成され、結晶欠陥による耐圧低下を低減することができる。
また、第１実施形態に係る半導体装置によれば、半導体領域２は窒化ガリウムからなる層を有する。これにより、バンドギャップ及び絶縁破壊電界が大きい二次元電子ガス層４を形成することができるため、低抵抗及び高耐圧化が可能となる。
また、第１実施形態に係る半導体装置によれば、主溝９の側面がシリコン（１１１）結晶面である。これにより、半導体領域２が窒化ガリウム及び電子供給領域３が窒化アルミニウムガリウムで形成される場合、主溝９の側面に選択的に成長させることが可能になるため主溝９の深さを深くすることでチャネル密度を制御できる。換言すれば、二次元電子ガス層４の密度を増やすことができるため、大電流化が可能となる。
（第２実施形態）
［半導体装置の構成］
図２９Ａ～図２９Ｃを参照して、第２実施形態に係る半導体装置の構成を説明する。第２実施形態では、半導体装置として、半導体ヘテロ接合及び変調ドーピング技術を利用して形成される二次元電子ガスをチャネルとして有する高電子移動度電界効果トランジスタ（ＨＥＭＴ）を取り上げて説明する。
第２実施形態に係る半導体装置は、基板１と、半導体領域２と、電子供給領域３と、二次元電子ガス層４と、第３電極としてのゲート電極５と、第２電極としてのドレイン電極６と、第１電極としてのカソード電極７と、素子分離領域８と、主溝９と、絶縁膜１３と、配線１４ａ～１４ｃ（まとめて、配線１４と呼ぶ場合もある）とを備える。
基板１、半導体領域２、電子供給領域３は、第１実施形態と同じであり、説明を省略する。
ドレイン電極６は、少なくとも二次元電子ガス層４に接して形成され、且つソース電極７と離間して形成される。ドレイン電極６は、二次元電子ガス層４にオーミック接続されている。図２９Ａ～図２９Ｃに示す例では、ドレイン電極６は、基板１の主面側から、電子供給領域３及び二次元電子ガス層４に接し、基板１と離間する深さまで形成される。より詳しくは、ドレイン電極６は、主溝９の一端側において二次元電子ガス層４のみならず、電子供給領域３にも、直接、接し、電気的に低抵抗で接する。ドレイン電極６は、複数の主溝９を跨ぐように、基板１の主面に沿い、主溝９の延伸方向と直交する方向（Ｘ軸方向）に延伸する。ドレイン電極６は、主溝９の延伸方向（Ｙ方向）においてソース電極７から離間して形成される。
ソース電極７は、少なくとも二次元電子ガス層４に接して形成され、且つドレイン電極６と離間して形成される。ソース電極７は、二次元電子ガス層４にオーミック接続されている。図２９Ａ～図２９Ｃに示す例では、ソース電極７は、基板１の主面側から、電子供給領域３及び二次元電子ガス層４に接し、基板１と離間する深さまで形成される。より詳しくは、ソース電極７は、主溝９の他端側において二次元電子ガス層４のみならず、電子供給領域３にも、直接、接し、電気的に低抵抗で接する。ソース電極７は、複数の主溝９を跨ぐように、基板１の主面に沿い、主溝９の延伸方向と直交する方向（Ｘ軸方向）に延伸する。
ゲート電極５は、主溝９の延伸方向（Ｙ軸方向）におけるソース電極７とドレイン電極６との間に位置し、電子供給領域３に接して形成される。図２９Ｂに示すように、ゲート電極５は、主溝９の側面に沿って形成された電子供給領域３の内側に形成される。換言すれば、ゲート電極５は、主溝９の側面に対して半導体領域２及び電子供給領域３を挟んで対向するように形成される。ゲート電極５は、半導体領域２及び電子供給領域３を隔てて、主溝９の延伸方向における一部に埋め込まれるように形成される。ゲート電極５は、主溝９の延伸方向と直交する方向（Ｘ軸方向）において、ソース電極７及びドレイン電極６と一致するように延伸する。
素子分離領域８は、基板１の主面側において、半導体装置を他の回路などと電気的に絶縁するための領域である。素子分離領域８は、ソース電極７と基板１との間や、ドレイン電極６と基板１との間に形成される。
絶縁膜１３は、半導体装置を他の回路などと電気的に絶縁し、機械的に保護するための膜である。絶縁膜１３は、シリコン窒化膜（Ｓｉ３Ｎ４）、シリコン酸化膜（ＳｉＯ２）などのセラミック材料を含む絶縁体からなる。絶縁膜１３は、ソース電極７、ドレイン電極６、及びゲート電極５の上方を除く基板１の主面側の全面に形成される。
配線電極１４には、カソード電極７に接続される第１配線１４ａ、アノード電極６に接続される第２配線１４ｂ、及びゲート電極５に接続される第３配線１４ｃが含まれる。第１配線～第３配線とは互いに独立し、電気的に絶縁された配線である。
［半導体装置の動作］
次に、図２９Ａ～図２９Ｃに示す半導体装置の基本的な動作について説明する。
半導体装置は、ソース電極７の電位を基準として、ドレイン電極６に所定の正の電位を印加した状態でゲート電極５の電位を制御することにより、トランジスタとして機能する。ゲート-ソース間電圧を所定の閾値以上にすると、ゲート電極５から電子供給領域３を介して半導体領域２に広がる空乏層がなくなる。これにより、二次元電子ガス層４が電子供給領域３と半導体領域２との界面に形成され、トランジスタがオン状態となる。電子は、ソース電極７からドレイン電極６に流れる。半導体装置は、ソース-ドレイン間を繋ぐチャネルの密度を主溝９の側面を利用することで向上させることができ、大電流化が可能となる。
また、ゲート-ソース間電圧を所定の閾値より小さくすると、ゲート電極５から電子供給領域３を介して半導体領域２に空乏層が広がり、二次元電子ガス層４が消滅する。これにより、トランジスタがオフ状態となり、電流が遮断される。この際、ソース-ドレイン間に高い電圧が瞬間的に印加され、ゲート電極５からドレイン電極６に向かって空乏層が広がる。空乏層の長さがゲート電極５とドレイン電極６との距離になり、高い耐圧を求める場合はゲート電極５とドレイン電極６との距離を長くすればよい。
半導体領域２は窒化ガリウムによって構成されている。バンドギャップおよび絶縁破壊電界が大きく、薄い厚さでも大きいな耐圧が得られる。したがって、半導体領域２の厚さを薄くして、主溝９の幅を狭くすることができる。よって、基板１の面積効率向上し、大電流密度の半導体素子を提供できる。
［半導体装置の製造方法］
次に、図３０Ａ～図５４Ｂを参照し、図２９Ａ～図２９Ｃに示す半導体装置の製造方法の一例を説明する。
［第１工程］
まず、図３０Ａ及び図３０Ｂに示すように、基板１の主面上に主溝９を形成するためのマスク材となる絶縁膜３１を形成する。絶縁膜３１は、例えば、シリコン酸化膜（ＳｉＯ２）からなり、数μｍ程度の厚さを有する。絶縁膜３１は、熱ＣＶＤ法やプラズマＣＶＤ法の化学気相堆積法により基板１上に堆積される。基板１は、主溝９の側面がシリコン結晶面となるように選定される。なお、シリコン結晶面は、（１１１）面である。
次に、図３１Ａ及び図３１Ｂに示すように、フォトリソグラフィ法により、絶縁膜３１の上面にレジスト材２０を塗布し、主溝９の形成する予定の領域を選択的に除去する。つまり、レジスト材２０を主溝９の形成する予定の領域に開口を有する形状にパターニングする。
次に、図３２Ａ及び図３２Ｂに示すように、残されたレジスト材２０をマスクとして、絶縁膜３１をパターニングする。パターニングは、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングにより行うことができる。
絶縁膜３１のパターニングが完了した後、図３３Ａ及び図３３Ｂに示すように、酸素プラズマや硫酸などによりレジスト材２０を除去する。
次に、図３４Ａ及び図３４Ｂに示すように、パターニングされた絶縁膜３１をマスクとして、ドライエッチング法により、基板１の主面に主溝９を形成する。より詳しくは、基板１の主面に沿う一方向（Ｙ軸方向）に延伸する主溝９を形成する。主溝９は、主溝９の幅に対する深さのアスペクト比が１以上となるように形成される。例えば、主溝９の幅は２０μｍ程度であり、深さは５００μｍ程度である。
［第２工程］
次に、図３５Ａ及び図３５Ｂに示すように、主溝９を形成した基板１に対して熱ＣＶＤ法によりバッファ層の成長を行う。具体的には、基板１をＭＯＣＶＤ装置内に導入し、所定温度（例えば６００℃）に昇温する。温度が安定したところで、基板１を回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を所定の流量で基板１の表面に導入しバッファ層の成長を行う。バッファ層の膜厚は数百ｎｍ程度である。その後、バッファ層上に、不純物がドープされていない窒化ガリウム（ＧａＮ）を堆積させることで、バッファ層とノンドープ窒化ガリウム層からなる半導体領域２を形成する。ノンドープ窒化ガリウム層の膜厚は要求耐圧値によって決まり、本実施形態では例えば５μｍとして説明する。
［第３工程］
次に、図３６Ａ及び図３６Ｂに示すように、第２工程で説明した方法と同様の方法で窒化アルミニウムガリウム（ＡｌＧａＮ）からなる電子供給領域３を形成する。電子供給領域３の膜厚は、数～数十ｎｍが好ましい。
［第４工程］
次に、図３７Ａ及び図３７Ｂに示すように、電子供給領域３上にマスク材となる絶縁膜３２を形成する。絶縁膜３２としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
次に、図３８Ａ及び図３８Ｂに示すように、絶縁膜３２上にレジスト材１６を形成し素子分離エリアのパターニングを行う。
次に、図３９に示すように、イオン注入法によってアルゴンイオンを注入することで素子分離領域８を設け、素子分離を行う。なお、本実施形態ではイオン注入法を用いたが、パターニングされたマスク材を用いドライエッチング法によりメサ構造を形成した基板１を用いてもよい。
次に、図４０Ａ及び図４０Ｂに示すように、レジスト材１６を酸素プラズマや硫酸などで除去する。また、絶縁膜３２をフッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングによって除去する。
［第５工程］
次に、図４１Ａ及び図４１Ｂに示すように、電子供給領域３上にレジスト材１６を形成し、ソース電極７及びドレイン電極６のパターニングを行う。
次に、図４２Ａ及び図４２Ｂに示すように、電子供給領域３から半導体領域２までドライエッチングによって電極埋め込みパターンを形成する。埋め込む深さは数十ｎｍ程度が好ましい。
次に、図４３Ａ及び図４３Ｂに示すように、蒸着法、スパッタ法などを用いて、ソース電極７及びドレイン電極６となる金属を埋め込む。
次に、図４４Ａ及び図４４Ｂに示すように、レジスト材１６上に形成された金属をアセトン溶液中でリフトオフすることでソース電極７及びドレイン電極６を形成する。
次に、図４５Ａ及び図４５Ｂに示すように、電子供給領域３上に絶縁膜３４を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜３４としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
次に、図４６Ａ及び図４６Ｂに示すように、絶縁膜３４をドライエッチング法やウェットエッチング法により除去する。ウェットエッチング法では熱リン酸を用いることができる。
［第６工程］
次に、図４７に示すように、電子供給領域３上にレジスト材１６を形成し、ゲート電極５のパターニングを行う。
次に、図４８Ａ及び図４８Ｂに示すように、蒸着法、スパッタ法などを用いてゲート電極５となる金属を埋め込む。
次に、図４９に示すように、レジスト材１６上に形成された電極をアセトン溶液中でリフトオフすることでゲート電極５を形成する。
［第７工程］
次に、図５０Ａ及び図５０Ｂに示すように、電子供給領域３及びゲート電極５上に絶縁膜１３を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
次に、図５１に示すように、絶縁膜１３上にレジスト材１６を形成し、カソード電極７、アノード電極６及びゲート電極５のそれぞれの電極と電気的に接続するためのパターンを形成する。
次に、図５２Ａ及び図５２Ｂに示すように、レジスト材１６をマスクとして用い、絶縁膜１３をドライエッチング法やウェットエッチング法により除去する。ウェットエッチングでは熱リン酸を適用できる。
次に、図５３Ａ及び図５３Ｂに示すように、レジスト材１６を除去し、蒸着法、スパッタ法などを用いて配線電極１４となる金属を埋め込む。
次に、図５４Ａ及び図５４Ｂに示すように、レジスト材１６を用いて配線電極１４のパターニングを行う。最後にレジスト材１６を除去し、図２９Ａ～図２９Ｃに示すように、配線電極１４を形成する。
［半導体装置の効果］
以上説明したように、第２実施形態に係る半導体装置によれば、基板１の主面に形成された主溝９の側面に半導体領域２が形成され、半導体領域２上に電子供給領域３が形成される。これにより、基板１の一方向（Ｚ軸方向）に対して垂直方向に二次元電子ガス層４が形成される。二次元電子ガス層４は、主溝９の両端においてそれぞれカソード電極７及びアノード電極６に直接、接し、電気的に接続されることにより、順バイアスが印加された際に、電流が二次元電子ガス層４を通じて基板１の水平方向（Ｙ軸方向）に流れる。主溝９の側面において、主溝９の深さを深くすることで単位基板面積当たりの面積を増やすことができる。これにより二次元電子ガス層４の密度を増やすことができるため、例えば、特許文献１記載の平面構造のＨＥＭＴに比べて大電流化が可能となる。
また、ソース電極７及びドレイン電極６は、主溝９の両端において二次元電子ガス層４に、直接、接続されている。ソース電極７及びドレイン電極６と二次元電子ガス層４の間に、電子供給領域３、その他の電極や導電領域が介在していない。よって、二次元電子ガスによる電流は、二次元電子ガス層４とカソード電極７及びアノード電極６の間で、直接、流れるため、第２実施形態に係る半導体装置の高い電子移動度が損なわれることがない。つまり、二次元電子ガスの高い電子移動度を維持できる。よって、オン抵抗を低減できる。
第２実施形態に係る半導体装置は、主溝９の延伸方向におけるソース電極７及びドレイン電極６の間に形成され、二次元電子ガス層４のキャリア数を制御するゲート電極５を更に備え、ソース電極７及びドレイン電極６は二次元電子ガス層４にオーミック接続されている。主溝９の深さを深くすることで単位基板面積当たりの主溝９の側壁の面積を増やすことができる。すなわち二次元電子ガス層４の密度を増やすことができるため、大電流化が可能な高電子移動度電界効果トランジスタを提供できる。
ゲート電極５は、主溝９の側面に対して半導体領域２及び電子供給領域３を挟んで対向するように形成されている。ゲート電極５は主溝９の側面に対向するように主溝９の底部まで電子供給領域３を挟んで埋め込まれる。これにより、二次元電子ガス層４の濃度を均一にすることができるため、電解集中が起こりにくく高耐圧化が可能な半導体装置を提供できる。
この他にも、第１実施形態の半導体装置と共通する構造によって得られる作用効果は、第２実施形態の半導体装置によっても得られることは言うまでもない。
［変形例１］
次に、第２実施形態の変形例１について説明する。変形例１では、基板１の材質としてシリコンではなく絶縁性サファイヤを用いる。サファイヤ基板は、シリコン基板と比較して、窒化ガリウムとの結晶格子定数のミスマッチが小さく、高品質な基板を得ることができるため、高耐圧な半導体装置を提供できる。さらにシリコン基板では必要であったバッファ層を大幅に削減することができるため安価に製造可能な半導体装置を提供できる。
［変形例２］
次に、第２実施形態の変形例２について説明する。変形例２では、基板１の材質としてシリコンではなく半絶縁体を用いる。半絶縁体としては、例えば炭化ケイ素（ＳｉＣ）が採用可能である。半絶縁性基板は、シリコン基板と比較して、窒化ガリウムとの結晶格子定数のミスマッチが小さく、高品質な基板を得ることができるため、高耐圧な半導体装置を提供できる。さらにシリコン基板と比較して絶縁性が高いことから、リーク電流の低減が可能な半導体装置を提供できる。また、基板１を半絶縁体にすることによって基板１に対して垂直方向（Ｚ方向）への電流を防ぐことができる。
また、シリコンに比べて熱伝導性に優れる炭化ケイ素を用いることで基板１の冷却能力が向上する。よって、温度上昇に伴うオン抵抗の増大を防ぐことができるため、低損失化が可能な半導体装置を提供できる。
［変形例３］
次に、図５５Ａ～６８Ｂを参照して、第２実施形態の変形例３について説明する。
［半導体装置の構成］
図５５Ａ～５５Ｃに示すように、変形例３に係る半導体装置では、ゲート電極５は、ソース電極７とドレイン電極６との間に形成され、電子供給領域３に対して絶縁膜１３ａを挟んで形成される。つまり、変形例３では、ゲート電極５の直下に絶縁膜１３ａが形成され、ゲート電極５は電子供給領域３に接しない。その他の構成は、第２実施形態と同じである。また、変形例３に係る半導体装置の基本的な動作は、第２実施形態と同様のため記載を省略する。
［半導体装置の製造方法］
次に、変形例３に係る半導体装置の製造方法の一例を説明する。第１工程～第４工程に関しては、第２実施形態と同様であるため図示及び記載を省略する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
［第５工程］
図５６Ａ及び図５６Ｂに示すように、電子供給領域３上にレジスト材１６を形成し、ソース電極７及びドレイン電極６のパターニングを行う。
次に、図５７に示すように、電子供給領域３から半導体領域２までドライエッチングによって電極埋め込みパターンを形成する。埋め込む深さは数十ｎｍ程度が好ましい。
次に、図５８Ａ及び図５８Ｂに示すように、蒸着法、スパッタ法などを用いて、ソース電極７及びドレイン電極６となる金属を埋め込む。
次に、図５９Ａ及び図５９Ｂに示すように、レジスト材１６上に形成された金属をアセトン溶液中でリフトオフすることでソース電極７及びドレイン電極６を形成する。
次に、図６０Ａ及び図６０Ｂに示すように、電子供給領域３上に絶縁膜１３ａを堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３ａとしてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
［第６工程］
次に、図６１に示すように、絶縁膜１３ａ上にレジスト材１６を形成し、ゲート電極５のパターニングを行う。
次に、図６２Ａ及び図６２Ｂに示すように、蒸着法、スパッタ法などを用いてゲート電極５となる金属を埋め込む。
次に、図６３Ａ及び図６３Ｂに示すように、レジスト材１６上に形成された電極をアセトン溶液中でリフトオフすることでゲート電極５を形成する。
［第７工程］
次に、図６４Ａ及び図６４Ｂに示すように、電子供給領域３及びゲート電極５上に絶縁膜１３ｂを堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３ｂとしてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。ゲート電極５の下には絶縁膜１３ａが配置され、ゲート電極５の上には絶縁膜１３ｂが配置される。絶縁膜１３ａ及び絶縁膜１３ｂは、絶縁膜１３を構成する。
次に、図６５に示すように、絶縁膜１３上にレジスト材１６を形成し、カソード電極７、アノード電極６及びゲート電極５のそれぞれの電極と電気的に接続するためのパターンを形成する。
次に、図６６Ａ及び図６６Ｂに示すように、レジスト材１６をマスクとして用い、絶縁膜１３をドライエッチング法やウェットエッチング法により除去する。ウェットエッチングでは熱リン酸を適用できる。
次に、図６７Ａ及び図６７Ｂに示すように、レジスト材１６を除去し、蒸着法、スパッタ法などを用いて配線電極１４となる金属を埋め込む。
次に、図６８Ａ及び図６８Ｂに示すように、レジスト材１６を用いて配線電極１４のパターニングを行う。最後に、レジスト材１６を除去し、図５５Ａ～図５５Ｃに示すように、配線電極１４を形成する。
［半導体装置の効果］
変形例３では、ゲート電極５直下に絶縁膜１３ａが形成される。これにより、電子供給領域３とゲート電極５との間の絶縁性が高くなり、ゲート電圧を高めた際のリーク電流が低減できるため、大電流化が可能となる。
［第４変形例］
次に、図６９Ａ～図８４Ｂを参照して、第２実施形態の変形例４について説明する。
［半導体装置の構成］
図６９Ａ～図６９Ｃに示すように、変形例４に係る半導体装置では、ゲート電極５は、ソース電極７とドレイン電極６との間に形成され、電子供給領域３に入り込むように形成される。ゲート電極５が積層される領域の電子供給領域３は、ゲート電極５が積層されない領域に比べて薄く形成されている。ゲート電極５が積層される領域の電子供給領域３は、凹形状を有する。その他の構成は、第２実施形態と同じである。また、変変形例４に係る半導体装置の基本的な動作は、第２実施形態と同様のため記載を省略する。
［半導体装置の製造方法］
次に、変形例４に係る半導体装置の製造方法の一例を説明する。第１工程～第４工程に関しては、第２実施形態と同様であるため図示及び説明を省略する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
［第５工程］
図７０Ａ及び図７０Ｂに示すように、電子供給領域３上にレジスト材１６を形成し、ソース電極７及びドレイン電極６のパターニングを行う。
次に、図７１に示すように、電子供給領域３から半導体領域２までドライエッチングによって電極埋め込みパターンを形成する。埋め込む深さは数十ｎｍ程度が好ましい。
次に、図７２Ａ及び図７２Ｂに示すように、蒸着法、スパッタ法などを用いて、ソース電極７及びドレイン電極６となる金属を埋め込む。
次に、図７３Ａ及び図７３Ｂに示すように、レジスト材１６上に形成された金属をアセトン溶液中でリフトオフすることでソース電極７及びドレイン電極６を形成する。
次に、図７４Ａ及び図７４Ｂに示すように、電子供給領域３上に絶縁膜１３を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
［第６工程］
次に、図７５に示すように、絶縁膜１３上にレジスト材１６を形成し、ゲート電極５のパターニングを行う。
次に、図７６Ａ及び図７６Ｂに示すように、電子供給領域３に対してドライエッチングまたはウェットエッチングによってゲート電極５を堆積させる部分のエッチングを行う。
次に、図７７Ａ及び図７７Ｂに示すように、ゲート電極５直下の電子供給領域３をエッチングして膜厚を薄くする。エッチングによって、ゲート電極５直下の電子供給領域３の膜厚を制御する。この際、電子供給領域３のエッチング量（膜厚）は数～数十ｎｍ程度が好ましい。
次に、図７８Ａ及び図７８Ｂに示すように、蒸着法、スパッタ法などを用いてゲート電極５となる金属を埋め込む。
次に、図７９に示すように、レジスト材１６上に形成された電極をアセトン溶液中でリフトオフすることでゲート電極５を形成する。
［第７工程］
次に、図８０Ａ及び図８０Ｂに示すように、電子供給領域３及びゲート電極５上に絶縁膜１３を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
次に、図８１に示すように、絶縁膜１３上にレジスト材１６を形成し、カソード電極７、アノード電極６及びゲート電極５のそれぞれの電極と電気的に接続するためのパターンを形成する。
次に、図８２に示すように、レジスト材１６をマスクとして用い、絶縁膜１３をドライエッチング法やウェットエッチング法により除去する。ウェットエッチングでは熱リン酸を適用できる。
次に、図８３Ａ及び図８３Ｂに示すように、レジスト材１６を除去し、蒸着法、スパッタ法などを用いて配線電極１４となる金属を埋め込む。
次に、図８４Ａ及び図８４Ｂに示すように、レジスト材１６を用いて配線電極１４のパターニングを行う。最後に、レジスト材１６を除去し、図６９Ａ～図６９Ｃに示すように、配線電極１４を形成する。
［半導体装置の効果］
変形例４では、ゲート電極５が電子供給領域３に入り込んでいる。これにより、ゲート電極５の空乏層が電子供給領域３と半導体領域２との界面に形成される二次元電子ガス層４に影響を及ぼし、ゲート電極５直下の二次元電子ガス層４を消滅させることができ、ノーマリーオフ化が可能となる。
［第５変形例］
次に、図８５Ａ～図１０３Ｂを参照して、第２実施形態の変形例５について説明する。
［半導体装置の構成］
図８５Ａ～図８５Ｃに示すように、変形例５に係る半導体装置では、ゲート電極５は、ソース電極７とドレイン電極６との間に形成され、電子供給領域３に対してｐ型半導体領域１５を挟んで形成される。つまり、変形例５では、ゲート電極５直下にｐ型半導体領域１５が形成され、ゲート電極５は電子供給領域３に接しない。ゲート電極５と電子供給領域３の間にｐ型半導体領域１５が配置されている。その他の構成は、第２実施形態と同じである。また、変形例５に係る半導体装置の基本的な動作は、第２実施形態と同様のため記載を省略する。
［半導体装置の製造方法］
次に、変形例５に係る半導体装置の製造方法の一例を説明する。第１工程～第４工程に関しては、第２実施形態と同様であるため記載を省略する。また、同じ工程であっても第１実施形態と重複する部分については記載を省略する。
［第５工程］
図８６Ａ及び図８６Ｂに示すように、電子供給領域３上にレジスト材１６を形成し、ソース電極７及びドレイン電極６のパターニングを行う。
次に、図８７に示すように、電子供給領域３から半導体領域２までドライエッチングによって電極埋め込みパターンを形成する。埋め込む深さは数十ｎｍ程度が好ましい。
次に、図８８Ａ及び図８８Ｂに示すように、蒸着法、スパッタ法などを用いて、ソース電極７及びドレイン電極６となる金属を埋め込む。
次に、図８９Ａ及び図８９Ｂに示すように、レジスト材１６上に形成された金属をアセトン溶液中でリフトオフすることでソース電極７及びドレイン電極６を形成する。
次に、図９０Ａ及び図９０Ｂに示すように、電子供給領域３上に絶縁膜１３を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
［第６工程］
次に、図９１に示すように、絶縁膜１３上にレジスト材１６を形成し、ゲート電極５のパターニングを行う。
次に、図９２Ａ及び図９２Ｂに示すように、残されたレジスト材１６をマスクとして、絶縁膜１３をパターニングして、電子供給領域３を露出させる。パターニングは、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングにより行うことができる。
次に、図９３Ａ及び図９３Ｂに示すように、基板１に対して熱ＣＶＤ法により、不純物がドープされていない窒化ガリウム層の成長を行う。具体的には、基板１をＭＯＣＶＤ装置内に導入し、所定温度（例えば６００℃）に昇温する。温度が安定したところで、基板１を回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を所定の流量で基板１の表面に導入し、不純物がドープされていない窒化ガリウム層の成長を行う。その後、窒化ガリウム層にマグネシウムイオンを注入し、９００～１０００℃で加熱して活性化することで、ｐ型の窒化ガリウムからなるｐ型半導体領域１５を形成する。なお、イオン注入法以外では、マグネシウムを含むガスを投入してもよい。
次に、図９４Ａ及び図９４Ｂに示すように、ゲート電極５を形成する部分にレジスト材１６を形成しパターニングする。
次に、図９５Ａ及び図９５Ｂに示すように、ドライエッチング法によりゲート電極５を形成する部分以外のｐ型半導体領域１５を除去し、レジスト材１６についても除去する。
次に、図９６に示すように、ゲート電極５を形成する部分以外にレジスト材１６を形成しパターニングを行う。
次に、図９７Ａ及び図９７Ｂに示すように、蒸着法、スパッタ法などを用いてゲート電極５となる金属を埋め込む。
次に、図９８に示すように、レジスト材 １６ 上 に形成された電極をアセトン溶液中でリフトオフすることでゲート電極５を形成する。
［第７工程］
次に、図９９Ａ及び図９９Ｂに示すように、電子供給領域３及びゲート電極５上に絶縁膜１３を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
次に、図１００に示すように、絶縁膜１３上にレジスト材１６を形成し、カソード電極７、アノード電極６及びゲート電極５のそれぞれの電極と電気的に接続するためのパターンを形成する。
次に、図１０１Ａ及び図１０１Ｂに示すように、レジスト材１６をマスクとして用い、絶縁膜１３をドライエッチング法やウェットエッチング法により除去する。ウェットエッチングでは熱リン酸を適用できる。
次に、図１０２Ａ及び図１０２Ｂに示すように、レジスト材１６を除去し、蒸着法、スパッタ法などを用いて配線電極１４となる金属を埋め込む。
次に、図１０３Ａ及び図１０３Ｂに示すように、レジスト材１６を用いて配線電極１４のパターニングを行う。最後に、レジスト材１６を除去し、図８５Ａ～図８５Ｃに示すように、配線電極１４を形成する。
［半導体装置の効果］
変形例５では、ゲート電極５の直下にｐ型半導体領域１５が形成される。これにより、電子供給領域３と半導体領域２の伝導体準位が引き上げられ、二次元電子ガス層４の伝導体準位をフェルミ準位よりも高い状態にすることができる。これにより、ノーマリーオフ化が可能となる。
［第６変形例］
次に、図１０４Ａ～図１１０を参照して、第２実施形態の変形例６について説明する。
［半導体装置の構成］
図１０４Ａ～図１０４Ｃに示すように、変形例６に係る半導体装置では、主溝９の端部は曲率半径を有する。より詳しくは、主溝９の側面において、主溝９の延伸方向に沿う端部が、主溝９の延伸方向に見て、電子供給領域３の厚さよりも大きな曲率半径を有する。主溝９の側面の端部には、主溝９の底面と交わる主溝９の側面の端部と、基板１の主面と交わる主溝９の側面の端部とが含まれる。主溝９の延伸方向（Ｙ方向）に垂直な切断面（ＸＺ平面）において、主溝９の端部は、電子供給領域３の厚さよりも大きな曲率半径を有する。
このため、主溝９の表面に積層される半導体領域２、電子供給領域３、ゲート電極５、及び絶縁膜１３の主溝９の側面の端部に対応する部分は、第２実施形態の半導体装置に比べて、大きな曲率半径を有する。その他の構成は、第２実施形態と同じである。また、変形例６に係る半導体装置の基本的な動作は、第１実施形態と同様のため記載を省略する。
［半導体装置の製造方法］
次に、変形例６に係る半導体装置の製造方法の一例を説明する。第２工程～第７工程に関しては第２実施形態と同様であるため図示及び記載を省略する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
［第１工程］
まず、図１０５Ａ及び図１０５Ｂに示すように、基板１の主面上に主溝９を形成するためのマスク材となる絶縁膜３１を形成する。絶縁膜３１は、例えば、シリコン酸化膜（ＳｉＯ２）からなり、数μｍ程度の厚さを有する。絶縁膜３１は、熱ＣＶＤ法やプラズマＣＶＤ法の化学気相堆積法により基板１上に堆積される。基板１は、主溝９の側面がシリコン結晶面となるように選定される。なお、シリコン結晶面は、（１１１）面である。
次に、図１０６Ａ及び図１０６Ｂに示すように、フォトリソグラフィ法により、絶縁膜３１の上面にレジスト材２０を塗布し、主溝９の形成する予定の領域を選択的に除去する。つまり、レジスト材２０を主溝９の形成する予定の領域に開口を有する形状にパターニングする。
次に、図１０７Ａ及び図１０７Ｂに示すように、残されたレジスト材２０をマスクとして、絶縁膜３１をパターニングする。パターニングは、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングにより行うことができる。
絶縁膜３１のパターニングが完了した後、図１０８Ａ及び図１０８Ｂに示すように、酸素プラズマや硫酸などによりレジスト材２０を除去する。
次に、図１０９Ａ及び図１０９Ｂに示すように、パターニングされた絶縁膜３１をマスクとして、ドライエッチング法により、基板１の主面に主溝９を形成する。より詳しくは、基板１の主面に沿う一方向（Ｙ軸方向）に延伸する主溝９を形成する。主溝９は、主溝９の幅に対する深さのアスペクト比が１以上となるように形成される。例えば、主溝９の幅は２０μｍ程度であり、深さは５００μｍ程度である。
次に、図１１０に示すように、主溝９を形成した基板１を熱処理することで、所定値以上の曲率半径を有する主溝９を形成する。この熱処理の条件は、例えば不活性ガス雰囲気下で１１００～１３００℃、アニール時間は１０～３０分である。主溝９の端部の曲率半径は、第２工程で形成される電子供給領域３の膜厚よりも大きい。
［半導体装置の効果］
変形例６では、主溝９の側面の主溝９の延伸方向に沿う端部が、主溝９の延伸方向に見て、電子供給領域３の厚さよりも大きな曲率半径を有する。これにより、主溝９が形成された基板１の主面及び主溝９の底面の角部において半導体領域２と電子供給領域３との間隔を一定に保つことができ、二次元電子ガス層４の濃度を均一にすることができる。これにより、電界集中が起こりにくくなり、高耐圧化が可能となる。
［第７変形例］
次に、図１１１Ａ～図１１３Ｂを参照して、第２実施形態の変形例７について説明する。
［半導体装置の構成］
図１１１Ａ～図１１１Ｃに示すように、変形例７に係る半導体装置では、電子供給領域３が、主溝９の側面の反対側の半導体領域２の表面に選択的に形成される。すなわち、主溝９の側面にのみ電子供給領域３が形成される。基板１の主面及び主溝９の底面には電子供給領域３が形成されない。その他の構成は、第２実施形態と同じである。また、変形例７に係る半導体装置の基本的な動作は、第２実施形態と同様のため記載を省略する。
［半導体装置の製造方法］
次に、変形例７に係る半導体装置の製造方法の一例を説明する。第１工程～第２工程、第４工程～第７工程に関しては、第２実施形態と同様であるため記載を省略する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
［第３工程］
図１１２Ａ及び図１１２Ｂに示すように、第２工程で説明した方法と同様の方法で窒化アルミニウムガリウム（ＡｌＧａＮ）からなる電子供給領域３を形成する。電子供給領域３の膜厚は、数～数十ｎｍが好ましい。
次に、図１１３Ａ及び図１１３Ｂに示すように、ＲＩＥ（Reactive Ion Etching）、ＥＣＲ（Electron Cyclotron Resonance）、ＩＣＰ（Inductively Coupled Plasma）等の高密度プラズマエッチング装置を用いたドライエッチング法によって方向性エッチングを行うことで、電子供給領域３をエッチングする。基板１の主面及び主溝９の底面に形成された電子供給領域３がエッチングされ、主溝９の側面の電子供給領域３を残すことができる。
［半導体装置の効果］
変形例７では、主溝９の側面にのみ電子供給領域３が選択的に形成される。基板１の主面及び主溝９の底面に電子供給領域３が形成されないため、基板１の主面及び主溝９の底面における不均一な二次元電子ガス層４の濃度を抑制することができる。これにより、耐圧低下を防ぐことが可能となる。
［第８変形例］
次に、図１１４Ａ～図１２６Ｃを参照して、第２実施形態の変形例８について説明する。
［半導体装置の構成］
図１１４Ａ～図１１４Ｄに示すように、変形例８に係る半導体装置では、主溝９に接して電極溝１７が形成され、ソース電極７及びドレイン電極６が電極溝１７の内部に埋め込まれている。変形例８では、図１１４Ｄに示すように、主溝９の一方の端部に接して電極溝１７が形成され、電極溝１７にドレイン電極６が埋め込まれている。図示は省略するが、主溝９の他方の端部に接して電極溝１７が形成され、電極溝１７にソース電極７が埋め込まれている。主溝９の両端部の一方のみに接して電極溝１７が形成され、ソース電極７又はドレイン電極６のいずれか一方のみが電極溝１７に埋め込まれていてもよい。電極溝１７の側面に主溝９の側面と違う結晶面が表出している。つまり、（１１１）結晶面とは異なる結晶面が電極溝１７の側面に表出している。
図１１４Ｄに示すように、電極溝１７の側面及び底面を含む領域には絶縁膜１３ｂが形成され、ソース電極７及びドレイン電極６は、絶縁膜１３ｂ及び素子分離領域８によって基板１から電気的に絶縁されている。その他の構成は、第２実施形態と同じである。また、変形例８に係る半導体装置の基本的な動作は、第２実施形態と同様のため記載を省略する。
［半導体装置の製造方法］
次に変形例８の半導体装置の製造方法の一例を説明する。第５工程～第７工程に関しては、第２実施形態と同様であるため記載を省略する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
［第１工程］
まず、図１１５Ａ及び図１１５Ｂに示すように、基板１の主面上に主溝９及び電極溝１７を形成するためのマスク材となる絶縁膜３１を形成する。絶縁膜３１は、例えば、シリコン酸化膜（ＳｉＯ２）からなり、数μｍ程度の厚さを有する。絶縁膜３１は、熱ＣＶＤ法やプラズマＣＶＤ法の化学気相堆積法により基板１上に堆積される。基板１は、主溝９の側面がシリコン結晶面となるように選定される。
次に、図１１６Ａ及び図１１６Ｂに示すように、フォトリソグラフィ法により、絶縁膜３１の上面にレジスト材２０を塗布し、主溝９及び電極溝１７の形成する予定の領域を選択的に除去する。つまり、レジスト材２０を主溝９及び電極溝１７の形成する予定の領域に開口を有する形状にパターニングする。
次に、図１１７Ａ及び図１１７Ｂに示すように、残されたレジスト材２０をマスクとして、絶縁膜３１をパターニングする。パターニングは、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングにより行うことができる。
絶縁膜３１のパターニングが完了した後、図１１８Ａ及び図１１８Ｂに示すように、酸素プラズマや硫酸などによりレジスト材２０を除去する。
次に、図１１９Ａ及び図１１９Ｂに示すように、パターニングされた絶縁膜３１をマスクとして、ドライエッチング法により、基板１の主面に主溝９及び電極溝１７を同時に形成する。より詳しくは、基板１の主面に沿う一方向（Ｙ軸方向）に延伸する主溝９、及び主溝９の両端部に接する電極溝１７を形成する。主溝９は、主溝９の幅に対する深さのアスペクト比が１以上となるように形成される。例えば、主溝９の幅は２０μｍ程度であり、深さは５００μｍ程度である。なお、主溝９の側面に表出する結晶面は（１１１）面である。一方、電極溝１７の側面は、主溝９の側面に平行ではなく、主溝９の側面に対して傾斜している。このため、電極溝１７の側面に表出する結晶面は（１１１）面とは異なる結晶面となる。電極溝１７と主溝９の深さは等しい。電極溝１７のＸ方向の幅は、主溝９から離れるほど広くなっている。電極溝１７のＸ方向の幅を、主溝９から離れるほど狭くすることで、電極溝１７の側面に（１１１）面とは異なる結晶面を表出させても構わない。
［第２工程］
次に、図１２０Ａ～図１２０Ｃに示すように、主溝９を形成した基板１に対して熱ＣＶＤ法によりバッファ層の成長を行う。具体的には、基板１をＭＯＣＶＤ装置内に導入し、所定温度（例えば６００℃）に昇温する。温度が安定したところで、基板１を回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を所定の流量で基板１の表面に導入しバッファ層の成長を行う。バッファ層の膜厚は数百ｎｍ程度である。その後、バッファ層上に、不純物がドープされていない窒化ガリウム（ＧａＮ）を堆積させることで、バッファ層とノンドープ窒化ガリウム層からなる半導体領域２を形成する。ノンドープ窒化ガリウム層の膜厚は要求耐圧値によって決まり、本実施形態では例えば５μｍとして説明する。
［第３工程］
次に、図１２１Ａ～図１２１Ｃに示すように、第２工程で説明した方法と同様の方法で窒化アルミニウムガリウム（ＡｌＧａＮ）からなる電子供給領域３を形成する。電子供給領域３の膜厚は、数～数十ｎｍが好ましい。
なお、半導体結晶成長において、成長表面の形態に基づいて結晶成長を制御することが可能である。例えば、主溝９の側面と電極溝１７の側面に表出する結晶面を異ならせる。これにより、電極溝１７の側面及び底面を含む電極溝１７の表面には半導体領域２及び電子供給領域３を成長させずに、主溝９の表面にのみ選択的に半導体領域２及び電子供給領域３を成長せることができる。
［第４工程］
次に、図１２２に示すように、基板１を酸素雰囲気中で７００℃～１１００℃に加熱して、基板１（シリコン）が表出する電極溝１７の表面に選択的にシリコン酸化膜からなる絶縁膜１３ｂを形成する。絶縁膜１３ｂは、半導体領域２及び電子供給領域３が形成された主溝９の表面及び基板１の主面には形成されない。
次に、図１２３Ａ～図１２３Ｃに示すように、電子供給領域３及び絶縁膜１３ｂの上にマスク材となる絶縁膜３９を形成する。絶縁膜３９としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
次に、図１２４Ａ及び図１２４Ｂに示すように、絶縁膜３９上にレジスト材１６を形成し素子分離エリアのパターニングを行う。
次に、図１２５Ａ及び図１２５Ｂに示すように、イオン注入法によってアルゴンイオンを注入することで素子分離領域８を設け、素子分離を行う。なお、本変形例ではイオン注入法を用いたが、パターニングされたマスク材を用いドライエッチング法によりメサ構造を形成した基板１を用いてもよい。
次に、図１２６Ａ～１２６Ｃに示すように、レジスト材１６を酸素プラズマや硫酸などで除去する。また、絶縁膜３９をフッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングによって除去する。
その後、図４１Ａ～図５４Ｂを参照して説明した第２実施形態の第５工程～第７工程を実施することにより、図１１４Ａ～図１１４Ｄに示す変形例８に係る半導体装置が完成する。
［半導体装置の効果］
変形例８では、ソース電極７及びドレイン電極６が電極溝１７に埋め込まれる。これにより、ソース電極７及びドレイン電極６は、基板１の主面上に形成される二次元電子ガス層４のみならず、主溝９の表面（側面及び底面）上に形成される二次元電子ガス層４にも、直接、接して形成される。よって、ソース電極７及びドレイン電極６は、二次元電子ガス層４におけるチャネルの密度を維持したまま、電流を取り出すことができるため、大電流化および低コンタクト抵抗化が可能となる。
結晶成長させる主溝９と異なる結晶面を有する電極溝１７を形成することで、意図的に結晶成長させない領域を作ることができる。それにより、主溝９と電極溝１７の境界には半導体領域２と電子供給領域３が露出することになり、その後、電極溝１７に電極を形成することで二次元電子ガス層に対して良好なオーミック接合が取れるようになるため、オン抵抗を低減させることが可能な半導体装置を提供できる。
また、第２実施形態の第５工程（図４２Ａ及び図４２Ｂ）において、ソース電極７及びドレイン電極６の電極埋め込みパターン（エッチング処理）を、数十ｎｍ程度の深さまで形成した。このエッチングパターンを、主溝９と同程度に深く形成することは難しい。AlGaN（電子供給領域３）/GaN（半導体領域２）が成膜されない結晶面を側面に露出する電極溝１７を第１工程において、主溝９と同時に形成する。これにより、第５工程において電極埋め込みパターンを主溝９と同程度に深く形成することなく、ソース電極７及びドレイン電極６を、主溝９の表面上に形成される二次元電子ガス層４に、直接、接して形成することができる。
［第９変形例］
次に、図１２７を参照して、第２実施形態の変形例９について説明する。変形例９では、少なくとも２つの半導体装置を備える（第１半導体装置、第２半導体装置）。２つの半導体装置は、第２実施形態に係る半導体装置でもよく、変形例１～変形例８に係る半導体装置でもよい。また、後述する第３実施形態または第４実施形態に係る半導体装置でもよい。また、２つの半導体装置は、同じもよく異なっていてもよい。２つに限らず、３つ以上の半導体装置（第３半導体装置、・・・）を備えていてもよい。
図１２７は、３つの第２実施形態の半導体装置を備える例を示している。変形例９では、隣接する半導体装置との間でソース電極７またはドレイン電極６を互いに共有することができるため、半導体装置に用いられる電極を単体の半分にすることができる。これにより、基板１の面積効率が向上し大電流化が可能となる。
［第１０変形例］
第２実施形態の変形例１０～１２に係わる半導体装置は、電子供給領域３及び半導体領域２の少なくともいずれか一方に対して主溝９の延伸方向（Ｙ方向）に加わる応力を緩和する応力緩和構造をそれぞれ備える。先ず、図１２８Ａ～図１３８Ｃを参照して、第２実施形態の変形例１０に係わる応力緩和構造について説明する。
［半導体装置の構成］
図１２８Ａ～図１２８Ｅに示すように、変形例１０に係わる応力緩和構造は、ソース電極７とドレイン電極６の間の領域の外側において、主溝９の表面に接して形成される緩和用絶縁膜２１ａ及び緩和用絶縁膜２１ｂである。緩和用絶縁膜２１ａ及び緩和用絶縁膜２１ｂは、ソース電極７とドレイン電極６の間を繋ぐチャネル領域の外側に形成されている。
図１２８Ｃに示すように、緩和用絶縁膜２１ｂは、基板１の表面及び主溝９の側面及び底面の上に形成され、緩和用絶縁膜２１ｂと基板１の間に電子供給領域３及び半導体領域２は形成されない。図示は省略するが、緩和用絶縁膜２１ａについても同様である。このように、緩和用絶縁膜２１ａ及び緩和用絶縁膜２１ｂは、ソース電極７とドレイン電極６の間の領域の外側において、主溝９の延伸方向に垂直な方向（Ｘ方向）に延伸し、主溝９の延伸方向（Ｙ方向）に沿って連続して形成される電子供給領域３及び半導体領域２を断ち切っている。その他の構成は、第２実施形態と同じである。また、変形例１０に係る半導体装置の基本的な動作は、第２実施形態と同様のため記載を省略する。
なお、変形例１０では、緩和用絶縁膜２１ａ及び緩和用絶縁膜２１ｂの両方が形成されている例を示す。しかし、緩和用絶縁膜２１ａ及び緩和用絶縁膜２１ｂのいずれか一方のみが形成されていてもよい。また、変形例１０では、１つの緩和用絶縁膜２１ａ及び１つの緩和用絶縁膜２１ｂを形成する例を示す。しかし、ソース電極７の外側に複数の独立した緩和用絶縁膜２１ａを形成してもよい。また、ドレイン電極６の外側に複数の独立した緩和用絶縁膜２１ｂを形成してもよい。
［半導体装置の製造方法］
次に、変形例１０に係る半導体装置の製造方法の一例を説明する。第４工程～第７工程に関しては、第２実施形態と同様であるため図示及び記載を省略する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
［第１工程］
まず、図１２９Ａ及び図１２９Ｂに示すように、基板１の主面上に主溝９を形成するためのマスク材となる絶縁膜３１を形成する。絶縁膜３１は、例えば、シリコン酸化膜（ＳｉＯ２）からなり、数μｍ程度の厚さを有する。絶縁膜３１は、熱ＣＶＤ法やプラズマＣＶＤ法の化学気相堆積法により基板１上に堆積される。基板１は、主溝９の側面がシリコン結晶面となるように選定される。
次に、図１３０Ａ及び図１３０Ｂに示すように、フォトリソグラフィ法により、絶縁膜３１の上面にレジスト材２０を塗布し、主溝９の形成する予定の領域を選択的に除去する。
次に、図１３１Ａ及び図１３１Ｂに示すように、残されたレジスト材２０をマスクとして、絶縁膜３１をパターニングする。パターニングは、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングにより行うことができる。
絶縁膜３１のパターニングが完了した後、図１５５Ａ及び図１５５Ｂに示すように、酸素プラズマや硫酸などによりレジスト材２０を除去する。
次に、図１３３Ａ及び図１３３Ｂに示すように、パターニングされた絶縁膜３１をマスクとして、ドライエッチング法により、基板１の主面に主溝９を形成する。より詳しくは、基板１の主面に沿う一方向（Ｙ軸方向）に延伸する主溝９を形成する。主溝９は、主溝９の幅に対する深さのアスペクト比が１以上となるように形成される。例えば、主溝９の幅は２０μｍ程度であり、深さは５００μｍ程度である。
主溝９の延伸方向(Ｙ方向)の長さは、図３４Ａ及び図３４Ｂの主溝９の長さに比べて長い。図３４Ａ及び図３４Ｂの開口は、ソース電極７とドレイン電極６の間の領域であって、チャネル領域に形成されていた。一方、図１３３Ａ及び図１３３Ｂの主溝９は、ソース電極７とドレイン電極６が形成される領域、及びソース電極７とドレイン電極６の間の領域の外側、つまり、緩和用絶縁膜２１ａ、２１ｂが形成される領域にも形成される。
次に、図１３４Ａ及び図１３４Ｂに示すように、基板１を熱酸化することにより、主溝９の側面及び底面、及び基板１の表面に絶縁膜２１を成膜する。絶縁膜２１は、例えば、シリコン酸化膜（ＳｉＯ２膜）である。
次に、図１３５Ａ～図１３５Ｃに示すように、フォトリソグラフィ法により、絶縁膜２１の上面にレジスト材１６を塗布し、緩和用絶縁膜２１ａ、２１ｂの形成する予定の領域のレジスト材１６を残し、その他のレジスト材１６を選択的に除去する。つまり、レジスト材１６を緩和用絶縁膜２１ａ、２１ｂが形成される領域に合わせてパターニングする。
次に、図１３６Ａ～図１３６Ｃに示すように、パターニングされたレジスト材１６をマスクとして、ドライエッチング法により絶縁膜２１をエッチングして、緩和用絶縁膜２１ａ、２１ｂを形成する。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。その後、酸素プラズマや硫酸などによりレジスト材１６を除去する。これにより、主溝９の延伸方向の両端部に、緩和用絶縁膜２１ａ、２１ｂが形成される。
［第２工程］
次に、図１３７Ａ～図１３７Ｃに示すように、主溝９を形成した基板１に対して熱ＣＶＤ法によりバッファ層の成長を行う。具体的には、基板１をＭＯＣＶＤ装置内に導入し、所定温度（例えば６００℃）に昇温する。温度が安定したところで、基板１を回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を所定の流量で基板１の表面に導入しバッファ層の成長を行う。バッファ層の膜厚は数百ｎｍ程度である。その後、バッファ層上に、不純物がドープされていない窒化ガリウム（ＧａＮ）を堆積させることで、バッファ層とノンドープ窒化ガリウム層からなる半導体領域２を形成する。ノンドープ窒化ガリウム層の膜厚は要求耐圧値によって決まり、本変形例では例えば５μｍとして説明する。
このとき、緩和用絶縁膜２１ａ、２１ｂが形成された領域に、半導体領域２は形成されない。つまり、緩和用絶縁膜２１ａ、２１ｂの上に、半導体領域２は成長しない。
［第３工程］
次に、図１３８Ａ～図１３８Ｃに示すように、第２工程で説明した方法と同様の方法で窒化アルミニウムガリウム（ＡｌＧａＮ）からなる電子供給領域３を形成する。電子供給領域３の膜厚は、数～数十ｎｍが好ましい。
このとき、緩和用絶縁膜２１ａ、２１ｂが形成された領域に、電子供給領域３は形成されない。つまり、緩和用絶縁膜２１ａ、２１ｂの上に、電子供給領域３は形成されない。
その後、図３７Ａ～図５４Ｂを参照して説明した第２実施形態の第４工程～第７工程を実施することにより、図１２８Ａ～図１２８Ｅに示す変形例１０に係る半導体装置が完成する。
［半導体装置の効果］
変形例１０に係わる半導体装置は、半導体領域２及び電子供給領域３の少なくともいずれか一方に対して主溝９の延伸方向に加わる応力を緩和する応力緩和構造を有する。半導体領域２及び電子供給領域３を結晶成長させる際の主溝９の延伸方向への応力を緩和することができ、膜割れを防ぐことが可能である。それにより、チャネル密度を低減させることなく高品質な基板１を得ることができ、大電流化が可能な半導体装置を提供できる。
変形例１０に係わる応力緩和構造には、ソース電極７とドレイン電極６の間の領域の外側において、主溝９の表面に接して形成される緩和用絶縁膜２１ａ、２１ｂが含まれる。緩和用絶縁膜２１ａ、２１ｂを設けることにより、半導体領域２及び電子供給領域３が成長しない領域を作ることができる。つまり、緩和用絶縁膜２１ａ、２１ｂは、主溝９の延伸方向（Ｙ方向）に沿って連続して形成される電子供給領域３及び半導体領域２を断ち切っている。よって、主溝９の延伸方向への応力を緩和することができる。
［第１１変形例］
次に、図１３９Ａ～図１４６Ｂを参照して、第２実施形態の変形例１１に係わる応力緩和構造について説明する。
［半導体装置の構成］
図１３９Ａ～図１３９Ｅに示すように、変形例１１に係わる応力緩和構造は、ソース電極７とドレイン電極６の間の領域の外側において主溝９に交差する交差溝１８である。交差溝１８は、ソース電極７とドレイン電極６の間を繋ぐチャネル領域の外側に形成されている。交差溝１８は、主溝９の延伸方向（Ｙ方向）に対して垂直に交わる方向（Ｘ方向）に延伸する溝であり、その深さは、主溝９と同じ或いは主溝９よりも深い。交差溝１８の側面には、主溝９の側面とは異なる結晶面が表出している。交差溝１８の側面及び底面には、絶縁膜１８が形成されているが、半導体領域２及び電子供給領域３は形成されていない。
このように、交差溝１８は、ソース電極７とドレイン電極６の間の領域の外側において、主溝９の延伸方向に垂直な方向（Ｘ方向）に延伸し、主溝９の延伸方向（Ｙ方向）に沿って連続して形成される電子供給領域３及び半導体領域２を断ち切っている。その他の構成は、第２実施形態と同じである。また、変形例１１に係る半導体装置の基本的な動作は、第２実施形態と同様のため記載を省略する。
なお、変形例１１では、ソース電極７の外側及びドレイン電極６の外側の両方に交差溝１８が形成されている例を示すが、いずれか一方のみであってもよい。また、変形例１１では、ソース電極７の外側及びドレイン電極６の外側の各々に１つの交差溝１８を形成する例を示す。しかし、複数の独立した交差溝１８を形成してもよい。更に、変形例１０の緩和用絶縁膜２１ａ、２１ｂと変形例１１の交差溝１８を組み合わせて実施してもよい。つまり、ソース電極７とドレイン電極６の間の領域の外側において、Ｘ方向に延伸する緩和用絶縁膜（２１ａ、２１ｂ）及び交差溝１８を形成してもよい。
［半導体装置の製造方法］
次に、変形例１１に係る半導体装置の製造方法の一例を説明する。第４工程～第７工程に関しては、第２実施形態と同様であるため図示及び記載を省略する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
［第１工程］
まず、図１４０Ａ及び図１４０Ｂに示すように、基板１の主面上に主溝９及び交差溝１８を形成するためのマスク材となる絶縁膜３１を形成する。絶縁膜３１は、例えば、シリコン酸化膜（ＳｉＯ２）からなり、数μｍ程度の厚さを有する。絶縁膜３１は、熱ＣＶＤ法やプラズマＣＶＤ法の化学気相堆積法により基板１上に堆積される。基板１は、主溝９の側面がシリコン結晶面となるように選定される。
次に、図１４１Ａ及び図１４１Ｂに示すように、フォトリソグラフィ法により、絶縁膜３１の上面にレジスト材２０を塗布し、主溝９及び交差溝１８の形成する予定の領域を選択的に除去する。つまり、レジスト材２０を主溝９及び交差溝１８の形成する予定の領域に開口を有する形状にパターニングする。
次に、図１４２Ａ～図１４２Ｃに示すように、残されたレジスト材２０をマスクとして、絶縁膜３１をパターニングする。パターニングは、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングにより行うことができる。
絶縁膜３１のパターニングが完了した後、図１４３Ａ及び図１４３Ｂに示すように、酸素プラズマや硫酸などによりレジスト材２０を除去する。
次に、図１４４Ａ～図１４４Ｃに示すように、パターニングされた絶縁膜３１をマスクとして、ドライエッチング法により、基板１の主面に主溝９及び交差溝１８を同時に形成する。交差溝１８は、交差溝１８の幅に対する深さのアスペクト比が１以上となるように形成される。例えば、交差溝１８の深さは５００μｍ程度である。ここでは、主溝９及び交差溝１８を同時に形成する例を示すが、異なる工程で主溝９及び交差溝１８を形成しても構わない。
［第２工程］
次に、図１４５Ａ及び図１４５Ｂに示すように、主溝９を形成した基板１に対して熱ＣＶＤ法によりバッファ層の成長を行う。具体的には、基板１をＭＯＣＶＤ装置内に導入し、所定温度（例えば６００℃）に昇温する。温度が安定したところで、基板１を回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を所定の流量で基板１の表面に導入しバッファ層の成長を行う。バッファ層の膜厚は数百ｎｍ程度である。その後、バッファ層上に、不純物がドープされていない窒化ガリウム（ＧａＮ）を堆積させることで、バッファ層とノンドープ窒化ガリウム層からなる半導体領域２を形成する。ノンドープ窒化ガリウム層の膜厚は要求耐圧値によって決まり、本変形例では例えば５μｍとして説明する。
このとき、交差溝１８の側面には、主溝９の側面とは異なる結晶面が表出している。このため、交差溝１８の側面に、半導体領域２は形成されない。
［第３工程］
次に、図１４６Ａ及び図１４６Ｂに示すように、第２工程で説明した方法と同様の方法で窒化アルミニウムガリウム（ＡｌＧａＮ）からなる電子供給領域３を形成する。電子供給領域３の膜厚は、数～数十ｎｍが好ましい。
このとき、交差溝１８の側面には、主溝９の側面とは異なる結晶面が表出している。このため、交差溝１８の側面に、電子供給領域３は形成されない。
その後、図３７Ａ～図５４Ｂを参照して説明した第２実施形態の第４工程～第７工程を実施することにより、図１３９Ａ～図１３９Ｅに示す変形例１１に係る半導体装置が完成する。
［半導体装置の効果］
変形例１１に係わる半導体装置は、半導体領域２及び電子供給領域３の少なくともいずれか一方に対して主溝９の延伸方向に加わる応力を緩和する応力緩和構造を有する。半導体領域２及び電子供給領域３を結晶成長させる際の主溝９の延伸方向への応力を緩和することができ、膜割れを防ぐことが可能である。それにより、チャネル密度を低減させることなく高品質な基板１を得ることができ、大電流化が可能な半導体装置を提供できる。
変形例１１に係わる応力緩和構造には、ソース電極７とドレイン電極６の間の領域の外側において主溝９に交差する交差溝１８が含まれる。交差溝１８を設けることにより、半導体領域２及び電子供給領域３が成長しない領域を作ることができる。つまり、交差溝１８は、主溝９の延伸方向（Ｙ方向）に沿って連続して形成される電子供給領域３及び半導体領域２を断ち切っている。よって、主溝９の延伸方向への応力を緩和することができる。
［第１２変形例］
次に、図１３９Ａ～図１５０を参照して、第２実施形態の変形例１２に係わる応力緩和構造について説明する。
［半導体装置の構成］
変形例１２に係わる半導体装置は、少なくとも２つの半導体装置を備える（第１半導体装置、第２半導体装置）。２つの半導体装置は、第２実施形態に係る半導体装置でもよく、変形例１～変形例１１に係る半導体装置でもよい。また、後述する第３実施形態または第４実施形態に係る半導体装置でもよい。また、２つの半導体装置は、同じもよく異なっていてもよい。２つに限らず、３つ以上の半導体装置（第３半導体装置、・・・）を備えていてもよい。
図１４７Ａ及び図１４７Ｂに示すように、第１半導体装置１００ａ及び第２半導体装置１００ｂは、基板１を共有し、接続溝２３が形成された接続領域を介して主溝９の延伸方向（Ｙ方向）に隣接している。図１４７Ｂに示すように、変形例１２に係わる応力緩和構造として、第１半導体装置１００ａが備える主溝９である第１主溝と、第２半導体装置１００ｂが備える主溝９である第２主溝とが、その側面の少なくとも一部に第１主溝及び前記第２主溝の側面と違う結晶面が表出している接続溝２３によって接続されている。
第１主溝の延伸方向と第２主溝の延伸方向は、平行であるが、異なる直線上に配置されている。換言すれば、第１主溝の側面と第２主溝の側面は、平行であるが、異なる平面上に配置されている。接続溝２３は第１主溝の延伸方向と第２主溝の延伸方向の各々に対して傾斜している。換言すれば、接続溝２３の側面は第１主溝の側面と第２主溝の側面の各々に対して傾斜している。
なお、変形例１２に係わる半導体装置の動作及び製造方法は、実施形態２と同じであり、説明を省略する。
［半導体装置の効果］
変形例１２に係わる半導体装置は、半導体領域２及び電子供給領域３の少なくともいずれか一方に対して主溝９の延伸方向に加わる応力を緩和する応力緩和構造（接続溝２３）を有する。半導体領域２及び電子供給領域３を結晶成長させる際の主溝９（第１主溝、第２主溝）の延伸方向への応力を緩和することができ、膜割れを防ぐことが可能である。それにより、チャネル密度を低減させることなく高品質な基板１を得ることができ、大電流化が可能な半導体装置を提供できる。
変形例１２に係わる応力緩和構造には、第１半導体装置１００ａの第１主溝と、第２半導体装置１００ｂの第２主溝とに接続された接続溝２３であって、その側面の少なくとも一部に第１主溝及び前記第２主溝の側面と違う結晶面が表出している接続溝２３が含まれる。よって、半導体領域２及び電子供給領域３は、第１主溝及び第２主溝の側面に形成されるが、接続溝２３の側面には形成されない。よって、第１半導体装置１００ａと第２半導体装置１００ｂの間に、半導体領域２及び電子供給領域３が成長しない接続領域を作ることができる。つまり、接続溝２３は、主溝９の延伸方向（Ｙ方向）に沿って連続して形成される電子供給領域３及び半導体領域２を断ち切っている。よって、主溝９の延伸方向への応力を緩和することができる。
なお、接続溝２３の第１代替例として、図１４８に示すように、その側面に２以上の異なる結晶面が供出した接続溝２４であってもよい。接続溝２４は、平面視において段差形状を有する。第１半導体装置１００ａと第２半導体装置１００ｂの間の一部分に、半導体領域２及び電子供給領域３が成長しない領域を形成することができる。
接続溝２３の第２代替例として、図１４９に示すように、その側面に２以上の異なる結晶面が表出した接続溝２５であってもよい。接続溝２５の側面には、２つの異なる結晶面が供出している。また、第１主溝の延伸方向と第２主溝の延伸方向は、平行であり、且つ、同じ直線上に配置されている。換言すれば、第１主溝の側面と第２主溝の側面は、平行であり、且つ、同じ平面上に配置されている。
接続溝２３の第３代替例として、図１５０に示すように、第１半導体装置１００ａの第１主溝９ａの延伸方向と第２半導体装置１００ｂの第２主溝９ｂの延伸方向とが平行ではなく、互いに傾斜している。接続領域２６において、第１主溝９ａと第２主溝９ｂとが接続されている。第１主溝９ａと第２主溝９ｂとが接続する接続領域２６において、半導体領域２及び電子供給領域３を結晶成長させる際の第１主溝及び第２主溝の延伸方向への応力が断ち切られる。よって、当該応力を緩和することができる。
変形例１２は、変形例１０及び１１と組合せることにより、主溝の延伸方向への応力を更に緩和することができる。つまり、変形例１２の接続領域に、緩和用絶縁膜２１ａ、２１ｂ及び交差溝１８の少なくとも一方を組み合わせてもよい。
（第３実施形態）
次に、図１５１Ａ～図１５６Ｂを参照して、第３実施形態について説明する。第３実施形態が第２実施形態と異なるのは、半導体装置が第１フィールドプレート電極１１を有することである。第２実施形態と重複する構成については符号を引用してその説明は省略することとし、以下、相違点を中心として説明を行う。
［半導体装置の構成］
図１５１Ａ～図１５１Ｃに示すように、第１フィールドプレート電極１１は、ゲート電極５とドレイン電極６との間に形成され、主溝９に埋め込まれるように形成される。また、第１フィールドプレート電極１１は、電子供給領域３に絶縁膜１３を介して接するように形成される。また、第１フィールドプレート電極１１は、ソース電極７またはゲート電極５と同電位である。
［半導体装置の動作］
第２実施形態と同様にゲート-ソース間電圧を所定の閾値より小さくすると、ゲート電極５から電子供給領域３を介して半導体領域２に空乏層が広がり、二次元電子ガス層４が消滅する。これにより、トランジスタがオフ状態となり、電流が遮断される。この際、ソース-ドレイン間に高い電圧が瞬間的に印加される。これにより、ゲート電極５から、ドレイン電極６に向かって空乏層が広がる。この際、ドレイン電極６からゲート電極５へ電界がかかり、ゲート電極５のドレイン電極６側の端部に電界集中が起こるため、半導体装置の耐圧低下が起こる。
第３実施形態では、ゲート電極５とドレイン電極６との間に第１フィールドプレート電極１１を形成しており、ドレイン電極６からの電界の一部は第１フィールドプレート電極１１にかかりゲート電極５の端部での電界集中を緩和できるため、耐圧低下を防ぐことができる。第１フィールドプレート電極１１は、配線電極１４と同じ材質の金属から成る。
［半導体装置の製造方法］
次に、第３実施形態に係る半導体装置の製造方法の一例を説明する。第１工程～第６工程に関しては、第２実施形態と同様であるため記載を省略する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
［第７工程］
次に、図１５２Ａ及び図１５２Ｂに示すように、電子供給領域３及びゲート電極５上に絶縁膜１３を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００～１０００℃の高温で数十秒間熱処理を行う。絶縁膜１３としてはシリコン窒化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。
次に、図１５３に示すように、絶縁膜１３上にレジスト材１６を形成し、カソード電極７、アノード電極６及びゲート電極５のそれぞれの電極と電気的に接続するためのパターンを形成する。
次に、図１５４Ａ及び図１５４Ｂに示すように、レジスト材１６をマスクとして用い、絶縁膜１３をドライエッチング法やウェットエッチング法により除去する。ウェットエッチングでは熱リン酸を適用できる。
次に、図１５５Ａ及び図１５５Ｂに示すように、レジスト材１６を除去し、蒸着法、スパッタ法などを用いて配線電極１４及び第１フィールドプレート電極１１となる金属を埋め込む。
次に、図１５６Ａ及び図１５６Ｂに示すように、レジスト材１６及びレジスト材１６ａを用いて配線電極１４及び第１フィールドプレート電極１１のパターニングを行う。レジスト材１６を形成し配線電極１４のパターニングを行う。同時に、レジスト材１６ａを形成し第１フィールドプレート電極１１のパターニングも行う。最後に、レジスト材１６及びレジスト材１６ａを除去し、図１５１Ａ～図１５１Ｃに示すように、配線電極１４ａ～１４ｃ及び第１フィールドプレート電極１１を形成する。
［半導体装置の効果］
第３実施形態によれば、第１フィールドプレート電極１１は、主溝９に埋め込まれるように形成される。第１フィールドプレート電極１１が主溝９に埋め込まれることによって平面を利用した半導体装置と比較して電極の面積効率を向上させることが可能となる。また、ゲート電極５とドレイン電極６との間に第１フィールドプレート電極１１が形成され、ドレイン電極６からの電界の一部は第１フィールドプレート電極１１にかかりゲート電極５の端部での電界集中を緩和できるため、耐圧低下を防ぐことができる。
第１フィールドプレート電極１１は、トランジスタのみならず、第１実施形態に係わる半導体装置、すなわちダイオードに対しても適用可能である。この場合、第１フィールドプレート電極１１は、カソード電極７とアノード電極６との間に、絶縁膜を介して電子供給領域３に接するように形成される。第３実施形態と同様な効果が得られる。
（第４実施形態）
次に、図１５７Ａ～図１６８Ｃを参照して、第４実施形態について説明する。第４実施形態が第２実施形態と異なるのは、半導体装置が第２フィールドプレート電極１２を有することである。第２実施形態と重複する構成については符号を引用してその説明は省略することとし、以下、相違点を中心として説明を行う。
［半導体装置の構成］
図１５７Ａ～図１５７Ｃに示すように、第２フィールドプレート電極１２は、基板１の主面に対向する裏面に形成され、半導体領域２及び電子供給領域３に対して電気的に絶縁される。また、第２フィールドプレート電極１２は、基板１の裏面に主溝９を形成している柱部に形成される。柱部は、ゲート－ドレイン間に形成される。すなわち、第２フィールドプレート電極１２は、主溝９の延伸方向におけるゲート電極５とドレイン電極６との間に、基板１内において少なくとも一部が主溝９の側面に対向するように形成される。
［半導体装置の動作］
第２実施形態と同様にゲート-ソース間電圧を所定の閾値より小さくすると、ゲート電極５から電子供給領域３を介して半導体領域２に空乏層が広がり、二次元電子ガス層４が消滅する。これにより、トランジスタがオフ状態となり、電流が遮断される。この際、ソース-ドレイン間に高い電圧が瞬間的に印加される。これにより、ゲート電極５から、ドレイン電極６に向かって空乏層が広がる。この際、ドレイン電極６からゲート電極５へ電界がかかり、ゲート電極５のドレイン電極６側の端部に電界集中が起こるため、半導体装置の耐圧低下が起こる。
ゲート電極５またはソース電極７と同電位の第２フィールドプレート電極１２が基板１の主面と対向する裏面のゲート－ドレイン間に埋め込まれるように形成されており、ゲート－ドレイン間の電界集中を緩和することができる。これにより高耐圧化が可能である。
［半導体装置の製造方法］
次に、第４実施形態に係る半導体装置の製造方法の一例を説明する。第２工程～第７工程に関しては、第２実施形態と同様であるため記載を省略する。第４実施形態では、第７工程の後に、第８工程を更に実施する。また、同じ工程であっても第２実施形態と重複する部分については記載を省略する。
［第１工程］
まず、図１５８Ａ及び図１５８Ｂに示すように、基板１の主面上に主溝９を形成するためのマスク材となる絶縁膜３１を形成する。絶縁膜３１は、例えば、シリコン酸化膜（ＳｉＯ２）からなり、数μｍ程度の厚さを有する。絶縁膜３１は、熱ＣＶＤ法やプラズマＣＶＤ法の化学気相堆積法により基板１上に堆積される。基板１は、主溝９の側面がシリコン結晶面となるように選定される。なお、シリコン結晶面は、（１１１）面である。
次に、図１５９Ａ及び図１５９Ｂに示すように、フォトリソグラフィ法により、絶縁膜３１の上面にレジスト材２０を塗布し、主溝９の形成する予定の領域を選択的に除去する。つまり、レジスト材２０を主溝９の形成する予定の領域に開口を有する形状にパターニングする。
次に、図１６０Ａ及び図１６０Ｂに示すように、残されたレジスト材２０をマスクとして、絶縁膜３１をパターニングする。パターニングは、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングにより行うことができる。
絶縁膜３１のパターニングが完了した後、図１６１Ａ及び図１６１Ｂに示すように、酸素プラズマや硫酸などによりレジスト材２０を除去する。
次に、図１６２Ａ及び図１６２Ｂに示すように、パターニングされた絶縁膜３１をマスクとして、ドライエッチング法により、基板１の主面に主溝９を形成する。より詳しくは、基板１の主面に沿う一方向（Ｙ軸方向）に延伸する主溝９を形成する。主溝９は、主溝９の幅に対する深さのアスペクト比が１以上となるように形成される。例えば、主溝９の幅は２０μｍ程度であり、深さは５００μｍ程度である。
次に、図１６３Ａ～図１６３Ｃに示すように、主溝９を形成させた基板１の裏面に対してマスク材となる絶縁膜４０を形成する。絶縁膜４０の膜厚は数μｍが好ましい。絶縁膜４０としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
次に、図１６４Ａ～図１６４Ｃに示すように、絶縁膜４０上にレジスト材１６を形成する。そして、図１６５Ａ～図１６５Ｃに示すように、主溝９の側面に対向する第２フィールドプレート電極１２を形成するためのパターンを形成する。
次に、図１６６Ａ～図１６６Ｃに示すように、パターニングされたレジスト材１６をマスクにして絶縁膜４０をエッチングし、基板１の裏面に裏面溝１０を形成するためのマスクを形成する。その後、酸素プラズマや硫酸などによりレジスト材３０を除去する。
次に、図１６７Ａ～図１６７Ｃに示すように、絶縁膜４０をマスクとして、ドライエッチング法により、基板１の裏面に裏面溝１０を形成する。その後、絶縁膜１３をフッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングによって除去する。
［第８工程］
第７工程を実施した後、図１６８Ａ～図１６８Ｃに示すように、基板１の裏面全体に蒸着法、スパッタ法などを用いて第２フィールドプレート電極１２を形成する。これにより、図１５７Ａ～図１５７Ｃに示す半導体装置が完成する。
［半導体装置の効果］
第４実施形態によれば、第２フィールドプレート電極１２は、基板１の裏面に接して形成される。これにより、基板１の裏面をフィールドプレート電極として活用できる。基板１の主面から配線を行う場合と比較して主面の配線を減らすことができるため、煩雑な配線が不要であり簡便に作製可能な半導体装置を提供できる。また、基板１の裏面に形成される第２フィールドプレート電極１２と半導体領域２との間の絶縁性を確保できるため、高耐圧化が可能となる。また、ゲート電極５またはソース電極７と同電位の第２フィールドプレート電極１２が基板１の裏面のゲート－ドレイン間に埋め込まれるように形成されており、ゲート－ドレイン間の電界集中を緩和することができる。これにより高耐圧化が可能となる。
第２フィールドプレート電極１２は、トランジスタのみならず、第１実施形態に係わる半導体装置、すなわちダイオードに対しても適用可能である。この場合、第２フィールドプレート電極１２は、主溝９の延伸方向におけるカソード電極７とアノード電極６との間に、基板１内において少なくとも一部が主溝９の側面に対向するように形成される。第４実施形態と同様な効果が得られる。
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、上述した実施形態において、窒化ガリウムを用いる半導体装置の製造を説明したが、窒化ガリウム以外の材料を用いることも可能で、例えばヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）を用いてもよい。
このように、本発明はここでは記載していない様々な実施形態等を含むことはもちろんある。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１ 基板
２ 半導体領域
３ 電子供給領域
４ 二次元電子ガス層
５ ゲート電極（第３電極）
６ カソード電極、ドレイン電極（第２電極）
７ アノード電極、ソース電極（第１電極）
９ 主溝
１１ 第１フィールドプレート電極
１２ 第２フィールドプレート電極
１７ 電極溝
１８ 交差溝（応力緩和構造）
２１ａ、２１ｂ 緩和用絶縁膜（応力緩和構造）
２３、２４、２５ 接続溝（応力緩和構造）
２６ 接続領域（応力緩和構造）

Claims (22)

  1. 基板と、
    前記基板の主面に形成される主溝と、
    前記主溝の表面に接して形成される半導体領域と、
    前記主溝の表面のうち少なくとも前記主溝の側面の反対側の前記半導体領域の表面に接して形成され、前記半導体領域に二次元電子ガス層を発生させる電子供給領域と、
    前記二次元電子ガス層に接して形成される第１電極と、
    前記二次元電子ガス層に接して形成され、かつ前記第１電極から離間して形成される第２電極と、を備え、
    前記主溝が、前記主溝の幅以上の深さを有する
    ことを特徴とする半導体装置。
  2. 前記主溝に接して形成された電極溝であって、その側面には前記主溝の側面と違う結晶面が表出している前記電極溝を更に有し、
    前記電極溝の内部に前記第１電極または前記第２電極の少なくとも一方が形成される
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体領域及び前記電子供給領域の少なくともいずれか一方に対して前記主溝の延伸方向に加わる応力を緩和する応力緩和構造を更に有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記応力緩和構造には、前記第１電極と前記第２電極の間の領域の外側において、前記主溝の表面に接して形成される緩和用絶縁膜が含まれることを特徴とする請求項３に記載の半導体装置。
  5. 前記応力緩和構造には、前記第１電極と前記第２電極の間の領域の外側において前記主溝に交差する交差溝が含まれることを特徴とする請求項３又は４に記載の半導体装置。
  6. 請求項３～５のいずれか一項に記載の半導体装置である第１半導体装置と、前記第１半導体装置が備える前記主溝の延伸方向に隣り合う請求項３～５のいずれか一項に記載の半導体装置である第２半導体装置とを備え、
    前記応力緩和構造として、
    前記第１半導体装置が備える前記主溝である第１主溝と、前記第２半導体装置が備える前記主溝である第２主溝とが、その側面の少なくとも一部に前記第１主溝及び前記第２主溝の側面と違う結晶面が表出している接続溝によって接続されている
    ことを特徴とする請求項３～５のいずれか一項に記載の半導体装置。
  7. 前記電子供給領域は、前記主溝の側面の反対側の前記半導体領域の表面に選択的に形成されることを特徴とする請求項１～６のいずれか一項に記載の半導体装置。
  8. 前記主溝の側面の前記主溝の延伸方向に沿う端部が、前記主溝の延伸方向に見て、前記電子供給領域の厚さよりも大きな曲率半径を有することを特徴とする請求項１～７のいずれか１項に記載の半導体装置。
  9. 前記主溝の延伸方向における前記第１電極と前記第２電極の間に、絶縁膜を介して前記電子供給領域に接するように形成される第１フィールドプレート電極を更に備え、
    前記第１フィールドプレート電極は、前記第１電極と同電位である
    ことを特徴とする請求項１～８のいずれか一項に記載の半導体装置。
  10. 前記主溝の延伸方向における前記第１電極と前記第２電極との間に、前記基板内において少なくとも一部が前記主溝の側面に対向するように形成された第２フィールドプレート電極を更に備え、
    前記第２フィールドプレート電極は、前記第１電極と同電位であることを特徴とする請求項１～９のいずれか１項に記載の半導体装置。
  11. 前記基板が、絶縁体又は半絶縁体からなることを特徴とする請求項１～１０のいずれか１項に記載の半導体装置。
  12. 前記半導体領域が、前記主溝の表面に接するバッファ層を有することを特徴とする請求項１～１１のいずれか１項に記載の半導体装置。
  13. 前記半導体領域が、窒化ガリウムからなる層を有することを特徴とする請求項１～１２のいずれか１項に記載の半導体装置。
  14. 前記基板が、シリコンからなり、
    前記主溝の側面が、シリコンの（１１１）結晶面であることを特徴とする請求項１～１３のいずれか１項に記載の半導体装置。
  15. 前記基板が、炭化シリコンからなることを特徴とする請求項１～１４のいずれか１項に記載の半導体装置。
  16. 請求項１～１５のいずれか一項に記載の半導体装置である第１半導体装置と、請求項１～１５のいずれか一項に記載の半導体装置である第２半導体装置とを備え、
    前記第１半導体装置及び前記第２半導体装置が、前記第１電極又は前記第２電極を互いに共有することを特徴とする半導体装置。
  17. 前記第１電極は前記二次元電子ガス層にオーミック接続され、前記第２電極と前記二次元電子ガス層との間にエネルギー障壁が存在することを特徴とする請求項１～１６のいずれか一項に記載の半導体装置。
  18. 前記主溝の延伸方向における前記第１電極と前記第２電極の間に形成され、前記二次元電子ガス層のキャリア数を制御する第３電極を更に備え、
    前記第１電極及び前記第２電極は前記二次元電子ガス層にオーミック接続されている
    ことを特徴とする請求項１～１６のいずれか一項に記載された半導体装置。
  19. 前記第３電極は、前記主溝の側面に対して前記半導体領域及び電子供給領域を挟んで対向するように形成されることを特徴とする請求項１８に記載の半導体装置。
  20. 前記主溝の延伸方向における前記第３電極と前記第２電極の間に、絶縁膜を介して前記電子供給領域に接するように形成される第１フィールドプレート電極を更に備え、
    前記第１フィールドプレート電極は、前記第１電極又は前記第３電極と同電位である
    ことを特徴とする請求項１８又は１９に記載の半導体装置。
  21. 前記主溝の延伸方向における前記第３電極と前記第２電極との間に、前記基板内において少なくとも一部が前記主溝の側面に対向するように形成された第２フィールドプレート電極を更に備え、
    前記第２フィールドプレート電極が、前記第１電極又は前記第３電極と同電位であることを特徴とする請求項１８～２０のいずれか１項に記載の半導体装置。
  22. 請求項３～５のいずれか一項に記載の半導体装置である第１半導体装置と、前記第１半導体装置が備える前記主溝の延伸方向に隣り合う請求項３～５のいずれか一項に記載の半導体装置である第２半導体装置とを備え、
    前記応力緩和構造として、
    前記第１半導体装置が備える前記主溝である第１主溝の側面、及び前記第２半導体装置が備える前記主溝である第２主溝の側面に、異なる結晶面が表出している
    ことを特徴とする請求項３～５のいずれか一項に記載の半導体装置。
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